JPS58223359A - 三次元構造半導体装置 - Google Patents

三次元構造半導体装置

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JPS58223359A
JPS58223359A JP57106225A JP10622582A JPS58223359A JP S58223359 A JPS58223359 A JP S58223359A JP 57106225 A JP57106225 A JP 57106225A JP 10622582 A JP10622582 A JP 10622582A JP S58223359 A JPS58223359 A JP S58223359A
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光紀 蕨迫
Kiichiro Mukai
向　喜一郎
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亮 春田
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Shinichiro Kimura
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Takashi Tokuyama
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は三次元構造の半導体装置に係り、特に゛高集積
密度化を図った三次元構造半導体装置に関する。　　　
　　　　　　　　　　　　　　　　　　１（）従来、半
導体装置は、素子を半導体基板の表面・に形成するもの
がほとんどであり、特に集積密度・の大きなＬＳＩでは
、その傾向が強い。集積密度をさらに−１−けるために
、基板内部に素子を形成し・たり、絶縁性の基板上に半
導体薄膜を形成してぞ・の上に素子を形成した例もある
が、それらはまだ・大規模に生産されるまでには至って
いない。
最近、集積度を」二げるために素子を多層に形成・する
技術、即ち三次元素子の形成技術、が検討さ・れている
。その−例がＧｉｂｂｏｎｓらが提案したいわゆ・・）
る２階建て共通ケ−１・のＭｏ８　）ランンスタ（ＴＥ
ＥＥ、　ＥＤＬ−１、Ｎ７　、１９８０　）である。即
ち。
基板側にｎチャネルＭｏ８Ｉ−ランンスタを作り、そ゛
の１−にＳ　ＯＩ　（５ｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕ
ｌａｔｏｒ　）技術を用いてＳｉ／絶縁膜の多層構造を
作り、そのＳ＋　／Ｓ＋０２界向を川”いてｎチャネル
Ｍｏ８Ｉ−ランジスタを形成した。つまり、　一つのゲ
ートを１−ドのＭｏ８　＋・ラン／スタ゛の共通のゲー
トとじて用いている訳である。　　゛これにＺ＝Ｉ’　
Ｌ　、本願発明は、第１図にその概念説。
明相の断面図を示ずように、半導体基板（例えは１１１
Ｓ］基板）　５（Ｌ、ｌ−に絶縁膜（Ｓｉ０２膜）　６
１．６２．６３．　　・・・と半導体膜（Ｓｉ膜）　７
１．７２．７３．・　とを交ｒｌＨに形成した多層描′
造の基板５０内及び半導体膜７Ｌ７２゜７３、・・内に
それぞれ熱波ｆＰｆやイオン打込みなと周知の技術によ
って形成された複数個の　ｐ−１もしく１−・はＮ１の
不純物ドープ領域１０１．１０２．１０３．　］０４゜
・・、１１５を作ることによって、これらの不純物１・
−プ領域を組合ぜて１−下方向に複数のＭｏ８Ｉ・ラン
ノスタを形成するものであるか、その場合、ある半導体
膜内の１つの不純物１・−プ領域が、その１−・、）層
側の不純物ドープ領域との組合せてできるＭＯ３’トう
／シスタのソースもしくはドレインであると。
ともにその下層側の不純物ドープ領域との組合せ゛でで
きるＭｏ８　＋・ランンスタのゲート極として動゛作す
る構成とすることも、また、−１−記ある半導体５膜内
のある不純物ドープ領域が、その−１一層側の不純物１
・゛−プ領域との組合せで構成されるＭｏ８　＋パラン
シスタのソースであると同時にその下層側の゛不純物１
・−プ領域との組合せでできるＭｏ８　）う゛ンノスタ
のソースとして動作する構成とすること（）も、いずれ
も１拝能である。例えば、第１図の不純。
物ドープ領域１０８．１０９．１１０．１１１．１１２
．１１４で考えると、最１１層のＰｏ１ｙ　Ｓｉ膜内に
形成される不純物・１・−プ領域＋１４をゲート極とし
て、１月をソース、・１１２をＭ　ｌ／インとして１つ
のＭｏ８＋−ランジスタ１）を形成し、そして、１１１
をゲート、１０８をソース、。
１０９をドレインとして１つのＭｏ８＋−ランンスタを
、また１１２をゲー１−，１０９をソース、１１０をド
レ。
インとして１つのＭｏ８＋−ランンスタから、それ。
ぞれ形成される。従って、不純物ドープ領域１１１；・
１）１１２はソース（ドレイン）として動作すると同時
にゲートとじても動作していることになる。次に。
不純物１・−プ領域１０５．　１０８．　　ＩＯり、　
　ＩＩＩについて児。
ると、ゲート極がそれぞれ１０５　、　ｌ　ｌ　Ｉで、
ソース゛１０８及びドレイン１０９を共通とした２つの
Ｍｏ５ｔ−’□う／ンスタを構成することも可能である
。　　　゛即ち２本発明の特徴は、半導体基板上に絶縁
膜゛と半導体膜とを交ＬＴ、にそれぞれ少なくとも一層
以−１−積層してその基板内及び各半導体膜内にＰｌ−
も゛しくはＮ１の不純物１・゛−プ領域をそれぞれ複数
個１′）形成し、最Ｉ一部に設けたゲート極とその下層
の半。
導体膜内の不純物ドープ領域とで１つあるいは複。
数個のＭｏ８　ｌ・ランシスタを形成するとともに。
−に記不純物ドープ領域とさらにその下層の半導体。
膜内の不純物ドープ領域とて別のＭｏ８＋−ランジ１、
スタを構成するものである。−１−記の場合、−１一層
側。
と下層側とに形成される２つのＭｏ８　＋・ランジス。
りは、一方のトランジスタのソース（ドレイン）が他方
のトランジスタのゲート極になる構成と、。
一方のトランジスタのソース（トレイン）が同Ｉ＋芋、
。
に他方のトう／ジスタのソース（ドレイン）とも。
なる構成とがある。
以下図面により本発明の詳細な説明する。　゛第２図は
−・実施例を示し、（ａ）は断面図、　＋１））は回。
路図であり、これは１つの不純物ドープ領域を、５２つ
のＭｏ８　）ランジスタの一方のソースとする゛と同時
に他方のゲートとして用いた２段インバー。
夕回路である。半導体基板１の一１〕に、ます、Ｎ１　
　。
不純物ドープ領域３，４．６を形成し、その後に。
絶縁膜２を形成する。続いて非晶質または多結晶１０Ｓ
ｉを堆積し、レーザ光照射、または電子ビーム照・則、
または線状ヒータによる局部加熱のいずれか・の方法で
堆積層を単結晶またはほとんど単結晶に・する。その後
、ゲート酸化膜７．ゲート電極８及び９を形成し、さら
にその後、ゲーＩ・電極８及びコ９をマスクにしてＮ１
−不純物を３’、　　５．　６’の領域。
に導入する。
息子、の工程により作製された半導体装置は、　（１〕
）。
図に示すように、４個のＭｏ８　）ランジスタＴ１〜。
Ｔ４が接続された２段インバータ回路を形成して（、＞
ｚ０ることになる。即ぢ、第１のトランジスタ′Ｉ゛１
　　は。
ゲート電極９．及びソース・ドレイン５．６′て構。
成され、第２のトランジスタＴ２はゲー）・８．ソー。
ス・１・ルイン３′、５で構成され、第３のトランジス
タ′■゛３はケート６’、　　ソース・ドレイン４，６
て構成され、そして第４のトランジスタＴ４はゲート５
゜ソース・ドレイン３，４で構成されている。ここ。
て、５は第１のトランジスタＴＩのソースであると゛同
時に第４のトランジスタＴ４のゲートとなりてお。
す、また、６′は第１のトランジスタＴ１の１・゛レイ
ン″。
であると同時に第３のトランジスタＴ３のゲートと・な
っている。更にこの場合、絶縁膜により完全に・分割さ
れた不純物ドープ層と、一部分接続されて・いる層とが
混在している点が本発明の一つの特徴・ともなっている
。即ちトう／ンスタＴ４においてはｌ）ゲート５とソー
ス４とは絶縁膜において完全に分８離されている。しか
しトランジスタ′Ｆ４とトランジスタＴ２とて考えると
２つのトランジスタは３及び。
３′で接続されている事になる。いい換えると３及び３
′で１ユ下のトランジスタか接続される事になり２９こ
の点が三次元デバイスの構成に利する事になるＬこのよ
うに第２図実施例によれば、比較的簡単゛に２階建ての
素子が形成され、従来技術における。
２個のＭＯＳ　ｌ−ランジスタの面積内に４個のＭＯ８
’トランジスタが集積されることになる。
第３図は本発明の他の実施例説明図で、（ａ）は断。
面図、　（１））は回路図であり、これは、１つの不純
物。
１／　−−ｆ　領域を、２つのＭＯ８＋−ランジスタの
共通゛のソース（ドレイン）として用いるＯＲ，回路で
あ。
る。製造［−程は第１図実施例の場合とほぼ同じで１０
あり、半導体基板１帆不純物ドープ領域１２．１３．・
Ｍ、　１５．絶縁膜Ｉ１．．１６．及びゲート電極］７
．１８に・より構成さね、ぞの中に３個のＭｏｓ＋、ラ
ンジス・りＴ５〜Ｔ７が含まれている。第１のトランジ
スタ・１゛５はゲート１８．ソース・１・゛レイン１４
．　］５で構成ｌ′ｉされ、第２のトランジスタＴ６は
ゲー１−１７．　　ソース・ドレイン１２．　１４て構
成され、そして第３の１・。
ランンスタＴ７はゲー１−１３．　　ソース・１・ルイ
ン１４゜１５で構成されている。ここで、　］４．１５
は、第１の。
トランジスタＴ５のソース壷トレインであると同時、）
（）７　・ に第３のトランジスタＴ７のソース・１・゛レインでも
。
ある。いま、１３及び１８を入力端子と考えると、そ。
のいずれかに入力端子が入ると出力端子１４に出力。
が発生することになるから、第３図実施例はＮＯＲ’回
路を構成する半導体装置となる。このように、′″第３
図実施例によれは、従来技術での２個のトランジスタが
占有する面積内に３個のトランジスタ。
が入った論理回路が形成されることになる。　　゛第４
図は本発明をＳＯＩの多層構造に拡張した場。
合の実施例を示す断面図と回路図で、これは、第１０２
図の２段のインバータ回路を拡張して３段のイ・ンバー
タ回路となっており、この実施例によりは。
従来技術における２個のＭＯ８＋−ランノスタが占・め
る面積内に６個のＭＯＳ　）ランンスタが集積さ・れる
ことになる。尚２発明の実施例においては不１ｊ純物ド
ープ層としてＮ土層の場合を示したが、不・鈍物１・゛
−プ層がＰ（一層であっても、同様の回路が・形成され
る事は当然である。
以、１−説明したように２本発明によれば、半導体装置
の同−面積内に、従来技術による場合より多２０・　８
　・ い個数のＭＯＳ　ｌ・ランジスタを形成することが可。
能となり、高集積密度化を実現することができる−
【図面の簡単な説明】 第１図は本発明の概念説明用の断面図、第２図°。 第３図、第４図はそれぞれ本発明実施例を示す断５面図
２回路図である。 符号の説明 ］、　１０．５０・・半導体基板 ３、３’、　３”、　４　、５．６．６’、　６”、　
１０．１２〜１５・・Ｎ１不純物ドープ領域　　　　　
　　　　　　　　　　　　１ｆ１１０１〜］１３・・・
Ｎ１又はＰｌ−不純物ドープ領域２、７．　］］、、　
１６．６］〜６４・・・絶縁膜８、９．　＋７．１８．
１１４．１１５・・・ゲート電極７１〜７３・・・半導
体膜 代理人弁理士　中村純之助 第１　図 ′ｌ１Ｐ２図 （Ｑ）　　　　　　　　　（ｂ） 矛３図 ｂ 才４　図 （ａ）　　　　　　　　　　（ｂ） 第１頁の続き Ｑう発　明　者　向喜一部 国分寺市東恋ケ窪−下目２８０番 地株式会社日立製作所中央研究 所内 ｑ〉発　明　者　春田亮 国分寺市東恋ケ窪−丁目２８０番 地株式会社日立製作所中央研究 所内 Ｑ争発　明　者　西岡泰城 国分寺市東恋ケ窪−下目２８０番 地株式会社日立製作所中央研究 所内 ｑ多発　明　者　木村紳一部 国分寺市東恋ケ窪−丁目２８０番 地株式会社日立製作所中央研究 所内 ヴ多発　明　者　徳山搬 国分寺市東恋ケ窪−丁目２８０番 地株式会社日立製作所中央研究 所内

Claims (1)

  1. 【特許請求の範囲】 （１）　　半導体基板」−に交互に積層されたそわそれ
    □少なくとも一層の絶縁膜および半導体膜と、上記半導
    体基板の表面領域および上記半導体膜内にそれぞれ少な
    くとも１個以上形成された不純物ト−プ領域とを備え、
    −１−記不純物１・゛−プ領域をゲート。 ソースもしくはドレインとして構成されたＭＯＳ　ｌ・
    ）］・ランジスタを複数個含むことを特徴とする三次元
    構造半導体装置。 （２、特許請求の範囲第１項記載の装置において、。 前記ＭＯＳトランジスタと前記別のＭＯ８＋−ランノ。 スタとは、前者トランジスタのソース、ドレイン））が
    それぞれ後者トランジスタのゲート極となって１つの前
    者トランジスタに対して２つの後者トランジスタが形成
    されるものであることを特徴とず。 る三次元構造半導体装置。 （３）特許請求の範囲第１項記載の装置において１前記
    Ｍ　ＯＳ　ｌ・う／シスタと前記別のＭＯＳ　＋・ラン
    ン゛スタとは、前者トランジスタのソース、トレイン′
    が同時に後者トランジスタのソース、ドレインと゛なっ
    て１つの前者トランジスタに対して１つの後。 者トランジスタが形成されるものであることを特９徴と
    する三次元構造半導体装置。
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US06/505,377 US4570175A (en) 1982-06-22 1983-06-16 Three-dimensional semiconductor device with thin film monocrystalline member contacting substrate at a plurality of locations
KR1019830002677A KR900004724B1 (ko) 1982-06-22 1983-06-16 3차원 구조 반도체 장치(三次元構造半導體裝置)
DE8383106114T DE3368351D1 (en) 1982-06-22 1983-06-22 Three-dimensional semiconductor device
EP83106114A EP0097375B1 (en) 1982-06-22 1983-06-22 Three-dimensional semiconductor device

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DE (1) DE3368351D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009538535A (ja) * 2006-05-22 2009-11-05 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 集積回路の相互接続

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6089975A (ja) * 1983-10-24 1985-05-20 Toshiba Corp 半導体装置
CA1237828A (en) * 1984-08-01 1988-06-07 Simon M. Sze Semiconductor-on-insulator (soi) device having electrical short to avoid charge accumulation
DE3671124D1 (de) * 1985-02-13 1990-06-13 Toshiba Kawasaki Kk Halbleiterspeicherzelle.
JPS61187362A (ja) * 1985-02-15 1986-08-21 Nec Corp 半導体集積回路装置
US4748485A (en) * 1985-03-21 1988-05-31 Hughes Aircraft Company Opposed dual-gate hybrid structure for three-dimensional integrated circuits
US5350933A (en) * 1990-02-21 1994-09-27 Sony Corporation Semiconductor CMOS static RAM with overlapping thin film transistors
US5930608A (en) * 1992-02-21 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity
US6291858B1 (en) * 2000-01-03 2001-09-18 International Business Machines Corporation Multistack 3-dimensional high density semiconductor device and method for fabrication

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56162875A (en) * 1980-05-19 1981-12-15 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1589705A1 (de) * 1967-11-15 1970-04-30 Itt Ind Gmbh Deutsche Mehrere elektrische Funktionsstufen enthaltende integrierte Schaltung
US3946418A (en) * 1972-11-01 1976-03-23 General Electric Company Resistive gate field effect transistor
DE2503864C3 (de) * 1975-01-30 1981-09-24 Siemens AG, 1000 Berlin und 8000 München Halbleiterbauelement
US4240097A (en) * 1977-05-31 1980-12-16 Texas Instruments Incorporated Field-effect transistor structure in multilevel polycrystalline silicon
US4139786A (en) * 1977-05-31 1979-02-13 Texas Instruments Incorporated Static MOS memory cell using inverted N-channel field-effect transistor
JPS5810863B2 (ja) * 1978-04-24 1983-02-28 株式会社日立製作所 半導体装置
US4272880A (en) * 1979-04-20 1981-06-16 Intel Corporation MOS/SOS Process
JPS5683075A (en) * 1979-12-10 1981-07-07 Nippon Telegr & Teleph Corp <Ntt> Insulating gate type field-effect transistor circuit device
JPS6037620B2 (ja) * 1979-12-11 1985-08-27 株式会社東芝 半導体記憶装置
JPS56125868A (en) * 1980-03-07 1981-10-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Thin-film semiconductor device
JPS56150864A (en) * 1980-04-24 1981-11-21 Toshiba Corp Semiconductor device
DE3028111A1 (de) * 1980-07-24 1982-02-18 Siemens AG, 1000 Berlin und 8000 München Halbleiterbauelement und seine verwendung fuer statische 6-transistorzelle
JPS57211267A (en) * 1981-06-22 1982-12-25 Toshiba Corp Semiconductor device and manufacture thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56162875A (en) * 1980-05-19 1981-12-15 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009538535A (ja) * 2006-05-22 2009-11-05 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 集積回路の相互接続

Also Published As

Publication number Publication date
KR900004724B1 (ko) 1990-07-05
KR840005278A (ko) 1984-11-05
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US4570175A (en) 1986-02-11
JPH0636423B2 (ja) 1994-05-11
EP0097375A1 (en) 1984-01-04
DE3368351D1 (en) 1987-01-22

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