JPS583291A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は新規な半導体装置の構造に関する。

第１＆１はソース．ドレイン闇のチャ率ｐを囲むゲート
によシソース、ドレイン間の導通を制御する半導体装置
の従来例の要部断面図である。同図において、ｌはｙｙ
コン基板、２は例えばｐ型のサブストレート、８はｎ十
型の埋込層でドレイン領域、４は高抵抗のｎ″″層、６
はｎ十型領植でソース領域、Ｓはｎ十領絨でドレインの
コンタクト層、７は二酸化シリコン（Ｓｌｏｇ）膜のよ
うな絶縁膜、８．９．１０はそれぞれ７μミニウム（Ａ
４）等よ如なるソース、ドレイン、及びゲート電極であ
る。すなわち、グー）１０．１０’を所定の電位にする
ことによ〕、グーＦで囲まれる部分がそれに追従して電
位障壁が上下するのを利用してソース、ドレイン間の導
通を制御するものである。

上記構造は図に見られる如くシリコン基板１内し電１ｉ
９やそのコンタクト層６を要する等、通常のＭＯ８構造
とくらべるとかなり複雑なものとなるため、その製造は
必ずしも容易ではない。また上記構造では電流の流れる
チャネル領域の面積にくらべはるかに広いソース、ドレ
イン、ゲートの面積を必要とするため、ＩＣでは素子数
が与えられたと龜チッグ面積が大きくならざるを得ない
。

本発明は上紀鴫点を解消し単純なパターンで製造工程が
簡単且つ高密度化し得る半導体装置の構造を提供するこ
とにある。

本発明の特徴は柱状をなすソース、ドレイン及び一対の
ゲートを半導体艦板表面よシ深さ方向に埋設し、その相
互位置関係を前記ソース及びドレインを結ぶ線分と前記
一対のゲート相互間を結ぶ線分とが略直交する如亀配置
としたことにある。

以下本発明の一実施例をその製造工程と共に第２図及び
第３図〜第９図によ１１説明する。

第２図に）は本発明に係る半導体装置のソース１１。

ドレイン１２．及び一対のグーｔｔｓ，ｔａ’の相互位
置関係を示す上面図であって、ソース１１とドレインｌ
ｓ！を結ぶ線分と一対のグー）　１８．　１８’間を結
ぶ線分とが略直交するごとく配置する。なおソー７１１
及びドレイン１２は一対のグー）ＩＩＩ１８′を結ぶ線
分に関して対称である必要はないが、図示の素子を単位
上μとし、これを一つの基板に複数個配設するような埋
金には前記ソー７１１。

ドレイン１８及びグー）ｔｓ，ｔｓ’が丁度正方形を形
成するよう、Ｋ配置したと亀が最も高密度配置となるこ
とは容易に理解で自よう。

第２図（至）は本発明の一実施例を示す要部斜視図であ
って、同図に）のＩ−１矢視部断面を併せて示す。本実
施例においてはソース１１，　ドレイン１２及び図示紘
していないがグー）１Ｂ，ＩＩ’いずれも柱状とされ、
シリコン基板１１面よ）上記柱状体の一端を下方に向け
で埋設されてなる。なおＶリコ−ン基板１は略真性Ｆｌ
コン結晶もしくは１０〔Ω−１〕程度以上の高抵抗のｎ
″″型またはｐ−型のＶ！Ｉコン結晶を用いる。

上記柱状のソース１１　、ドレイン１２．及びグー）１
８．１８’は種々の構造を選択し得るものであって、こ
の点については後述するが、本実施例ではソーｘｌｌ及
びドレインｌ！をそれぞれカップ状のｎ生型領域１４．
１４’とその内部に充填され、たｎ十型のシリコン多結
晶体１５．１５’とＫよシ構成した例を褐けて説明する
。グー）１Ｂ，ｌｉｔ’については後述する。また上記
柱状のソース１１。

ドレイン１２及びグー）１８．１８’の形状は本実施例
では円柱状としたが、これも種々の形状を選択し得るも
のであって、要は電界集中を生じないように角のない形
状であればよく、例えば断面が楕円状等であってもよい
。

上記ｙｙコン多結晶体１５．１６’はソース１１。

ドレインｔｇの電極として働き、シリコン基板１表１ｉ
Ｋ＊出された端面においてアＡ／ミニウム（Ａｊ！’）
等よａｔゐソース及びドレインの配線１６．１７が接続
される。ゲート配線１８も同様にゲート電極（ｐｉｉ図
には図示されていない）に接続する。なお！９はｙｙコ
ン蔦板１表面を被覆するＳｉ．０ｇ膜及び燐硅酸ガフス
層等よシなる絶縁膜である。

本実施例の第１図Ｏ従来例と異なる点は、チヤネμの方
向が横方向になった点と、ゲート１８がｔヤネＩｖ２Ｇ
をとシ囲むのではなく柱状の領域で挾むようにした点で
ある。動作は、ソースの電位がドレインの電位よシ高い
ところにあり、ゲートに電位を与えることによシ、２つ
の円柱状ゲートｌ８に挾まれた空間の電位障壁が追従し
て上下するのを利用して、ソース、ドレイン間を導通、
非導通にするものである。その際ゲートの円柱領域のそ
れぞれ上端、下端部に挾まれる空間では十分電位障壁が
追従しないかもしれないが、ゲートの円柱領域の中心部
に挾まれる空間で十分追従する。

すなわちソース、ドレイン間を導通するのはゲートの円
柱領域の中心部に挾まれる空間の電位障壁が下がること
により達成されるととＫなる。

一方本実施例の半導体装置は、ソース及びドレインの柱
状体の長さを長くすることＫよりソース及びドレイン間
の電流が流れる領域即ちチャネルの面積を増大し得るの
で、基板内における占有面積を増大することなく素子の
電流容量を大きくすることかで龜る。ｔた本実施例では
ドレインの一端が基板表面に表出しているので、従来構
造に見られる埋没領域（第１図の８に相当）が不要とな
ゐ、従って基板内における素子の占有面積を小さくでき
、同一定格に対する素子の微細化、高密度化が可能とな
る。

次に上記−実施例の製造工程を説明する。ｗＩ１図〜第
９図のれ）及び（至）はそれぞれ第２図に）のＩ−Ｉ矢
視部及びＩ−１矢視部の断面を示す。

先ず第８図＆）Ｋ示すようＫＶリコン基板１を水蒸気（
ＨａＯ）を含む雰囲気中において凡そＩＱＯＯ（ｔ）の
温度で加熱して、ｙｙコン基板１表面に５１０２膜２１
を凡そｌ〔μ磨〕の厚さに形成し、これと本トレジスト
膜（図示せず）等をマスクとして、加速電圧Ｉ　ＫＶ、
電流密度０．５１１Ａ／Ｉｌｌ”　Ｏ弗素（Ｆ）或いは
塩素（ＣＩ）等のイオンを用い九イオンビーふエツチン
グ法又は四弗化廣素（ＯＦ４）と水素（Ｈ８）、おるい
は四塩化病毒（Ｃ’Ｃｊ４）と塩素（（Ｊｌ）の混合ガ
スを用いた通常の反応性デフズマエッチング法により上
記５１０８膜２１及びＶリコン基板ｌを選択的に除去し
、ソース及びドレイン領域形成部に直径凡そ８〔μ肩〕
、深さ凡そ４〔μ禦〕の開孔２′ｌ。

２２′を設ける。このと龜グーＦ電極形成部は開孔しな
い。

次いで第４図←）に示すごとく、被覆性をよくするため
少なくともｔ’ｒｏｒｒ以下の圧力の減圧化学気相成員
（ＣＶＤ）法により、窒素（Ｎ１）をキャリア、モノν
フン（ＳＩＨ＋　）とアＡ／ｌ’ン（ＡｓＨａ）を原料
ガスとして砒素（Ａ８）のようなｎｉｌ不純物をドープ
し九ｎ型Ｖリコン多結晶を上記開化２２．２２’内に充
填せしめ、５／リコン多結晶体！！８．２８’を形成す
る。このと亀、開孔２２，２２’以外のシリコン基板ｌ
上にもＶリコン壷結晶層２８′が成長ずゐ。

そこで第５図（へ）に示すように研磨法によシ上紀開孔
２２．２２’以外の部分に被着せゐｙリコン多結晶層２
８′を除去する。本工程におけゐ研磨量は、Ｖリコン基
板１表面が露出しないよう８１０１膜！！１が完全に除
去されない程度とする。この後研磨に用い九カーポツン
ダム等を十分に洗浄除去する。

次いで上記ｙリコン基板ｌを再び乾燥酸素算器中で凡そ
１００Ｇ〔℃）に加熱して、第６図に）、＠に見られる
如くＶリプン多結晶体２Ｂ、２８’に含有されている砒
素（Ａ８）を周囲のシリコン基板中に拡散深さが約ｏ、
　ｓ　ｐｇの深さまで拡散せしめ、カップ状りｎ＋領域
１４．１４’を形成すると共に、ｙリコン多結晶体２８
．２８’表面を含むｙリコン基板１表面全面を酸化し、
前記５ｉｎｓ膜２１の厚さを増大せしめる。本工程にお
いて形成されたカップ状ｏｎ十領域１４．１４’並びに
その内部に、充填されているｎｕｓ／）コン多結晶体２
８．２８’は、それぞれｎ中型のソース及びドレイン領
、域並びにソース及びドレイン電極として働く。

次にダートの形成を行なう。そ、れには先ず第７図（９
）に示すように前述のイオンビーム・エラチーブ法によ
り５１０８膜２１及びｙｙコン基板ｌを選択的に除去し
て直径凡そ８〔μ周〕、深さ昂そ６〔μ簿〕の一対の開
孔２４を設け、る、なお図には開孔は１個のみ示されて
いるが、もう１個の開孔は紙面の手鉤側にあるので図示
されていない。なおソース。

ドレインよシグートの方を深い所まで形成するの。

はエツジ効果を防止すゐためである。

次いで乾燥酸素（０愈）雰囲気中において、凡そ１００
０（ｔｊ）に加熱し、開孔２４の内面を酸化し正厚さ凡
そ５００（＾〕の５ｌｏｔ膜を形成した後、これを全部
除未する。仁の工程は開孔２４の内面を清浄にすること
を目的とする。次いで再び上記と同様の方法で酸化を行
ない、開孔２４内面Ｋ、厚さ８００（Ａ）でカップ状０
６ｉｎｓ　＄　２５を形成する。

この５１ｏｔ　ＩＩＩ　２６はゲート絶縁膜として用い
られるものである。以上述べ友開孔２４及びゲート絶縁
膜２６の形成工程の間はソース及びドレインの部分はＳ
ｉｏｗ膜２１で保護しておく。

次いで前記と同様の減圧ＣＶＤ法によりシボフン（ＢＩ
Ｈ＠）を不純物ガスとしてポロン（Ｂ）をドー１し九Ｖ
９コン多結晶を成長せしめ、第８図（至）に示すように
開孔８４内に充填されたシリコン多結晶体２６を形成す
る。このとき図示はしていないがｙリコン基板ｌ上全面
にｙリコン多結晶が被着するので、これを前記第す図の
工程で説明したのと同様に研磨法によシ除去し、更にそ
の下層の残留せる５ｌｏｔ　＠　意１をドライエツチン
グ法或いは湿式エツチング法によシ除去し、第８図に）
ｌ（至）に示すようＫＶ９コン基板ｌの全表面を露出せ
しめる。

本工程で形成されたｌ’ｌコン多結晶体２６はゲート電
極として用いられる・ 次いで第９図に）、（ｂ）に示すように乾燥酸素（Ｏｓ
）雰囲気中において凡そ１０００（ｔ）に加熱して凡そ
２０００（Ａ）の厚すｔＤ　５ｉｎｓ　Ｉｌｌ　Ｔ　を
形ｔ　Ｌ、−ｔノ上に減圧ＣＶＤ法により酸化Ｖリコン
層２８を凡そ０．７〔μ濁〕の厚さに被着せしめる。

次いで上記酸化ｙリコン層２８及び５ｉＣｎｌｌ１２７
を選択的に除夫してＶリコン多結晶体２８．２８’。

２６よシなるソース、ドレイン、及び一対のグー）［１
ｉ：上に開口を設け、次いでアμミニクム（Ａｊ）等を
被着せしめ、これをバターニングして所定の配線を形成
して第２図（ロ）に示す本実施例の半導体装置が完成す
る。

本発明は上記−寮施例に限定されることなく更に種々変
形して実施し得る。

本発明を実施するに際し半導体基板材料は高抵抗の単結
晶であればよく、例えば９７９スン１板の場合は１０（
Ω−α１以上の高抵抗のｎ″″型及びｐ−型のＶリコン
単結晶を用いることができる。この点に関しては同様の
半導体装置と何ら異なる所は危い。

ソース１１及びドレイン１２の構造は曲記−実施例に示
すごとく所定の導電型を有するカップ状領域１４．１４
’と該カップ状領域目、Ｈ′内に充填された導電材料と
からなる柱状体としてもよく、を良路１０ｙＡＫ示すよ
りなｎ中型或いはｐ中型Ｏ牟導体単結晶よａｔゐ柱状領
域ｓｔ、ｓｔ’であってもよい。

両者にあってはカップ状蒙埴１４，１４’が、後者にあ
りては柱状体ｓｔ、ｓｔ’がそれぞれソース及びドレイ
ン領域として働く。なおソース及びドレインを後者の構
造に形成するには、ジクロロンフン（ＳｉＨ禽Ｃ４ｎ）
に対し樵酸（ＨＯｌ）を約８０％。

不純物を所定の量含有させたガスを源料として水素雰囲
気中１０　ＴＯｒｒ以下の圧力下で、Ｖｇコン酸化膜開
口部のみに選択的にｙｇコンを成長させ為、所謂、選択
ＶリスンエピタキＶヤ〜成長方法１前述の開孔２！、１
！２’内にイオンビームデボシＶ膳ン沫により所定の開
口を設けた金属酸化物（Ａ４１ａＯａなど）マスクを通
して所望の導電型不純物を含んだ半導体単結晶を成長せ
しめる方法、威いはソース、ドレインの深さが浅くてよ
い場合Ｋａシイオン注入法より所望の不純物を注入する
等の方法を用いることがで龜る。

また本発明においてはソース及びドレイン領域の導電型
は通常の第１図に示した様な半導体装置とＩＩＩ橡に牛
導悴＆板と０間に所望の陣−が奉成舊れればよく、従っ
て基板導電ｆＩＩｋ合せてｎ’ｌｌ及びｐ土製のいずれ
も選択し得るものである。

一方ゲートも曲記−実施例のカップ状絶縁層２ｓとその
内部に充填され良導電材料！６とからなる構造に限定さ
れるものではなく、種々変形し得る。

即ちゲートの構造は第１１図に示すように所望の導電型
を有するカップ状領域３！及びその内部に充填された所
望の不純物を會有せるｙリコン多結晶のような導電材料
とから構成された柱状体、■には第１２図に示すような
、所望の導電型を有する半導体単結晶よりなる。柱状領
域８８としてもよい。但しゲートを上記第１１図、第１
ｉＩ図の構造とすると亀は、カップ状領域ｉ２．柱状体
或いは柱状領域８８の導ｔｉｉ：２！！！を曲記ソー藩
及びドレイン領域１４，１４’或いはａｔ、ａｔ’とは
反対導電型とすることが必要である。

更に本発明の半導体装置を製作するための製造工程も前
記−実施例及び変形例に限定されるものではないことは
１うまでもない。

また前記−実施例ではソース、ドレイン及び一対のゲー
トからなるユニット・七〜の例を掲げて説明したが、こ
のユニット・セルを同一基板上に複ｌＩｋ１ｍ配設して
もよく、これにより高速動作用。

大電力用等の各種個別半導体装置や集積回路装置を構成
し得るのみならず、絡ｌａ図に示すようにソース・ドレ
イン（図の白丸）とゲート（図の黒丸）をマトリックス
の格子点に交互に配置し、ゲートに加える電圧を制御す
ることにより、多段増幅器、論理回路、１３憶装置等、
アナログ及びディｙ１７％／の双方にわたって多岐の用
途に使用し得る半導体装置を構成し得る。

以上説明し九如く本発明により単純な構造で製作賽易、
且つ半導体基板の厚さを有効に利用して同一定格に対し
て票子の占有面積が微小化高密度化し得る半導体装置が
提供された。更に本発明の半導体装置は表面の凹凸が少
なく配線の形成が容易という利点を有する。

【図面の簡単な説明】

第１図は従来の半導体装置の説明に供するための要部断
面図、第２図れ）、＠は本発明の一実施例を示す要部上
面図及び要部斜視図、＠８図〜第９図は上記−実施例の
製造工程を示す要部断面図、第１θ図〜第１２図は本発
明の各種変形例を示す要部断面図、第１８図は本発明の
今一つの変形例を示す要部上面図である。 図において、ｌは半導体基板、１１は柱状のソース、１
２は柱状のドレイン、１８．１８’は柱状のゲート、１
４．１４’はカップ状のソース及びドレイン領域、　　
１５．１５’は導電材料よりなるソース及びドレイン電
極、２６はカップ状の絶縁層、２６は導電材料よシなる
ゲート電極、８１．８１’は柱状のソース及びドレイン
領域、８２はカップ状の絶縁層、８８はソース及びドレ
イン領域とは反対導電型を有するグー）１１０柱状領域
を示す。 第１図 手続補正台（方式） ・、６１′ 昭和　　ｔｌ、　　　月　　１１ ・Ｉｔ　１″１の表ボ 昭和ａ　６　Ｑ、持−↑順第１０１９６８号補１１を導
ると ＝ｌｉ１１との閏ｆ４　　　　　　持、；゛１出願人Ｉ
Ｃ＋ｉｉ　　神か用県用崎山中原１＜　ｌニー１・Ｉｌ
ｌ中１０１５番地（５２２）名伯、富士通株式会社 代　　理　　八　　　　　住所　神分用県川崎山中１♀
１ズｌ：ＩＩ・１１１中１０１５番地補　１１　　の１
夕　／ｌ！　　　　別紙（ＤＡす（１）　　本願明細書
第１６頁第８．９行を次のとおり補正する。 ［を示す要部上面図及び要部斜視図、第３図〜第９図の
各（ａ）、（ｂ）は上記一実施例の製造工８１を示す各
部要部断面図、」 （２）本願回向の第３図〜第９図は別紙のとおり補正す
る。 （ｄ）　　　　　　　　　　（ｂ）

Claims (1)

1. 【特許請求の範囲】 （１）半導体基板と、該半導体基板表面よ）深さ方向に
   一方の端部を下方に向けて埋設された柱状のソース及び
   ドレインと、前記ソース及びドレインとは異なる位置に
   一方の端部な下方に向けて埋設された一対の柱状のゲー
   トとを有し、前記ソース及びドレインを結ぶ線分と前記
   一対のゲーを相互間を結ぶ線分とが略直交する如く配設
   されてなることを特徴とする半導体装置。 （２）前記柱状のソース及びドレインが、前記半導体基
   板内に形成された所定の導電■を有する柱状領域であゐ
   ことを特徴とする特許 ＯＩＩＷ！Ａ第１項記載の半導体装置。 （８）　　前記柱状のソース及びドレインが、鋺記半導
   体基板内に形成された所定の導電型を有するカップ状領
   域と、該カップ状領域内に充填され良導電材料とを有す
   ることを特徴とする１記特許請求の範囲第１項記載の半
   導体装置。 （４）前記一対の柱状Ｏゲーｔが、前記半導体基板内κ
   カップ状Ｋｉｔ威されえ絶縁層と、該カップ状絶縁層内
   を充填すゐ導電材料とを有することを特徴とする前記特
   許請求０１ｍ１８第１項記載の半導体装置。 《６》前記一対の柱状のゲートが、―記半導体基板内に
   形成され友、前記ソース及びドレインの柱状★九はカッ
   プ状領域とは夏対導電製を有する柱状領域であることを
   特徴とする前記特許請求の範囲第２項または第婁項記執
   Ｏ学導体装置。 （６）前記一対の柱状のゲーＦが、前記半導体基板内κ
   形成され良、前記ソース及びドレインの柱状またはカッ
   プ状領域とはに対導装置を有するカップ状領域と　１＊
   カツプ状領域内に充填１れ良導電材料とから１に為ζと
   を特徴とする特許請求の範囲第６項記載の半導体装置。