KR100226479B1 - 커패시터의 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서 반도체기판 상의 필드산화막에 의해 한정된 활성영역 내에 게이트전극과 소오스 및 드레인영역을 이루는 제 1 및 제 2 확산영역으로 이루어진 트랜지스터를 형성하는 공정과, 상기 반도체기판 상에 상기 트랜지스터를 덮는 평탄화층을 형성하고 이 평탄화층의 소정부분을 제거하여 상기 제 2 확산영역을 노출시키는 접촉구를 형성하는 공정과, 상기 평탄화층 상에 상기 접촉구를 채워 상기 제 2 확산영역과 접촉되는 제 1 다결정실리콘층과 이 제 1 다결정실리콘층 상에 필라층을 형성하고 상기 제 1 다결정실리콘층과 필라층을 상기 접촉구와 대응하는 부분에만 남도록 패터닝하는 공정과, 상기 제 1 다결정실리콘층 및 필라층의 측면에 측벽 형상의 제 2 다결정실리콘층을 형성하는 공정과, 상기 필라층을 제거하고 상기 제 1 다결정실리콘층 및 제 2 다결정실리콘층에 질소를 상기 반도체기판과 경사지게 이온 주입하는 공정과, 상기 질소가 이온 주입된 상기 제 1 다결정실리콘층 및 제 2 다결정실리콘층의 표면을 산화하여 유전막을 형성하는 공정과, 상기 유전막 상에 제 3 다결정실리콘층을 형성하는 공정을 구비한다. 따라서, 이온주입된 질소가 다결정실리콘층의 산화 속도를 저하시키므로 유전막을 얇게 형성할 수 있으므로 축전 용량을 증가시킬 수 있다.

Description

커패시터의 제조방법
제1a도 내지 제1d도는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도
제2a도 내지 제2d도는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도
도면의 주요부분에 대한 부호의 설명
41 : 반도체기판 43 : 필드산화막
45, 47 : 소오스 및 드레인영역 49 : 게이트전극
51 : 절연층53 : 비트라인 55 : 평탄화층
57 : 접촉구 59 : 제 1 다결정실리콘층
61 : 필라층 63 : 제 2 다결정실리콘층
65 : 이온주입영역 67 : 유전막
69 : 제 3 다결정실리콘층
본 발명은 반도체장치의 커패시터의 제조방법에 관한 것으로서, 특히, 고집적 반도체장치에서 유전막의 두께를 감소시켜 축전 용량(capacitance)을 감소시킬 수 있는 커패시터의 제조방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 밀도를 증가시키기 위해서는 커패시터를 적충(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하거나, 또는, 산화탄탈늄(Ta2O5) 등의 고유전 물질로 유전체를 형성하는 방법이 있다.
상기 3차원 구조를 갖는 커패시터 중 적충 구조를 갖는 것은 제조 공정이 용이하고 대량 생산에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파 입자(particle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다. 적층 커패시터는 스토리지전극(stroage electrode)에 따라 2중 적층(double stacked) 구조, 핀(fin) 구조 또는 크라운(crown)구조 등으로 구별된다.
제 1a 도 내지 1d 도는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도이다.
제 1a 도를 참조하면, 반도체기판(11) 상의 필드산화막(13)에 의해 한정된 활성영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 게이트전극(19)과 소오스 및 드레인영역(15) (17)이 형성된다. 그리고, 드레인영역(17)과 접촉되는 비트라인(23)이 형성된다. 또한, 상술한 구조의 전 표면에 절연층(21)이 형성되고, 이 절연층(21) 상에 평찬화층(25)이 형성된다. 상술한 구조에서 평탄화층(25)과 절연층(21)의 소정 부분을 포토리쏘그래피(photolithography)방법으로 제거하여 소오스영역(15)을 노출시키는 접촉구(27)를 형성한다.
제 1b 도를 참조하면, 평탄화층(25) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 접촉구(27)를 채우도록 증착하여 소오스영역(15)과 접촉되는 제 1 다결정실리콘층(29)을 형성한다. 그리고, 제 1 다결정실리콘층(29) 상에 PSG, BSG 또는 BPSG(Boro-Phosphosilicate Glass)등을 두껍게 증착하여 필라층(31)을 두껍게 증착한 후 이 필라층(31)과 제 1 다결정실리콘층(29)을 포토리쏘그래피 방법으로 접촉구(27)와 대응하는 부분에만 남도록 패터닝한다.
제 1c 도를 참조하면, 제 1 다결정실리콘층(29) 및 필라층(31)의 표면을 포함하는 평탄화층(25) 상에 CVD 방법으로 다결정실리콘을 증착한 후 평탄화층(25) 및 필라층(31)이 노출되도록 에치 백하여 이 제 1 다결정실리콘층(29) 및 필라층(31)의 측면에 측벽 형상의 제 2 다결정실리콘층(33)을 형성한다. 제 1 다결정실리콘층(29) 및 제 2 다결정실리콘층(33)은 전기적으로 연결되도록 접촉되며 스토리지전극이 된다. 그리고, 필라층(31)을 제거한다.
제 1d 도를 참조하면, 제 1 다결정실리콘층(29) 및 제 2 다결정실리콘층(33)으로 이루어진 스토리지전극의 표면에 질화실리콘을 증착한 후 이 질화실리콘을 산화하여 질산화막(Nitride-Oxide film)으로 이루어진 유전막(35)을 형성한다. 그리고, 상술한 구조의 전 표면에 불순물이 도핑된 다결정실리콘을 증착하여 플레이트 전극으로 사용되는 제 3 다결정실리콘층(37)을 형성한다.
상술한 바와 같이 종래 기술에 따른 커패시터의 제조방법은 스토리지전극으로 이용되는 제 1 및 제 2 다결정실리콘층의 표면에 질화실리콘을 CVD 방법으로 증착한 후 산화하여 질산화막으로 이루어진 유전막을 형성한다.
그러나, 질화실리콘을 증착할 때 CVD 방법으로 박막화하는 데 한계가 있으므로 유전막을 얇게 형성할 수 없어 축전 용량을 증가시키기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 유전막의 두께를 감소시켜 축전 용량을 증가시킬 수 있는 커패시터의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 커패시터의 제조방법은 반도체기판 상의 필드산화막에 의해 한정된 활성영역 내에 게이트전극과 소오스 및 드레인 영역을 이루는 제 1 및 제 2 확산영역으로 이루이진 트랜지스트를 형성하는 공정과, 상기 반도체기판 상에 상기 트랜지스터를 덮는 평탄화층을 형성하고 이 평탄화층의 소정 부분을 제거하여 상기 제 2 확산영역을 노출시키는 접촉구를 형성하는 공정과, 상기 평탄화층 상에 상기 접촉구를 채워 상기 제 2 확산영역과 접촉되는 제 1 다결정실리콘층과 이 제 1 다결정실리콘층 상에 필라층을 형성하고 상기 제 1 다결정실리콘층과 필라층을 상기 접촉구와 대응하는 부분에만 남도록 패터닝하는 공정과, 상기 제 1 다결정실리콘층 및 필라층의 측면에 측벽 형상의 제 2 다결정실리콘층을 형성하는 공정과, 상기 필라층을 제거하고 상기 제 1 다결정실리콘층 및 제 2 다결정실리콘층에 질소를 상기 반도체기판과 경사지게 이온 주입하는 공정과, 상기 질소가 이온 주입된 상기 제 1 다결정실리콘층 및 제 2 다결정실리콘층의 표면을 산화하여 유전막을 형성하는 공정과, 상기 유전막 상에 제 3 다결정실리콘층을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제 2a 도 내지 2d 도는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도이다.
제 2a 도를 참조하면, 반도체기판(41) 상의 필드산화막(43)에 의해 한정된 활성영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 게이트전극(49)과 소오스 및 드레인영역(45)(47)이 형성된다. 그리고, 드레인영역(47)과 접촉되는 비트라인(53)이 형성된다.
상술한 구조의 전 표면에 절연층(51)을 형성하고, 이 절연층(51) 상에 평탄화층(55)을 형성한다. 상술한 구조에서 평탄화층(55)과 절연층(51)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 소오스영역(45)을 노출시키는 접촉구(57)를 형성한다.
제 2b 도를 참조하면, 평탄화층(55) 상에 불순물이 도핑된 다결정실리콘을 접촉구(57)를 채우도록 4000 ~ 8000Å 정도의 두께로 CVD 방법으로 증착하여 소오스 영역(45)과 접촉되는 제 1 다결정실리콘층(59)을 형성한다. 그리고, 제 1 다결정실리콘층(59) 상에 BPSG, PSG 또는 BSG등을 두껍게 증착하여 필라층(61)을 두껍게 증착한 후 이 필라층(61)과 제 1 다결정실리콘층(59)을 포토리쏘그래피 방법으로 접촉구(57)와 대응하는 부분에만 남고 다른 부분든 평탄화층(55)이 노출되도록 패터닝한다.
제 2c 도를 참조하면, 잔류하는 제 1 다결정실리콘층(59) 및 필라층(61)의 표면을 포함하는 평탄화층(55) 상에 CVD 방법으로 불순물이 도핑된 다결정실리콘을 증착한 후 평탄화층(55) 및 필라층(61)이 노출되도록 에치 백하여 이 제 1 다결정실리콘층(59) 및 필라층(61)의 측면에 측벽 형상의 제 2 다결정실리콘층(63)을 형성한다. 상기에서 제 1 다결정실리콘층(59) 및 제 2 다결정실리콘층(63)은 전기적으로 연결되도록 접촉되며 스토리지전극이 된다. 그리고, 필라층(61)을 제거한 후 제 1 다결정실리콘층(59) 및 제 2 다결정실리콘층(63)에 질소를 이온 주입하여 이온주입영역(65)을 형성한다. 상기에서, 이온주입영역(65)은 질소를 0 ~ 45°의 경사각을 가지며 5 ~ 100KeV 정도의 에너지로 1 × 1012~ 1 × 1016정도의 농도를 이온주입하므로써 형성된다.
제 2d 도를 참조하면, 이온주입영역(65)이 형성된 제 1 다결정실리콘층(59) 및 제 2 다결정실리콘층(63)의 표면을 산화하여 10 ~100Å 정도 두께의 유전막(67)을 형성한다. 상기에서 유전막(67)을 O2, O2를 포함하는 혼합가스, H2O, H2O를 포함하는 혼합가스, N2O, N2O를 포함하는 혼합가스, NO 또는 NO를 포함하는 혼합가스를 사용하여 800 ~900℃ 정도의 온도에서 10 ~ 120분 동안 산화하여 형성한다. 이때, 이온주입영역(65) 내의 질소도 확산되어 유전막(67)은 질산화막으로 이루어지는 데, 이 이온주입영역(65)의 질소가 산화 속도를 저하시키므로 유전막(67)을 얇게 형성할 수 있다. 그리고, 상술한 구조의 전 표면에 불순물이 도핑된 다결정실리콘을 증착하여 플레이트전극으로 사용되는 제 3 다결정실리콘층(69)을 형성한다.
상술한 바와 같이 본 발명에 따른 커패시터의 제조방법은 스토리전극으로 이용되는 제 1 및 제 2 다결정실리콘층의 표면에 질소를 이온주입한 후 산화시켜 질산화막으로 이루어진 유전막을 형성한다.
따라서, 본 발명은 이온주입된 질소가 다결정실리콘층의 산화 속도를 저하시키므로 유전막을 얇게 형성할 수 있으므로 축전 용량을 증가시킬 수 있는 잇점이 있다.

Claims (6)

  1. 반도체기판 상의 필드산화막에 의해 한정된 활성영역 내에 게이트전극과 소오스 및 드레인영역을 이루는 제 1 및 제 2 확산영역으로 이루어진 트랜지스터를 형성하는 공정과, 상기 반도체기판 상에 상기 트랜지스터를 덮는 평탄화층을 형성하고 이 평탄화층의 소정 부분을 제거하여 상기 제 2 확산영역을 노출시키는 접촉구를 형성하는 공정과, 상기 평탄화층 상에 상기 접촉구를 채워 상기 제 2 확산영역과 접촉되는 제 1 다결정실리콘층과 이 제 1 다결정실리콘층 상에 필라층을 형성하고 상기 제 1다결정실리콘층과 필라층을 상기 접촉구와 대응하는 부분에만 남도록 패터닝하는 공정과, 상기 제 1 다결정실리콘층 및 필라층의 측면에 측벽 형상의 제 2 다결정실리콘층을 형성하는 공정과, 상기 필라층을 제거하고 상기 제 1 다결정실리콘층 및 제 2 다결정실리콘층에 질소를 상기 반도체기판과 경사지게 이온 주입하는 공정과, 상기 질소가 이온 주입된 상기 제 1 다결정실리콘층 및 제 2 다결정실리콘층의 표면을 산화하여 유전막을 형성하는 공정과, 상기 유전막 상에 제 3 다결정실리콘층을 형성하는 공정을 구비하는 커패시터의 제조방법.
  2. 제1항에 있어서, 상기 질소를 1 × 1012~ 1 × 1016의 농도를 5 ~ 100KeV의 에너지로 이온주입하는 커패시터의 제조방법.
  3. 제2항에 있어서, 상기 질소를 0 ~ 45°의 경사각으로 이온주입하는 커패시터의 제조방법.
  4. 제1항에 있어서, 상기 유전막을 10 ~ 100Å의 두께로 형성하는 커패시터의 제조방법.
  5. 제4항에 있어서, 상기 유전막을 O2, O2를 포함하는 혼합가스, H2O, H2O를 포함하는 혼합가스, N2O, N2O를 포함하는 혼합가스, NO 또는 NO를 포함하는 혼합가스로 산화하여 형성하는 커패시터의 제조방법.
  6. 제5항에 있어서, 상기 유전막을 800 ~ 900℃의 온도에서 10 ~ 120분 동안 산화하여 형성하는 커패시터의 제조방법.
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* Cited by examiner, † Cited by third party
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JPH05251655A (ja) * 1992-03-04 1993-09-28 Fujitsu Ltd 半導体装置の製造方法

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