JPH05251655A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05251655A JPH05251655A JP4047313A JP4731392A JPH05251655A JP H05251655 A JPH05251655 A JP H05251655A JP 4047313 A JP4047313 A JP 4047313A JP 4731392 A JP4731392 A JP 4731392A JP H05251655 A JPH05251655 A JP H05251655A
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Abstract
(57)【要約】
【目的】スタック・キャパシタを備えた半導体装置の製
造方法に関し、スタック・キャパシタの誘電体膜の膜厚
を精度を良く管理することを目的とする。 【構成】基板１の上に電極形成用半導体膜11ａを形成
し、該電極形成用半導体膜11ａの上面に窒素イオンを含
有させる工程と、前記電極形成用半導体膜11ａをパター
ニングして第一の電極11を形成する工程と、前記第一の
電極11の表面にキャパシタの誘電体膜15を形成する工程
と、前記誘電体膜15の表面に第二の電極16を形成する工
程とを含み構成する。
造方法に関し、スタック・キャパシタの誘電体膜の膜厚
を精度を良く管理することを目的とする。 【構成】基板１の上に電極形成用半導体膜11ａを形成
し、該電極形成用半導体膜11ａの上面に窒素イオンを含
有させる工程と、前記電極形成用半導体膜11ａをパター
ニングして第一の電極11を形成する工程と、前記第一の
電極11の表面にキャパシタの誘電体膜15を形成する工程
と、前記誘電体膜15の表面に第二の電極16を形成する工
程とを含み構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳しくは、スタック・キャパシタを備えた
半導体装置の製造方法に関する。
に関し、より詳しくは、スタック・キャパシタを備えた
半導体装置の製造方法に関する。
【０００２】
【従来の技術】スタック・キャパシタを備えたＤＲＡＭ
セルの微細化に伴い、高集積化が要求されている中で、
キャパシタ容量を確保するために誘電率の高い窒化膜を
用いたSiO2／Si3N4 二層膜が広く使用されているが、デ
バイス構造の複雑な三次元化が引き起こす電界集中、及
び絶縁膜の薄層化に伴う電界強度の増大といった問題が
生じてきているため、信頼性の高い良質な膜を形成する
必要がある。
セルの微細化に伴い、高集積化が要求されている中で、
キャパシタ容量を確保するために誘電率の高い窒化膜を
用いたSiO2／Si3N4 二層膜が広く使用されているが、デ
バイス構造の複雑な三次元化が引き起こす電界集中、及
び絶縁膜の薄層化に伴う電界強度の増大といった問題が
生じてきているため、信頼性の高い良質な膜を形成する
必要がある。
【０００３】次に、スタック・キャパシタを備えたＤＲ
ＡＭセルの製造方法の一例を図６に基づいて説明する。
まず、図６(a) に示すように、シリコンよりなる半導体
基板６１表面に、選択酸化法により素子分離用の厚いSi
O2膜６２を形成した後に、SiO2膜６２に囲まれる領域に
ゲート絶縁膜６３、ゲート電極６４を形成し、ついで、
その両側の半導体基板６１に不純物を導入してソース／
ドレイン（Ｓ／Ｄ）拡散層６５，６６を形成し、これら
により転送トランジスタを構成する。
ＡＭセルの製造方法の一例を図６に基づいて説明する。
まず、図６(a) に示すように、シリコンよりなる半導体
基板６１表面に、選択酸化法により素子分離用の厚いSi
O2膜６２を形成した後に、SiO2膜６２に囲まれる領域に
ゲート絶縁膜６３、ゲート電極６４を形成し、ついで、
その両側の半導体基板６１に不純物を導入してソース／
ドレイン（Ｓ／Ｄ）拡散層６５，６６を形成し、これら
により転送トランジスタを構成する。
【０００４】なお、ゲート電極６４は、同じ膜により複
数形成されるメモリーセルのワード線WLの一つに接続さ
れる。ついで、同図に見られるように、全体に第一の層
間絶縁膜６７を成長し、これをパターニングして第一の
Ｓ／Ｄ拡散層６５の上に窓６８を開口し、この窓６８を
通してそのＳ／Ｄ拡散層６５にビット線BLを接続する。
さらに、全体に第二の層間絶縁膜６９を積層してから、
第二のＳ／Ｄ拡散層６６の上に窓７０を形成する。
数形成されるメモリーセルのワード線WLの一つに接続さ
れる。ついで、同図に見られるように、全体に第一の層
間絶縁膜６７を成長し、これをパターニングして第一の
Ｓ／Ｄ拡散層６５の上に窓６８を開口し、この窓６８を
通してそのＳ／Ｄ拡散層６５にビット線BLを接続する。
さらに、全体に第二の層間絶縁膜６９を積層してから、
第二のＳ／Ｄ拡散層６６の上に窓７０を形成する。
【０００５】この後に、不純物を含む多結晶シリコン膜
を形成した後に、図６(b) に示すように、フォトリソグ
ラフィー法により多結晶シリコン膜をパターニングして
蓄積電極７１を形成する。
を形成した後に、図６(b) に示すように、フォトリソグ
ラフィー法により多結晶シリコン膜をパターニングして
蓄積電極７１を形成する。
【０００６】つづいて、図６(c) に示すように、対向電
極７１の表面にSi3N4 膜７２を形成した後に、そのSi3N
4 膜７２の表面を水蒸気雰囲気により酸化してSiO2膜７
３を成長し、これらをキャパシタ誘電体膜７４とする。
さらに、図６(d) に示すように、誘電体膜７４の表面に
多結晶シリコン等により対向電極７５を形成すると、こ
れらによって半導体基板５１の上にキャパシタが完成す
る。
極７１の表面にSi3N4 膜７２を形成した後に、そのSi3N
4 膜７２の表面を水蒸気雰囲気により酸化してSiO2膜７
３を成長し、これらをキャパシタ誘電体膜７４とする。
さらに、図６(d) に示すように、誘電体膜７４の表面に
多結晶シリコン等により対向電極７５を形成すると、こ
れらによって半導体基板５１の上にキャパシタが完成す
る。
【０００７】
【発明が解決しようとする課題】ところで、セルの微細
化にともない、誘電体膜７４の膜厚の管理が重要になる
が、多結晶シリコンにより蓄積電極７１を形成してから
Si3N4 膜７２を形成する間に、その蓄積電極７１の表面
に自然酸化膜が形成され、これにより、誘電体膜７４の
実質的な厚さが増加して蓄積容量が低下するといった問
題がある。この現象は、フィン型のスタック・キャパシ
タ等にも生じる。
化にともない、誘電体膜７４の膜厚の管理が重要になる
が、多結晶シリコンにより蓄積電極７１を形成してから
Si3N4 膜７２を形成する間に、その蓄積電極７１の表面
に自然酸化膜が形成され、これにより、誘電体膜７４の
実質的な厚さが増加して蓄積容量が低下するといった問
題がある。この現象は、フィン型のスタック・キャパシ
タ等にも生じる。
【０００８】本発明はこのような問題に鑑みてなされた
ものであって、スタック・キャパシタの誘電体膜の膜厚
を精度を良く管理することができる半導体装置の製造方
法を提供することを目的とする。
ものであって、スタック・キャパシタの誘電体膜の膜厚
を精度を良く管理することができる半導体装置の製造方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記した課題は、図１、
２に例示するように、基板１の上に電極形成用半導体膜
11ａを形成し、該電極形成用半導体膜11ａの上面に窒素
イオンを含有させる工程と、前記電極形成用半導体膜11
ａをパターニングして第一の電極11を形成する工程と、
前記第一の電極11の表面にキャパシタの誘電体膜15を形
成する工程と、前記誘電体膜15の表面に第二の電極16を
形成する工程とを有することを特徴とする半導体装置の
製造方法によって達成する。
２に例示するように、基板１の上に電極形成用半導体膜
11ａを形成し、該電極形成用半導体膜11ａの上面に窒素
イオンを含有させる工程と、前記電極形成用半導体膜11
ａをパターニングして第一の電極11を形成する工程と、
前記第一の電極11の表面にキャパシタの誘電体膜15を形
成する工程と、前記誘電体膜15の表面に第二の電極16を
形成する工程とを有することを特徴とする半導体装置の
製造方法によって達成する。
【００１０】または、図３〜５に例示するように、基板
１の上に層間膜21，23，25を形成して該層間膜21，23，
25の表層に窒素を含有させる工程と、前記層間膜21，2
3，25の上に電極形成用半導体膜22，24，26を形成する
工程と、前記電極形成用半導体膜22，24，26の上面に窒
素を含有させる工程と、前記層間膜21，23，25の表層の
窒素を前記電極形成用半導体膜22，24，26の下面に拡散
する工程と、前記電極形成用半導体膜22，24，26をパタ
ーニングして第一の電極27を形成する工程と、前記層間
膜21，23，25を選択的に除去して前記第一の電極27を表
出させる工程と、前記第一の電極27の表面に沿ってキャ
パシタの誘電体膜28を形成する工程と、前記誘電体膜28
の表面に第二の電極29を形成する工程とを有することを
特徴とする半導体装置の製造方法により達成する。
１の上に層間膜21，23，25を形成して該層間膜21，23，
25の表層に窒素を含有させる工程と、前記層間膜21，2
3，25の上に電極形成用半導体膜22，24，26を形成する
工程と、前記電極形成用半導体膜22，24，26の上面に窒
素を含有させる工程と、前記層間膜21，23，25の表層の
窒素を前記電極形成用半導体膜22，24，26の下面に拡散
する工程と、前記電極形成用半導体膜22，24，26をパタ
ーニングして第一の電極27を形成する工程と、前記層間
膜21，23，25を選択的に除去して前記第一の電極27を表
出させる工程と、前記第一の電極27の表面に沿ってキャ
パシタの誘電体膜28を形成する工程と、前記誘電体膜28
の表面に第二の電極29を形成する工程とを有することを
特徴とする半導体装置の製造方法により達成する。
【００１１】または、基板１の上に層間膜21，23，25を
形成する工程と、前記層間膜21，23，25の上に電極形成
用半導体膜22，24，26を形成し、該電極形成用半導体膜
22，24，26の上面及び下面に窒素を含有させる工程と、
前記電極形成用半導体膜22，24，26をパターニングして
第一の電極27を形成する工程と、前記層間膜21，23，25
を選択的に除去して前記第一の電極27を表出させる工程
と、前記第一の電極27の表面に沿ってキャパシタの誘電
体膜28を形成する工程と、前記誘電体膜28の表面に第二
の電極29を形成する工程とを有することを特徴とする半
導体装置の製造方法により達成する。
形成する工程と、前記層間膜21，23，25の上に電極形成
用半導体膜22，24，26を形成し、該電極形成用半導体膜
22，24，26の上面及び下面に窒素を含有させる工程と、
前記電極形成用半導体膜22，24，26をパターニングして
第一の電極27を形成する工程と、前記層間膜21，23，25
を選択的に除去して前記第一の電極27を表出させる工程
と、前記第一の電極27の表面に沿ってキャパシタの誘電
体膜28を形成する工程と、前記誘電体膜28の表面に第二
の電極29を形成する工程とを有することを特徴とする半
導体装置の製造方法により達成する。
【００１２】
【作 用】第１の発明によれば、キャパシタの蓄積電極
（第１の電極）11となる半導体膜11ａの上面に窒素を含
ませている。
（第１の電極）11となる半導体膜11ａの上面に窒素を含
ませている。
【００１３】このため、キャパシタの蓄積電極11を形成
した後に、その上面に酸素が結合し難くなり、自然酸化
膜が発生し難くなり、この結果、自然酸化膜によるキャ
パシタの蓄積容量の減少が抑制される。
した後に、その上面に酸素が結合し難くなり、自然酸化
膜が発生し難くなり、この結果、自然酸化膜によるキャ
パシタの蓄積容量の減少が抑制される。
【００１４】また、第２、３の発明によれば、キャパシ
タの蓄積電極となる半導体膜22, 24, 26を形成する場合
に、その半導体膜22, 24, 26の下地となる層間膜21, 2
3, 25の表面にも窒素を含有させ、その窒素を半導体膜2
2, 24, 26の上面及び下面に拡散するようにしている。
タの蓄積電極となる半導体膜22, 24, 26を形成する場合
に、その半導体膜22, 24, 26の下地となる層間膜21, 2
3, 25の表面にも窒素を含有させ、その窒素を半導体膜2
2, 24, 26の上面及び下面に拡散するようにしている。
【００１５】このため、蓄積電極27の下面にも自然酸化
膜が発生し難くなり、誘電体膜28の膜厚の増加が抑制さ
れ、キャパシタの蓄積容量の低下が少なくなる。
膜が発生し難くなり、誘電体膜28の膜厚の増加が抑制さ
れ、キャパシタの蓄積容量の低下が少なくなる。
【００１６】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１、２は、本発明の第１実施例の工程を示す断面図で
ある。
いて説明する。 （ａ）本発明の第１実施例の説明 図１、２は、本発明の第１実施例の工程を示す断面図で
ある。
【００１７】図１において符号１は、シリコンよりなる
ｐ型半導体基板で、その表面には素子分離用のSiO2膜２
が選択酸化法により形成され、また、そのSiO2膜２に囲
まれた活性領域（トランジスタ形成領域）には、選択ト
ランジスタＴが形成されている。
ｐ型半導体基板で、その表面には素子分離用のSiO2膜２
が選択酸化法により形成され、また、そのSiO2膜２に囲
まれた活性領域（トランジスタ形成領域）には、選択ト
ランジスタＴが形成されている。
【００１８】この選択トランジスタＴは、半導体基板１
の上に膜厚２００Å以下の絶縁膜３を介して形成された
ゲート電極４と、その両側の半導体基板１に燐、砒素等
のｎ型不純物を導入して形成されたソース／ドレイン
（Ｓ／Ｄ）層５，６から構成されている。なお、ゲート
電極４は、メモリセルのワード線WLと一体的に形成され
ている。
の上に膜厚２００Å以下の絶縁膜３を介して形成された
ゲート電極４と、その両側の半導体基板１に燐、砒素等
のｎ型不純物を導入して形成されたソース／ドレイン
（Ｓ／Ｄ）層５，６から構成されている。なお、ゲート
電極４は、メモリセルのワード線WLと一体的に形成され
ている。
【００１９】このような状態で、まず図１(a) に示すよ
うに、SiO2、ＰＳＧ等よりなる第一の層間絶縁膜７をＣ
ＶＤ法により積層した後に、層間絶縁膜７をフォトリソ
グラフィー法によりパターニングして第一のＳ／Ｄ層５
の上に開口部８を形成し、ついで、開口部８内を通るビ
ット線BLを層間絶縁膜７の上に形成する。
うに、SiO2、ＰＳＧ等よりなる第一の層間絶縁膜７をＣ
ＶＤ法により積層した後に、層間絶縁膜７をフォトリソ
グラフィー法によりパターニングして第一のＳ／Ｄ層５
の上に開口部８を形成し、ついで、開口部８内を通るビ
ット線BLを層間絶縁膜７の上に形成する。
【００２０】この後に、ＣＶＤ法によって、層間絶縁膜
７とビット線BLを覆う第二の層間絶縁膜９をSiO2、Si3N
4 等により５００Åの厚さに形成した後に、これをフォ
トリソグラフィー法によりパターニングして、第二のＳ
／Ｄ層６の上に開口部１０を形成する（図１(a))。
７とビット線BLを覆う第二の層間絶縁膜９をSiO2、Si3N
4 等により５００Åの厚さに形成した後に、これをフォ
トリソグラフィー法によりパターニングして、第二のＳ
／Ｄ層６の上に開口部１０を形成する（図１(a))。
【００２１】次に、図１(b) に示すように、SiH4とPH3
を含むガスを用いて不純物を含む多結晶シリコン膜１１
ａを４０００Å程度積層した後に、多結晶シリコン膜１
１ａに窒素イオン（Ｎ+ ）をイオン注入し、その表面に
窒素含有層１２を形成する。イオン注入は、例えばドー
ズ量１×１０17〜１×１０18個／cm2 、加速エネルギー
１０〜２０KeV として窒素イオンをきわめて浅く注入す
る。
を含むガスを用いて不純物を含む多結晶シリコン膜１１
ａを４０００Å程度積層した後に、多結晶シリコン膜１
１ａに窒素イオン（Ｎ+ ）をイオン注入し、その表面に
窒素含有層１２を形成する。イオン注入は、例えばドー
ズ量１×１０17〜１×１０18個／cm2 、加速エネルギー
１０〜２０KeV として窒素イオンをきわめて浅く注入す
る。
【００２２】この後に、レジストマスク（不図示）を用
いたフォトリソグラフィー法により多結晶シリコン膜１
１ａをパターニングして開口部１０内とその周辺に残存
させ、これをスタック・キャパシタの蓄積電極１１とす
る（図１(c))。
いたフォトリソグラフィー法により多結晶シリコン膜１
１ａをパターニングして開口部１０内とその周辺に残存
させ、これをスタック・キャパシタの蓄積電極１１とす
る（図１(c))。
【００２３】次に、ＣＶＤ法によりSi3N4 膜１３を蓄積
電極１１の周囲に７０Åの厚さに形成した後に（図２
(d))、これを水蒸気雰囲気においてその表面にSiO2膜１
４を形成する（図２(e))。この場合のSi3N4 膜１３とSi
O2膜１４は、キャパシタの誘電体膜１５となる。
電極１１の周囲に７０Åの厚さに形成した後に（図２
(d))、これを水蒸気雰囲気においてその表面にSiO2膜１
４を形成する（図２(e))。この場合のSi3N4 膜１３とSi
O2膜１４は、キャパシタの誘電体膜１５となる。
【００２４】さらに、誘電体膜１５の上に、多結晶シリ
コン等よりなる対向電極１６を形成し、これによりＤＲ
ＡＭセルが完成する。以上の実施例によれば、蓄積電極
１１となる多結晶シリコン膜１１ａの表層に窒素を含む
窒素含有層１２を形成しているために、多結晶シリコン
膜１１ａの表面のシリコンが他の元素と結合しにくくな
り、この結果、その表面には自然酸化膜が殆ど付かない
ことになる。
コン等よりなる対向電極１６を形成し、これによりＤＲ
ＡＭセルが完成する。以上の実施例によれば、蓄積電極
１１となる多結晶シリコン膜１１ａの表層に窒素を含む
窒素含有層１２を形成しているために、多結晶シリコン
膜１１ａの表面のシリコンが他の元素と結合しにくくな
り、この結果、その表面には自然酸化膜が殆ど付かない
ことになる。
【００２５】したがって、多結晶シリコン膜１１ａによ
り蓄積電極１１を形成してからその表面に誘電体膜１５
を形成する工程の間に自然酸化膜が付着せず、キャパシ
タの蓄積容量の減少は見られず、膜厚の管理がし易くな
る。
り蓄積電極１１を形成してからその表面に誘電体膜１５
を形成する工程の間に自然酸化膜が付着せず、キャパシ
タの蓄積容量の減少は見られず、膜厚の管理がし易くな
る。
【００２６】また、窒素の含有量が極めて少量であるた
めに、これが蓄積電極１５の抵抗を大幅に増加させたり
誘電体を形成することはない。なお、窒素イオンの注入
は、蓄積電極１１を形成した後に行ってもよい。
めに、これが蓄積電極１５の抵抗を大幅に増加させたり
誘電体を形成することはない。なお、窒素イオンの注入
は、蓄積電極１１を形成した後に行ってもよい。
【００２７】（ｂ）本発明の第２実施例の説明 上記した実施例では、蓄積電極１１の上面に誘電体膜１
５を形成する構造のキャパシタを説明したが、蓄積電極
の下面側に誘電体膜を形成するようなフィン構造におけ
る誘電体膜の膜厚の増加を抑制することもできる。
５を形成する構造のキャパシタを説明したが、蓄積電極
の下面側に誘電体膜を形成するようなフィン構造におけ
る誘電体膜の膜厚の増加を抑制することもできる。
【００２８】そこで、フィン構造のキャパシタを第２実
施例として説明する。図３〜５は、本発明の第２実施例
の工程を示す断面図である。まず、第１実施例と同様に
して、半導体基板１の表面に、素子分離用のSiO2膜を形
成し、素子形成領域に転送トランジスタＴを形成した後
に（図３(a))、これをSiO2よりなる第一の層間絶縁膜７
により覆い、ついで、開口部８を通して転送トランジス
タＴの一方のＳ／Ｄ層５にビット線BLを接続し、さら
に、全体を第二の層間絶縁膜９によって覆う（図３
(b))。この場合の第二の層間絶縁膜９は、Si 3N4 により
形成する。
施例として説明する。図３〜５は、本発明の第２実施例
の工程を示す断面図である。まず、第１実施例と同様に
して、半導体基板１の表面に、素子分離用のSiO2膜を形
成し、素子形成領域に転送トランジスタＴを形成した後
に（図３(a))、これをSiO2よりなる第一の層間絶縁膜７
により覆い、ついで、開口部８を通して転送トランジス
タＴの一方のＳ／Ｄ層５にビット線BLを接続し、さら
に、全体を第二の層間絶縁膜９によって覆う（図３
(b))。この場合の第二の層間絶縁膜９は、Si 3N4 により
形成する。
【００２９】この後に、図３(c) に示すように、SiO2よ
りなる第一の層間膜２１をＣＶＤ法により５００Å程度
積層した後に、その表面に窒素をイオン注入する。その
注入条件としては、例えばドーズ量を１×１０17〜１×
１０18個／cm2 、加速エネルギーを１０〜２０keV とす
る。
りなる第一の層間膜２１をＣＶＤ法により５００Å程度
積層した後に、その表面に窒素をイオン注入する。その
注入条件としては、例えばドーズ量を１×１０17〜１×
１０18個／cm2 、加速エネルギーを１０〜２０keV とす
る。
【００３０】ついで、図３(d) に示すように、燐、砒素
等の不純物を含む第一の多結晶シリコン膜２２をＣＶＤ
法により５００Å程度の厚さに形成した後に、第１実施
例と同様な条件により、多結晶シリコン膜２２の表面に
浅く窒素をイオン注入する。なお、多結晶シリコン膜２
２中の導電化不純物は、膜形成後にイオン注入法、気相
拡散等により導入してもよい。
等の不純物を含む第一の多結晶シリコン膜２２をＣＶＤ
法により５００Å程度の厚さに形成した後に、第１実施
例と同様な条件により、多結晶シリコン膜２２の表面に
浅く窒素をイオン注入する。なお、多結晶シリコン膜２
２中の導電化不純物は、膜形成後にイオン注入法、気相
拡散等により導入してもよい。
【００３１】さらに、同様にして第二の層間膜２３を５
００Åの厚さに形成し、その表面に窒素を導入し、つい
で多結晶シリコン膜２４を５００Åの厚さに成長し、そ
の上面に窒素を導入するといった工程を少なくとも１回
行った後に、第三の層間膜２５を形成し、その表面に窒
素を含有させる。ついで、層間絶縁膜７，９、層間膜２
１，２３，２５、多結晶シリコン膜２２，２４をフォト
リソグラフィー法によりパターニングしてビット線BLが
接続されないＳ／Ｄ層６の上に開口部２０を形成する
（図４(e))。
００Åの厚さに形成し、その表面に窒素を導入し、つい
で多結晶シリコン膜２４を５００Åの厚さに成長し、そ
の上面に窒素を導入するといった工程を少なくとも１回
行った後に、第三の層間膜２５を形成し、その表面に窒
素を含有させる。ついで、層間絶縁膜７，９、層間膜２
１，２３，２５、多結晶シリコン膜２２，２４をフォト
リソグラフィー法によりパターニングしてビット線BLが
接続されないＳ／Ｄ層６の上に開口部２０を形成する
（図４(e))。
【００３２】そして、開口部２０の内部を含む全体に第
三の多結晶シリコン膜２６を形成して、その上面に窒素
をイオン注入する（図４(f))。この後に、図示しないレ
ジストマスクを用いて、ＲＩＥ法等により最上の多結晶
シリコン膜２６から少なくとも一層目の多結晶シリコン
膜２２までを順にパターニングして、第二のＳ／Ｄ層６
の上とその周辺の領域にそれらの膜を残存させる（図４
(g))。
三の多結晶シリコン膜２６を形成して、その上面に窒素
をイオン注入する（図４(f))。この後に、図示しないレ
ジストマスクを用いて、ＲＩＥ法等により最上の多結晶
シリコン膜２６から少なくとも一層目の多結晶シリコン
膜２２までを順にパターニングして、第二のＳ／Ｄ層６
の上とその周辺の領域にそれらの膜を残存させる（図４
(g))。
【００３３】そして、Si3N4 よりなる第二の層間絶縁膜
９の上方にある全てのSiO2層間膜２１，２３，２５を弗
酸によって除去すると、第二の層間絶縁膜９の上方に間
隔をおいて配置された第一〜第三の多結晶シリコン膜２
２，２４，２６の上下側面が表出し、また、開口部２０
における垂直な第三の多結晶シリコン膜２６により第
一、第二の多結晶シリコン膜１１，１３が支持され、こ
れらによりスタック・キャパシタの蓄積電極２７が構成
される（図５(h))。
９の上方にある全てのSiO2層間膜２１，２３，２５を弗
酸によって除去すると、第二の層間絶縁膜９の上方に間
隔をおいて配置された第一〜第三の多結晶シリコン膜２
２，２４，２６の上下側面が表出し、また、開口部２０
における垂直な第三の多結晶シリコン膜２６により第
一、第二の多結晶シリコン膜１１，１３が支持され、こ
れらによりスタック・キャパシタの蓄積電極２７が構成
される（図５(h))。
【００３４】この後に、図５(i) に示すように、蓄積電
極２７の表面に沿って第１実施例と同様にシリコン窒化
膜をＣＶＤ法により一様に形成し、その表面を酸化して
この膜をキャパシタの誘電体膜２８とする。さらに、Ｃ
ＶＤ法により誘電体膜２８の表面に不純物含有多結晶シ
リコンを形成し、これをパターニングしてキャパシタの
対向電極２９とする。
極２７の表面に沿って第１実施例と同様にシリコン窒化
膜をＣＶＤ法により一様に形成し、その表面を酸化して
この膜をキャパシタの誘電体膜２８とする。さらに、Ｃ
ＶＤ法により誘電体膜２８の表面に不純物含有多結晶シ
リコンを形成し、これをパターニングしてキャパシタの
対向電極２９とする。
【００３５】これによりスタック・キャパシタが完成す
るが、さらにその上に層間絶縁膜、配線層等を形成し
て、ＤＲＡＭセルを完成することになる。以上のような
工程によれば、多結晶シリコン膜２２，２４，２６の下
地となる層間膜２１，２３，２５の上層には窒素が含ま
れているので、多結晶シリコン膜２２，２４，２６の成
長の際の加熱温度によってその窒素が多結晶シリコン膜
２２，２４，２６の下面に僅かに拡散して窒素含有層が
形成される。なお、成長温度が低い場合には、多結晶シ
リコン膜２２，２４，２６の形成後に加熱処理を行って
拡散させてもよい。
るが、さらにその上に層間絶縁膜、配線層等を形成し
て、ＤＲＡＭセルを完成することになる。以上のような
工程によれば、多結晶シリコン膜２２，２４，２６の下
地となる層間膜２１，２３，２５の上層には窒素が含ま
れているので、多結晶シリコン膜２２，２４，２６の成
長の際の加熱温度によってその窒素が多結晶シリコン膜
２２，２４，２６の下面に僅かに拡散して窒素含有層が
形成される。なお、成長温度が低い場合には、多結晶シ
リコン膜２２，２４，２６の形成後に加熱処理を行って
拡散させてもよい。
【００３６】この結果、第１実施例のように、蓄積電極
２７を構成する多結晶シリコン膜２２，２４，２６の上
面のみならず、下面にも窒素が含有するので、層間膜２
１，２３，２５を除去して多結晶シリコン膜２２，２
４，２６を露出させても、その表面のシリコンには酸素
が結合し難くなり、自然酸化膜は殆ど形成されない。
２７を構成する多結晶シリコン膜２２，２４，２６の上
面のみならず、下面にも窒素が含有するので、層間膜２
１，２３，２５を除去して多結晶シリコン膜２２，２
４，２６を露出させても、その表面のシリコンには酸素
が結合し難くなり、自然酸化膜は殆ど形成されない。
【００３７】したがって、蓄積電極２７の表面に形成さ
れる誘電体膜２８の膜厚が自然酸化膜により増加するこ
とはなく、蓄積容量の低下が防止される。なお、蓄積電
極２７のフィンの数は、上記したように３枚以上に限る
ものではなく、１枚、２枚であってもよい。
れる誘電体膜２８の膜厚が自然酸化膜により増加するこ
とはなく、蓄積容量の低下が防止される。なお、蓄積電
極２７のフィンの数は、上記したように３枚以上に限る
ものではなく、１枚、２枚であってもよい。
【００３８】また、蓄積電極２７の複数のフィンのうち
の最下層のものは、上記したようにSi3N4 層間絶縁膜９
から浮き上がった状態となってもよいし、層間絶縁膜９
に接して上面側にのみ誘電体膜、対向電極を形成するよ
うにしていもよい。
の最下層のものは、上記したようにSi3N4 層間絶縁膜９
から浮き上がった状態となってもよいし、層間絶縁膜９
に接して上面側にのみ誘電体膜、対向電極を形成するよ
うにしていもよい。
【００３９】さらに、本実施例では、フィン型スタック
・キャパシタについて説明したが、箱型、トンネル型、
その他のスタック・キャパシタについても、同様に適用
できる。
・キャパシタについて説明したが、箱型、トンネル型、
その他のスタック・キャパシタについても、同様に適用
できる。
【００４０】
【発明の効果】以上述べたように第１の発明によれば、
キャパシタの蓄積電極（第１の電極）となる半導体膜の
表面に窒素を含ませているので、キャパシタの蓄積電極
を形成した後に、その表面での酸素の結合が抑制されて
自然酸化膜が発生し難くなり、自然酸化膜によるキャパ
シタの蓄積容量を減少を防止することができる。
キャパシタの蓄積電極（第１の電極）となる半導体膜の
表面に窒素を含ませているので、キャパシタの蓄積電極
を形成した後に、その表面での酸素の結合が抑制されて
自然酸化膜が発生し難くなり、自然酸化膜によるキャパ
シタの蓄積容量を減少を防止することができる。
【００４１】また、第２、３の発明によれば、キャパシ
タの蓄積電極となる半導体膜を形成する場合に、その半
導体膜の下地となる層間膜の表面にも窒素を含有させ、
その窒素を半導体膜の下面にも拡散するようにしている
ので、蓄積電極の上下面に自然酸化膜が発生し難くな
り、誘電体膜の膜厚の増加が抑制され、キャパシタの蓄
積容量の低下を少なくすることができる。
タの蓄積電極となる半導体膜を形成する場合に、その半
導体膜の下地となる層間膜の表面にも窒素を含有させ、
その窒素を半導体膜の下面にも拡散するようにしている
ので、蓄積電極の上下面に自然酸化膜が発生し難くな
り、誘電体膜の膜厚の増加が抑制され、キャパシタの蓄
積容量の低下を少なくすることができる。
【図１】本発明の第１実施例の工程を示す断面図（その
１）である。
１）である。
【図２】本発明の第１実施例の工程を示す断面図（その
２）である。
２）である。
【図３】本発明の第２実施例の工程を示す断面図（その
１）である。
１）である。
【図４】本発明の第２実施例の工程を示す断面図（その
２）である。
２）である。
【図５】本発明の第２実施例の工程を示す断面図（その
３）である。
３）である。
【図６】従来の工程を示す断面図である。
Ｔ 転送トランジスタ BL ビット線 WL ワード線 １ 半導体基板 ２ SiO2膜 ３ 絶縁膜 ４ ゲート電極 ５、６ Ｓ／Ｄ層 ７、９ 層間絶縁膜 ８、１０ 開口部 １１ａ 多結晶シリコン膜 １１ 蓄積電極 １２ 窒素含有層 １３ Si3N4 膜 １４ SiO2膜 １５ 誘電体膜 １６ 対向電極 ２０ 開口部 ２１、２３、２５ 層間膜 ２２、２４、２６ 多結晶シリコン膜 ２７ 蓄積電極 ２８ 誘電体膜 ２９ 対向電極
Claims (3)
- 【請求項１】基板（１）の上に電極形成用半導体膜（11
ａ）を形成し、該電極形成用半導体膜（11ａ）の上面に
窒素を含有させる工程と、 前記電極形成用半導体膜（11ａ）をパターニングして第
一の電極（11）を形成する工程と、 前記第一の電極（11）の表面にキャパシタの誘電体膜
（15）を形成する工程と、 前記誘電体膜（15）の表面に第二の電極（16）を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】基板（１）の上に層間膜（21，23，25）を
形成し、該層間膜（21，23，25）の表層に窒素を含有さ
せる工程と、 前記層間膜（21，23，25）の上に電極形成用半導体膜
（22，24，26）を形成する工程と、 前記電極形成用半導体膜（22，24，26）の上面に窒素を
含有させる工程と、 前記層間膜（21，23，25）の表層の窒素を前記電極形成
用半導体膜（22，24，26）の下面に拡散する工程と、 前記電極形成用半導体膜（22，24，26）をパターニング
して第一の電極（27）を形成する工程と、 前記層間膜（21，23，25）を選択的に除去して前記第一
の電極（27）を表出させる工程と、 前記第一の電極（27）の表面に沿ってキャパシタの誘電
体膜（28）を形成する工程と、 前記誘電体膜（28）の表面に第二の電極（29）を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項３】基板（１）の上に層間膜（21，23，25）を
形成する工程と、 前記層間膜（21，23，25）の上に電極形成用半導体膜
（22，24，26）を形成し、該電極形成用半導体膜（22，
24，26）の上面及び下面に窒素を含有させる工程と、 前記電極形成用半導体膜（22，24，26）をパターニング
して第一の電極（27）を形成する工程と、 前記層間膜（21，23，25）を選択的に除去して前記第一
の電極（27）を表出させる工程と、 前記第一の電極（27）の表面に沿ってキャパシタの誘電
体膜（28）を形成する工程と、 前記誘電体膜（28）の表面に第二の電極（29）を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047313A JPH05251655A (ja) | 1992-03-04 | 1992-03-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047313A JPH05251655A (ja) | 1992-03-04 | 1992-03-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251655A true JPH05251655A (ja) | 1993-09-28 |
Family
ID=12771806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4047313A Withdrawn JPH05251655A (ja) | 1992-03-04 | 1992-03-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100226479B1 (ko) * | 1996-11-13 | 1999-10-15 | 김영환 | 커패시터의 제조방법 |
| WO2004077566A1 (ja) * | 2003-02-27 | 2004-09-10 | Tdk Corporation | 高誘電率絶縁膜、薄膜容量素子、薄膜積層コンデンサおよび薄膜容量素子の製造方法 |
-
1992
- 1992-03-04 JP JP4047313A patent/JPH05251655A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100226479B1 (ko) * | 1996-11-13 | 1999-10-15 | 김영환 | 커패시터의 제조방법 |
| WO2004077566A1 (ja) * | 2003-02-27 | 2004-09-10 | Tdk Corporation | 高誘電率絶縁膜、薄膜容量素子、薄膜積層コンデンサおよび薄膜容量素子の製造方法 |
| JPWO2004077566A1 (ja) * | 2003-02-27 | 2006-06-08 | Tdk株式会社 | 高誘電率絶縁膜、薄膜容量素子、薄膜積層コンデンサおよび薄膜容量素子の製造方法 |
| US7312514B2 (en) | 2003-02-27 | 2007-12-25 | Tdk Corporation | High-permittivity insulation film, thin film capacity element, thin film multilayer capacitor, and production method of thin film capacity element |
| JP4561629B2 (ja) * | 2003-02-27 | 2010-10-13 | Ｔｄｋ株式会社 | 薄膜積層コンデンサ |
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| Date | Code | Title | Description |
|---|---|---|---|
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