JPS6366963A - 溝埋込型半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ダイナミック・ランダム・アクセス・メモリ
における微細なメモリセル構造よシなる溝埋込型半導体
装置およびその製造方法に関するものである。

［従来の技術］ １個のトランジスタと１個のキャノ々シタから成るダイ
ナミック・ランダム拳アクセス・メモリ（以下ＤＲＡＭ
と略記する）の高密度化を達成するために種々のメモリ
セル構造が提案されている。その一つにシリコン基板表
面に形成した溝の中にキャパシタとトランジスタの一部
を埋め込む方法（Ｗ　＊　Ｆ’　ａ　Ｒ１ｅｈａｒｄｓ
ｏｎ他によるＩＥＤＭ　Ｔ＠ａｈ　、　Ｄｉｇ。

７１４頁（１９８５年））が提案されている。この方法
を以下図面を用いて説明する。第１６図（＆）。

（ｂ）はそれぞれ該従来法によるＤＲＡＭセルの平面図
および第１６図（禽）のＩ−Ｉ断面図である。穴３０内
の下部に誘電体薄膜よりなるキャパシタ用絶縁模りを介
してキャパシタ電極Ｓ１が埋め込まれている。キャパシ
タの他方の電極はｐ形シリコン基板１を用いている。穴
３０内の上部側面にはトランジスタのチャネル領域３３
が形成され、キャパシタ部とトランジスタの境に不純物
拡散層から成るドレイン領域のｎ膨拡散層３２、穴３０
の上部コーナ部に不純物拡散層から成るソース領域のｎ
膨拡散層３５（ビット線として働く）が形成されている
。さらに、ｒ−ト電極１３（ワード線として働く）によ
シ穴３０が埋め込まれている。セル間（ビット線間）は
選択酸化法によシ形成されたシリコン酸化膜３４により
分離されている。

上記従来の利点は、（イ）穴側面にキャパシタとトラン
ジスタを形成しているために、セル面積の縮小が容易に
実現できること、←）蓄積電荷を大内部にためこむので
、アルファ線によるセル部のソフトエラーに対して耐性
が向上することである。

［発明が解決しようとする問題点］ しかし、１００メガピット級セル（セル面積〜１悶２　
）を実現するには以下のような問題がある。

（イ）セル間の分離を選択酸化法によりシリコン基板の
主面上に形成しているため、分離領域全０．５−以下に
することは極めて困難である。←）第１６図（１）に示
す拡散層と穴の合わせ余裕Ｘおよびｙ　（ｘ’は拡散層
３５の形成に必要な領域幅）が必要なためセル面積の縮
小に限界がある。さらに（ハ）セル間（穴間）ｔ−接近
させ九場合、隣接するセルの不純物拡散層間で１４ンチ
スルーが生じ、セル間の電気的干渉が生じるという欠点
がある。

本発明の目的は、セル部におけるマスク合わせ余裕によ
る面積ロスを最小限に抑え、かつセル間の電気的干渉を
確実に防止し、かつセル面積１〜２趨を実現可能とする
超微細メモリセルのための溝埋込型半導体装置の構造お
よびそのメモリセルを従来のメモリセルの製造で使われ
るリソグラフィー用マスクの暦数よりも少ない層数で製
造する製造方法を提供することにある。

［問題点を解決するための手段および作用］本発明は、
１方向の溝幅が他方向の溝幅よシ狭い格子状の溝で分割
された島状のシリコンの側面下部にキャパシタが形成さ
れ、側面上部にＭＩＳ形電界効果トランジスタ（以下Ｍ
ＩＳ形ＦＥＴと略記する）が形成され、溝幅の狭い溝で
隔てられた隣接の上記トランジスタのダートが互いに接
続されてワード線を形成し、溝幅の広い溝で隔てられた
隣接の上記トランジスタの基板主面側に形成された拡散
層が該溝幅の広い溝の上を横切る電気配線によ）接続さ
れてビット線を形成してｂることを最も主要な特徴とす
る。

従来の技術とは、キャパシタおよびＭＩＢ　形ＦＥＴが
形成されている領域が格子状の溝によｉ分割された島状
のシリコンの側面であること、セル間の分離は溝により
行われていること、セル部の形成に必要なリソグラフィ
ー用マスク層数は、従来。

３層以上必要であったのに対し溝形成用およびピット線
形成用の２層のみで良込ことが異なる働［実施例コ 以下の実施例では、　ＭＩＳ形ＦＥＴとしてｎチャネル
形を基本に説明するが、導電形をすべて逆にすればｐチ
ャネル形にすることができる。

実施例１ 第１図（ａ）　、　（ｂ）および（Ｃ）は本発明の第１
の実施例を説明する図である。第１図（亀）は本発明の
第１の実施例による半導体装置の平面図、第１図（ｂ）
はワード線までを形成した半導体装置の鳥敞−図、第１
図（ｃ）はビット線までを形成した半導体装置の鳥敞図
である０本実施例では、第１図（ｂ）に示すようにｐ形
シリコン基板１上に形成されたｎ形シリコン薄膜２およ
びｐ形シリコン薄膜３の積層膜を貫通して格子状の溝が
形成されており、該溝に分割された島状の上記積層膜の
ｎ形シリ；ン薄膜２の側面にはキャパシタ４１が形成さ
れており、ｐ形シリコン薄膜３の側面にはＭＩＳ形ＦＥ
Ｔ　４２が形成されている。さらに、該溝の一方向の溝
幅は他方向の溝幅より狭く形成されていて、狭い溝幅の
溝で分割された隣接のＭＩＳ形ＦＥ’ｌ’　４２のｆ−
）は互いに接続されていてワード線４３を形成している
。

第１図（ｅ）に示すようにＭＩＳ形ＦＥＴ　４２の基板
主面側に形成された拡散層１６（ソース頭載）は、溝幅
の広い溝の上を横切るビット線４４により接続されてい
る。

次に、第１図（１）ないしくｃ）に示した構造の半導体
装置の製造方法について第２図ないし第１２図を用いて
説明する。第２図に示すようにｐ形シリコン基板１上に
公知の化学的気相成長法（以下ＣＶＤ法と略記する）に
よＦ）ｎ形シリコン薄Ｍ２をエピタキシャル成長させる
。ｎ形シリコン薄膜中の不鈍物濃度は、例えば５Ｘ１０
〜ｌＸｌ０　　！　　、膜厚は例えば４〜１０μｍとす
る。続いて、ｐ形シリコン薄膜３をエピタキシャル成長
させる。ｐ形シリコン薄膜３中の不純物濃度は例えば、
　５Ｘ１０１５〜５ＸＩＯ３，膜厚は１〜３μｍとする
。上記ｎ形シリコン薄膜中の不純物としては例えば、ヒ
素。

アンチモンあるいはリンを用いる。ｐ形シリコン薄膜の
不純物としては例えばホウ素を用いる。

上記の例では、ｎ形シリコン薄膜２とｐ形シリコン薄膜
３を形成するのにＣＶＤ法を用いて単結晶薄膜をエピタ
キシャル成長させたが、これらの薄膜の膜厚が薄くても
良い場合には、イオン注入法を用いて形成することがで
きる０例えば、亀形シリコン薄膜２はリンをＩＭ・Ｖの
イオンエネルギーでシリコン基板に注入すると平均のリ
ンの注入深さは１．１μｍ程度なので、これを１０００
℃で１時間熱処理することによって、１．１μｍの深さ
よりも若干広がったｎ形シリコン領域ｇｎ形シリコン薄
膜２として得ることができる。ま九、ｐ形シリコン薄膜
３は、ホウ素ｔ−５０ｋ＠Ｖのイオンエネルギーで注入
すると平均のホウ素の注入深さはへ１６−程度となるの
で、ｔｏｏｏ℃で３０分熱処理することにより０．１６
μｍの深さよりも若干広がったｐ形シリコン領域をｎ形
シリコン領域の上層にｐ形シリコン薄膜３として得るこ
とができる。イオンの注入量については、精ｆｆｉな実
験を行な５ことにより所望の値の不純物濃度となるよう
に決めることができる。

次に、第３図に示すように、ｐ形シリコン薄膜３の表面
を酸化して、シリコン酸化膜４を形成したのち、公知の
ＣＶＤ法によりシリコン窒化Ｍ５およびシリコン酸化膜
６を堆積する。シリコン酸化膜４、シリコン窒化膜５お
よびシリコン酸化膜６の膜厚は例えば、２０〜５０ｎｍ
、１００〜２００ｕｎ、Ｑ、５〜２μｍとする。　ＣＶ
Ｄ法により堆積したシリコン酸化膜６は、以下の製造工
程で示すように、シリコン酸化膜をエツチング加工する
ときのマスクとして使用するものであり、例えば、リン
ガラス（ＰＳＧ　）に変えてもよい。

第４図（＆）および（ｂ）に示すように、公知のホトリ
ソグラフィーあるいＦｉ電子線あるいＦｉＸ線リソグラ
フィーにより格子状の溝をパターニングしたレジストバ
タン７をマスクに、シリコン酸化膜６゜シリフン窒化膜
５およびシリコン酸化膜４の積層膜をエツチングしてレ
ジストバタン７のノ々タン全転写する。

ここで図番号の添字（−）および（ｂ）は第１図（１）
における、それぞれ■−■および■−■方向でシリコン
基板を切断し虎ときの断面図である。以下各図において
同様とする。上記ノーターニングにおいて注意すべきこ
とは、ｎ−ｎ断面図においてレジストの除去された幅Ｗ
、は、■−■断面図にかけるＷ２よりも広いことである
。例えば、Ｗ４．Ｗ、をそれぞれ０．８μｍｓ０．４趨
とする。また、残されたレジストバタン１は例えば−辺
０．５趨の正号形とする。なお上記数値は、単なる例で
あ）、Ｗ。

がＷ２よ〕大きい条件金満たしさえすれば任意である。

上記積層膜のエツチングには、例えば反応性イオンエツ
チング（以下ＲＩＢと略記する）装置を用いてレジスト
パタン１を忠実に転写する。　ＲＩＥにおいては１例え
ば、ＣＦ４と水素の混合ガスを用いてエツチングを行う
と、上記積層膜の側壁をほとんど垂直にパターニングで
きる。

次に、レジストバタン７を除去したのち、ＣＶＤ法によ
〕形成したシリコン酸化膜６ｔ−マスクにＲＩＥ法によ
りｐ形シリコン薄膜Ｊ、ｎ形シリコン薄膜２およびシリ
コン基板１の一部をエツチングして格子状の溝を形成す
る（第５図（ａ）および（ｂ）　）。

上記ｐ形および１形シリコン薄膜３．２の膜厚を例えば
それぞれ２μｍ・５趨とするとき、ｐ形シリコン薄膜の
上面より測りた溝深さは、例えば７〜ｇ、９ｍとする。

上記ＲＩＥにおいては１例えば塩素。

ｓ　ｔ　ｃｔ４・ＳＦ６・ＣＦ４等のハロダ７元素を含
むガスを用イル、エツチング速度の向上、エツチングマ
スク材料とシリコンとのエツチングの選択性を向上させ
るために、上記ガスを混合して用いてもよい。

また、上記ガスにアルプン、ガス、酸素を混合してエツ
チングしてもよい、上記ＲＩＥによるシリコンのエツチ
ングののち、溝底部にホウ酸をイオン注入して、濃度１
×１０〜ｌＸｌ０　　ａｍ　　のｐ形高濃度領域８ｔ−
形成する。このｐ形高濃度領域８は。

表面反転層の形成によるセル間のリークを防ぐためのも
のである。

次に、ｃｖｎ法によるシリコン酸化膜６をフッ素金含む
混合液により除去したのち、第６図（１）および（ｂ）
に示すようにキャパシタ用絶縁膜９を形成する。キャノ
ンタ用絶ｔ＆ＩＲ９として１例えば、溝内ｒＭｔ−酸化
したシリコン酸化膜あるいは、Ｃ′ＶＤ法または熱窒化
によるシリコン窒化膜あるいは、五酸化タンタルを用い
る。以下では、シリコン酸化膜を用りた場合を説明する
。シリコン酸化膜のキャパシタ用絶縁Ｍ９を形成後、キ
ャノやシタの一方の電極となる導電体１０を堆積し、溝
を埋め込む。

導電体１０として、例えば、リンをドープした多結晶シ
リコンを用いる。堆積膜厚はＷ１／２よ）大きくとり１
幅Ｗ、の溝を埋め込む。リンのドーピング法としては、
多結晶シリコンを堆積するときに同時にホスフィンを添
加する方法あるいは、リンを添加しない多結晶シリコン
を堆積した後、リンをイオン注入して拡散させる方法、
または、ｐａｃｔ３を用いてリンを拡散させる方法があ
る。溝が深く、かつ開口部が狭い場合には、多結晶シリ
コンの表面からリンを拡散させる方法では溝深部まで拡
散が十分に行えない、そのため、溝内面に薄く多結晶シ
リコンＭを堆積したのちリンを拡散させ、再度多結晶シ
リコン膜の堆積およびリン拡散を繰り返す方法を用いて
もよい。

次に、第７図（息）および（ｂ）に示すように多結晶シ
リコン膜の導電体１ｏをエッチパックして溝内にのみ残
す、溝内に残存する多結晶シリコン膜の導電体１００表
面位置は、ｎ形シリコン薄Ｍ２とｐ形シリ；ン薄膜３の
境界と同レベル、あるいはｎ形シリコン薄膜２側とする
。これは、以下の工程でキャーシタの上部に形成される
ＦＥＴ０ｆｆ−）がオフセットになることを避けるため
である。上記エッチパックは、シリコン薄膜のエツチン
グで述べた方法によフ、エツチング用マスクを用いずに
行う。

続いて、第８図（、）および（ｂ）に示すよ′うに溝内
に埋設した多結晶シリコン膜の導電体１ｏの上に絶縁膜
１１を形成し、ｐ形シリ；ン薄膜の側面にダート絶縁膜
１２を形成し、ダート電極１３ｔ−形成する。絶縁膜１
１としては、例えば多結晶シリコン膜の導電体１０の表
面を酸化して形成したシリコン基板Ｍ、を用いる。それ
を形成するには以下の方法を用いる。まず、第７図の構
造を得たのち、溝内面にＣＶＤ法によ）厚さ５０〜１０
０　ｎｍのシリコン窒化膜を堆積したのち、ＲＩＥ法に
よシ溝側面のシリコン窒化膜のみを残して、他の領域の
シリコン窒化膜を除去する。ＲＩＥ法には、例えば、Ｃ
Ｆ４と水素の混合ガスを用いる。次に、露出しな多結晶
シリコン膜の導電体１００表面を酸化してシリコン酸化
膜の絶縁膜１１を形成したのち、等男性のエツチング法
により溝側面に残存するシリコン窒化膜を除去する０等
号性のエツチング法としては１例えば１６０℃〜１８０
℃に加熱したリン酸を用いる。なお、このときのエツチ
ングでシリコン窒化膜５の表面もわずかにエツチングさ
れるが、後工程には影響しない。

以上の工程によシリコン酸化膜の絶縁膜１１を形成した
のち、ｐ形シリコン薄膜３の側面に形成されているシリ
コン酸化膜のキャパシタ用絶縁膜９をフッ酸を含む混合
液によシ除去したのち、第８図（＆）および（ｂ）に示
すように、ｐ形シリコン薄膜３の側面にｒ−）絶縁膜１
２ｉ−形成する。ダート絶縁膜１２としては１例えばｐ
形シリコン薄膜３の側面を酸化して形成したシリコン酸
化膜を用いる。続いて、ダート電極１３として例えばリ
ンをドーグした多結晶シリコン膜を堆積する。ここで重
要なことは、溝幅の狭い溝においては対向する溝側面に
堆積した多結晶シリコン膜が互いに接融して溝を埋め込
む（第８図（ｂ））のに対して、溝幅の広い溝において
は、対向する溝側面に堆積した多結晶シリコン膜の間に
空隙を残すことである。

これを実現するには、堆積する多結晶シリコン膜の膜厚
’ｉ　Ｗ２／２より大き（Ｗ、／２より小さくすればよ
い。例えば％Ｗ７．Ｗ２をそれぞれ０．８μｍ、Ｑ、４
μｍとすれば、多結晶シリコン膜の膜厚としては０．３
踊とすれば良い。このような膜厚の多結晶シリコンを用
いると、ワード線の形成される方向については、溝を埋
め込んだ多結晶シリコンの表面がほぼ平坦になっている
のに対して、それと直交する方向の溝領域においては、
多結晶シリコン膜に凹みが作られる。

次に、多結晶シリコンＭ１３をエッチパックして、第９
図（＆）においては、溝側面にのみ多結晶シリコン１３
を残し、第９図（ｂ）においては、多結晶シリコン１３
によフ溝を埋め込んだのち、多結晶シリコンｇｘｓ上に
絶縁膜１４を形成する。

多結晶シリコン膜１３のエッチパックにおいては、シリ
コン薄膜のエツチングで述べたＲＩＥ法により、エツチ
ングマスクを用いずに行うと、第８図（ａ）および（ｂ
）で示した、多結晶シリコン膜の表面形状を反映したエ
ツチングが行われる。エツチングは、溝側面に残される
多結晶シリコン膜の上面がｐ形シリコン薄膜３の上面と
ほぼ一致するまで行う。その結果、第９図（、）に示す
ように溝幅の広い溝の底部に堆積した多結晶シリコン膜
−１３はエツチングされるため、対向する溝側面に堆積
した多結晶シリコン膜１３は分離される。−万、ｉＷ＠
の狭い溝においては、第９図（ｂ）に示すように溝内に
空隙を残すことなく、多結晶シリコン１３により溝が埋
め込まれる。

続いて、多結晶シリコン膜１３上の絶縁膜１イとして、
例えば多結晶シリコン１３の表面を酸化してシリコン酸
化膜を形成する。

次に、シリコン窒化膜５を加熱しｆＦ−リフ１１！によ
り除去したのち、第１０図（、）および（ｂ）に示すよ
うに、　ＣＶＤ法によｉ例えばシリコン酸化膜１５を堆
積し、溝幅の広い溝に残存する空隙を埋め込む。

なお、上記シリコン酸化膜１５に代えて、シリコン窒化
膜、ＰＳＧ等の絶縁膜を堆積してもよい。

シリコン酸化膜１５を堆積後、第１１図（、）および（
ｂ）に示すよ５にエッチパックを行い、溝幅の広い溝の
空隙に埋め込んだシリコン酸化Ｍ１５の表面を平坦化す
る。上記エッチパックには、例えばＣＦ４と水素の混合
ガスによるＲＩＥ法を用いる。次に、ｐ形シリコン薄膜
３の上面にｎ形不純物として例えばヒ素をイオン注入し
てＭＩＳ形ＦＥＴの拡散層１６ｆ形成する。イオン注入
は例えば加速電圧５０〜１００　ｋｅｙ、ドウズ−ｉｔ
　ＬＸＩ０１５〜５Ｘ１０”閏−２でマスクを用いずに
行う、続いて、注入したヒ素を電気的に活性化するため
９００〜１０００℃程度で熱処理を行なう。次に、シリ
コン酸化膜４をフッ酸に含む混合液により除去して上記
拡散層ｚｓｋｎｍし念のちビット線として作用するシリ
サイド膜を公知の方法により形成する。シリサイド膜は
例えば以下のように形成する。シリサイド膜を形成する
金属として例えばモリブデン膜１１をスバ、り法により
膜厚２０〜２００ｎｍｉ堆積シタの５層アモルファスシ
リコン膜Ｊ　１ｊｔ−スフツタ法により膜厚５０〜２０
０　ｎｍ堆積する。なお。

上記薄膜の堆積順序を逆にして、アモルファスシリコン
膜を堆積したのちモリブデン膜を後に堆積してもよい。

以下では、モリブデン膜を先に堆積する場合を説明する
。

続いて、公知のりソゲラフイエ程によりノ臂ターニング
したレジストをマスクにアモルファスシリコン膜１８ｔ
−エツチングしたのち、上記レジストを除去し、不活性
ガス雰囲気中、４００〜６００℃で熱処理を行い、モリ
ブデンとシリコンを反応させて、モリブデンシリサイド
膜１９を形成する。

続いて、シリサイド反応に寄与しなかったモリブデンを
リン酸と硝酸を含む混合液によシ除去し、第１２図（、
）および（ｂ）の断面形状を得る。上記リソグラフィ工
程における溝とシリサイド層との層間合わせ誤差は狭い
溝幅よ〕小さいことが必要であるが、本実施例では０．
４趨としており公知のリソグラフィ工程で達成できる値
である０以上により。

多結晶シリコン１３によるワード線とシリサイド膜１９
によるピット線が形成され、ＤＲＡＭのメモリセル部が
完成する０本実施例ではピット線のシリサイドを形成す
るのにモリブデンを用いたが、モリブデンに代えて、チ
タンニオブ、タングステン等の元素周期律表におけるＦ
ｉ’ａ　−Ｖａ　−Ｖａ族の金属、あるいは、コバルト
等の■族の金属を用いてもよい、また、ピット線は、通
常のリソグラフィ一工程によって形成するので、アルミ
ニウムやシリコン入りアルミニウムあるいはモリブデン
、タングステンなどの金属を使用することが可能である
。なお、以上の工程で用いられたりソグラフィ用マスク
は、溝およびピット線形成用の２層のみである。

実施例２ 実施例１においてワード線には多結晶シリコンを用いた
が、ワード線にシリサイドを用いる場合の製造方法につ
いて説明する。

実施例ＩＫ説明した製造方法により第８図（ａ）および
（ｂ）の断面構造を得たとする。実施例１で説明した方
法により多結晶シリコン膜１３をエッチパックし、溝幅
の広い溝においては溝側面のみに多結晶シリコン膜１３
ｔ−残し、溝幅の狭い溝においては、多結晶シリコンＭ
１３により溝を埋め込み、その表面がｐ形シリコン薄膜
の上面とほぼ一致するようにする。続いて、第１３図（
、）および（ｂ）に示すようにシリサイドを形成する金
属として例えばモリブデン膜２０ｆ：膜厚２０〜１００
　ｎｍ堆積する。

次に、不活性雰囲気中、４００〜６００℃で熱処理を行
いモリブデンと多結晶シリーンを反応させモリブデンシ
リサイド膜２１を形成させたのち、シリサイド反応に寄
与しなかったモリブデンをリン酸と硝酸を含む混合液に
より除去し、さら□に、シリコン窒化膜５を除去し、第
１４図（ａ）および（ｂ）の構造を得る０次に、　ＣＶ
Ｄ法によりシリコン酸化膜を残り九溝内に堆積し九のち
、エツチノ々ツクして表面を平坦化する。

以降の工程は、実施例１の第１１図（ａ）および（ｂ）
以降に示したとうりである。

実施例３ 実施例１．２においては、溝側面をチャネルとするＭＩ
Ｓ形ＦＥＴのダートを形成して、隣接するダート間の隙
間をシリコン酸化膜で埋込んだのちに、ｐ形シリコン薄
膜３の上面に拡散層を形成していたが、実施例３では該
拡散層を上記ダート電極形成前に形成する方法について
述べる。

第３図に示す構造を得る工程において、シリコン酸化膜
４を形成したのち、ｎ形不純物をイオン注入する。イオ
ン注入は、例えばヒ素を用りて、加速電圧５０〜１００
ｋｅＶ、ドウスｔｌ×１０〜５×１０１　で行う。続い
て、シリコン窒化膜５゜シリコン酸化膜６を堆積して、
第１５回に示す構造を得る。第１５図において、１６は
ｎ膨拡散層である。この層は電気的に活性化するため９
００〜１０００℃で熱処理される。以降の工程は実施例
１に示した通りである。このように本発明の半導体装置
の製造法においてはｎ膨拡散層１６ｔ−ダート電極形成
前に形成することが可能である。このことは、ｒ−）電
極を形成する上でのダート電極材料の選択の自由度を大
きくせしめる重要な意味を持っている。すなわち、ｎ膨
拡散層１６を形成する前にダート電極を形成してしまう
と、拡散層を形成するときの９００〜１０００℃の熱処
理にダート電極が耐える必要があり、この制約からｒ　
−ト電極材料としてポリシリコンかまたけポリシリコン
とシリサイドの２層構造体かまたはシリサイド、に限ら
れていたものであるが、ダート電極を拡散層の形成後に
形成できることとなれば、拡散層形成後は高温熱処理を
必要としないので、グー）電極材料には耐熱性の低いも
のでも適用でき、特にアルミニウムやモリブデンやタン
グステンなどの抵抗値の低い金属も適用できることとな
り、半導体装置の高速動作を可能ならしめることとなる
。

Ｃ発明の効果コ 以上説明したように、一方向が他方向より狭い格子状の
溝によシ分割した島状のシリコン薄膜の側面上部にＭＩ
Ｓ形ＦＥＴ　ｉ、側面下部にキャノ々シタを形成したメ
モリセルにおいては ０ン個々のセルは溝で分割されてｈるなめセル間の電気
的干渉が防止できる、（ロ）セル間を選択酸化法により
分離する必要がないためセルの高密度化ができる、（ハ
）電荷を溝で分離された島状のシリコン薄膜偏置の該薄
膜側に貯える恵め、アルファ線によるソフトエラーが防
止できる利点をもつ。また、ピット線を形成するのに、
コンタクトホールを介さずに、ＦＥＴの拡散層上に直接
シリサイドを形成しているため、に）溝とピット線との
層間合わせ余裕を大きくとる必要がないためセル面積を
縮小できる利点がある。

また、上記のメモリセルの製造においては、（ホ）２層
のリソグラフィー用マスクで製造できるという利点があ
る。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）および（ｃ）は本発明による
メモリセルの平面図、ワード線までを形成した斜視図お
よびピット線までを形成した斜視図であり、第１図（ｂ
）は１本発明の特徴？、最もよく表している。第２図な
いし第１２図は禾発明の第１の実施例による製造方法に
おける各工程での断面図である。ｌ＠１３図および第１
４図は本発明の第２の実施例による製造方法のうち第１
の実施例と異なる工程を示す図、第１５図は本発明に係
るｎ膨拡散層をｒ−ト電極形成前に形成する第３の実施
例を説明するための図、第１６図（ａ）および（ｂ）は
従来の方法によるメモリセルの平面図および断面図であ
る。 １・・・ｐ形シリコン基板、２・・・ｎ形シリコン薄膜
、３・・・ｐ形シリコン８膜、４．６ｅ１５．３４・・
・シリコン酸化膜、５・・・シリコン窒化膜、７・・・
レジストパタレ、８・・・ｐ形高濃度層、９・・・キャ
ーシタ用絶縁膜、１０・・・導電体、１１．１４・・・
絶縁膜。 １２・・・ダート絶ＲＭ、１３・・・ダート電極、１６
゜３２．３５・・・ｎ形拡散７１．Ｊ　ｇ・・・アモル
ファスシリコン膜、１７．２０・・・モリブデン膜、１
９゜２１・・・モリブデンシリサイド膜、３０・・・穴
、３１・・・キャノ中シタ１！極、３３・・・チャネル
領域、４１・・・印ヤパシタ、４２・・・ＭＩＳ形ＦＥ
Ｔ、４３・・・ワード線、４４・・・ぎット線。 （ｂ） 第１図

Claims (2)

【特許請求の範囲】
1. （１）第１の導電型を有する半導体単結晶基板上に第２
   の導電型を有する第１の半導体単結晶層と第１の導電型
   を有する第２の半導体単結晶層が積層され、該第１と第
   ２の半導体単結晶層が該半導体単結晶基板に達する深さ
   の格子状の溝によって島状に分離されており、該第１の
   半導体単結晶層の側面と該溝の底部に第１の絶縁膜が形
   成され、該第１の半導体単結晶層の側面に該第１の絶縁
   膜をはさんで第１の導電体が該溝の底部に埋め込まれ、
   該第１の半導体単結晶層と該第１の絶縁膜と該第１の導
   電体とによりキャパシタが形成され、該第２の半導体単
   結晶層の該第１の半導体単結晶層とは反対側の面に第２
   の導電型を有する拡散層が形成され、該第２の半導体単
   結晶層の側面に第２の絶縁膜と当該第２の絶縁膜上の該
   溝の内部に第２の導電体が該第１の導電体と絶縁されて
   形成され、該第１の半導体単結晶層と該第２の半導体単
   結晶層と該拡散層と該第２の絶縁膜と該第２の導電体と
   により電界効果トランジスタが形成された構造を有する
   ことを特徴とする溝埋込型半導体装置。
2. （２）第１の導電型を有する半導体単結晶基板上に該第
   １の導電型とは異なる第２の導電型を有する第１の半導
   体単結晶層を形成しさらに第１の導電型を有する第２の
   半導体単結晶層を積層する工程と、該第１と第２の半導
   体単結晶層を該半導体単結晶基板に達する深さを有しか
   つ一方向の溝幅が他方向の溝幅よりも狭い格子状の溝に
   よって島状に分離する工程と、該第１の半導体単結晶層
   の側面と該溝の底部に第１の絶縁膜を形成する工程と、
   該第１の半導体単結晶層の側面に該第１の絶縁膜をはさ
   んで第１の導電体を該溝の底部に埋め込む工程と、該第
   ２の半導体単結晶層の該第１の半導体単結晶層とは反対
   側の面に第２の導電型を有する拡散層を形成する工程と
   、該第２の半導体単結晶層の側面に第２の絶縁膜を形成
   する工程と、該第２の絶縁膜上の該溝の内部に第２の導
   電体を溝幅の狭い方の溝内部でつなげて接続しかつ溝幅
   の広い方の溝内部でつなげないで隔てて絶縁し更に該第
   １の導電体と絶縁して形成する工程とを具備したことを
   特徴とする溝埋込型半導体装置の製造方法。