JPS63115366A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置、特にダイナミックＲＡ　Ｍ　
（Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）のメ
モリーセル構造に関する。

従来の技術 ダイナミックＲＡＭの大容量化はメモリーセル面積の縮
小によって実現されてきたが、４メガビット以上の大容
量メモリーでは、従来から使用されてきたプレーナ形の
セルで、ソフトエラーを防ぐために必要とされる５０ｆ
Ｆの容量を確保することが困難であり、その代替構造と
して、トレンチ構造のメモリーセルがある。第２図はＣ
ＣＣ（Ｃｏｒｒｕｇａｔｅｄ　Ｃａｐａｃｉｔｏｒ　Ｃ
ｅ１ｌ）と呼ばれているトレンチ構造のメモリーセルキ
ャパシタの断面図である。この構造は、Ｐ型シリコン基
板２１に掘られた溝に形成された第１のゲート酸化膜２
３と前記溝内部に埋め込まれたリンドープのポリシリコ
ン膜からなる第１のゲート電極２４とによってＭＯＳ型
の容量を形成しており、さらに、Ｐ型シリコン基板２１
上に形成された第２のゲート酸化膜２５、第２のゲート
電極２６Ａ、２６Ｄ、およびＮ型の高濃度不純物拡散層
（ｎ＋層）２７によりＭＯ８型電界効果トランジスタ（
ＭＯＳＦＥＴ）を形成しており、ＭＯＳＦＥＴのソース
またはドイフとなるｎ中層２７の片側はアルミニウム膜
からなるビットライン２８と接続されている。

なお、第２のゲート電極２６Ａ−Ｄはワードラインも兼
用している。

第２図において、設計例として、溝の寸法を１μｍＸ１
μｍＸ５μｍ（深さ）とし、第１のゲート酸化膜の膜厚
を１００Ａとすると、ＭＯ８容量の表面積は約２０μｍ
となり、ＭＯ８容量としては約６９ｆＦになる。この設
計例かられかるようにトレンチ型のメモリーセルでは平
面的には小さな領域（上記の設計例では１μｄ）に非常
に大きな容量を形成することが可能となる。

発明が解決しようとする問題点 しかしながら、上記のトレンチ型のメモリーセルではセ
ル面積を縮小した場合、隣接するトレンチ容量間の完全
な分離が難しい。つまり第２図に示したフィールド酸化
膜２２およびｐ＋型の拡散層２９によって、シリコン基
板表面付近を流れる電流は防止できるが、図中の矢印で
示すようなシリコン基板内部を流れるパンチスルー電流
を防止することが難しく、このために、隣接するトレン
チ容量間の干渉によるメモリーの誤動作が起こりやすい
欠点があった。一方、パンチスルー電流を防ぐために、
シリコン基板の不純物濃度を上げると、ビットラインに
接続されているｐｎ接合容量が増加するため、ビットラ
イン容量対セル容量比が増大するという問題もあった。

問題点を解決するための手段 本発明は、上記問題点を解決するものであり、半導体基
板に形成された溝の上部分および下部分に、２つの導電
膜が埋め込まれてあり、同下部の導電膜と絶縁膜を介し
て対向する前記溝の側面には前記下部の導電膜をゲート
電極きする第１のＭＩＳ構造がディプレッション型とな
る不純物拡散層が形成されており、また、前記溝の少な
くとも底面付近には前記第１のＭＩＳ構造がエンハンス
メント型となる元素をドープした高濃度の不純物層が形
成されており、さらに、前記上部の導電膜と絶縁膜を介
して対向する前記溝の側面の少なくとも一部分には前記
半導体基板面もしくは前記上部の導電膜をゲート電極と
する第２のＭＩＳ構造がエンハンスメント型となる元素
をドープした低濃度の不純物層が形成されている半導体
装置である。

作用 本発明の半導体装置では、溝の底部に形成された高濃度
の不純物層部のＭＩＳ構造が素子分離領域として作用し
、溝の下部側面に形成されたディプレッション型のＭＩ
Ｓ構造が電荷蓄積部として作用し、さらに溝の上部側面
に形成されたエンハンスメント型のＭＩＳ構造はメモリ
ーセルのスイッチングトランジスタとして作用するので
、非常に微細な領域にダイナミックＲＡＭのメモリーセ
ルを形成することが可能となる。

実施例 本発明のメモリーセルを、ｐ型シリコン基板上に形成し
た実施例により、第１図ａ〜Ｃの平面図および各断面図
を参照して詳しくのべる。

第１図ａは本発明のメモリーセルをオープンビット型に
配置したときの平面図である。ワード＝　　５　　＝ ライン７の下部に掘られた溝内部にＭＯ８容量とＭＯＳ
ＦＥＴとが形成されており、ＭＯ８容量とビットライン
１０との電荷のやり取りはコンタクト窓９を介して行な
われる。第１図すおよびＣに示したメモリーセルの断面
図で、第１図すは同図ａに示したｘ−ｘ’の断面図、第
１図Ｃは同じくＹ−Ｙ’の断面図を示している。メモリ
ーセルを構成するＭＯ８容量は、Ｐ型のシリコン基板１
に掘られた溝の下部側面に形成されたｎ型拡散層３と、
同拡散層表面に形成された第１のゲート酸化膜４と、前
記溝下部に埋め込まれた第１のゲート電極５とで構成さ
れている。このＭＯ３容量はｎ型拡散層上に形成されて
いるので、第１のゲート電極５とシリコン基板１の電位
差がＯｖでもＭＯ８容量には電子のチャンネルが形成さ
れた、いわゆる、ディプレッション型のＭＯ８容量とな
る。

ダイナミックＲＡＭのＭＯ８容量のゲート電極は一般に
Ｖｃｃ　（電源電圧）、ｖＣＣ／２またはＶｓｓ（接地
電位）に接続されているが、上記ｎ型拡散層３の不純物
濃度を制御することにより、いずれ−〇　− のゲート電圧でも十分な蓄積電荷量を確保することが可
能となる。たとえば、第１のゲート酸化膜４の膜厚が１
５０Ａの場合、ｎ型拡散層の不純物濃度を１０”ｃ＋ｎ
’以上にすれば、ゲート電圧がＶｓｓでも、ＭＯ８容量
の平均値は酸化膜容量酸化膜厚である。）の９５％以上
になる。

一方、第１図す、ｃに示したように、溝の底面にはＰ十
型拡散層２が形成されている。このｐ＋型型数散層２第
１のゲート酸化膜４および第１のゲート電極５とで構成
される溝底面のＭＯ８構造はエンハンスメント型であり
、隣接するセル間の分離領域として作用する。

次にビットライン１０とＭＯ８容量との電荷のやり取り
を制御するスイッチとして作用するＭＯＳＦＥＴは、Ｐ
型シリコン基板１と前記溝の上部側壁に形成された第２
のゲート酸化膜６と溝の上部に埋め込まれた第２のゲー
ト電極（ワードライン）７と、Ｐ型のシリコン基板１の
表面に形成されたｎ生型拡散層８とで構成されたエンハ
ンスメント型のＭＯＳＦＥＴである。なお、溝内に埋め
込まれた第１および第２のゲート電極の間には絶縁膜が
形成されている。さらに、ＭＯＳＦＥＴのｎ生型拡散層
８は層間絶縁膜１１に開孔されたコンタクト窓９を介し
てアルミニウム膜からなるビットライン１０と接続され
ている。第１図す、ｃに示した断面図から明らかなよう
に、本実施例によるメモリーセルのスイッチングトラン
ジスタは縦型のＭＯＳＦＥＴであり、そのゲート電極に
しきい値以上の電圧を印加すれば、ビットライン１０と
ＭＯ８容量がＭＯＳＦＥＴのチャネルによって接続され
ることになる。

本実施例では、溝底部に形成したｐ十拡散層２でセル間
を分離しているが、それ以外の構造たとえばｐ十型シリ
コン基板上に成長さぜたＰ型のエピタキシャル層に形成
された溝内部にＭＯ８容量とＭＯＳＦＥＴを作り、かつ
溝の深さを、エピタキシャル層の厚さ以上にすれば、溝
の底部はｐ＋＋基板と接触するので、ｐ＋＋基板そのも
のを素子分離領域として作用させることも可能である。

発明の効果 以上の説明から明らかなように本発明によると、隣接す
るセル間は溝底部に形成されたｐ中層で完全に分離され
、さらに溝の下部においてはｎ型拡散層上にディプレッ
ション型のＭＯ３容量が形成できるのでメモリセルの蓄
積電荷量を十分に確保することができる。また溝の上部
にはエンハンスメント型のＭＯＳＦＥＴが形成できるの
で、ダイナミックＲＡＭのメモリーセルの微細化に効果
がある。

【図面の簡単な説明】

第１図ａ、ｂおよびＣは本発明の一実施例による半導体
記憶装置の要部の平面図、ｘ−ｘ’およびＹ−Ｙ’にお
ける各断面図、第２図は従来のトレンチ型メモリーセル
を示す断面図である。 １．２１・・・・・・ｐ型シリコン基板、２，２９・・
・・・・ｐ＋型型数散層３・・・・・・ｎ型拡散層、４
，２３・・・・・・第１ゲート酸化膜、５．２４・・・
・・・第１ゲート電極、６，２５・・・・・・第２ゲー
ト酸化膜、７．２６Ａ。 ２６Ｂ、２６Ｃ，２６Ｄ・・・・・・第２ゲート電極（
ワ一ドライン）、８．２７・・・・・・ｎ十拡散層、９
・旧・・コンタクト窓、１０．２８・旧・・アルミニウ
ム膜（ビットライン）、１１・・・・・・層間絶縁膜。 代理人の氏名　弁理士　中尾敏男　はが１名＝　１０−

Claims (1)

【特許請求の範囲】
1. 　半導体基板に形成された溝の上部分および下部分に、
   第１、第２の導電膜が埋め込まれてあり、前記第２の導
   電膜と絶縁膜を介して対向する前記溝下部の側面には、
   ディプレッション型電荷領域となる第１の不純物拡散層
   、前記溝の底面付近には、エンハンスメント型電荷領域
   となる第２の不純物層、さらに、前記第１の導電膜と絶
   縁膜を介して対向する前記溝上部の側面には、エンハン
   スメント型電荷領域となる第３の不純物層または前記半
   導体基板面を、それぞれにそなえたことを特徴とする半
   導体装置。