JPS60176265A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60176265A JPS60176265A JP59031703A JP3170384A JPS60176265A JP S60176265 A JPS60176265 A JP S60176265A JP 59031703 A JP59031703 A JP 59031703A JP 3170384 A JP3170384 A JP 3170384A JP S60176265 A JPS60176265 A JP S60176265A
- Authority
- JP
- Japan
- Prior art keywords
- small hole
- substrate
- shaped
- cavity
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は高集積度の絶縁ゲート型半導体記憶装置に懸ハ
特に微細な平面面積にて人容ｔを得る事の可能な絶縁ゲ
ート型容量の構造に関する。
特に微細な平面面積にて人容ｔを得る事の可能な絶縁ゲ
ート型容量の構造に関する。
近年、小面積にて大容量を得る為の構造とじて半導体基
板主面に細孔を設け、この細孔表面に絶縁膜及び電極を
形成した構造が提案されている（特公昭５８−１２７３
９号公報）。
板主面に細孔を設け、この細孔表面に絶縁膜及び電極を
形成した構造が提案されている（特公昭５８−１２７３
９号公報）。
しかるに、素子の高集積化の請求からさらに大きな容量
を微細平面面積で実現させる必要が増大している。
を微細平面面積で実現させる必要が増大している。
不発明の目的は前記の細孔型容量の構造に自己整合的に
埋込空洞型容量部分を付加させる事によシ大容量化を計
った構造を提供する事にある。
埋込空洞型容量部分を付加させる事によシ大容量化を計
った構造を提供する事にある。
本発明の％徴は、絶縁ゲート型容禁と絶縁ゲート型トラ
ンジスタとを備えた半導体記憶装置において、半導体基
板主面に該基板を選択的にエツチングして成る細孔が形
成され、その下部に前記細孔より幅の広い埋設空洞が接
続して設けられ、該細孔及び空洞の全表面に絶縁膜が形
成され、さらに該絶縁膜上に電極を有する絶縁ゲート型
容量を備えた半導体記憶装置にある。
ンジスタとを備えた半導体記憶装置において、半導体基
板主面に該基板を選択的にエツチングして成る細孔が形
成され、その下部に前記細孔より幅の広い埋設空洞が接
続して設けられ、該細孔及び空洞の全表面に絶縁膜が形
成され、さらに該絶縁膜上に電極を有する絶縁ゲート型
容量を備えた半導体記憶装置にある。
以下に図面を用いて従来の細孔型容量及び不発明による
構造を実施例に基すいて説明する。第１図は従来の細孔
型容量を説明する為の図である。
構造を実施例に基すいて説明する。第１図は従来の細孔
型容量を説明する為の図である。
Ｐ型シリコン基板１０の主面に方向性ドライエツチング
により形成された細孔の表面及び主面に約３０００Ａ程
度の二酸化シリコン膜１１が設けられ、その上にポリシ
リコン電極１２が設けられる。この場合、容量は専ら薄
い酸化膜の′＠量を用いている。この従来の細孔型容量
では、細孔パターンをさらに微細化していく場合に、細
孔をもっと深くするか、或いは絶縁膜をさらに薄くして
いく事を可能にしない限り素子のさらなる高集積化の要
求には対応出来ない、しかるに上述のいずれの手段も％
現状でも極めて限界に近い所まで検討がなされて用いら
れている為大幅な改善の可能性はあまり大きくないと言
わざるを得ない。
により形成された細孔の表面及び主面に約３０００Ａ程
度の二酸化シリコン膜１１が設けられ、その上にポリシ
リコン電極１２が設けられる。この場合、容量は専ら薄
い酸化膜の′＠量を用いている。この従来の細孔型容量
では、細孔パターンをさらに微細化していく場合に、細
孔をもっと深くするか、或いは絶縁膜をさらに薄くして
いく事を可能にしない限り素子のさらなる高集積化の要
求には対応出来ない、しかるに上述のいずれの手段も％
現状でも極めて限界に近い所まで検討がなされて用いら
れている為大幅な改善の可能性はあまり大きくないと言
わざるを得ない。
次に、第２図を用いて不発明の一実施例を説明する。
第２図ｆａ）において、Ｐ型シリコン基板１００表面に
気相成長二酸化シリコン膜１３を約１μｍの厚さで設け
るヤ次に選択的に該二酸化シリコン膜を方向性ドライエ
ツチングで開口し、さらに該開口を用いて基板のシリコ
ンを約５μｍの深さまで方向性ドライエ、チングで細孔
を形成する。次にリンｆ１００〜１５０Ｋｅｖで５ｘ１
０ ｃｍ 程度のドーズ量でイオン注入を行い、Ｎ＋型
リンイオン注入領域１４を形成する。次に第２図（ｂ）
において、１０００℃で１時間程度の熱処理全行い、Ｎ
型拡散領域１４′を形成する。続いて第２図（Ｃ）に
おいてさらに基板シリコンを方向性ドライエツチングに
より高濃度不純物領域のみでサイドエッチが起きる様な
条件にてエツチングを行う事によシ、細孔下部に埋込空
洞部分を形成する０次に第２図（ｄ）において前記気相
成長二酸化シリコン膜ヲ除去後細孔及び空洞と基板表面
に約３００Ａ程度の二酸化シリコン膜１１を形成し、そ
の表面にポリシリコン電極１２を設ける。なお、第２図
（Ｃ）において空洞部分を形成する際エツチングを過剰
に行うと第３図に示す様に空洞部のさらに下に上側の細
孔とほぼ平行な細孔が形成されるが、この形状も不発明
の別な実施例として考えられるものである。
気相成長二酸化シリコン膜１３を約１μｍの厚さで設け
るヤ次に選択的に該二酸化シリコン膜を方向性ドライエ
ツチングで開口し、さらに該開口を用いて基板のシリコ
ンを約５μｍの深さまで方向性ドライエ、チングで細孔
を形成する。次にリンｆ１００〜１５０Ｋｅｖで５ｘ１
０ ｃｍ 程度のドーズ量でイオン注入を行い、Ｎ＋型
リンイオン注入領域１４を形成する。次に第２図（ｂ）
において、１０００℃で１時間程度の熱処理全行い、Ｎ
型拡散領域１４′を形成する。続いて第２図（Ｃ）に
おいてさらに基板シリコンを方向性ドライエツチングに
より高濃度不純物領域のみでサイドエッチが起きる様な
条件にてエツチングを行う事によシ、細孔下部に埋込空
洞部分を形成する０次に第２図（ｄ）において前記気相
成長二酸化シリコン膜ヲ除去後細孔及び空洞と基板表面
に約３００Ａ程度の二酸化シリコン膜１１を形成し、そ
の表面にポリシリコン電極１２を設ける。なお、第２図
（Ｃ）において空洞部分を形成する際エツチングを過剰
に行うと第３図に示す様に空洞部のさらに下に上側の細
孔とほぼ平行な細孔が形成されるが、この形状も不発明
の別な実施例として考えられるものである。
以上述べた様に、不発明によれば側孔部分のみでなくそ
の下部に自己整合的に接続して形成された広い表面積を
有する視測部分を付加した構造である為に大容量化に適
し、さらに空洞部分が細孔の下部に埋設されている為に
細孔のトランスファーゲート側に問う辺は空洞とは無関
係に、リングラフイーやその他の因子で決定される位置
まで接近させられる事から高集積化に防げとならない。
の下部に自己整合的に接続して形成された広い表面積を
有する視測部分を付加した構造である為に大容量化に適
し、さらに空洞部分が細孔の下部に埋設されている為に
細孔のトランスファーゲート側に問う辺は空洞とは無関
係に、リングラフイーやその他の因子で決定される位置
まで接近させられる事から高集積化に防げとならない。
また、前述の本発明による一実施例で説明した薄い二酸
化シリコン族１１の代フに二酸化シリコン膜と窒化シリ
コンｊ換の多層絶縁膜にする事は不発明の別な実施例と
なるものである。
化シリコン族１１の代フに二酸化シリコン膜と窒化シリ
コンｊ換の多層絶縁膜にする事は不発明の別な実施例と
なるものである。
以上の様に不発明によれは、高集積化に適した微小平面
面積で大容量を得る事が可能な絶縁ゲート型容量を簡便
な方法で実現する事が出来、高密度大規模の半導体記憶
装置を得る事が出来る。
面積で大容量を得る事が可能な絶縁ゲート型容量を簡便
な方法で実現する事が出来、高密度大規模の半導体記憶
装置を得る事が出来る。
第１図は従来の細孔型容量の構造を説明する為の断面図
である。第２図（ａ）乃至第２図Ｆｄｌは本発明の一実
施例の製造を工程順に示した断面図である。 第３図は本発明の他の実施例を示す断面図である。 尚、図において。 １０・・・・・・Ｐ型シリコン基板、１１・・・・二酸
化シリコン膜、１２・・・・・・ポリシリコン電極、１
３・二・・・＋ 気相成長二酸化シリコン膜、】４・・・・・・Ｎ 型リ
ンイオン注入領域、１４′・・・・・・Ｎ＋型拡散領域
、である。
である。第２図（ａ）乃至第２図Ｆｄｌは本発明の一実
施例の製造を工程順に示した断面図である。 第３図は本発明の他の実施例を示す断面図である。 尚、図において。 １０・・・・・・Ｐ型シリコン基板、１１・・・・二酸
化シリコン膜、１２・・・・・・ポリシリコン電極、１
３・二・・・＋ 気相成長二酸化シリコン膜、】４・・・・・・Ｎ 型リ
ンイオン注入領域、１４′・・・・・・Ｎ＋型拡散領域
、である。
Claims (1)
- 絶縁ゲート型容量と絶縁ゲート型トランジスタとを備え
た半導体記憶装置において、半導体基板主面に該基板を
選択的にエツチングして成る細孔が形成され、その下部
に前記細孔より幅の広い埋設空洞が接続して設けられ、
該細孔及び空洞の全表面に絶縁膜が形成され、さらに該
絶縁膜上に電極を有する事を特徴とする絶縁ゲート型容
量を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59031703A JPS60176265A (ja) | 1984-02-22 | 1984-02-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59031703A JPS60176265A (ja) | 1984-02-22 | 1984-02-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60176265A true JPS60176265A (ja) | 1985-09-10 |
Family
ID=12338422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59031703A Pending JPS60176265A (ja) | 1984-02-22 | 1984-02-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176265A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153813A (en) * | 1991-10-31 | 1992-10-06 | International Business Machines Corporation | High area capacitor formation using dry etching |
| US5155657A (en) * | 1991-10-31 | 1992-10-13 | International Business Machines Corporation | High area capacitor formation using material dependent etching |
| US5336912A (en) * | 1992-07-13 | 1994-08-09 | Kabushiki Kaisha Toshiba | Buried plate type DRAM |
| US5658816A (en) * | 1995-02-27 | 1997-08-19 | International Business Machines Corporation | Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond |
| US5692281A (en) * | 1995-10-19 | 1997-12-02 | International Business Machines Corporation | Method for making a dual trench capacitor structure |
| WO1998040909A3 (en) * | 1997-03-14 | 1999-06-17 | Micron Technology Inc | Method of forming etched structures comprising implantation steps |
| EP0977266A1 (de) * | 1998-06-15 | 2000-02-02 | Siemens Aktiengesellschaft | Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren |
| US6255158B1 (en) * | 1999-08-16 | 2001-07-03 | International Business Machines Corporation | Process of manufacturing a vertical dynamic random access memory device |
-
1984
- 1984-02-22 JP JP59031703A patent/JPS60176265A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153813A (en) * | 1991-10-31 | 1992-10-06 | International Business Machines Corporation | High area capacitor formation using dry etching |
| US5155657A (en) * | 1991-10-31 | 1992-10-13 | International Business Machines Corporation | High area capacitor formation using material dependent etching |
| US5336912A (en) * | 1992-07-13 | 1994-08-09 | Kabushiki Kaisha Toshiba | Buried plate type DRAM |
| US5629226A (en) * | 1992-07-13 | 1997-05-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a buried plate type DRAM having a widened trench structure |
| US5658816A (en) * | 1995-02-27 | 1997-08-19 | International Business Machines Corporation | Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond |
| US5692281A (en) * | 1995-10-19 | 1997-12-02 | International Business Machines Corporation | Method for making a dual trench capacitor structure |
| WO1998040909A3 (en) * | 1997-03-14 | 1999-06-17 | Micron Technology Inc | Method of forming etched structures comprising implantation steps |
| US6309975B1 (en) | 1997-03-14 | 2001-10-30 | Micron Technology, Inc. | Methods of making implanted structures |
| US6461967B2 (en) | 1997-03-14 | 2002-10-08 | Micron Technology, Inc. | Material removal method for forming a structure |
| US6596642B2 (en) | 1997-03-14 | 2003-07-22 | Micron Technology, Inc. | Material removal method for forming a structure |
| US6596648B2 (en) | 1997-03-14 | 2003-07-22 | Micron Technology, Inc. | Material removal method for forming a structure |
| US6599840B2 (en) | 1997-03-14 | 2003-07-29 | Micron Technology, Inc. | Material removal method for forming a structure |
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| US6255158B1 (en) * | 1999-08-16 | 2001-07-03 | International Business Machines Corporation | Process of manufacturing a vertical dynamic random access memory device |
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