JPS61144057A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61144057A JPS61144057A JP59265292A JP26529284A JPS61144057A JP S61144057 A JPS61144057 A JP S61144057A JP 59265292 A JP59265292 A JP 59265292A JP 26529284 A JP26529284 A JP 26529284A JP S61144057 A JPS61144057 A JP S61144057A
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- JP
- Japan
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- semiconductor region
- capacitor
- oxide film
- capacitor electrode
- insular semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置、特にダイナミックＲ入Ｍの製造方
法に関する。
法に関する。
従来、ｄＲＡＭのセルとして特開昭５８−２１２１６１
号公報に記載されたものが知られている。第５図（ａ）
はその平面図、（ｂ）は入−Ａ′断面図を示す。即ちＰ
型Ｓｉ基板（１１）のフィールド領域をエツチングして
島状半導体領域（１２）を形成し、溝底部にシリコン酸
【ヒ膜（１３）を埋め込み、その基板表面に薄い熱酸化
膜（１４）を介してキャパシタ電極（１５）を形成する
。次いでゲート酸化膜（１６）を介してゲート電極（１
７）を形成し、シリコン酸化膜（１８）を被せてコンタ
クトホールを開けてん４配線（１９）をｎ”１（２０）
にコンタクトさせるものである。
号公報に記載されたものが知られている。第５図（ａ）
はその平面図、（ｂ）は入−Ａ′断面図を示す。即ちＰ
型Ｓｉ基板（１１）のフィールド領域をエツチングして
島状半導体領域（１２）を形成し、溝底部にシリコン酸
【ヒ膜（１３）を埋め込み、その基板表面に薄い熱酸化
膜（１４）を介してキャパシタ電極（１５）を形成する
。次いでゲート酸化膜（１６）を介してゲート電極（１
７）を形成し、シリコン酸化膜（１８）を被せてコンタ
クトホールを開けてん４配線（１９）をｎ”１（２０）
にコンタクトさせるものである。
かかるメモリセルでは島状半導体領域（Ｌ２）の一端部
を囲んでＭＯ８キャパシタが形成される。即ち島状半導
体領域（１２）の上面及び一端部を囲む３つの側面に跡
ってＭＯＳキャパシタが形成される。
を囲んでＭＯ８キャパシタが形成される。即ち島状半導
体領域（１２）の上面及び一端部を囲む３つの側面に跡
ってＭＯＳキャパシタが形成される。
然しなから、キャパシタ電極（１５）形成時にマスク合
せずれが生じると％ＭＯＳキャパシタの島状半導体領域
（１２）にかかる面積、が変動し、セルのキャパシタ容
量が変化Ｔるという問題がありた。
せずれが生じると％ＭＯＳキャパシタの島状半導体領域
（１２）にかかる面積、が変動し、セルのキャパシタ容
量が変化Ｔるという問題がありた。
本発明は上記事情に鑑みて為されたもので、容量がマス
ク合せずれによって変ｆヒする事な（、高集積「ヒにも
優れたＭＯ８キャパシタの製法を提供する事を目的とす
るものである。
ク合せずれによって変ｆヒする事な（、高集積「ヒにも
優れたＭＯ８キャパシタの製法を提供する事を目的とす
るものである。
即ち本発明は、島状半導体領域に交差して一対のキャパ
シタ電極を設けた後、このキャパシタ電極に自己整合し
て前記一対のキャパシタ電極間の島状半導体領域に絶縁
物理込み等の素子間分離処理を施丁ようにした事を骨子
とする。
シタ電極を設けた後、このキャパシタ電極に自己整合し
て前記一対のキャパシタ電極間の島状半導体領域に絶縁
物理込み等の素子間分離処理を施丁ようにした事を骨子
とする。
本発５Ａｉこよれば、ＭＯＳキャパシタの面積はキャパ
シタ電極のマスク合せによらず一定となるので設計通り
のキャパシタ容量を実現する事ができる。
シタ電極のマスク合せによらず一定となるので設計通り
のキャパシタ容量を実現する事ができる。
また、キャパシタ電極に自己整合して素子量分１１１１
ｍを形成する様にしたので無駄な領域がなく高密度集積
比に優れている。
ｍを形成する様にしたので無駄な領域がなく高密度集積
比に優れている。
〔発明の実施例〕
次に本発明の実施例を図面を参照して説明する。
第１図は平面図、第２図（ａ）〜（ｄ）はそのＡ−Ａ’
工程断面図、第３図（ａ）〜（ｄ）はＢ −Ｂ’工程断
面図である。
工程断面図、第３図（ａ）〜（ｄ）はＢ −Ｂ’工程断
面図である。
先ず、Ｐ型Ｓｔ基板（２１）にＡ −Ａ’力方向ストラ
イプ状のシリコン窒化膜（２２）をマスクとして形成す
る。そしてこのシリコン窒化膜（２２）を用いて基板を
エツチングしてフィールド領域に溝を形成し島状半導体
領域圀）を形成する。そして溝低部にボロン（Ｂ）をイ
オン注入してｐ” ＩＩ （２４）を形成し、次いで溝
底部全体にＣＶＤ形成したシリコン酸化膜（２５）を埋
め込む（第２図ａ、第３図ａ）。
イプ状のシリコン窒化膜（２２）をマスクとして形成す
る。そしてこのシリコン窒化膜（２２）を用いて基板を
エツチングしてフィールド領域に溝を形成し島状半導体
領域圀）を形成する。そして溝低部にボロン（Ｂ）をイ
オン注入してｐ” ＩＩ （２４）を形成し、次いで溝
底部全体にＣＶＤ形成したシリコン酸化膜（２５）を埋
め込む（第２図ａ、第３図ａ）。
次に全体を熱酸化し、薄い熱酸化膜（２６）を形成し、
更にｎ十多結晶シリコンによりキャパシタ電極Ｃ２７）
をＣＶＤ形成する。そしてＢ −Ｂ’力方向ストライプ
状に形成したシリコン酸化膜（２８）をマスクにして反
応性イオンエツチングによりキャパシタ電極（２７）が
島状半導体領域（２３）に交差Ｔる如くパターニングＴ
る。そして、露出する熱酸比膜（２６）をウェットエツ
チングによりパターニングする（ｌｌｉ２図ｂ 、 Ｉ
Ｅａ図ｂ）。
更にｎ十多結晶シリコンによりキャパシタ電極Ｃ２７）
をＣＶＤ形成する。そしてＢ −Ｂ’力方向ストライプ
状に形成したシリコン酸化膜（２８）をマスクにして反
応性イオンエツチングによりキャパシタ電極（２７）が
島状半導体領域（２３）に交差Ｔる如くパターニングＴ
る。そして、露出する熱酸比膜（２６）をウェットエツ
チングによりパターニングする（ｌｌｉ２図ｂ 、 Ｉ
Ｅａ図ｂ）。
次にレジスト（２９）を塗布し、キャパシタ電極Ｃ２７
）上に端部が載る様にＢ −Ｂ’力方向ストライプ状に
パターニングする。そして、キャパシタ電極（２７）の
端部に自己整合して先に形成した溝と同等の深さにセル
間の島状半導体領域（２３）をエツチングし切り離丁。
）上に端部が載る様にＢ −Ｂ’力方向ストライプ状に
パターニングする。そして、キャパシタ電極（２７）の
端部に自己整合して先に形成した溝と同等の深さにセル
間の島状半導体領域（２３）をエツチングし切り離丁。
次いで底部にｐ＋１（３０）をポロンのイオン注入によ
り形成する（縞２図’ｔｅａ図Ｃ）。
り形成する（縞２図’ｔｅａ図Ｃ）。
この後、レジスト（２９）及びシリコンｃＲｆヒ襖（鵡
）を除去し、第２図ａ、第２図Ｃの工程で形成した溝を
ＣＶＤ形成したシリコン酸化膜（３１）により平坦に埋
め込む。そしてゲート酸「ヒ膜（３２）を熱酸化形成し
、平坦ｒヒされた基板上にゲート電極（３３Ｘワ一ドｍ
＞をｎ＋多結晶シリコンにより形成Ｔる。
）を除去し、第２図ａ、第２図Ｃの工程で形成した溝を
ＣＶＤ形成したシリコン酸化膜（３１）により平坦に埋
め込む。そしてゲート酸「ヒ膜（３２）を熱酸化形成し
、平坦ｒヒされた基板上にゲート電極（３３Ｘワ一ドｍ
＞をｎ＋多結晶シリコンにより形成Ｔる。
更にヒ素（Ａ３）をイオン注入してソース、ドレイン（
３４）を形成し、全体ｉζＣＶＤ法によりシリコン酸化
膜（３５）を被せ、これにコンタクトボールを開けＡＩ
膜（３６） （ビット線）を形成する（第２図ｄ。
３４）を形成し、全体ｉζＣＶＤ法によりシリコン酸化
膜（３５）を被せ、これにコンタクトボールを開けＡＩ
膜（３６） （ビット線）を形成する（第２図ｄ。
第３図ｄ）。
本実施例によれば以上の説明から判る様にマスク合せず
れによらず設計通りのキャパシタ容量が実現出来る。更
にキャパシタ電極（２７）の一端ｉｔこ自己整合して素
子間分離層が形成され高密度化が図られている。
れによらず設計通りのキャパシタ容量が実現出来る。更
にキャパシタ電極（２７）の一端ｉｔこ自己整合して素
子間分離層が形成され高密度化が図られている。
第４図（ａ）〜（Ｃ）はダミーセル部を示している。第
４図（ａ）は平面図、（ｂ）はＡ−Ａ’断面図、（４は
Ｂ−Ｂ’断面図である。
４図（ａ）は平面図、（ｂ）はＡ−Ａ’断面図、（４は
Ｂ−Ｂ’断面図である。
上述したメモリセルではデー）！極は１つであったが、
書き込みゲート１極（４１）及びそのＭ０３ＦＥＴの配
線（４２）が付加されている点が構造上異なる。
書き込みゲート１極（４１）及びそのＭ０３ＦＥＴの配
線（４２）が付加されている点が構造上異なる。
又、キャパシタ電極（２７）の幅はメモリセルのそれか
かるダミーセルはメモリセルと共通工程で製造されるが
次の点で異なっている。即ち。
かるダミーセルはメモリセルと共通工程で製造されるが
次の点で異なっている。即ち。
■第２図ａの工程でＡ −Ａ’力方向島状半導体領域（
２３）を切り離しておく。
２３）を切り離しておく。
■第２図Ｃの工程でダミーセル部の島状半導体領域（２
３）全体をレジスト（２９）で頃りてお（。
３）全体をレジスト（２９）で頃りてお（。
■第２図ｄの工程で読み出し用ゲート電極（３３）と同
時に書き込み用ゲート電極（４１）を形成し、これらを
マスクに基板にｎ中層を形成し、３層目のｎ＋多結晶シ
リコンにより配線（４２）を形成するという点である。
時に書き込み用ゲート電極（４１）を形成し、これらを
マスクに基板にｎ中層を形成し、３層目のｎ＋多結晶シ
リコンにより配線（４２）を形成するという点である。
この様に、メモリセルと共通の工程を用いながらダミー
セルを形成する事ができる。
セルを形成する事ができる。
以上の実施例ではＭＯＳキャパシタの絶縁膜として熱酸
化膜を用いたが、シリコン窒化膜を用いてもよい。
化膜を用いたが、シリコン窒化膜を用いてもよい。
′第１図は本発明の詳細な説明するメモリセルの平面図
、第２図（ａ）〜（ｄ）はそのＡ−Ａ’工程断面図。 第３図（、り 〜（ｄ）はＢ −Ｂ’工程断面図、第４
図（ａ）はダミーセルの平面図％（ｂ） 、 （Ｃ）は
その断面図、第５図（ａ）は従来例の平面図、（ｂ）は
その断面図である。 図において ２３・・・島状半導体領域、２７・・・キャパシタ電極
。 代理人弁理士 則 近 憲 佑（他１名）第 ２ 図 ３１ 、ｓｒｉ 第２図 第４図 第５図
、第２図（ａ）〜（ｄ）はそのＡ−Ａ’工程断面図。 第３図（、り 〜（ｄ）はＢ −Ｂ’工程断面図、第４
図（ａ）はダミーセルの平面図％（ｂ） 、 （Ｃ）は
その断面図、第５図（ａ）は従来例の平面図、（ｂ）は
その断面図である。 図において ２３・・・島状半導体領域、２７・・・キャパシタ電極
。 代理人弁理士 則 近 憲 佑（他１名）第 ２ 図 ３１ 、ｓｒｉ 第２図 第４図 第５図
Claims (1)
- 島状半導体領域の上面及び側面を用いてＭＯＳキャパシ
タを設ける半導体装置の製造方法において、島状半導体
領域に交差して一対のキャパシタ電極を設けた後、この
一対のキャパシタ電極間の島状半導体領域に、キャパシ
タ電極に自己整合して素子間分離層を形成する事を特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265292A JPS61144057A (ja) | 1984-12-18 | 1984-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265292A JPS61144057A (ja) | 1984-12-18 | 1984-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61144057A true JPS61144057A (ja) | 1986-07-01 |
Family
ID=17415176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59265292A Pending JPS61144057A (ja) | 1984-12-18 | 1984-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804851A (en) * | 1994-09-17 | 1998-09-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
-
1984
- 1984-12-18 JP JP59265292A patent/JPS61144057A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804851A (en) * | 1994-09-17 | 1998-09-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
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