JPS62298132A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62298132A JPS62298132A JP14192986A JP14192986A JPS62298132A JP S62298132 A JPS62298132 A JP S62298132A JP 14192986 A JP14192986 A JP 14192986A JP 14192986 A JP14192986 A JP 14192986A JP S62298132 A JPS62298132 A JP S62298132A
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- capacitor
- groove
- insulating film
- grooves
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- Pending
Links
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Landscapes
- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は高密度集積回路において、溝型キャパシタ及び
素子間分離を形成する半導体装置の製造方法に関するも
のである。
素子間分離を形成する半導体装置の製造方法に関するも
のである。
従来の技術
１９８４年１２月に米国インターナショナルエレクトロ
ン デバイス ミーティング（ＩＥＤＭ）において講演
番号９，３，９．４，９．５で提案された「ダイナミッ
クＲＡＭにおける素子間分離とセルメモリーキャパシタ
を共有した構造」では、その構造上プロセスが非常に複
雑になる欠点があっ念。その困難なプロセスの数列を第
３図と第４図に示す。第３図は８１基板１に溝を形成し
た一部の凸部をとり出して示したものである。この溝中
の一部ではポリシリコン２ｏを埋め込み、一部では数μ
ｍの深さにまでこのポリＳｉを掘り出して絶縁膜２１を
埋め込むという工程が要求される。
ン デバイス ミーティング（ＩＥＤＭ）において講演
番号９，３，９．４，９．５で提案された「ダイナミッ
クＲＡＭにおける素子間分離とセルメモリーキャパシタ
を共有した構造」では、その構造上プロセスが非常に複
雑になる欠点があっ念。その困難なプロセスの数列を第
３図と第４図に示す。第３図は８１基板１に溝を形成し
た一部の凸部をとり出して示したものである。この溝中
の一部ではポリシリコン２ｏを埋め込み、一部では数μ
ｍの深さにまでこのポリＳｉを掘り出して絶縁膜２１を
埋め込むという工程が要求される。
しかも、上部においてポリＳｌの酸化等を行なったり、
ＬＳＩの通常プロセスとは非常に整合性の悪い困難な工
程を多く含んでしまう。また、第４図はＳｉ基板１ｖｃ
溝を形成した後にｎ の拡散層２２と、一部ではｐ＋の
拡散層２３を数μｍの深さに形成された溝側面に選択的
に形成する必要があったシする。この工程については、
溝幅が０．５μｍ程度となるため、深さ数μｍの溝へ拡
散を選択的に入れることは容易ではない。 ゛発
明が解決しようとする問題点 このような従来の製造方法ではシリコンの能動領域を分
離で囲まれた形で、下部にコンデンサ等を形成したメモ
リセルとしてのセルキャパシタを形成することが非常に
難しい。
ＬＳＩの通常プロセスとは非常に整合性の悪い困難な工
程を多く含んでしまう。また、第４図はＳｉ基板１ｖｃ
溝を形成した後にｎ の拡散層２２と、一部ではｐ＋の
拡散層２３を数μｍの深さに形成された溝側面に選択的
に形成する必要があったシする。この工程については、
溝幅が０．５μｍ程度となるため、深さ数μｍの溝へ拡
散を選択的に入れることは容易ではない。 ゛発
明が解決しようとする問題点 このような従来の製造方法ではシリコンの能動領域を分
離で囲まれた形で、下部にコンデンサ等を形成したメモ
リセルとしてのセルキャパシタを形成することが非常に
難しい。
本発明は上記のようなセルキャパシタ及び素子間分離を
従来のＬＳＩ製造プロセス技術で実現できる半導体の製
造方法全提供することを目的とする。
従来のＬＳＩ製造プロセス技術で実現できる半導体の製
造方法全提供することを目的とする。
問題点を解決するための手段
本発明の半導体装置の製造方法は、半導体基板に所定の
深さを有する溝を形成し、その上に絶縁膜を堆積し、垂
直性の強いエツチングで前記堆積膜をエツチングして溝
側面に絶縁膜を残存させ、素子間分離領域となる溝を絶
縁膜で被覆した後、溝底面に露出した半導体基板をさら
に深くエツチングして、この深く形成された溝をキャパ
シタとし、かつ浅く形成された溝を素子間分離として半
導体装置を形成することを特徴とする。
深さを有する溝を形成し、その上に絶縁膜を堆積し、垂
直性の強いエツチングで前記堆積膜をエツチングして溝
側面に絶縁膜を残存させ、素子間分離領域となる溝を絶
縁膜で被覆した後、溝底面に露出した半導体基板をさら
に深くエツチングして、この深く形成された溝をキャパ
シタとし、かつ浅く形成された溝を素子間分離として半
導体装置を形成することを特徴とする。
作 用
この構成によると、素子間分離のための浅い分離溝を掘
り、その側面を絶縁膜で覆い、一部浅い分離を残しその
覆われたままの状態で深い溝掘りエツチングを追加し、
必要な不純物ドーピングを行なってキャパシタを形成す
る壁を形成し、壁表面に絶縁膜を形成してポリシリコン
電極を埋め込み、浅い部分には、３１０２等の堆積絶縁
物を埋め込み分離と容量の共用プロセスを完成するので
、表面に近い素子形成領域を絶縁膜で取り囲んだ後に、
深い部分にキャパシタをつくるため、キャパシタ領域を
形成するときに上部の素子領域への影響が小さく、はぼ
分離してつくることが可能であり、すべて埋め込んだ後
では、キャパシタ領域は上に全く露出していない。しか
もすべての工程は、現在のＬＳＩの工程と整合性が高く
比較的容易に実現することができる。
り、その側面を絶縁膜で覆い、一部浅い分離を残しその
覆われたままの状態で深い溝掘りエツチングを追加し、
必要な不純物ドーピングを行なってキャパシタを形成す
る壁を形成し、壁表面に絶縁膜を形成してポリシリコン
電極を埋め込み、浅い部分には、３１０２等の堆積絶縁
物を埋め込み分離と容量の共用プロセスを完成するので
、表面に近い素子形成領域を絶縁膜で取り囲んだ後に、
深い部分にキャパシタをつくるため、キャパシタ領域を
形成するときに上部の素子領域への影響が小さく、はぼ
分離してつくることが可能であり、すべて埋め込んだ後
では、キャパシタ領域は上に全く露出していない。しか
もすべての工程は、現在のＬＳＩの工程と整合性が高く
比較的容易に実現することができる。
実施例
以下、本発明の製造方法を具体的な一実施例に基づいて
説明する。
説明する。
第１図ａ −’−ｅは本発明の工程図を示す・先ず・工
程ａにおいて、８１基板１を３１０２膜２をマスクにエ
ツチングにより約０．５μｍ深さの溝３を形成する。次
に、工程すにおいて３１０２膜４を減圧ＣＶＤ法で堆積
し、工程Ｃにおいて、反応性イオンエツチング法により
エツチングし、溝側面だけＳｉ○２膜４を残す。次に工
程ｄにおいて、溝の一部をＳ ｚ Ｏ２膜５で被った後
、再び８１基板１をエツチングし、溝６を形成する。次
に、工８ｅにおいて、溝６の表面に薄い酸化膜７を形成
した後、Ｐｏ１ｙＳｉ ８を埋め込み、その後、浅い溝
３に酸化膜９を埋め込む。浅い溝は素子間分離となり深
い溝はキャパシタを構成する。
程ａにおいて、８１基板１を３１０２膜２をマスクにエ
ツチングにより約０．５μｍ深さの溝３を形成する。次
に、工程すにおいて３１０２膜４を減圧ＣＶＤ法で堆積
し、工程Ｃにおいて、反応性イオンエツチング法により
エツチングし、溝側面だけＳｉ○２膜４を残す。次に工
程ｄにおいて、溝の一部をＳ ｚ Ｏ２膜５で被った後
、再び８１基板１をエツチングし、溝６を形成する。次
に、工８ｅにおいて、溝６の表面に薄い酸化膜７を形成
した後、Ｐｏ１ｙＳｉ ８を埋め込み、その後、浅い溝
３に酸化膜９を埋め込む。浅い溝は素子間分離となり深
い溝はキャパシタを構成する。
第２図は、本プロセスを用いることにより作成したダイ
ナミックメモリセルの断面図を示す。７がキャパシタ酸
化膜、８がキャノくシタＰｏ１ｙＳｉ電極、１０．１１
がｎ＋ドレイン、ソース領域、１２がゲート電極である
。Ｍ Ｏ３： ）ランジスタのソース領域１１とキャパ
シタ電極１６は同一導電型のｎ 領域１４によυ電気的
に接続されている一方、ドレイン領域１ｏとキャパシタ
電極１６′とは反対導電型のｐ＋領域１５で分離されて
いる。
ナミックメモリセルの断面図を示す。７がキャパシタ酸
化膜、８がキャノくシタＰｏ１ｙＳｉ電極、１０．１１
がｎ＋ドレイン、ソース領域、１２がゲート電極である
。Ｍ Ｏ３： ）ランジスタのソース領域１１とキャパ
シタ電極１６は同一導電型のｎ 領域１４によυ電気的
に接続されている一方、ドレイン領域１ｏとキャパシタ
電極１６′とは反対導電型のｐ＋領域１５で分離されて
いる。
このｎ＋領域１４とｐ＋領域１５は、第１図ａの工程で
それぞれイオン注入により形成され、その後ｄの工程で
キャパシタ電極１６．１６′を４．ｉン注入で形成する
際、Ｃの工程で形成された側面５ＩＯ２膜４により覆わ
れているため、全く影響されることはない。
それぞれイオン注入により形成され、その後ｄの工程で
キャパシタ電極１６．１６′を４．ｉン注入で形成する
際、Ｃの工程で形成された側面５ＩＯ２膜４により覆わ
れているため、全く影響されることはない。
発明の詳細
な説明のように本発明の半導体装置の製造方法は、半導
体基板の表面に近いＭＯＳ）ランジスタ形成領域を酸化
膜等で取り囲んだ後に、深い部分に容量をつくるという
工程を用いているため、容量領域を形成するときに上部
の素子領域への影響が小さく、はぼ分離してつくること
が可能であり、すべて埋め込んだ後では、容量領域は上
に全く露出していない。しかもすべての工程は、現在の
ＬＳＩの工程と整合性が高く比較的容易に実現すること
ができる。
体基板の表面に近いＭＯＳ）ランジスタ形成領域を酸化
膜等で取り囲んだ後に、深い部分に容量をつくるという
工程を用いているため、容量領域を形成するときに上部
の素子領域への影響が小さく、はぼ分離してつくること
が可能であり、すべて埋め込んだ後では、容量領域は上
に全く露出していない。しかもすべての工程は、現在の
ＬＳＩの工程と整合性が高く比較的容易に実現すること
ができる。
また、比較的容易な製造工程でありながら、高密度が可
能で容量の十分に大きなメモリーセルを形成することが
できる。
能で容量の十分に大きなメモリーセルを形成することが
できる。
第１図は本発明の具体的な一実施例の製造工程断面図、
第２図′は本発明の方法により作成されたダイナミック
メモリセルの構造断面図、第３図。 第４図は従来の構造の説明図である。 １・・・・・・Ｓｉ基板、４・・・・・・Ｓ １０２堆
積膜・５°“°°゛。 ＳｉＯ２膜、７・・・・・・キャパシタ絶縁膜、８・・
・・・・Ｐｏ１ｙＳｉ電極、９・・・・・・埋込Ｓ １
０２膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 １ 図 第２図 第３図
第２図′は本発明の方法により作成されたダイナミック
メモリセルの構造断面図、第３図。 第４図は従来の構造の説明図である。 １・・・・・・Ｓｉ基板、４・・・・・・Ｓ １０２堆
積膜・５°“°°゛。 ＳｉＯ２膜、７・・・・・・キャパシタ絶縁膜、８・・
・・・・Ｐｏ１ｙＳｉ電極、９・・・・・・埋込Ｓ １
０２膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 １ 図 第２図 第３図
Claims (1)
- 半導体基板に第１の絶縁膜をマスクに所定の深さを有す
る複数の垂直な第１の溝を形成する工程と、前記半導体
基板上に第２の絶縁膜を堆積し、然る後垂直性の強いエ
ッチングにより前記第２の絶縁膜をエッチングし前記第
１の溝側面に第２の絶縁膜を残存させる工程と、前記複
数の第１の溝の一部領域を第３の絶縁膜で被覆する工程
と、前記第１の絶縁膜と第３の絶縁膜をマスクに、前記
第１の溝底面に露出した前記半導体基板をエッチングし
第２の溝を形成する工程と、前記第２の溝に薄い絶縁膜
を介して電極を埋め込むことによりキャパシタを形成す
る工程と、前記第１の溝に絶縁膜を埋め込むことにより
素子間分離を形成する工程とを有する半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14192986A JPS62298132A (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14192986A JPS62298132A (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298132A true JPS62298132A (ja) | 1987-12-25 |
Family
ID=15303433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14192986A Pending JPS62298132A (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02209747A (ja) * | 1989-02-09 | 1990-08-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| EP3340310A1 (en) * | 2016-12-22 | 2018-06-27 | Semiconductor Manufacturing International Corporation (Shanghai) | Capacitor, image sensor circuit and fabrication methods thereof |
-
1986
- 1986-06-18 JP JP14192986A patent/JPS62298132A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02209747A (ja) * | 1989-02-09 | 1990-08-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| EP3340310A1 (en) * | 2016-12-22 | 2018-06-27 | Semiconductor Manufacturing International Corporation (Shanghai) | Capacitor, image sensor circuit and fabrication methods thereof |
| CN108231806A (zh) * | 2016-12-22 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 电容及其形成方法、图像传感器电路及其形成方法 |
| US10424610B2 (en) | 2016-12-22 | 2019-09-24 | Semiconductor Manufacturing International (Shanghai) Corporation | Capacitor, image sensor circuit and fabrication methods thereof |
| CN108231806B (zh) * | 2016-12-22 | 2020-08-07 | 中芯国际集成电路制造(上海)有限公司 | 电容及其形成方法、图像传感器电路及其形成方法 |
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