JPS6089975A - 半導体装置 - Google Patents
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- JPS6089975A JPS6089975A JP58198688A JP19868883A JPS6089975A JP S6089975 A JPS6089975 A JP S6089975A JP 58198688 A JP58198688 A JP 58198688A JP 19868883 A JP19868883 A JP 19868883A JP S6089975 A JPS6089975 A JP S6089975A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の改良に関する。
従来、半導体装置は、例えば第１図に示すように製造さ
れている。まず、ｎ型の（１００）単結晶シリコン（Ｓ
ｌ）基板１上に厚さ５０００Ｘの熱酸化膜２を形成した
後、常法によりソース、ドレイン領域形成予定部に対応
する熱酸化膜２を常法により選択的にエツチング除去し
、開口部を形成する。つづいて、この開口部からポロン
を前記基板１にイオン注入してｐ＋型のソース、ドレイ
ン領域３，４を形成する。次いで、これらソース、ドレ
イン領域３，４のｒ−ト領域に対応する前記熱酸化膜２
を選択的にエツチング除去した後、ＩＱＯＯＩＺ”酸素
雰囲気中で露出する基板１上に厚さ１００ＯＸの第１の
ダート酸化膜５を形成する。更に、全面に多結晶シリコ
ン層（図示せず）をＣＶＤ法により堆積し、ｐｏｃｔ、
拡散法によってｎ型とした後、パターニングしてｒ−）
電極６を形成する。しかる後、このｙ−ト電極６」ユに
厚さ１０００ｉのＮ−チャネル用の第２のダート酸化膜
７を形成する。
れている。まず、ｎ型の（１００）単結晶シリコン（Ｓ
ｌ）基板１上に厚さ５０００Ｘの熱酸化膜２を形成した
後、常法によりソース、ドレイン領域形成予定部に対応
する熱酸化膜２を常法により選択的にエツチング除去し
、開口部を形成する。つづいて、この開口部からポロン
を前記基板１にイオン注入してｐ＋型のソース、ドレイ
ン領域３，４を形成する。次いで、これらソース、ドレ
イン領域３，４のｒ−ト領域に対応する前記熱酸化膜２
を選択的にエツチング除去した後、ＩＱＯＯＩＺ”酸素
雰囲気中で露出する基板１上に厚さ１００ＯＸの第１の
ダート酸化膜５を形成する。更に、全面に多結晶シリコ
ン層（図示せず）をＣＶＤ法により堆積し、ｐｏｃｔ、
拡散法によってｎ型とした後、パターニングしてｒ−）
電極６を形成する。しかる後、このｙ−ト電極６」ユに
厚さ１０００ｉのＮ−チャネル用の第２のダート酸化膜
７を形成する。
次に、全面に０．５μｍの多結晶シリコン層（図示せず
）を堆積した後、この多結晶シリコン層の結晶性を走査
型ＣＷアルゴンレーザなどの照射によって改善し、シリ
コン層８を形成する。
）を堆積した後、この多結晶シリコン層の結晶性を走査
型ＣＷアルゴンレーザなどの照射によって改善し、シリ
コン層８を形成する。
つづいて、このシリコン層８を７９ターニングし、前記
第２のダート酸化膜７上のみに該シリコン層８を残存さ
せる。次いで、残存シリコン層８に砒素を選択的にイオ
ン注入し、ｎ＋型のソース、ドレイン領域９，１０を形
成する。更に、全面にＣｖＤ−８ＩＯ２膜１１を堆積し
た後、ＰチャネルＭＯ８型トランジスタＴｒ１のソース
、ドレイン領域３，４及びＮチャネルＭＯ８型トランジ
スタＴｒ２のソース、ドレイン領域９，１０に夫々対応
するＣＶＤ−８ｉＯ□膜１ノを選択的に開口してコンタ
クトホール１２・・・を形成し、このコンタクトホール
１２・・・にＡｔの取出し電極１３・・・を形成して半
導体装置を製造する。
第２のダート酸化膜７上のみに該シリコン層８を残存さ
せる。次いで、残存シリコン層８に砒素を選択的にイオ
ン注入し、ｎ＋型のソース、ドレイン領域９，１０を形
成する。更に、全面にＣｖＤ−８ＩＯ２膜１１を堆積し
た後、ＰチャネルＭＯ８型トランジスタＴｒ１のソース
、ドレイン領域３，４及びＮチャネルＭＯ８型トランジ
スタＴｒ２のソース、ドレイン領域９，１０に夫々対応
するＣＶＤ−８ｉＯ□膜１ノを選択的に開口してコンタ
クトホール１２・・・を形成し、このコンタクトホール
１２・・・にＡｔの取出し電極１３・・・を形成して半
導体装置を製造する。
前述した半導体装置は、第１図に示す如く、Ｓｔ基板１
表面にｐ＋型のソース、ドレイン領域３゜４を設け、こ
の基板１上に第１のダート酸化膜５を介してダート電極
６を設け、更にこのダート電極６上に第２のダート酸化
膜７を介して形成されたシリコン層８にｎ＋型のソース
、ドレイン領域９．１０を設けた構造となっている。な
お、前述した半導体装置の等両回路は第２図に示す通り
である。
表面にｐ＋型のソース、ドレイン領域３゜４を設け、こ
の基板１上に第１のダート酸化膜５を介してダート電極
６を設け、更にこのダート電極６上に第２のダート酸化
膜７を介して形成されたシリコン層８にｎ＋型のソース
、ドレイン領域９．１０を設けた構造となっている。な
お、前述した半導体装置の等両回路は第２図に示す通り
である。
しかし々から、従来の半導体装置によれば、第２のダー
ト酸化膜７に多結晶シリコン層を堆積し、この結晶性を
走査型ＣＷアルゴンレーザなどの照射によシ改善し、パ
ターニングしてシリコン層８を形成するため、多結晶シ
リコン層が完全な単結晶シリコンにならない。従って、
第２のｒ−１４１１／化膜７上のシリコン層８に形成さ
れたＮチャネルＭＯ８型トランジスタＴｒ２の実効移動
度が、単結晶シリコン基板上に形成されたトランジスタ
Ｔｒ、のぞれと比べて小さく、高速性が低下する。この
現象は、８１０□等からなる絶縁膜上にデバイスを形成
する眠りにおいては完全に単結晶シリコン基板−トの実
効移動度まで達成することは不可能である。
ト酸化膜７に多結晶シリコン層を堆積し、この結晶性を
走査型ＣＷアルゴンレーザなどの照射によシ改善し、パ
ターニングしてシリコン層８を形成するため、多結晶シ
リコン層が完全な単結晶シリコンにならない。従って、
第２のｒ−１４１１／化膜７上のシリコン層８に形成さ
れたＮチャネルＭＯ８型トランジスタＴｒ２の実効移動
度が、単結晶シリコン基板上に形成されたトランジスタ
Ｔｒ、のぞれと比べて小さく、高速性が低下する。この
現象は、８１０□等からなる絶縁膜上にデバイスを形成
する眠りにおいては完全に単結晶シリコン基板−トの実
効移動度まで達成することは不可能である。
本発明は上記事１゛ｋに鑑みてなされたもので、素子を
高速に動作し得る半導体装置を提供することを目的とす
る。
高速に動作し得る半導体装置を提供することを目的とす
る。
本発明は、第１導電型の半導体基板に設けられた第２導
電型チヤネルのＭＯ８型トランジスタと、このＭＯ８型
トランジスタのｆ−ト電極上に絶縁膜を介して設けられ
た箇１導電型チャネルのＭＯ８型トランジスタとを具備
し、後者のトランジスタのソース、ドレイン領域を形成
すべき牛導体層の上底及び下底にチャネルを設けるとと
もに、前記トランジスタの夫々のダート電極を電気的に
接続することによって、チャネル幅を実質的に２倍とし
て相互コンダクタンスを２倍とし、もって素子の高速動
作化を図ったことを骨子とする。
電型チヤネルのＭＯ８型トランジスタと、このＭＯ８型
トランジスタのｆ−ト電極上に絶縁膜を介して設けられ
た箇１導電型チャネルのＭＯ８型トランジスタとを具備
し、後者のトランジスタのソース、ドレイン領域を形成
すべき牛導体層の上底及び下底にチャネルを設けるとと
もに、前記トランジスタの夫々のダート電極を電気的に
接続することによって、チャネル幅を実質的に２倍とし
て相互コンダクタンスを２倍とし、もって素子の高速動
作化を図ったことを骨子とする。
以下、本発明の一実施例を製造工程順に第３図（、）〜
０）を参照して説明する。
０）を参照して説明する。
〔１〕 まず、半導体基板としてのｎ型の（１００）ｓ
ｉ基板２１上に厚さ５０００１の熱酸化膜２２５− を形成した（第３図（、）図示）。つづいて、Ｐチャネ
ルトランジスタのソース、ドレイン領域形成予定部に対
応する熱酸化膜２２を選択的にエツチング除去し、開口
部２３．２３を形成した。
ｉ基板２１上に厚さ５０００１の熱酸化膜２２５− を形成した（第３図（、）図示）。つづいて、Ｐチャネ
ルトランジスタのソース、ドレイン領域形成予定部に対
応する熱酸化膜２２を選択的にエツチング除去し、開口
部２３．２３を形成した。
次いで、この開口部２３ 、２．９からボロンを加速電
圧４０ｋｅＶ、ドーズ（ｔｔｉ：２ＸｉＯ／ｃｒｎ の
条件でイオン注入し、ｐ″゛型のソース、ドレイン領域
２４．２５を形成［７た（第３図（ｂ）図示）。更に、
これらソース、ドレイン領域２４．２５のダート領域に
対応する前記熱酸化膜２２をフォトリソグラフィー技術
によって完全に除去した稜、露出する基板２１表面に１
００ Ｏｒ、酸素雰囲気で厚さ１００ＯＸの熱酸化膜２
６を形成した。しかる稜、ＣＶＤ法により全面に厚さ１
．０μｍの多結晶シリコン層を堆積し、更に１０００Ｃ
でｐａｃｔ３拡散を２０分間行なって該多結晶シリコン
層をＮ型化した後、フォトリソグラフィー技術、プラズ
マドライエツチング技術などによってパターニングを行
なってグー） （ＪｏｊｎｔＧａｔａ ）電極２７を形
成した（第３図（ｃ）図示）。
圧４０ｋｅＶ、ドーズ（ｔｔｉ：２ＸｉＯ／ｃｒｎ の
条件でイオン注入し、ｐ″゛型のソース、ドレイン領域
２４．２５を形成［７た（第３図（ｂ）図示）。更に、
これらソース、ドレイン領域２４．２５のダート領域に
対応する前記熱酸化膜２２をフォトリソグラフィー技術
によって完全に除去した稜、露出する基板２１表面に１
００ Ｏｒ、酸素雰囲気で厚さ１００ＯＸの熱酸化膜２
６を形成した。しかる稜、ＣＶＤ法により全面に厚さ１
．０μｍの多結晶シリコン層を堆積し、更に１０００Ｃ
でｐａｃｔ３拡散を２０分間行なって該多結晶シリコン
層をＮ型化した後、フォトリソグラフィー技術、プラズ
マドライエツチング技術などによってパターニングを行
なってグー） （ＪｏｊｎｔＧａｔａ ）電極２７を形
成した（第３図（ｃ）図示）。
６−
〔１１〕 次に、ダート電極２７をマスクとして前記熱
酸化膜２６を選択的にエツチング除去してＰチャネルト
ランジスタ用の第１のｒ−ト酸化膜２６′を形成した後
、ケ゛−ト甫極２７の周囲に厚さ１ｏｏｏ１の熱酸化膜
２８を形成した。つづいて、全面に厚さ０．３μｍの多
結晶シリコン層２９を形成した（第３図（ｄ）図示）。
酸化膜２６を選択的にエツチング除去してＰチャネルト
ランジスタ用の第１のｒ−ト酸化膜２６′を形成した後
、ケ゛−ト甫極２７の周囲に厚さ１ｏｏｏ１の熱酸化膜
２８を形成した。つづいて、全面に厚さ０．３μｍの多
結晶シリコン層２９を形成した（第３図（ｄ）図示）。
次いで、ＮチャネルＭＯ８型トランジスタの閾値電圧制
御のためにポロンを加速電圧１００ｋｅＶ、ドーズ量Ｉ
Ｘ １０ ／ｃｍの条件でイオン注入した。更に、前
記多結晶シリコン層２９に走査型ＣＷアルゴンレーザー
又は電子ビームを照射し、該多結晶シリコン層２９の再
結晶化を行なってシリコン層（図示せず）を形成した。
御のためにポロンを加速電圧１００ｋｅＶ、ドーズ量Ｉ
Ｘ １０ ／ｃｍの条件でイオン注入した。更に、前
記多結晶シリコン層２９に走査型ＣＷアルゴンレーザー
又は電子ビームを照射し、該多結晶シリコン層２９の再
結晶化を行なってシリコン層（図示せず）を形成した。
しかる後、このシリコン層をフォトリソグラフィー技術
、プラズマエツチング技術により適宜パターニングを行
なってゲート電極２７上のみに熱酸化膜２８を介してシ
リコン層３０を残存させるとともに、ｆｆ−）電極２７
の側壁の前記熱酸化膜２８を除去し、Ｎチャネルトラン
ジスタ用の第２のダート酸化膜２８′を形成した。ひき
つづき、前記シリコン層３０にリンを加速電圧１２０ｋ
ｅＶ、ドーズ量：２ Ｘ １０ ／ｃｍの条件でイオン
注入し、ｎ＋型のソース、ドレイン領域３１．３２を形
成した（第３図（、）図示）。
、プラズマエツチング技術により適宜パターニングを行
なってゲート電極２７上のみに熱酸化膜２８を介してシ
リコン層３０を残存させるとともに、ｆｆ−）電極２７
の側壁の前記熱酸化膜２８を除去し、Ｎチャネルトラン
ジスタ用の第２のダート酸化膜２８′を形成した。ひき
つづき、前記シリコン層３０にリンを加速電圧１２０ｋ
ｅＶ、ドーズ量：２ Ｘ １０ ／ｃｍの条件でイオン
注入し、ｎ＋型のソース、ドレイン領域３１．３２を形
成した（第３図（、）図示）。
〔帥 次に、前記シリコン層３０上に１０００Ｃ１酸素
雰囲気中で酸化処理を施し、厚さ１０００Ｘの第３のダ
ート酸化膜３３を形成した。つづいて、前記り” ）・
（Ｊｏｌｎｔ Ｇａｔｅ ）電極２７と後記Ｎチャネル
ＭＯ８型トランジスタ用の共通ダート電極どを電気的に
接続するために、リソグラフィ技術によりＪｏｉｎｔ
Ｇａｔｅ電極２７上にコンタクトホール３４を形成し、
同電極２７上の第１〜第３のｒ−）酸化膜２６’ 、
２８．’ 、 ３３を夫々選択的にエツチングしだ。次
いで、全面に厚さ０．３μｍの多結晶シリコン層をＣＶ
Ｄ法により堆積した後、１０００ ＣでＰＯＣｔ３拡散
を２０分間行なった。この結果、この多結晶シリコン層
からリン原子が下方のＪｏｉｎｔ Ｇａｔｅ 電極２７
へ拡散していき、ＮチャネルＭＯ８型トランジスタ用の
ケ゛−ト電極となる多結晶シリコン層とＪｏｉｎｔＧａ
ｔｅ電極２７とが電気的に接続される。更に、前記多結
晶シリコン層をパターニングしてＮチャネルＭＯ８型ト
ランジスタ用の共通ダート電極３５を形成した（第３図
＆）図示）。しかる後、全面ニハッシベーション用の摩
さ５０００ＸのＣＶＤ−８１０２膜３６をＣＶＤ法によ
りＩｓし、Ｐｆ−ｙネルＭＯ８型トランジスタ（Ｔ ｒ
１）のソース、ドレイン領域２４，２５及びＮチャネ
ルＭＯ８型トランジスタ（Ｔｒ、ｒ Ｔｒａ ）のソー
ス、ドレイン領域３１．３２の一部に対応するＣＶＤ−
８１０２膜３６を選択的に開孔してコンタクトホール３
７１〜３７４を形成した後、厚さ１．０μｍのＡｔ層を
蒸着し、ノリーニングしてＡｔ取出し電極３８１〜３８
４を形成して半導体装置を製造した（第３図ω及び第４
図図示）。ここで、第４図は第３図−の平面図であり、
上記実施例に係る半導体装置の等何回路は第５図に示す
通りである。第３図い、第４図及び第５図において、Ｐ
チャネルＭＯ８型トランジスタＴ ｒ ｔのソース領域
２４の９− 取出し電（夕３８ ｓ及びＮチャネルＭＯ８）ランジメ
タＴｒ、 ＊ Ｔｒ３のソース領域３１の取出し電、極
３８３け互いにＶ。ｕｔ端子に接続されている。まだ、
前ｉｉ：Ｔｒ１のドレイン領域２５の取出し電極３８２
はＶＤＤ端子に、Ｔｒ２１ Ｔｒａのドレイン領域３２
の取出し電極３８４けＶａＢ端子に、Ｔｒｉ＋Ｔｒ Ｈ
Ｔｒｓのｒ−ト電橙２７、共通ダート電極３５ｄコンタ
クトホール３４を介してＶＩＮ端子に夫々接続さねてい
る。
雰囲気中で酸化処理を施し、厚さ１０００Ｘの第３のダ
ート酸化膜３３を形成した。つづいて、前記り” ）・
（Ｊｏｌｎｔ Ｇａｔｅ ）電極２７と後記Ｎチャネル
ＭＯ８型トランジスタ用の共通ダート電極どを電気的に
接続するために、リソグラフィ技術によりＪｏｉｎｔ
Ｇａｔｅ電極２７上にコンタクトホール３４を形成し、
同電極２７上の第１〜第３のｒ−）酸化膜２６’ 、
２８．’ 、 ３３を夫々選択的にエツチングしだ。次
いで、全面に厚さ０．３μｍの多結晶シリコン層をＣＶ
Ｄ法により堆積した後、１０００ ＣでＰＯＣｔ３拡散
を２０分間行なった。この結果、この多結晶シリコン層
からリン原子が下方のＪｏｉｎｔ Ｇａｔｅ 電極２７
へ拡散していき、ＮチャネルＭＯ８型トランジスタ用の
ケ゛−ト電極となる多結晶シリコン層とＪｏｉｎｔＧａ
ｔｅ電極２７とが電気的に接続される。更に、前記多結
晶シリコン層をパターニングしてＮチャネルＭＯ８型ト
ランジスタ用の共通ダート電極３５を形成した（第３図
＆）図示）。しかる後、全面ニハッシベーション用の摩
さ５０００ＸのＣＶＤ−８１０２膜３６をＣＶＤ法によ
りＩｓし、Ｐｆ−ｙネルＭＯ８型トランジスタ（Ｔ ｒ
１）のソース、ドレイン領域２４，２５及びＮチャネ
ルＭＯ８型トランジスタ（Ｔｒ、ｒ Ｔｒａ ）のソー
ス、ドレイン領域３１．３２の一部に対応するＣＶＤ−
８１０２膜３６を選択的に開孔してコンタクトホール３
７１〜３７４を形成した後、厚さ１．０μｍのＡｔ層を
蒸着し、ノリーニングしてＡｔ取出し電極３８１〜３８
４を形成して半導体装置を製造した（第３図ω及び第４
図図示）。ここで、第４図は第３図−の平面図であり、
上記実施例に係る半導体装置の等何回路は第５図に示す
通りである。第３図い、第４図及び第５図において、Ｐ
チャネルＭＯ８型トランジスタＴ ｒ ｔのソース領域
２４の９− 取出し電（夕３８ ｓ及びＮチャネルＭＯ８）ランジメ
タＴｒ、 ＊ Ｔｒ３のソース領域３１の取出し電、極
３８３け互いにＶ。ｕｔ端子に接続されている。まだ、
前ｉｉ：Ｔｒ１のドレイン領域２５の取出し電極３８２
はＶＤＤ端子に、Ｔｒ２１ Ｔｒａのドレイン領域３２
の取出し電極３８４けＶａＢ端子に、Ｔｒｉ＋Ｔｒ Ｈ
Ｔｒｓのｒ−ト電橙２７、共通ダート電極３５ｄコンタ
クトホール３４を介してＶＩＮ端子に夫々接続さねてい
る。
本発明に係る半導体装置は、第３Ｎ０）、第４図及び第
５図に示す如く、ＮチャネルＭＯ８型トランノスタＴｒ
ｅ ’ｒｒ３のソース、ドレイン領域３１゜３２を形
成すべきシリコン層３０の上底及び下底に伝導チャネル
３９．４０が設けられているとともに、ＰチャネルＭＯ
８型トランジスタＴｒ１のｒ−ト電極２７とＴｒ、 ＋
Ｔｒ３の共通ダート電極３５とが互いにコンタクトホ
ール３４を介して電気的に接続された構造となっている
。
５図に示す如く、ＮチャネルＭＯ８型トランノスタＴｒ
ｅ ’ｒｒ３のソース、ドレイン領域３１゜３２を形
成すべきシリコン層３０の上底及び下底に伝導チャネル
３９．４０が設けられているとともに、ＰチャネルＭＯ
８型トランジスタＴｒ１のｒ−ト電極２７とＴｒ、 ＋
Ｔｒ３の共通ダート電極３５とが互いにコンタクトホ
ール３４を介して電気的に接続された構造となっている
。
しかして、本発明によれば、シリコンｆｆｊｉ３０の上
底及び下底に伝導チャネル３９，４θを形１０− 成し、ＴｒＩ及びＴｒｚ ｒ Ｔｒａのダート電極２７
、共通ダート電極３５を互いに接続するため、チャネル
幅が２倍のトランジスタと同等の相互コンダクタンスを
有することができ、もって素子の高速動作化を達成でき
る。
底及び下底に伝導チャネル３９，４θを形１０− 成し、ＴｒＩ及びＴｒｚ ｒ Ｔｒａのダート電極２７
、共通ダート電極３５を互いに接続するため、チャネル
幅が２倍のトランジスタと同等の相互コンダクタンスを
有することができ、もって素子の高速動作化を達成でき
る。
以上詳述した如く本発明によれば、素子を高速に動作し
得る信頼性の高い半導体装置を提供できるものである。
得る信頼性の高い半導体装置を提供できるものである。
第１図は従来の半導体装置の断面図、第２図は第１図の
半導体装置の等価回路図、第３図（ａ）〜（ｉｒ）は本
発明の一実施例に係るＭＯ８型トランジスタを製造工程
順に示す断面図、第４図は第３図０）の平面図、第５図
は第３図０）及び第４図の等価回路図である。 ２１・・・ｎ型のＳｌ基板、２４，３１・・・ソース領
域、２５．３２・・・ドレイン領域、２６．２８・・・
熱酸化膜、２６’、２Ｂ’、３３・・・ダート酸化膜、
２７・・・ダート電極、２９・・・多結晶シリコン層、
３０・・・シリコン層（半導体層）、３４１３７１〜３
７４・・・コンタクトホール、３５・・・共通ケ中−ト
電極、３６・・・ＣｖＤ−８ｉＯ２膜、３Ｂ、 〜３８
４・・・取出し電極、３９．４０・・・伝導チャネル。 出願人代理人 弁理士 鈴 江 武 門弟１図 第２図 ＤＤ 第３図 コ ＝ａ７ｉへ− 〉 ８ ζｎ
半導体装置の等価回路図、第３図（ａ）〜（ｉｒ）は本
発明の一実施例に係るＭＯ８型トランジスタを製造工程
順に示す断面図、第４図は第３図０）の平面図、第５図
は第３図０）及び第４図の等価回路図である。 ２１・・・ｎ型のＳｌ基板、２４，３１・・・ソース領
域、２５．３２・・・ドレイン領域、２６．２８・・・
熱酸化膜、２６’、２Ｂ’、３３・・・ダート酸化膜、
２７・・・ダート電極、２９・・・多結晶シリコン層、
３０・・・シリコン層（半導体層）、３４１３７１〜３
７４・・・コンタクトホール、３５・・・共通ケ中−ト
電極、３６・・・ＣｖＤ−８ｉＯ２膜、３Ｂ、 〜３８
４・・・取出し電極、３９．４０・・・伝導チャネル。 出願人代理人 弁理士 鈴 江 武 門弟１図 第２図 ＤＤ 第３図 コ ＝ａ７ｉへ− 〉 ８ ζｎ
Claims (1)
- 第１導電壓の半導体基板上に設けられた第２導電型チヤ
ネルのＭＯ８型トランジスタと、このＭＯ８型トランジ
スタのダート電極上に絶縁膜を介して設けられた第１導
電型チヤネルのＭＯ８型トランジスタとを具備し、第１
導電型チヤネルのＭＯ８型トランジスタのソース、ドレ
イン領域を形成すべき半導体層の上底及び下底にチャネ
ルを設けるとともに、前記トランジスタの夫々のｒ−）
電極を電気的に接続したことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198688A JPS6089975A (ja) | 1983-10-24 | 1983-10-24 | 半導体装置 |
| US06/907,163 US4916504A (en) | 1983-10-24 | 1986-09-15 | Three-dimensional CMOS inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198688A JPS6089975A (ja) | 1983-10-24 | 1983-10-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6089975A true JPS6089975A (ja) | 1985-05-20 |
Family
ID=16395386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198688A Pending JPS6089975A (ja) | 1983-10-24 | 1983-10-24 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4916504A (ja) |
| JP (1) | JPS6089975A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920391A (en) * | 1988-04-05 | 1990-04-24 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5038184A (en) * | 1989-11-30 | 1991-08-06 | Xerox Corporation | Thin film varactors |
| JPH0770624B2 (ja) * | 1990-06-22 | 1995-07-31 | 株式会社東芝 | 半導体集積回路 |
| US5095347A (en) * | 1990-08-01 | 1992-03-10 | Motorola, Inc. | Plural transistor silicon on insulator structure with shared electrodes |
| US5930608A (en) | 1992-02-21 | 1999-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity |
| JPH0828520B2 (ja) * | 1991-02-22 | 1996-03-21 | 株式会社半導体エネルギー研究所 | 薄膜半導体装置およびその製法 |
| JP2806277B2 (ja) * | 1994-10-13 | 1998-09-30 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6393042B1 (en) * | 1999-03-08 | 2002-05-21 | Semiconductor Energy Laboratory Co., Ltd. | Beam homogenizer and laser irradiation apparatus |
| US20050110114A1 (en) * | 2003-11-25 | 2005-05-26 | Texas Instruments, Incorporated | Capacitor formed on a recrystallized polysilicon layer and a method of manufacture therefor |
| US7573155B2 (en) * | 2005-04-19 | 2009-08-11 | Remy Inc. | Systems and methods for distributing loads |
| US10629752B1 (en) * | 2018-10-11 | 2020-04-21 | Applied Materials, Inc. | Gate all-around device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694670A (en) * | 1979-12-27 | 1981-07-31 | Fujitsu Ltd | Complementary type mis semiconductor device |
| JPS5887859A (ja) * | 1981-11-19 | 1983-05-25 | Mitsubishi Electric Corp | Ｃｍｏｓ半導体集積回路 |
| JPH0636423B2 (ja) * | 1982-06-22 | 1994-05-11 | 株式会社日立製作所 | 三次元構造半導体装置 |
-
1983
- 1983-10-24 JP JP58198688A patent/JPS6089975A/ja active Pending
-
1986
- 1986-09-15 US US06/907,163 patent/US4916504A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920391A (en) * | 1988-04-05 | 1990-04-24 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4916504A (en) | 1990-04-10 |
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