JPS6161544B2 - - Google Patents
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- JPS6161544B2 JPS6161544B2 JP330080A JP330080A JPS6161544B2 JP S6161544 B2 JPS6161544 B2 JP S6161544B2 JP 330080 A JP330080 A JP 330080A JP 330080 A JP330080 A JP 330080A JP S6161544 B2 JPS6161544 B2 JP S6161544B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
- H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
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Description
【発明の詳細な説明】
本発明はMIS（Metal Insulator
Semiconductor）構造を有する半導体装置の製造
方法に係り、特にMIS構造の金属（Metal）層に
ついての製造方法に関するものである。
Semiconductor）構造を有する半導体装置の製造
方法に係り、特にMIS構造の金属（Metal）層に
ついての製造方法に関するものである。
従来、MIS構造を有する半導体装置の特に
MOS（Metal Oxide Semiconductor）型トラン
ジスタを有する半導体集積回路において、多結晶
シリコンゲートを用いることによりその性能及び
集積度が飛躍的に向上した。しかし最近、高集積
化に伴なつて、配線であり、かつゲート電極であ
る多結晶シリコンゲートが細くかつ長くなること
で、その抵抗の増加が顕著になり、半導体装置の
高速化を妨げる要因となつている。これを解決す
る手段として、多結晶シリコンより抵抗率が２桁
低い高融点金属（多結晶シリコンは10-4Ωcm程
度、高融点金属は10-3Ωcm程度）を代用すること
が提案された。しかしそれの半導体集積回路の応
用に関しては、種々の未解決の問題が残されてお
り実用化には至つていない。例えば高融点金属で
あるM0，Ｗ等をMOS型トランジスタのゲート電
極に使用した場合、その製造特工程において、
M0，Ｗ等のゲート電極は形成後の酸化雰囲気中
での熱処理に対して不安定であり、またエツチン
グの際に用いるエツチング液（フツ酸等）に対し
て弱い等が問題点である。
MOS（Metal Oxide Semiconductor）型トラン
ジスタを有する半導体集積回路において、多結晶
シリコンゲートを用いることによりその性能及び
集積度が飛躍的に向上した。しかし最近、高集積
化に伴なつて、配線であり、かつゲート電極であ
る多結晶シリコンゲートが細くかつ長くなること
で、その抵抗の増加が顕著になり、半導体装置の
高速化を妨げる要因となつている。これを解決す
る手段として、多結晶シリコンより抵抗率が２桁
低い高融点金属（多結晶シリコンは10-4Ωcm程
度、高融点金属は10-3Ωcm程度）を代用すること
が提案された。しかしそれの半導体集積回路の応
用に関しては、種々の未解決の問題が残されてお
り実用化には至つていない。例えば高融点金属で
あるM0，Ｗ等をMOS型トランジスタのゲート電
極に使用した場合、その製造特工程において、
M0，Ｗ等のゲート電極は形成後の酸化雰囲気中
での熱処理に対して不安定であり、またエツチン
グの際に用いるエツチング液（フツ酸等）に対し
て弱い等が問題点である。
上記のM0，Ｗ等のゲート電極が酸化雰囲気中
で熱処理に対して不安定である点について、さら
に詳述する。第１図はMOS型トランジスタの製
造中の断面図であり、Ｐ型半導体基板１にフイー
ルド酸化膜２を形成し、活性領域３にゲート酸化
膜４及びM0，Ｗ等のゲート電極５を形成し、そ
のゲート電極５をマスクにしてｎ型のソース領域
６及びドレイン領域７をイオン注入により形成し
たところである。そして次にソース領域６及びド
レイン領域７の表面を酸化して酸化膜を形成す
る。この工程は通常ブロツク酸化工程と呼ばれる
もので、後の工程で表面に被着形成するPSG膜を
メルトする熱処理時において、PSG膜のリン
（Ｐ）がソース領域６及びドレイン領域７に拡散
するのを防止するためとゲート電極５の端部にお
けるゲート酸化膜４のサイドエツチングにより生
じるゲート短絡を防止するものであり、従つてブ
ロツク酸化工程は必要不可欠の工程である。
で熱処理に対して不安定である点について、さら
に詳述する。第１図はMOS型トランジスタの製
造中の断面図であり、Ｐ型半導体基板１にフイー
ルド酸化膜２を形成し、活性領域３にゲート酸化
膜４及びM0，Ｗ等のゲート電極５を形成し、そ
のゲート電極５をマスクにしてｎ型のソース領域
６及びドレイン領域７をイオン注入により形成し
たところである。そして次にソース領域６及びド
レイン領域７の表面を酸化して酸化膜を形成す
る。この工程は通常ブロツク酸化工程と呼ばれる
もので、後の工程で表面に被着形成するPSG膜を
メルトする熱処理時において、PSG膜のリン
（Ｐ）がソース領域６及びドレイン領域７に拡散
するのを防止するためとゲート電極５の端部にお
けるゲート酸化膜４のサイドエツチングにより生
じるゲート短絡を防止するものであり、従つてブ
ロツク酸化工程は必要不可欠の工程である。
このように必要不可欠なブロツク酸化工程にお
いて、ゲート電極５であるM0，Ｗ等がどのよう
に不安定であるかについては、未だに明らかにさ
れてない部分が多いが、おそらくは、その熱処理
時にM0，Ｗ等がゲート酸化膜４に拡散して、ゲ
ート酸化膜４のゲート電極５及び半導体基板１と
の界面にトラツプが形成されて電子が畜積される
ものと思われる。その結果、MOS型トランジス
タの閾値電圧が変化して電子蓄積のばらつきに伴
ない各トランジスタ毎の閾値電圧にばらつきが生
じたり、チヤネルのキヤリアの移動度が低下して
MOS型トランジスタの相互コンダクタンスgmが
低下したり、さらには前記の電子の密度が大きく
なるとゲート電極５と半導体基板１とが電気的に
短絡してしまうこともある。
いて、ゲート電極５であるM0，Ｗ等がどのよう
に不安定であるかについては、未だに明らかにさ
れてない部分が多いが、おそらくは、その熱処理
時にM0，Ｗ等がゲート酸化膜４に拡散して、ゲ
ート酸化膜４のゲート電極５及び半導体基板１と
の界面にトラツプが形成されて電子が畜積される
ものと思われる。その結果、MOS型トランジス
タの閾値電圧が変化して電子蓄積のばらつきに伴
ない各トランジスタ毎の閾値電圧にばらつきが生
じたり、チヤネルのキヤリアの移動度が低下して
MOS型トランジスタの相互コンダクタンスgmが
低下したり、さらには前記の電子の密度が大きく
なるとゲート電極５と半導体基板１とが電気的に
短絡してしまうこともある。
上記の様に高融点金属としては純粋なM0やＷ
に等をゲート電極５に使用するには種々の問題点
がある。そこで、それらの問題点を解決するもの
として現在提案されている材料に、M0，Ｗ等の
高融点金属とシリコン（Si）との化合物である高
融点金属シリサイドがある。
に等をゲート電極５に使用するには種々の問題点
がある。そこで、それらの問題点を解決するもの
として現在提案されている材料に、M0，Ｗ等の
高融点金属とシリコン（Si）との化合物である高
融点金属シリサイドがある。
しかし純粋なM0，Ｗ等和の高融点金属よりも
シリコンの性質を帯びた高融点金属シリサイド膜
をゲート電極に用いた場合も、前述のブロツク酸
化工程において次の様な問題が生じる。例えば高
融点金属シリサイド膜であるMoSi2膜を酸化雰囲
気中にさらすと、先ずMoSi2膜表面でM0が蒸発
し、残つたシリコン（Si）がSiO2膜に変換され、
さらにはそのSiO2膜によりM0が蒸発せずにシリ
コン（Si）の酸化だけが進み、その結果MoSi2膜
は徐々にMo過剰の組成に変化してしまう。（この
点については、Appl Phys Lett33(9)，１ Nov
（1978）pp826〜827に記載されている）この様な
M0過剰の組成は、純粋なM0を用いた場合の性質
に近づくため、前述した純粋なM0の問題点が再
び生じてくるわけである。
シリコンの性質を帯びた高融点金属シリサイド膜
をゲート電極に用いた場合も、前述のブロツク酸
化工程において次の様な問題が生じる。例えば高
融点金属シリサイド膜であるMoSi2膜を酸化雰囲
気中にさらすと、先ずMoSi2膜表面でM0が蒸発
し、残つたシリコン（Si）がSiO2膜に変換され、
さらにはそのSiO2膜によりM0が蒸発せずにシリ
コン（Si）の酸化だけが進み、その結果MoSi2膜
は徐々にMo過剰の組成に変化してしまう。（この
点については、Appl Phys Lett33(9)，１ Nov
（1978）pp826〜827に記載されている）この様な
M0過剰の組成は、純粋なM0を用いた場合の性質
に近づくため、前述した純粋なM0の問題点が再
び生じてくるわけである。
本発明は上記の問題点を除去するもので、その
目的は高融点金属シリサイド膜が酸化雰囲気中に
さらされることにより組成変化を起こすのを防止
する手段を提供することにある。
目的は高融点金属シリサイド膜が酸化雰囲気中に
さらされることにより組成変化を起こすのを防止
する手段を提供することにある。
そして、その目的は本発明によれば、MIS
（Metal Jnsulator Semiconductor）構造を有す
る半導体装置の製造方法において、半導体基板上
に絶縁膜を介して被着した高融点金属シリサイド
膜の表面を窒化する工程と、該窒化後に酸化雰囲
気中で熱処理する工程とを有することを特徴とす
る半導体装置の製造方法を提供することにより達
成される。
（Metal Jnsulator Semiconductor）構造を有す
る半導体装置の製造方法において、半導体基板上
に絶縁膜を介して被着した高融点金属シリサイド
膜の表面を窒化する工程と、該窒化後に酸化雰囲
気中で熱処理する工程とを有することを特徴とす
る半導体装置の製造方法を提供することにより達
成される。
つまり本発明は、高融点金属シリサイド膜の表
面を窒化せしめ、それにより生成された窒化物層
が酸化に対して有効なマスク効果を示し、高融点
金属シリサイド膜が酸化されるのを防止する効果
をもつという新しい知見に基づくものである。
面を窒化せしめ、それにより生成された窒化物層
が酸化に対して有効なマスク効果を示し、高融点
金属シリサイド膜が酸化されるのを防止する効果
をもつという新しい知見に基づくものである。
以下本発明の一実施例を図面に従つて詳細に説
明する。
明する。
第２図乃至第５図に高融点金属シリサイド膜と
してMoSi2膜をゲート電極とするMOS型トランジ
スタの製造方法を説明するための断面図を示す。
してMoSi2膜をゲート電極とするMOS型トランジ
スタの製造方法を説明するための断面図を示す。
第２図参照
Ｐ型半導体基板１１（抵抗率３〜５Ωcm程度）
の表面に周知の技術でフイールド酸化膜１２を膜
厚約8000Åに形成し、次に乾燥酸素中で酸化して
トランジスタが形成される活性領域１３に絶縁膜
として膜厚約400Åのゲート酸化膜１４を形成す
る。そして必要に応じてトランジスタのチヤネル
の閾値電圧を調節する目的で、将来チヤネルとな
る部分へＢ+，Ｐ+等のイオン注入を行なう。
の表面に周知の技術でフイールド酸化膜１２を膜
厚約8000Åに形成し、次に乾燥酸素中で酸化して
トランジスタが形成される活性領域１３に絶縁膜
として膜厚約400Åのゲート酸化膜１４を形成す
る。そして必要に応じてトランジスタのチヤネル
の閾値電圧を調節する目的で、将来チヤネルとな
る部分へＢ+，Ｐ+等のイオン注入を行なう。
第３図参照
MoSi2膜１５を膜厚約3000Åに被着形成する。
その被着形成の方法としては、例えば真空蒸着に
よりMoSi2を蒸着させる方法、スパツタリングに
よりMoSi2を付着させる方法、あるいはMoCl3ガ
ス、H2ガス及びArガス（キヤリアガス）の雰囲
気において気相成長させる方法等がある。そして
上記の被着形成したMoSi2膜１５の表面を窒化処
理するのに、例えば1000℃のNH3ガス中で約１時
間窒化せしめることにより、MoSi2膜１５の表面
に膜厚約50ÅのMoSi2の窒化物１５ａが形成され
る。
その被着形成の方法としては、例えば真空蒸着に
よりMoSi2を蒸着させる方法、スパツタリングに
よりMoSi2を付着させる方法、あるいはMoCl3ガ
ス、H2ガス及びArガス（キヤリアガス）の雰囲
気において気相成長させる方法等がある。そして
上記の被着形成したMoSi2膜１５の表面を窒化処
理するのに、例えば1000℃のNH3ガス中で約１時
間窒化せしめることにより、MoSi2膜１５の表面
に膜厚約50ÅのMoSi2の窒化物１５ａが形成され
る。
第４図参照
MoSi2膜１５及びゲート酸化膜１４を周知の技
術でパターニングしてゲート電極１５を形成す
る。なおMoSi2膜１５はゲート電極と共に配線と
しても利用されるようパターニングされる。次に
MoSi2膜１５及びフイールド酸化膜１２をマスク
にして150KeVでAs+イオンを４×1015cm-2で打ち
込み、ｎ型のソース領域１６及びドレイン領域１
７を形成する。そして前述したブロツク酸化を
900℃の乾燥酸素中30分間の酸化により行ない、
ソース領域１６及びドレイン領域１７上に膜厚約
400Åの酸化膜１８を形成する。この時、MoSi2
膜１５はその表面にMoSi2の窒化物層１５ａが形
成されているため、その窒化物層１５ａが酸化に
対してマスク効果を示し、MoSi2膜１５が酸化さ
れるのを防止するため、MoSi2膜１５がこのブロ
ツク酸化工程で酸化されて組成が変化することは
ない。
術でパターニングしてゲート電極１５を形成す
る。なおMoSi2膜１５はゲート電極と共に配線と
しても利用されるようパターニングされる。次に
MoSi2膜１５及びフイールド酸化膜１２をマスク
にして150KeVでAs+イオンを４×1015cm-2で打ち
込み、ｎ型のソース領域１６及びドレイン領域１
７を形成する。そして前述したブロツク酸化を
900℃の乾燥酸素中30分間の酸化により行ない、
ソース領域１６及びドレイン領域１７上に膜厚約
400Åの酸化膜１８を形成する。この時、MoSi2
膜１５はその表面にMoSi2の窒化物層１５ａが形
成されているため、その窒化物層１５ａが酸化に
対してマスク効果を示し、MoSi2膜１５が酸化さ
れるのを防止するため、MoSi2膜１５がこのブロ
ツク酸化工程で酸化されて組成が変化することは
ない。
第５図参照
絶縁膜としてPSG膜１９を膜厚約5000Å周知の
技術で形成して、例えば1050℃の乾燥窒素中で10
分間熱処理することによりPSG膜１９をメルトす
る。そしてソース領域１６及びドレイン領域１７
へのコンタクト窓を形成した後、Al層を形成し
てパターニングしソース、ドレイン配線２０を形
成する。
技術で形成して、例えば1050℃の乾燥窒素中で10
分間熱処理することによりPSG膜１９をメルトす
る。そしてソース領域１６及びドレイン領域１７
へのコンタクト窓を形成した後、Al層を形成し
てパターニングしソース、ドレイン配線２０を形
成する。
上記の如くしてMoSi2膜１５をゲート電極とす
るMOS型トランジスタが製造される。
るMOS型トランジスタが製造される。
以上説明した様に本発明によれば、高融点金属
シリサイド膜をゲート電極として用い、かつその
高融点金属シリサイド膜の表面にその窒化物を形
成することにより、製造工程で必要不可欠なブロ
ツク酸化工程において、前記の窒化物の酸化に対
するマスク効果により高融点金属シリサイド膜が
酸化されてその組成が変化することがなく、安定
で高性能なMIS型トランジスタを有する半導体装
置を製造することができる。
シリサイド膜をゲート電極として用い、かつその
高融点金属シリサイド膜の表面にその窒化物を形
成することにより、製造工程で必要不可欠なブロ
ツク酸化工程において、前記の窒化物の酸化に対
するマスク効果により高融点金属シリサイド膜が
酸化されてその組成が変化することがなく、安定
で高性能なMIS型トランジスタを有する半導体装
置を製造することができる。
第１図は従来のMOS型トランジスタの製造中
の断面図、第２図乃至第５図は本発明の一実施例
であるMoSi2膜をゲート電極とするMOS型トラン
ジスタの製造方法を説明するための断面図であ
る。 図中、１，１１……半導体基板、２，１２……
フイールド酸化膜、３，１３……活性領域、４，
１４……ゲート酸化膜（絶縁膜）、５……M0，Ｗ
等のゲート電極、１５……MoSi2膜（高融点金属
シリサイド膜）、１５ａ……窒化物層、６，１６
……ソース領域、７，１７……ドレイン領域、１
８……酸化膜、１９……PSG膜、２０……ソース
及びドレイン配線。
の断面図、第２図乃至第５図は本発明の一実施例
であるMoSi2膜をゲート電極とするMOS型トラン
ジスタの製造方法を説明するための断面図であ
る。 図中、１，１１……半導体基板、２，１２……
フイールド酸化膜、３，１３……活性領域、４，
１４……ゲート酸化膜（絶縁膜）、５……M0，Ｗ
等のゲート電極、１５……MoSi2膜（高融点金属
シリサイド膜）、１５ａ……窒化物層、６，１６
……ソース領域、７，１７……ドレイン領域、１
８……酸化膜、１９……PSG膜、２０……ソース
及びドレイン配線。
Claims (1)
- １ MIS（Metal Insulator Semiconductor）構
造を有する半導体装置の製造方法において、半導
体基板上に絶縁膜を介して被着した高融点金属シ
リサイド膜の表面を窒化する工程と、該窒化後に
酸化雰囲気中で熱処理する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP330080A JPS56100475A (en) | 1980-01-16 | 1980-01-16 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP330080A JPS56100475A (en) | 1980-01-16 | 1980-01-16 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56100475A JPS56100475A (en) | 1981-08-12 |
| JPS6161544B2 true JPS6161544B2 (ja) | 1986-12-26 |
Family
ID=11553513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP330080A Granted JPS56100475A (en) | 1980-01-16 | 1980-01-16 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56100475A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771806A (en) * | 1980-10-17 | 1982-05-04 | Nec Corp | Forming method of nitrided film |
| JPS5935474A (ja) * | 1982-08-23 | 1984-02-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5935475A (ja) * | 1982-08-23 | 1984-02-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6240724A (ja) * | 1985-08-17 | 1987-02-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6298723A (ja) * | 1985-10-25 | 1987-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体デバイスの電極製造方法 |
-
1980
- 1980-01-16 JP JP330080A patent/JPS56100475A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56100475A (en) | 1981-08-12 |
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