JPS61263243A - 高融点金属シリサイド配線の製造方法 - Google Patents
高融点金属シリサイド配線の製造方法Info
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- JPS61263243A JPS61263243A JP10519185A JP10519185A JPS61263243A JP S61263243 A JPS61263243 A JP S61263243A JP 10519185 A JP10519185 A JP 10519185A JP 10519185 A JP10519185 A JP 10519185A JP S61263243 A JPS61263243 A JP S61263243A
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業の利用分野
本発明は、半導体集積回路デバイスの高速化。
高密度化に好適な配線材料としての高融点金属シリサイ
ドの製造方法に関するものである。
ドの製造方法に関するものである。
従来の技術
高融点金属シリサイドをＣＶＤ法により蒸着する際、た
とえば、シリコン（ｓｉ）基板を酸化し、０．５μｍ程
度の酸化膜の断差をつけた下地に化学量論的にＳｔが少
ないＷＳ ｉ ！を蒸着すると、後の熱工程（たとえば
１０００’Ｃ酸素雰囲気中）を通すと、膜のはく離を生
ずることがらシ、パターンニングが不可能となることが
あった。この酸化膜に対する密着性はＷＳ ｉｘのＳｉ
の比率を過剰（ｘ＝３．１）にすると、密着性は良くな
シ、下地酸化膜に対するストレスの影響も少ないことが
知られているが、抵抗の低減（ポリシリコンに対して）
には充分ではない。一方、ｗｓ ｉ ３ｃのＳｌの比率
を少なくすると（！：２．６）、抵抗の低減は充分であ
るが、下地にあたえるストレス、酸化した場合の下地へ
の悪影響（膜中のＳｉが８１０２となるため、下地には
大きなストレスが加わる）、酸化膜に対しての密着性は
良くなかった。そのため従来は抵抗の高いｗｓ ｉ ！
を用いるか、あるいは密着性を犠牲にして、Ｓｔの少な
いＷＳ ｉ ｘを用いるしかなかった。また膜形成後、
抵抗を下げるためアニール処理が必要であるが、このア
ニール処理を、パターンユング後に行なうと膜の密着性
が悪くなることがあった。従来の技術としては、例えば
セミコンダクタ ワールド（Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ Ｗｏｒｌｄ）Ｐ４９〜１０４ １９８４．２がある
。
とえば、シリコン（ｓｉ）基板を酸化し、０．５μｍ程
度の酸化膜の断差をつけた下地に化学量論的にＳｔが少
ないＷＳ ｉ ！を蒸着すると、後の熱工程（たとえば
１０００’Ｃ酸素雰囲気中）を通すと、膜のはく離を生
ずることがらシ、パターンニングが不可能となることが
あった。この酸化膜に対する密着性はＷＳ ｉｘのＳｉ
の比率を過剰（ｘ＝３．１）にすると、密着性は良くな
シ、下地酸化膜に対するストレスの影響も少ないことが
知られているが、抵抗の低減（ポリシリコンに対して）
には充分ではない。一方、ｗｓ ｉ ３ｃのＳｌの比率
を少なくすると（！：２．６）、抵抗の低減は充分であ
るが、下地にあたえるストレス、酸化した場合の下地へ
の悪影響（膜中のＳｉが８１０２となるため、下地には
大きなストレスが加わる）、酸化膜に対しての密着性は
良くなかった。そのため従来は抵抗の高いｗｓ ｉ ！
を用いるか、あるいは密着性を犠牲にして、Ｓｔの少な
いＷＳ ｉ ｘを用いるしかなかった。また膜形成後、
抵抗を下げるためアニール処理が必要であるが、このア
ニール処理を、パターンユング後に行なうと膜の密着性
が悪くなることがあった。従来の技術としては、例えば
セミコンダクタ ワールド（Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ Ｗｏｒｌｄ）Ｐ４９〜１０４ １９８４．２がある
。
発明が解決しようとする問題点
上述の従来技術によると、次のような問題点がある。
（１）断差のある下地酸化膜に対して、高融点金属シリ
サイドたとえばＷＳｉｘ膜の密着性が惑い。
サイドたとえばＷＳｉｘ膜の密着性が惑い。
（２） 酸化すると、下地に悪影響が出る。
（３） 密着性をあげようとするとポリシリコンに対
して充分抵抗が下がらない。
して充分抵抗が下がらない。
（４）パターンユング後にアニール処理を行なうと膜密
着性が悪くなる。
着性が悪くなる。
問題点を解決するだめの手段
前記問題点に関し、本発明の手段は１．まず下地・酸化
膜に対して、化学量論的にｓｉの過剰なｗｓｌ工（ｘ＝
３．１）膜を蒸着し、次に化学量論的にＳｉの少ないＷ
Ｓｉｘ（ｘ＝２．６）を蒸着、続いて化学量論的にＳｉ
の過剰なＷＳｉ工（ｘ＝３．１）を蒸着し、さらに連続
して、不活性ガス雰囲気中でアニール処理を行なう工程
をそなえた高融点シリサイドの製造方法である。本発明
の膜の構造は三層構造となっている。
膜に対して、化学量論的にｓｉの過剰なｗｓｌ工（ｘ＝
３．１）膜を蒸着し、次に化学量論的にＳｉの少ないＷ
Ｓｉｘ（ｘ＝２．６）を蒸着、続いて化学量論的にＳｉ
の過剰なＷＳｉ工（ｘ＝３．１）を蒸着し、さらに連続
して、不活性ガス雰囲気中でアニール処理を行なう工程
をそなえた高融点シリサイドの製造方法である。本発明
の膜の構造は三層構造となっている。
作 用
下地酸化膜に対して、化学量論的にＳｔの過剰なＷＳ
ｉ ｘ （ｘ ＝２−７ ）膜を蒸着することにより、
密着性を良好にし、次に化学量論的１１ＣＳ ｉの少な
いＷＳｉ工（ｘ＝２．６）を蒸着することによシ、ポリ
シリコンに対して充分な抵抗の低減をはかシ、次に化学
量論的にＳｉの過剰なＷＳｉｘ（ｘ＝３．１）を蒸着す
ることにより、後工程で入る酸化に対する悪影響をさけ
るようにした。さらに連続して不活性ガス雰囲気中でア
ニール処理を行なうことにより、膜の下地に対する密着
性を向上させた。このアニール処理は通常、膜蒸着後、
抵抗を下げるために行なうものであるが、この処理をパ
ターンユング後（通常ＭＯＳＦＥＴ製造工程において、
ゲート形成後ソース、ドレインのドライブイン等の熱工
程が必要である。）にソース、ドレインのドライブイン
等と併用して行なうと、膜の密着性が悪くなることが本
発明者らの実験から明白となった。そのためこのアニー
ル処理は膜蒸着直後にやることが密着性向上に必要であ
る。
ｉ ｘ （ｘ ＝２−７ ）膜を蒸着することにより、
密着性を良好にし、次に化学量論的１１ＣＳ ｉの少な
いＷＳｉ工（ｘ＝２．６）を蒸着することによシ、ポリ
シリコンに対して充分な抵抗の低減をはかシ、次に化学
量論的にＳｉの過剰なＷＳｉｘ（ｘ＝３．１）を蒸着す
ることにより、後工程で入る酸化に対する悪影響をさけ
るようにした。さらに連続して不活性ガス雰囲気中でア
ニール処理を行なうことにより、膜の下地に対する密着
性を向上させた。このアニール処理は通常、膜蒸着後、
抵抗を下げるために行なうものであるが、この処理をパ
ターンユング後（通常ＭＯＳＦＥＴ製造工程において、
ゲート形成後ソース、ドレインのドライブイン等の熱工
程が必要である。）にソース、ドレインのドライブイン
等と併用して行なうと、膜の密着性が悪くなることが本
発明者らの実験から明白となった。そのためこのアニー
ル処理は膜蒸着直後にやることが密着性向上に必要であ
る。
実施例
実施例工程順断面図に従って説明する。まず、第１図の
ように、たとえばＳｉ基板Ｐ （１００）７〜１５Ω−
ｃｍｌの一主面を選択的に酸化し、ＬＯＣＯ３酸化膜２
．６ｏ０〇八を形成する。その後ゲート酸化膜４００八
３を高温酸化雰囲気中で形成スる。スレックショルドボ
ルテージコントロールのために、Ｂ＋をイオン注入する
。次に第２図のように、ＷＳｉ３．．４００Ａ４を圧力
２００ｍＴｏｒｒ。
ように、たとえばＳｉ基板Ｐ （１００）７〜１５Ω−
ｃｍｌの一主面を選択的に酸化し、ＬＯＣＯ３酸化膜２
．６ｏ０〇八を形成する。その後ゲート酸化膜４００八
３を高温酸化雰囲気中で形成スる。スレックショルドボ
ルテージコントロールのために、Ｂ＋をイオン注入する
。次に第２図のように、ＷＳｉ３．．４００Ａ４を圧力
２００ｍＴｏｒｒ。
Ｈｅ １８０ ｃｃ／Ｍ希釈、Ｈｅ１８０ｃｃ／Ｍキャ
リャーガｙ、５ｉＨ４１０００ｃｃ／Ｍ、ＷＦ６４．０
ｃｃ／Ｍ で２分、３６０’Ｃで蒸着し、さらに連続し
て、第３図のように、ＷＳ ｉ ２．６ Ｃ１ｏｏｏ入
４を圧力２００ｍＴｏｒ ｒ 。
リャーガｙ、５ｉＨ４１０００ｃｃ／Ｍ、ＷＦ６４．０
ｃｃ／Ｍ で２分、３６０’Ｃで蒸着し、さらに連続し
て、第３図のように、ＷＳ ｉ ２．６ Ｃ１ｏｏｏ入
４を圧力２００ｍＴｏｒ ｒ 。
Ｈｅ ｆ ８０ ｃｃ／Ｍ 希釈、 Ｈｅ １８０ ｃ
ｃ／Ｍキャリヤー ガス、ＳｉＨ１０００ｃｃ／Ｍ、Ｗ
Ｆ６１８．０ｃｃ／Ｍで４分、３６０’Ｃで蒸着し、さ
らに連続して第４図のように、前記第２図の場合と同様
条件で’ＷＳｉ Ａを４０ＯＡ蒸着する。そして
、引き３．１ 続いて、９ｏｏ′ＣＮ２ガス中で３０分間アニール処理
を行ない、その後、第５図のように、フォトリングラフ
イーによりパターンニングを行ない、ＷＳｉ をたと
えばＣＣβ４１０２系でドライエッチングし、電極を形
成し、さらにセルファラインでＡｓ＋イオン注入によシ
、ソース６、ドレイ／７部拡散層を形成し、ＭＯＳＦＥ
Ｔを作る。
ｃ／Ｍキャリヤー ガス、ＳｉＨ１０００ｃｃ／Ｍ、Ｗ
Ｆ６１８．０ｃｃ／Ｍで４分、３６０’Ｃで蒸着し、さ
らに連続して第４図のように、前記第２図の場合と同様
条件で’ＷＳｉ Ａを４０ＯＡ蒸着する。そして
、引き３．１ 続いて、９ｏｏ′ＣＮ２ガス中で３０分間アニール処理
を行ない、その後、第５図のように、フォトリングラフ
イーによりパターンニングを行ない、ＷＳｉ をたと
えばＣＣβ４１０２系でドライエッチングし、電極を形
成し、さらにセルファラインでＡｓ＋イオン注入によシ
、ソース６、ドレイ／７部拡散層を形成し、ＭＯＳＦＥ
Ｔを作る。
発明の効果
酸化膜等下地に対して密着性の良好な、かつストレスも
なく、充分に抵抗が低いゲート電極を作ることができる
。本発明はデバイスの微細化及び高速化に大きく寄与で
きるＭＯＳＦＥＴを提供する。
なく、充分に抵抗が低いゲート電極を作ることができる
。本発明はデバイスの微細化及び高速化に大きく寄与で
きるＭＯＳＦＥＴを提供する。
第１図〜第６図は一本発明の実施例の工程順断面図であ
る。 １・・・・・Ｓｔ基板、２・・−・・ＬＯＣＯ３酸化膜
、３・・・・・・ゲート酸化膜、４・・・・・ＷＳｔ３
．１ 、ｔｓ・・・・・・ＷＳｔ、６、ｅ・・・・・ツ
ース拡散層、７・・・・・・ドレイン拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
−−δｉ基杖 ’Ｊ Ｉ ＦＩＪ ４−−ｗｙ
ｔｚ４ｆ−Ｗσｉｚ４ σ−・ソー又沫Ｖしｆ ７−−ｒ目ン・−
る。 １・・・・・Ｓｔ基板、２・・−・・ＬＯＣＯ３酸化膜
、３・・・・・・ゲート酸化膜、４・・・・・ＷＳｔ３
．１ 、ｔｓ・・・・・・ＷＳｔ、６、ｅ・・・・・ツ
ース拡散層、７・・・・・・ドレイン拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
−−δｉ基杖 ’Ｊ Ｉ ＦＩＪ ４−−ｗｙ
ｔｚ４ｆ−Ｗσｉｚ４ σ−・ソー又沫Ｖしｆ ７−−ｒ目ン・−
Claims (2)
- （１）化学量論的にシリコンが過剰な高融点金属シリサ
イド第１層と、化学量論的にシリコンが少ない高融点金
属シリサイド第２層と、化学量論的にシリコンが過剰な
高融点金属シリサイドとを、順次連続して、蒸着する工
程および前記各高融点シリサイドを不活性ガス雰囲気中
でアニールする工程を含むことを特徴とする高融点金属
シリサイド配線の製造方法。 - （２）アニールの条件が９００℃３０分、Ｎ＿２ガス雰
囲気中である特許請求の範囲第１項に記載の高融点金属
シリサイド配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10519185A JPS61263243A (ja) | 1985-05-17 | 1985-05-17 | 高融点金属シリサイド配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10519185A JPS61263243A (ja) | 1985-05-17 | 1985-05-17 | 高融点金属シリサイド配線の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61263243A true JPS61263243A (ja) | 1986-11-21 |
Family
ID=14400779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10519185A Pending JPS61263243A (ja) | 1985-05-17 | 1985-05-17 | 高融点金属シリサイド配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1007868C2 (nl) * | 1996-09-21 | 1999-06-24 | United Microelectronics Corp | Werkwijze voor het vervaardigen van een woordregel, en hiermee verkregen geïntegreerde halfgeleiderschakeling. |
-
1985
- 1985-05-17 JP JP10519185A patent/JPS61263243A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1007868C2 (nl) * | 1996-09-21 | 1999-06-24 | United Microelectronics Corp | Werkwijze voor het vervaardigen van een woordregel, en hiermee verkregen geïntegreerde halfgeleiderschakeling. |
| FR2773418A1 (fr) * | 1996-09-21 | 1999-07-09 | United Microelectronics Corp | Procede de fabrication d'un conducteur de mot |
| GB2319658B (en) * | 1996-09-21 | 2001-08-22 | United Microelectronics Corp | Method of fabricating a word line |
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