JP2710410B2 - Ｍｏｓ半導体装置の製造方法 - Google Patents
Ｍｏｓ半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS半導体装置の製造方法に関する。
〔従来の技術〕 従来、この種のMOS半導体装置の製造方法を第２図に
従って述べる。尚、第２図は製造工程図を示す。
従って述べる。尚、第２図は製造工程図を示す。
先ず、半導体Si基板11上に、薄膜のゲート酸化膜12を
形成後、この上にゲート電極13を形成する（第２図
ａ）。
形成後、この上にゲート電極13を形成する（第２図
ａ）。
次に、熱酸化処理を施し、ゲート電極13表面全体にシ
リコン酸化膜14を形成する。このとき、ゲート電極13の
下部隅部にはシリコン酸化膜14の侵入により局部的にゲ
ート酸化膜12が厚くなった部分15ができる。尚、この熱
酸化処理はイオン注入時のチャージアップによる絶縁破
壊を防止するためのものである（第２図ｂ）。
リコン酸化膜14を形成する。このとき、ゲート電極13の
下部隅部にはシリコン酸化膜14の侵入により局部的にゲ
ート酸化膜12が厚くなった部分15ができる。尚、この熱
酸化処理はイオン注入時のチャージアップによる絶縁破
壊を防止するためのものである（第２図ｂ）。
その後、ソース・ドレイン形成のためのＢ（ボロン）
等のイオン注入を行ない、ゲート電極13両側方の基板11
表面部に不純物層17を形成する（第２図ｃ）。
等のイオン注入を行ない、ゲート電極13両側方の基板11
表面部に不純物層17を形成する（第２図ｃ）。
しかる後、不純物層17の活性化及びイオン注入による
ダメージ回復のためN2/O2雰囲気中で熱処理を行なう。
よって、不純物層17は活性化され、ソース・ドレイン拡
散層18となり、MOS半導体装置が完成した（第２図
ｄ）。
ダメージ回復のためN2/O2雰囲気中で熱処理を行なう。
よって、不純物層17は活性化され、ソース・ドレイン拡
散層18となり、MOS半導体装置が完成した（第２図
ｄ）。
然し乍ら、上述した従来方法においては、ゲート電極
13下の隅部の厚膜部分15の存在により素子の動作速度が
劣化し、更には、侵入酸化膜のストレスによりトランジ
スタ特性の劣化を招くという問題点があった。
13下の隅部の厚膜部分15の存在により素子の動作速度が
劣化し、更には、侵入酸化膜のストレスによりトランジ
スタ特性の劣化を招くという問題点があった。
又、Ｐウエル及びＮウエルを有するCMOS半導体装置で
は、イオン注入前の熱酸化によりＰウエルとＮウエルと
のアクティブ領域で異なる厚さの酸化膜が形成されるた
め、イオン注入量が異なるという問題点がある他、イオ
ン注入後の熱処理によりＢ（ボロン）が外向拡散し、P+
抵抗が大きくなるという問題点があった。
は、イオン注入前の熱酸化によりＰウエルとＮウエルと
のアクティブ領域で異なる厚さの酸化膜が形成されるた
め、イオン注入量が異なるという問題点がある他、イオ
ン注入後の熱処理によりＢ（ボロン）が外向拡散し、P+
抵抗が大きくなるという問題点があった。
更に、ポリサイドのゲート電極13においては、熱酸化
時にポリサイドが剥離したり、異なる表面材料の酸化に
より生成酸化膜の膜質及び膜厚が異なり特にキャパシタ
の絶縁材として直接利用できなくなるという問題点があ
った。
時にポリサイドが剥離したり、異なる表面材料の酸化に
より生成酸化膜の膜質及び膜厚が異なり特にキャパシタ
の絶縁材として直接利用できなくなるという問題点があ
った。
本発明の目的は、上述の問題点に鑑み、熱処理による
デバイスの特性劣化が防止できるMOS半導体装置の製造
方法を提供するものである。
デバイスの特性劣化が防止できるMOS半導体装置の製造
方法を提供するものである。
本発明は上述した目的を達成するため、半導体基板上
にゲート絶縁膜及びゲート電極を順次形成する工程と、
上記ゲート絶縁膜上及び上記ゲート電極上に耐酸化性膜
と被酸化性膜とを順次被着形成する工程と、上記耐酸化
性膜及び上記被酸化性膜を通してイオン注入を行ない、
上記ゲート電極両側方の上記半導体基板表面部に不純物
層を形成する工程と、しかる後、熱処理を施し、上記被
酸化性膜を酸化すると共に、上記不純物層を活性化する
工程とを含むものである。
にゲート絶縁膜及びゲート電極を順次形成する工程と、
上記ゲート絶縁膜上及び上記ゲート電極上に耐酸化性膜
と被酸化性膜とを順次被着形成する工程と、上記耐酸化
性膜及び上記被酸化性膜を通してイオン注入を行ない、
上記ゲート電極両側方の上記半導体基板表面部に不純物
層を形成する工程と、しかる後、熱処理を施し、上記被
酸化性膜を酸化すると共に、上記不純物層を活性化する
工程とを含むものである。
本発明においては、ゲート電極上に耐酸化性膜と被酸
化性膜とを順次被着形成するので、被酸化性膜の酸化は
耐酸化性膜上で行なわれる。よって、ゲート電極下への
酸化膜の侵入はない。従って、素子の動作速度の劣化や
ストレスは生じない。イオン注入工程において、耐酸化
性膜及び被酸化性膜は均一に形成されるので、イオンの
飛程や注入量が均一化される。又、耐酸化性膜が半導体
基板の酸化を防止するので、熱処理による打ち込み不純
物の外向拡散が防止される。
化性膜とを順次被着形成するので、被酸化性膜の酸化は
耐酸化性膜上で行なわれる。よって、ゲート電極下への
酸化膜の侵入はない。従って、素子の動作速度の劣化や
ストレスは生じない。イオン注入工程において、耐酸化
性膜及び被酸化性膜は均一に形成されるので、イオンの
飛程や注入量が均一化される。又、耐酸化性膜が半導体
基板の酸化を防止するので、熱処理による打ち込み不純
物の外向拡散が防止される。
以下、本発明方法に係わる一実施例を第１図に基づい
て説明する。尚、第１図は製造工程図を示す。
て説明する。尚、第１図は製造工程図を示す。
先ず、半導体Si基板１上に、薄膜のゲート酸化膜２を
形成した後、このゲート酸化膜２の所定部上にゲート電
極３を形成する（第１図ａ）。
形成した後、このゲート酸化膜２の所定部上にゲート電
極３を形成する（第１図ａ）。
次に、全面に、CVD法により約100Å厚の耐酸化性の薄
膜、例えば窒化シリコン膜４及び500〜1000Å厚の被酸
化用の膜、例えばポリシリコン膜５を順次被着形成する
（第１図ｂ）。
膜、例えば窒化シリコン膜４及び500〜1000Å厚の被酸
化用の膜、例えばポリシリコン膜５を順次被着形成する
（第１図ｂ）。
その後、ソース・ドレイン形成のためのイオン注入を
行ない、ゲート電極３両側方の基板１表面部に不純物層
７を形成する（第１図ｃ）。
行ない、ゲート電極３両側方の基板１表面部に不純物層
７を形成する（第１図ｃ）。
しかる後、不純物層７の活性化及びイオン注入による
ダメージ回復並びにポリシリコン膜５の酸化処理のた
め、850℃〜1000℃の熱酸化処理を施す。これによっ
て、ポリシリコン膜５は酸化されて酸化膜８となり、不
純物層７は活性化されてソース・ドレイン拡散層９とな
って、MOS半導体装置を完成する（第１図ｄ）。
ダメージ回復並びにポリシリコン膜５の酸化処理のた
め、850℃〜1000℃の熱酸化処理を施す。これによっ
て、ポリシリコン膜５は酸化されて酸化膜８となり、不
純物層７は活性化されてソース・ドレイン拡散層９とな
って、MOS半導体装置を完成する（第１図ｄ）。
以上説明したように本発明によれば、ゲート電極上に
耐酸化性膜と被酸化性膜とを順次形成するので、ゲート
電極形成後の熱酸化処理において、ゲート電極下隅部へ
の酸化膜の侵入が防止される。従って、素子の動作速度
の劣化やストレスは生じない。イオン注入工程において
もイオンの飛程や注入量が均一化でき、耐酸化性膜が半
導体基板の酸化を防止するので、熱処理時の不純物の外
向拡散が防止できる。これらのことよりにデバイスの特
性劣化が防止できる。更には、ポリサイドゲート電極に
おいては、ポリサイドが直接酸化されないので、ポリサ
イドの剥離が防止できる。又、被酸化性膜は均一な膜質
及び膜厚の良好な絶縁材料となる等の特有の効果により
上述した課題を解決し得る。
耐酸化性膜と被酸化性膜とを順次形成するので、ゲート
電極形成後の熱酸化処理において、ゲート電極下隅部へ
の酸化膜の侵入が防止される。従って、素子の動作速度
の劣化やストレスは生じない。イオン注入工程において
もイオンの飛程や注入量が均一化でき、耐酸化性膜が半
導体基板の酸化を防止するので、熱処理時の不純物の外
向拡散が防止できる。これらのことよりにデバイスの特
性劣化が防止できる。更には、ポリサイドゲート電極に
おいては、ポリサイドが直接酸化されないので、ポリサ
イドの剥離が防止できる。又、被酸化性膜は均一な膜質
及び膜厚の良好な絶縁材料となる等の特有の効果により
上述した課題を解決し得る。
第１図は本発明方法の実施例に係わる製造工程図、第２
図は従来方法の製造工程図である １……半導体Si基板、２……ゲート酸化膜、３……ゲー
ト電極、４……窒化シリコン膜、５……ポリシリコン
膜、７……不純物層、８……酸化膜、９……ソース・ド
レイン拡散層。
図は従来方法の製造工程図である １……半導体Si基板、２……ゲート酸化膜、３……ゲー
ト電極、４……窒化シリコン膜、５……ポリシリコン
膜、７……不純物層、８……酸化膜、９……ソース・ド
レイン拡散層。
Claims (1)
- 【請求項１】半導体基板上にゲート絶縁膜及びゲート電
極を順次形成する工程と、 上記ゲート絶縁膜上及び上記ゲート電極上に耐酸化性膜
と被酸化性膜とを順次被着形成する工程と、 上記耐酸化性膜及び上記被酸化性膜を通してイオン注入
を行ない、上記ゲート電極両側方の上記半導体基板表面
部に不純物層を形成する工程と、 熱処理を施し、上記被酸化性膜を酸化すると共に、上記
不純物層を活性化する工程とを含むことを特徴とするMO
S半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14954689A JP2710410B2 (ja) | 1989-06-14 | 1989-06-14 | Ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14954689A JP2710410B2 (ja) | 1989-06-14 | 1989-06-14 | Ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316225A JPH0316225A (ja) | 1991-01-24 |
| JP2710410B2 true JP2710410B2 (ja) | 1998-02-10 |
Family
ID=15477517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14954689A Expired - Fee Related JP2710410B2 (ja) | 1989-06-14 | 1989-06-14 | Ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710410B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101207026B (zh) * | 2006-12-22 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的栅极形成方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310529A (ja) * | 1993-04-22 | 1994-11-04 | Nippon Precision Circuits Kk | Ｍｏｓ型半導体装置の製造方法 |
-
1989
- 1989-06-14 JP JP14954689A patent/JP2710410B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101207026B (zh) * | 2006-12-22 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的栅极形成方法 |
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| Publication number | Publication date |
|---|---|
| JPH0316225A (ja) | 1991-01-24 |
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