JP3374096B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、更に詳しくいえば、半導体装置の製造におけ
る工程削減に関するものである。
法に関し、更に詳しくいえば、半導体装置の製造におけ
る工程削減に関するものである。
【０００２】
【従来の技術】従来の半導体装置の製造方法において
は、ウエル領域の形成、素子分離膜（ＬＯＣＯＳ）など
の形成後に、ゲート酸化工程を行い、ＭＯＳトランジス
タを形成していた。
は、ウエル領域の形成、素子分離膜（ＬＯＣＯＳ）など
の形成後に、ゲート酸化工程を行い、ＭＯＳトランジス
タを形成していた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
製造方法によれば、ゲート酸化工程が製造工程の途中に
あるため、工程内検査によりゲート酸化膜質に異常があ
ることがわかっても、再生処理が困難であり、またその
ような異常ウエハを廃棄した場合、それまで行った工程
の処理が全く無駄となり、コスト高となってしまうとい
う問題があった。
製造方法によれば、ゲート酸化工程が製造工程の途中に
あるため、工程内検査によりゲート酸化膜質に異常があ
ることがわかっても、再生処理が困難であり、またその
ような異常ウエハを廃棄した場合、それまで行った工程
の処理が全く無駄となり、コスト高となってしまうとい
う問題があった。
【０００４】本発明は、かかる課題に鑑みて為され、半
導体装置の製造工程を合理化し、製造コストを低減する
ことを目的としている。
導体装置の製造工程を合理化し、製造コストを低減する
ことを目的としている。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、ゲート酸化工程を最初に行うようにし
た。ゲート酸化工程が最初なので、素子分離膜などがま
だ形成されていないため、ゲート酸化膜の膜質に問題が
有っても、容易に再生処理（ゲート酸化のやり直し）が
でき、ウエハを廃棄する無駄をなくすことができる。問
題ないロットについては、次工程に流すことができる。
さらに、フィールド酸化の後に、ゲート酸化膜を形成す
る従来方法では、ゲート酸化後、膜むらのような外観異
常が発生しても、フィールド酸化膜のパターンがあるた
めに、異常を発見するのが難しかった。この発明によれ
ば、ゲート酸化工程を最初に行うことにより、外観異常
が容易にわかり、ゲート酸化膜の膜質向上を図ることが
できる。
に、本発明では、ゲート酸化工程を最初に行うようにし
た。ゲート酸化工程が最初なので、素子分離膜などがま
だ形成されていないため、ゲート酸化膜の膜質に問題が
有っても、容易に再生処理（ゲート酸化のやり直し）が
でき、ウエハを廃棄する無駄をなくすことができる。問
題ないロットについては、次工程に流すことができる。
さらに、フィールド酸化の後に、ゲート酸化膜を形成す
る従来方法では、ゲート酸化後、膜むらのような外観異
常が発生しても、フィールド酸化膜のパターンがあるた
めに、異常を発見するのが難しかった。この発明によれ
ば、ゲート酸化工程を最初に行うことにより、外観異常
が容易にわかり、ゲート酸化膜の膜質向上を図ることが
できる。
【０００６】
【０００７】また、上記の点に加えて、ゲート酸化後に
リンを全面にイオン注入し、その後素子分離膜を形成
し、Ｐウエル形成領域にボロンをイオン注入し、その後
熱拡散により、Ｐウエル領域及びＮウエル領域を形成す
るようにした。ボロンを全面イオン注入した後に選択酸
化した場合と異なり、選択酸化時のボロンの酸化膜への
デプリートが抑えられ、素子分離特性を向上させること
ができる。これは、全面ボロン注入をした場合には、Ｎ
ウエル領域を形成するには、マスク合せのため、選択酸
化工程が先に必要となるからである。この発明のよう
に、全面リン注入した場合には、ボロンと相違し、リン
はシリコンに析出するために、素子分離特性の劣化は生
じない。
リンを全面にイオン注入し、その後素子分離膜を形成
し、Ｐウエル形成領域にボロンをイオン注入し、その後
熱拡散により、Ｐウエル領域及びＮウエル領域を形成す
るようにした。ボロンを全面イオン注入した後に選択酸
化した場合と異なり、選択酸化時のボロンの酸化膜への
デプリートが抑えられ、素子分離特性を向上させること
ができる。これは、全面ボロン注入をした場合には、Ｎ
ウエル領域を形成するには、マスク合せのため、選択酸
化工程が先に必要となるからである。この発明のよう
に、全面リン注入した場合には、ボロンと相違し、リン
はシリコンに析出するために、素子分離特性の劣化は生
じない。
【０００８】更に、上記の点に加えて、第１のシリコン
層（いわゆるパッドポリシリコン層）を導入し、これを
除去することなく、ゲート電極の一部として利用した。
これにより、工程削減と素子分離膜上でのゲート電極が
薄く形成できるため、層間絶縁膜の平坦化のために有利
となる。
層（いわゆるパッドポリシリコン層）を導入し、これを
除去することなく、ゲート電極の一部として利用した。
これにより、工程削減と素子分離膜上でのゲート電極が
薄く形成できるため、層間絶縁膜の平坦化のために有利
となる。
【０００９】
【発明の実施の形態】次に、図１乃至図７を参照しなが
ら、本発明の実施の形態について説明する。なお、各図
の図（ａ）は、半導体装置の平面図、図（ｂ）は、図
（ａ）のＸ−Ｘ線に沿った断面図である。
ら、本発明の実施の形態について説明する。なお、各図
の図（ａ）は、半導体装置の平面図、図（ｂ）は、図
（ａ）のＸ−Ｘ線に沿った断面図である。
【００１０】図１に示すように、Ｐ型のシリコン基板
（１）上に、まず、膜厚約１００Å〜２００Åのゲート
酸化膜（２）を熱酸化により形成する。半導体の製造工
程では、５０枚〜１００枚の半導体基板（ウエハ）から
１ロットが構成され、これを単位として様々な工程が行
われる。ゲート酸化後、この１ロット内から数枚のウエ
ハを抜き取って、ゲート電極を付け、ゲート酸化膜耐圧
の測定を行う。
（１）上に、まず、膜厚約１００Å〜２００Åのゲート
酸化膜（２）を熱酸化により形成する。半導体の製造工
程では、５０枚〜１００枚の半導体基板（ウエハ）から
１ロットが構成され、これを単位として様々な工程が行
われる。ゲート酸化後、この１ロット内から数枚のウエ
ハを抜き取って、ゲート電極を付け、ゲート酸化膜耐圧
の測定を行う。
【００１１】この結果、一定の基準に従い耐圧不良と評
価されると、そのロットは再生処理を行う。すなわち、
ゲート酸化膜をいったん除去し、再度のゲート酸化工程
を行う。このとき、未だ素子分離膜が形成されていない
ため、容易に再生処理を行うことができる。なお、顕微
鏡による外観検査も容易に行うことができる。この後、
ゲート酸化膜（２）上に、膜厚約５００Åの、ポリシリ
コンから成る第１のシリコン層（３）をＬＰＣＶＤ法に
より堆積する。なお、第１のシリコン層（３）はアモル
ファスシリコン層でもよい。
価されると、そのロットは再生処理を行う。すなわち、
ゲート酸化膜をいったん除去し、再度のゲート酸化工程
を行う。このとき、未だ素子分離膜が形成されていない
ため、容易に再生処理を行うことができる。なお、顕微
鏡による外観検査も容易に行うことができる。この後、
ゲート酸化膜（２）上に、膜厚約５００Åの、ポリシリ
コンから成る第１のシリコン層（３）をＬＰＣＶＤ法に
より堆積する。なお、第１のシリコン層（３）はアモル
ファスシリコン層でもよい。
【００１２】そして、リン（31Ｐ+）を加速エネルギー
１４０ＫｅＶ、ドーズ量７×１０12／ｃｍ2の条件で、
シリコン基板（１）の表面全面にわたって注入し、注入
層（４）を形成する。そして、膜厚約５００Å〜１００
０Åのシリコン窒化膜（Ｓｉ3Ｎ4膜）（５）をＬＰＣＶ
Ｄ法により堆積する。
１４０ＫｅＶ、ドーズ量７×１０12／ｃｍ2の条件で、
シリコン基板（１）の表面全面にわたって注入し、注入
層（４）を形成する。そして、膜厚約５００Å〜１００
０Åのシリコン窒化膜（Ｓｉ3Ｎ4膜）（５）をＬＰＣＶ
Ｄ法により堆積する。
【００１３】次に、図２に示すように、上記のゲート酸
化膜（２）、第１のシリコン層（３）シリコン窒化膜
（Ｓｉ3Ｎ4膜）（４）を選択的にドライエッチングし
て、素子形成領域上に残し、フィールド酸化により、素
子分離酸化膜（いわゆるロコス）（６）を形成する。そ
の膜厚は、３０００Å〜４５００Å程度である。素子分
離用酸化膜（６）は、複数の素子形成領域（ＭＯＳＦＥ
Ｔ、抵抗素子の形成領域）を電気的に分離する。
化膜（２）、第１のシリコン層（３）シリコン窒化膜
（Ｓｉ3Ｎ4膜）（４）を選択的にドライエッチングし
て、素子形成領域上に残し、フィールド酸化により、素
子分離酸化膜（いわゆるロコス）（６）を形成する。そ
の膜厚は、３０００Å〜４５００Å程度である。素子分
離用酸化膜（６）は、複数の素子形成領域（ＭＯＳＦＥ
Ｔ、抵抗素子の形成領域）を電気的に分離する。
【００１４】ここで、ゲート酸化膜（２）、第１のシリ
コン層（３）は、フィー ルド酸化時に緩衝材として作
用する。（従来例のパッド酸化膜、パッド・ポリシリコ
ン層と同様である）また、シリコン窒化膜（５）は、フ
ィールド酸化に対する耐酸化性膜となるものである。そ
して、熱リン酸処理により、シリコン窒化膜（５）を除
去する。下層のゲート酸化膜（２）及び第１のポリシリ
コン層（３）はそのまま残す。なお、注入層（４）は、
フィールド酸化時に拡散され、Ｎウエル領域（４ａ）と
なる。このＮウエル領域（４ａ）は、後のＰウエル拡散
時にさらに拡散される。
コン層（３）は、フィー ルド酸化時に緩衝材として作
用する。（従来例のパッド酸化膜、パッド・ポリシリコ
ン層と同様である）また、シリコン窒化膜（５）は、フ
ィールド酸化に対する耐酸化性膜となるものである。そ
して、熱リン酸処理により、シリコン窒化膜（５）を除
去する。下層のゲート酸化膜（２）及び第１のポリシリ
コン層（３）はそのまま残す。なお、注入層（４）は、
フィールド酸化時に拡散され、Ｎウエル領域（４ａ）と
なる。このＮウエル領域（４ａ）は、後のＰウエル拡散
時にさらに拡散される。
【００１５】次に、図３に示すように、Ｎチャネル型Ｍ
ＯＳＦＥＴの形成領域に、ボロンをを加速エネルギー
１４０ＫｅＶ、ドーズ量１．３×１０13／ｃｍ2の条件
で、イオン注入し、熱拡散することにより、リンをコン
ペンセートし、Ｐウエル領域（７）を形成する。
ＯＳＦＥＴの形成領域に、ボロンをを加速エネルギー
１４０ＫｅＶ、ドーズ量１．３×１０13／ｃｍ2の条件
で、イオン注入し、熱拡散することにより、リンをコン
ペンセートし、Ｐウエル領域（７）を形成する。
【００１６】次に、図４に示すように、全面にポリシリ
コンから成る、膜厚５００Å〜１０００Åの第２のシリ
コン層（８）をＣＶＤ法により形成する。この第２のシ
リコン層（８）には、リンドープが為されるが、さらに
低抵抗化のために、膜厚１５００Å程度のタングステン
シリサイド膜（ＷＳｉｘ膜）（９）をＣＶＤ法により堆
積（Deposition）することが好ましい。
コンから成る、膜厚５００Å〜１０００Åの第２のシリ
コン層（８）をＣＶＤ法により形成する。この第２のシ
リコン層（８）には、リンドープが為されるが、さらに
低抵抗化のために、膜厚１５００Å程度のタングステン
シリサイド膜（ＷＳｉｘ膜）（９）をＣＶＤ法により堆
積（Deposition）することが好ましい。
【００１７】次に、図５に示すように、第１及び第２の
シリコン層（３）（８）及びＷＳｉｘ膜（９）の積層膜
をドライエッチングして、ゲート電極（１０）を形成す
る。ゲート電極（１０）は、素子分離膜（６）上を延在
して、Ｐチャネル型トランジスタとＮチャネル型トラン
ジスタのゲート電極となっている。このゲート電極（１
０）は、素子分離膜（６）上では、第２のシリコン層
（８）とＷＳｉｘ膜（９）のみから成るため、素子形成
領域上に比べて薄く形成されており、後に形成される層
間絶縁膜の平坦化に有利である。そして、ゲート電極
（１０）をマスクとした、セルフアライメントのイオン
注入により、ｎ−型ソースドレイン層（１１）を形成す
る。
シリコン層（３）（８）及びＷＳｉｘ膜（９）の積層膜
をドライエッチングして、ゲート電極（１０）を形成す
る。ゲート電極（１０）は、素子分離膜（６）上を延在
して、Ｐチャネル型トランジスタとＮチャネル型トラン
ジスタのゲート電極となっている。このゲート電極（１
０）は、素子分離膜（６）上では、第２のシリコン層
（８）とＷＳｉｘ膜（９）のみから成るため、素子形成
領域上に比べて薄く形成されており、後に形成される層
間絶縁膜の平坦化に有利である。そして、ゲート電極
（１０）をマスクとした、セルフアライメントのイオン
注入により、ｎ−型ソースドレイン層（１１）を形成す
る。
【００１８】次に、図６に示すように、全面にシリコン
酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜を
エッチバック（レジストレスのドライエッチング）する
ことにより、ゲート電極（１０）の側壁にサイドウオー
ルスペーサ膜（１２）を形成する。そして、Ｎウエル領
域（４ａ）をレジストで覆い、ゲート電極（１０）とサ
イドウオールスペーサ膜（１２）とをマスクとしたイオ
ン注入により、ｎ＋型のソースドレイン層（１３）を形
成する。さらに、Ｐウエル領域（７）をレジストで覆
い、Ｐチャネル型トランジスタのゲート電極（１０）及
びサイドウオールスペーサ膜（１２）をマスクとしたイ
オン注入により、ｐ＋型のソースドレイン層（１４）を
形成する。
酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜を
エッチバック（レジストレスのドライエッチング）する
ことにより、ゲート電極（１０）の側壁にサイドウオー
ルスペーサ膜（１２）を形成する。そして、Ｎウエル領
域（４ａ）をレジストで覆い、ゲート電極（１０）とサ
イドウオールスペーサ膜（１２）とをマスクとしたイオ
ン注入により、ｎ＋型のソースドレイン層（１３）を形
成する。さらに、Ｐウエル領域（７）をレジストで覆
い、Ｐチャネル型トランジスタのゲート電極（１０）及
びサイドウオールスペーサ膜（１２）をマスクとしたイ
オン注入により、ｐ＋型のソースドレイン層（１４）を
形成する。
【００１９】
【発明の効果】上記のように、本発明によれば、半導体
装置の製造における工程を削減と合理化をすることがで
きる。
装置の製造における工程を削減と合理化をすることがで
きる。
【００２０】具体的には、第１に、ゲート酸化膜の膜質
に問題が有っても、容易に再生処理（ゲート酸化のやり
直し）ができ、ウエハを廃棄する無駄をなくすことがで
きる。問題ないロットについては、次工程に流すことが
できる。第２に、外観異常が容易にわかり、ゲート酸化
膜質の向上を図ることができる。第３に、素子分離特性
の劣化を防止できる。第４に、素子分離膜上でのゲート
電極が薄く形成できるため、層間絶縁膜の平坦化のため
に有利となる。
に問題が有っても、容易に再生処理（ゲート酸化のやり
直し）ができ、ウエハを廃棄する無駄をなくすことがで
きる。問題ないロットについては、次工程に流すことが
できる。第２に、外観異常が容易にわかり、ゲート酸化
膜質の向上を図ることができる。第３に、素子分離特性
の劣化を防止できる。第４に、素子分離膜上でのゲート
電極が薄く形成できるため、層間絶縁膜の平坦化のため
に有利となる。
【図１】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図２】本発明の半導体装置の製造方法を説明するため
の平面図及び断面図である。
の平面図及び断面図である。
【図３】本発明の半導体装置の製造方法を説明するため
の平面図及び断面図である。
の平面図及び断面図である。
【図４】本発明の半導体装置の製造方法を説明するため
の平面図及び断面図である。
の平面図及び断面図である。
【図５】本発明の半導体装置の製造方法を説明するため
の平面図及び断面図である。
の平面図及び断面図である。
【図６】本発明の半導体装置の製造方法を説明するため
の平面図び断面図である。
の平面図び断面図である。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78
(72)発明者 木綿 正明
新潟県小千谷市千谷甲3000番地 新潟三
洋電子株式会社内
(56)参考文献 特開 平８−55844（ＪＰ，Ａ)
特開 平９−134915（ＪＰ，Ａ)
特開 平７−183393（ＪＰ，Ａ)
特開 平３−178164（ＪＰ，Ａ)
特開 平５−259015（ＪＰ，Ａ)
特開 平６−53410（ＪＰ，Ａ)
特開 昭61−270860（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/085 - 27/092
H01L 21/8234 - 21/8238
Claims (4)
- 【請求項１】複数の半導体基板から成るロットを準備
し、このロットを構成する各半導体基板上にゲート酸化
膜を形成する工程と、 前記ロットから所定の数の半導体基板を抜き取り、この
ゲート酸化膜の絶縁耐圧を測定する工程と、 この測定結果、問題のあるロットについては、全ての半
導体基板についてゲート酸化膜の再生処理を行う工程
と、その後フィールド酸化を行い素子分離膜を形成する
工程と、 ウエル領域を形成する工程と、 しかる後に前記素子分離膜の形成された領域を除く素子
形成領域にＭＯＳトランジスタを形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】同一の半導体基板上にＰチャネル型トラン
ジスタとＮチャネル型トランジスタを有する半導体装置
の製造方法において、 前記半導体基板上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜を貫通してリンを前記基板の全表面に
イオン注入する工程と、前記ゲート酸化膜上にシリコン
窒化膜を形成する工程と、 前記ゲート酸化膜及びシリコン窒化膜を選択的にエッチ
ングして素子形成領域上にのみ残す工程と、選択酸化法
により素子分離膜を形成する工程と、 前記シリコン窒化膜のみを除去する工程と、 前記基板のＰウエル形成領域にボロンをイオン注入する
工程と、 前記リン及びボロンを熱拡散して、Ｐウエル領域及びＮ
ウエル領域を形成する工程と、 前記半導体基板上の全面にシリコン層を形成する工程
と、 前記シリコン層をエッチングして、Ｐチャネル型トラン
ジスタとＮチャネル型トランジスタのゲート電極を形成
する工程と、 Ｎチャネル型トランジスタのソースドレイン領域を形成
する工程と、 Ｐチャネル型トランジスタのソースドレイン領域を形成
する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】同一の半導体基板上にＰチャネル型トラン
ジスタとＮチャネル型トランジスタを有する半導体装置
の製造方法において、 前記半導体基板上にゲート酸化膜及び第１のシリコン層
を形成する工程と、 前記ゲート酸化膜及び第１のシリコン層を貫通してリン
を前記基板の全表面にイオン注入する工程と、 前記第１のシリコン層上にシリコン窒化膜を形成する工
程と、 前記ゲート酸化膜、第１のシリコン層及びシリコン窒化
膜を選択的にエッチングして素子形成領域上にのみ残す
工程と、 選択酸化法により素子分離膜を形成する工程と、 前記シリコン窒化膜のみを除去する工程と、 前記基板のＰウエル形成領域にボロンをイオン注入する
工程と、 前記リン及びボロンを熱拡散して、Ｐウエル領域及びＮ
ウエル領域を形成する工程と、 前記半導体基板上の全面に第２のシリコン層を形成する
工程と、 前記第１、第２のシリコン層をエッチングして、Ｐチャ
ネル型トランジスタとＮチャネル型トランジスタのゲー
ト電極を形成する工程と、 Ｎチャネル型トランジスタのソースドレイン領域を形成
する工程と、 Ｐチャネル型トランジスタのソースドレイン領域を形成
する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】前記第２のシリコン層に代えて、第２のシ
リコン層と高融点金属シリサイド膜の積層膜とすること
を特徴とする請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36250798A JP3374096B2 (ja) | 1998-12-21 | 1998-12-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36250798A JP3374096B2 (ja) | 1998-12-21 | 1998-12-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183184A JP2000183184A (ja) | 2000-06-30 |
| JP3374096B2 true JP3374096B2 (ja) | 2003-02-04 |
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ID=18477032
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| Application Number | Title | Priority Date | Filing Date |
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| JP36250798A Expired - Fee Related JP3374096B2 (ja) | 1998-12-21 | 1998-12-21 | 半導体装置の製造方法 |
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| JP (1) | JP3374096B2 (ja) |
-
1998
- 1998-12-21 JP JP36250798A patent/JP3374096B2/ja not_active Expired - Fee Related
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| JP2000183184A (ja) | 2000-06-30 |
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