JPS63266865A

JPS63266865A - 半導体装置の製造方法

Info

Publication number: JPS63266865A
Application number: JP62099674A
Authority: JP
Inventors: Yukihiro Ushiku; 幸広牛久; Akito Yoshida; 章人吉田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-04-24
Filing date: 1987-04-24
Publication date: 1988-11-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）この発明は、ＣＭＯＳ半導体の製造方法に関する。

（従来の技術）第２図に従来の技術の例を示す。第２図−（ａ）は、ｎ
型半導体基板１０１　Ｊ：にＰウェル領域１０２、素子
分離領域１０３を形成した後、ゲート酸化膜１０４とゲ
ート・ポリシリコン１０５を形成し、　フォトリングラ
フィ工程により形成したレジスト・パターンをマスクに
、ゲー１−・ポリシリコン１０５をエツチングし、該レ
ジスト・パターンを剥離した断面図である。　この後熱
酸化により酸化膜１０６を形成し、レジスト・パターン
１０７により、　ｐ型ＭＯＳ領域をおおい、ｎ型不純物
例えばリンをイオン注入したのが第２図−（ｂ）である
。この酸化膜はイオン注入時に、リンがポリシリコン１
０５　を突き抜けてチャネ層領域に到達して、チャネル
領域の不純物分布が変更される現象を防ぐために必要で
、通常ゲート１０５上部及び側部の厚さは１０００人前
後である。またレジスト１０７は、Ｐ型ＭＯＳ領域に、
　リンがイオン注入されるのを防ぐ目的で施される。

第２図−（ｃ）は該レジスト１０７を剥離後ゲート１０
５側部に絶縁膜１０９を形成後、　ｐ型ＭＯＳ領域をレ
ジストでおおい、ｎ型ＭＯ８領域のみに、ｎ型不純物例
えばヒ素１１０をイオン注入し、次に逆にｎ型ＭＯＳ領
域をレジストで覆い、ｐ型ＭＯＳ領域にｐ型不純物例え
ばボロン１１１をイオン注入し、　レジストを剥離した
ところの断面図である。これらの工程の間では不純物の
活性化や拡散などの目的で適当な熱処理が施される。　
またゲート１０５側部の絶縁物膜１０９は、例えばＣＶ
Ｄ法により堆積した５ｉｎ２を異方性エツチングで削る
ことで形成することができる。この様にｎ型ＭＯＳ領域
のソース・ドレイン拡散層の濃度を二重１０８．１１０
にするのは、いわゆるホットキャリアによる素子の劣化
を防止するためである。また、ｐ型ＭＯ８のソース・ド
レイン拡散層１１１をゲート１０５側部の絶縁物１０９
の外側から、イオン注入により形成するのは、ｐ型ＭＯ
Ｓの実効・チャネル長を長くして、パンチスルーやしき
い値のショート・チャネル効果を防ぐためである。

この後、絶縁膜層１１２を形成し、コンタクト孔を開口
し、金属配線１１３をほどこした断面図が第２図−（ｄ
）である。

この従来例では、リンをゲート側部の絶縁物１０９の外
側から、　イオン注入する工程に問題がある。前述した
ように、通常この絶縁物１０５の厚さは１０００人前後
であり、この絶縁物層の厚さを越えてリンの不純物が拡
散し、ゲート・ポリシリコン１０９の下まで伸びるには
、９５０℃３０分以上の熱処理時間が必要で、この熱処
理によりチャネルの不純物も大きく再分布してしまうの
で、適切なＭＯＳ特性を得ることができない。

また、該リンの不純物の拡散が不十分で、ゲート・ポリ
シリコン１０９の下部まで、不純物が十分達しないとき
は、トランジスタ動作時にドレイン近傍の電界が著しく
大きくなり、大きな基板電流−３＝が流れ、トランジスタの信頼性が低下する。

このような事情を考慮した上で、ｎ型ＭＯＳのソース・
ドレイン拡散層が、容易にゲート・ポリシリコンに到達
する今一つのＣＭＯＳの工程の従来例を次に述べる。

第３図−（ａ）はｎ型半導体基板２０１上に、　Ｐウェ
ル領域２０２、素子分離領域２０３を形成した後、ゲー
ト酸化膜２０４とゲート・ポリシリコン２０５を形成し
、フォトリソグラフィ工程により形成したレジスト・パ
ターン２０６をマスクにゲート・ポリシリコン２０５を
エツチングし、　該レジスト・パターン２０６をマスク
に、　ｎ型不純物例えばリン２０７をイオン注入したと
ころの断面図である。この場合リンの不純物層２０７は
第２図−（ｂ）の絶縁物１０７の様なオフセットがない
ので、ゲート２０５下部にまで容易に拡散させることが
できる。従ってホットキャリアによる信頼性の悪化に対
する耐性が強い構造にすることができる。しかしこの場
合、Ｐ型ＭＯ８領域にもリンの不純物が注入されてしま
う。

この後、レジスト２０６を剥離し、ゲート２０５側部＝
４− に絶縁物２０８を形成したのが、第３図−（ｂ）である
。

この後、ｐ型ＭＯＳ領域をレジストで覆いｎ型ＭＯＳ領
域のみに、ｎ型不純物例えばヒ素２０９をイオン注入し
、次に逆にｎ型ＭＯＳ領域をレジストで覆い、ｐ型ＭＯ
８領域にｐ型不純物例えば、ボロン２１０をイオン注入
し、　レジストを剥離したところの断面図が第３図−（
ｃ）である。これらの工程の間では不純物の活性化や拡
散などの目的で適当な熱処理が施される。

この後さらに熱処理を加えて、ソース・ドレイン拡散層
の不純物を拡散させ絶縁物２１１を形成し、コンタクト
孔を開口し、金属配線２１２を施した断面図が第３図−
（ｄ）である。

この従来例の問題点は、ｐ型ＭＯＳ領域にｎ型不純物例
えばリンが注入されてしまう点にある。この場合、ｐ型
不純物例えば、ゲート２０５側部の絶縁物層２０８の外
側から、イオン注入するが、この後の熱処理が少なくボ
ロンの拡散が十分でないと、ｐ型ＭＯＳ領域のソース・
ドレイン拡散層は、第３図−（ｃ）に示すように、リン
２０７とボロン２１０の二重拡散層となり、寄生抵抗の
増大や、しきい値の変動をもたらす。またこのｐ型ＭＯ
Ｓ領域のリンネ鈍物層２０７を打ち消すだけ十分に、ボ
ロン２１０を拡散させると、第３図−（ｄ）に示すごと
く、実効チャネル長が短くなり、パンチスルーなどのシ
ョート・チャネル効果をもたらすので、絶縁膜２０８の
外側から、ボロンをイオン注入した意味がなくなる。

（発明が解決しようとする問題点）以上のように、微細なＣＭＯＳの従来の製造方法では、
イオン注入時に不純物がポリシリコンを突き抜けてチャ
ネル領域に到達して、チャネル領域の不純物分布を変更
してしまう現象や、ｎ型ＭＯＳのホットキャリアに対す
る信頼性の悪化や、ｐ型ＭＯＳのショート・チャネル効
果による特性の悪化を同時に防ぐ現実的な解決策が存在
しない。

〔発明の構成〕

（問題点を解決するための手段）上記問題点を解決するために、絶縁物をゲート・ポリシ
リコンの加工に先だって形成する工程と、ゲート側部に
絶縁物がない状態で第１のｎ型不純物を、ｐ型ＭＯＳ領
域に注入されないようにイオン注入する工程と、ｐ型Ｍ
Ｏ８領域のソース・ドレイン不純物゛で、ゲート側部の
絶縁物の外側から形成する工程とを用いる。

（作　用）従来例では、イオン注入時に不純物がポリシリコンを突
き抜けてチャネル領域の不純物分布を変更する現象をさ
けるために、ゲート・ポリシリコンのエツチングの後に
形成する絶縁膜が、ゲート・ポリシリコンのエツチング
のマスクのレジスト膜を用いていた。前者では、絶縁物
が、ゲート側部にも形成されるため、ゲート端部とイオ
ン注入領域のオフセットが生じる。後者では、このオフ
セットはないが、ｐ型ＭＯＳ領域にイオン注入されない
ようにする手段がないので、ｐ型ＭＯＳのソース・ドレ
イン拡散領域にｎ型不純物が注入されてしまう。

これに対して、絶縁物をゲート・ポリシリコンの加工に
先だって形成する工程をとれば、ゲート側部に、絶縁膜
がなく、かつ、イオン注入の突き抜は防止にもなってお
り、ｐ型ＭＯＳ領域に不純物が注入されないようにレジ
ストでマスクすることもできる。従って、イオン注入時
に不純物がポリシリコンを突き抜けることもなく、第１
のｎ型不純物層とゲート・ポリシリコンがオフセットに
ならないので、ホットキャリアの信頼性にすぐれたｎ型
ＭＯＳが形成でき、ゲート側部の絶縁物の外側からｐ型
ＭＯＳの不純物層を形成しても特性の悪化や、ショート
・チャネル効果の少ないｐ型ＭＯＳが得られる。

（実施例）以下、第１図を参照して本発明の詳細な説明する。

先ず半導体基板１上にウェル領域２を形成する。

この実施例では、Ｐウェルの場合について述べる。

この後素子分離工程を行ない素子分離領域３を形成する
。次に、ゲート酸化膜４を例えば、熱酸化により、１０
０人形成後ポリシリコン５を減圧ＣＶＤ法により、２０
００人堆積する。次に該ポリシリコン５上に、絶縁物６
を例えば厚さ１０００人形成する。

該絶縁物は、熱酸化膜やＣＶＤ法による酸化膜あるいは
窒素膜などやあるいはこれらの膜の積層でもかまわない
。この後フォトリソグラフイエ程により、レジスト・パ
ターンを形成し、このレジスト・パターンをマスクに絶
縁物６とポリシリコン・ゲート電極５をエツチングした
断面が第１図−（ａ）である。この時ゲート電極５の上
には、イオン注入の突き抜は防止の絶縁物層６があるが
ゲート電極５の側部には、この絶縁物層６は存在しない
。またこのエツチングは等方性エツチング、異方性エツ
チング、あるいは両者を混用しても良いが、微細な加工
には、異方性エツチングが望しい。

次にｐ型ＭＯＳ領域をフォトレジストで覆い、第１次の
ｎ型不純物例えばリンを加速電圧４０　ＫｅＶ。

ドーズ量Ｉ　Ｘ　１０”■−２をイオン注入した断面が
第１図−（ｂ）である。この場合不純物は、ゲート側部
に自己整合的に注入され、ポリシリコン５を突き抜ける
ことはない。またｐ型ＭＯＳ領域にも注入されない。

この後レジストを剥離し、　必要なら、９００℃前後の
熱処理や酸化を行ない、ゲート側部に絶縁物９を従来例
で示したような方法で例えば２０００人の厚さに形成す
る。この後９００℃前後のアニールを行ない、フォトレ
ジストでｐ型ＭＯＳ領域を覆い、第２のｎ型不純物１例
えばヒ素を加速電圧４０　ＫｅＶ。

ドーズ量５　Ｘ　１０”　ｃｗ−”イオン注入して、レ
ジストを剥離し、必要に□応じて９００℃前後の熱処理
や酸、化を行ない、ｎ型ＭＯ８領域をフォトレジストで
覆い、ｐ型不純物例えば、ボロンを３０　ＫｅＶで２×
１０”ａｌｌ−’イオン注入し、レジストを剥離した断
面が第１図−（ｃ）である。

この後、絶縁物１２を堆積し、リフローなどの熱処理を
行ない、コンタクト孔開口後金属配線１３を施した断面
が第１図−（ｄ）である。この熱工程により、ｐ型不純
物層１１は活性化され、拡散して、ゲート電極５とわず
かなオーバラップをもつようにコントロールされる。こ
の場合、第３図で示した実施例のようにｐ型チャネル不
純物層にｎ型不純物が注入されていないので、寄生抵抗
の増大やしきい値電圧の変動をまねかねない。またこの
現象をさけるため、いたずらにｐ型不純物拡散層を拡散
させる必要もないので、ショート・チャネル効果により
トランジスタ特性がそこなわれることがない。

次に、上記実施例の変形例を示す。

第１図−（ｃ）の工程後熱処理を行って、ソース・ドレ
イン領域にシリサイドや金属をはりつけることもできる
。第４図−（ａ）は本発明による、ソース・ドレイン領
域へのシリサイド或いは金属１４をはりつけた断面図で
ある。

ここでシリサイドは、ソース・ドレイン領域上の絶縁物
を除去した後、スパッタ法で、例えばチタンを全面に堆
積後Ｎ２雰囲気などでアニールを行なうとシリコン面と
接した部分だけシリサイド化する現象を利用して形成す
ることができる。

また金属ではタングステンを還元雰囲気で、選択的にシ
リコン上に堆積するＣＶＤ法もよく知られている。

ここで注意すべきことは、はりつけに先立つ絶縁膜の除
去方法と、はりつけ時に若干の絶縁物部ヘシリサイドあ
るいは金属がはみ出す現象があることである。つまり、
絶縁物の除去をしすぎると、ゲート側部の絶縁物が後退
して、はみ出した金属どうしがショートする可能性があ
る。特にＣＭＯ８構造では、不純物濃度や酸化工程の入
り方などで、ｐ型ＭＯＳ領域と、ｎ型１’ｌＯ３領域で
、絶縁物層の厚さが異なっているのが普通である。従っ
てシリサイドや金属をソース・ドレイン領域にはりつけ
るためには、両者の厚い方の絶縁物の除去に合わせて処
理する必要がある。この時絶縁物が薄い方は、処理しす
ぎる結果になり、シリサイドあるいは、金属がショート
しやすくなる。

この様子を従来の方法例えば第２図−（Ｃ）、第３図−
（ｃ）の後にシリサイドあるいは金属をはりつけた断面
図を第４図−（ｂ）に示す。

本発明の第４図−（ａ）では十分処理を行なってもゲー
ト電極上に、絶縁物層が残り、ゲート電極上に、シリサ
イドや金属がつかないので、これらはショートする危険
性はない。この工程は非常に安定にソース・ドレイン領
域に抵抗の低いシリサイ−１２＝ドや金属をはりつけるプロセスを容易にする。

また、通常ゲート電極は厚さより、幅のほうが広いので
、ゲート電極を上部絶縁膜の平坦化のために薄くシても
安定である。

〔発明の効果〕

上述したように、本発明を用いることにより、イオン注
入時に不純物がポリシリコンを突き抜けてチャネル領域
の不純物分布を変更することを防ぎ、ホットキャリアに
よる信頼性の悪化を防ぐｎ型ＭＯＳ構造を与え、ショー
ト・チャネル効果による特性の悪化をまねかないｐ型Ｍ
ＯＳ構造を同時に実現することができる。

また、シリサイドや金属をソース・ドレイン領域に安定
にはりつけることができる。

これらは、平坦化や微細化のためゲート電極を薄くした
場合にも安定なプロセスを与えることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の製造工程を示す図、第２図
、第３図は従来の一般的な微細ＣＭＯＳ製造工程を示す
図、第４図は他の実施例及び従来の工程でシリサイド、
或いは金属をはりつけた図である。１　、１０１．２０１＝−ｎ型Ｓｉ基板２　、１０２．
２０２・・・ｐ型ウェル３　、１０３．２０３・・・素
子分離絶縁膜４　、１０４．２０４・・・ゲート絶縁膜
５　、１０５．２０５・・・ゲート電極６・・・ゲート
電極上絶縁物１０６・・・酸化膜７　、１０７．２０６・・・レジスト８　、１０８．２０７・・・低濃度ｎ型層９　、１０．
９．２０８・・・側壁絶縁膜１０、１１０．２０９・・
・高濃度ｎ型層１１、１１１．２１０・・・高濃度Ｐ型
層１２、１１２．２１１・・・絶縁膜１３、１１．３．２１２・・・ＡＱ配線１４、１１４・
・・シリサイド層、あるいは金属代理人　弁理士　　則
　近　憲　仏間　　松山光之

Claims

【特許請求の範囲】

（１）ゲート電極材料となるポリシリコンを半導体基板
全体に堆積後、該ポリシリコン上に絶縁物を形成し、フ
ォトリソグラフィ工程により第１のレジスト・パターン
を形成し、該レジスト・パターンをマスクに前記絶縁物
層、前記ポリシリコン層をエッチングした後、ｐ型ＭＯ
Ｓ領域を第２のレジストで覆い、ｎ型ＭＯＳ領域に第１
のｎ型不純物をイオン注入する工程と、第２のレジスト
を除去し、ゲート電極側部を絶縁物で覆った後、再びｐ
型ＭＯＳ領域を第３のレジストで覆いｎ型ＭＯＳ領域に
第２のｎ型不純物をイオン注入する工程と、第３のレジ
ストを除去し、ｎ型ＭＯＳ領域を第４のレジストで覆い
、ｐ型ＭＯＳ領域にｐ型不純物をイオン注入する工程か
らなることを特徴とする半導体装置の製造方法。
（２）ｐ型ＭＯＳ領域にｐ型不純物をイオン注入した後
、拡散領域のみにシリサイドあるいは、メタル層を形成
する工程とを具備することを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。