JP2961388B2 - 不揮発性半導体メモリの製造方法 - Google Patents
不揮発性半導体メモリの製造方法Info
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- JP2961388B2 JP2961388B2 JP3013730A JP1373091A JP2961388B2 JP 2961388 B2 JP2961388 B2 JP 2961388B2 JP 3013730 A JP3013730 A JP 3013730A JP 1373091 A JP1373091 A JP 1373091A JP 2961388 B2 JP2961388 B2 JP 2961388B2
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- gate electrode
- film
- silicon film
- silicon
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子機器に用いられる
不揮発な半導体メモリに関する。
不揮発な半導体メモリに関する。
【０００２】
【従来の技術】従来、フローティングゲート型半導体不
揮発性メモリにおいては、シリコン基板９上にゲート絶
縁膜３、第１シリコン膜４形成後、ＰＯＣ１３等のガス
を用い第１シリコン膜に不純物ドープしフローティング
ゲート電極を形成し（図２（ａ））、その後絶縁膜５、
第２シリコン膜６を形成し、その後第２シリコン膜を不
純物ドープしてコントロールゲート電極を形成してい
た。
揮発性メモリにおいては、シリコン基板９上にゲート絶
縁膜３、第１シリコン膜４形成後、ＰＯＣ１３等のガス
を用い第１シリコン膜に不純物ドープしフローティング
ゲート電極を形成し（図２（ａ））、その後絶縁膜５、
第２シリコン膜６を形成し、その後第２シリコン膜を不
純物ドープしてコントロールゲート電極を形成してい
た。
【０００３】
【発明が解決しようとする課題】従来技術におけるＰＯ
Ｃｌ3 等の不純物拡散では、フローティングゲート電極
膜厚を薄くしていった場合に、拡散後の後処理（ＰＯＣ
ｌ3 の場合には、拡散時に第１シリコン膜表面に堆積す
るＰを含んだ酸化物を除去するためにフッ酸等と用いた
処理）によりフローティングゲート下の薄い絶縁膜が劣
化してしまっていた。
Ｃｌ3 等の不純物拡散では、フローティングゲート電極
膜厚を薄くしていった場合に、拡散後の後処理（ＰＯＣ
ｌ3 の場合には、拡散時に第１シリコン膜表面に堆積す
るＰを含んだ酸化物を除去するためにフッ酸等と用いた
処理）によりフローティングゲート下の薄い絶縁膜が劣
化してしまっていた。
【０００４】
【課題を解決するための手段】本発明では、コントロー
ルゲート電極となるシリコン膜の不純物ドープ時にフロ
ーティングゲート電極となるシリコン膜の横方向から不
純物拡散し低抵抗化した。
ルゲート電極となるシリコン膜の不純物ドープ時にフロ
ーティングゲート電極となるシリコン膜の横方向から不
純物拡散し低抵抗化した。
【０００５】
【作用】本発明のように横方向からの不純物拡散によっ
て形成された不揮発性半導体メモリは、フローティング
ゲート電極膜厚を薄くしていった場合にも、ゲート絶縁
膜を劣化することない。
て形成された不揮発性半導体メモリは、フローティング
ゲート電極膜厚を薄くしていった場合にも、ゲート絶縁
膜を劣化することない。
【０００６】
【実施例】以下に、本発明の不揮発性半導体メモリの製
造方法の実施例を図面に基づいて詳細に説明する。実施
例においてはゲート絶縁膜にシリコン酸化膜を用いた不
揮発性半導体メモリについて説明するが、シリコン酸化
膜に限定する必要はないことは言うまでもない。また実
施例においては第１シリコン膜および第２シリコン膜は
主に多結晶シリコン膜について説明するがアモルファス
・シリコン膜やシリサイド膜もしくはポリサイド膜など
であっても構わない。
造方法の実施例を図面に基づいて詳細に説明する。実施
例においてはゲート絶縁膜にシリコン酸化膜を用いた不
揮発性半導体メモリについて説明するが、シリコン酸化
膜に限定する必要はないことは言うまでもない。また実
施例においては第１シリコン膜および第２シリコン膜は
主に多結晶シリコン膜について説明するがアモルファス
・シリコン膜やシリサイド膜もしくはポリサイド膜など
であっても構わない。
【０００７】本発明によるフローティングゲート型メモ
リトランジスタの製造工程例を説明する。図１（ａ）
は、Ｐ型シリコン基板９のＰ型チャネル領域上に熱酸化
法によりゲート酸化膜３上に多結晶シリコン膜より成る
第１シリコン膜４、絶縁膜５を順次形成後、絶縁膜５に
開口部を設けたところを示している。ここにおいて多結
晶シリコン膜４は１０００Å以下の膜厚であり、絶縁膜
５はＣＶＤ法によって形成されたＯＮＯ膜の（シリコン
酸化膜／シリコン窒化膜／シリコン酸化膜の積層多層
膜）の連続堆積が好ましい。図１（ｂ）は多結晶シリコ
ン膜より成る第２シリコン膜６を形成し、その後ＰＯＣ
ｌ3 を用い第２シリコン膜６にＰのドーピングを行な
い、その後の熱処理により第２シリコン膜６より第１シ
リコン膜４へ、更に第１シリコン膜４に横方向よりＰを
拡散させたところを示している。図１（ｃ）はコントロ
ールゲート電極８をマスクとして自己整合的に、フロー
ティングゲート電極７を形成したところを示している。
図１（ｄ）はコントロールゲート電極８及びフローティ
ングゲート電極７をマスクとしてイオン注入によってｎ
+ ソース領域１及びｎ+ ドレイン領域２を形成したとこ
ろを示している。
リトランジスタの製造工程例を説明する。図１（ａ）
は、Ｐ型シリコン基板９のＰ型チャネル領域上に熱酸化
法によりゲート酸化膜３上に多結晶シリコン膜より成る
第１シリコン膜４、絶縁膜５を順次形成後、絶縁膜５に
開口部を設けたところを示している。ここにおいて多結
晶シリコン膜４は１０００Å以下の膜厚であり、絶縁膜
５はＣＶＤ法によって形成されたＯＮＯ膜の（シリコン
酸化膜／シリコン窒化膜／シリコン酸化膜の積層多層
膜）の連続堆積が好ましい。図１（ｂ）は多結晶シリコ
ン膜より成る第２シリコン膜６を形成し、その後ＰＯＣ
ｌ3 を用い第２シリコン膜６にＰのドーピングを行な
い、その後の熱処理により第２シリコン膜６より第１シ
リコン膜４へ、更に第１シリコン膜４に横方向よりＰを
拡散させたところを示している。図１（ｃ）はコントロ
ールゲート電極８をマスクとして自己整合的に、フロー
ティングゲート電極７を形成したところを示している。
図１（ｄ）はコントロールゲート電極８及びフローティ
ングゲート電極７をマスクとしてイオン注入によってｎ
+ ソース領域１及びｎ+ ドレイン領域２を形成したとこ
ろを示している。
【０００８】
【発明の効果】以上のように本発明によれば、フローテ
ィングゲート電極が厚い場合にも有効であるが、フロー
ティングゲート電極の膜厚を１０００Å以下にしていっ
たときに更に有効である。薄くしていった場合には、段
差が減少するために微細化に適し、信頼性も向上する。
また従来のように、フローティングゲート電極膜厚が厚
い場合には、メモリセル部と、周辺部は個別にゲート電
極のエッチングを行わなければならなかったが、フロー
ティングゲート電極を薄くできることにより、メモリセ
ル部のセルフアラインエッチングにおいて、周辺部を同
時にエッチングすることができ、プロセスを簡略化する
ことができる。
ィングゲート電極が厚い場合にも有効であるが、フロー
ティングゲート電極の膜厚を１０００Å以下にしていっ
たときに更に有効である。薄くしていった場合には、段
差が減少するために微細化に適し、信頼性も向上する。
また従来のように、フローティングゲート電極膜厚が厚
い場合には、メモリセル部と、周辺部は個別にゲート電
極のエッチングを行わなければならなかったが、フロー
ティングゲート電極を薄くできることにより、メモリセ
ル部のセルフアラインエッチングにおいて、周辺部を同
時にエッチングすることができ、プロセスを簡略化する
ことができる。
【図１】（ａ）〜（ｄ）はフローティングゲート型不揮
発性半導体メモリの製造工程順断面図である。
発性半導体メモリの製造工程順断面図である。
【図２】従来技術の製造工程順断面図を示している。
１ ソース領域 ２ ドレイン領域 ３ ゲート酸化膜 ４ 第１シリコン膜 ５ 絶縁膜 ６ 第２シリコン膜 ７ フローティングゲート電極 ８ コントロールゲート電極 ９ Ｐ型シリコン基板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 第１の導電型の半導体領域の表面にゲー
ト絶縁膜を形成し、前記ゲート絶縁膜上に不純物ドープ
されていない第１シリコン膜を形成し、前記第１シリコ
ン膜上に絶縁膜形成後開口部を設ける工程と、前記絶縁
膜及び開口部上に第２シリコン膜を形成後、第２シリコ
ン膜に不純物ドープしコントロールゲート電極を形成す
る際に、横方向からの拡散により第１シリコン膜に不純
物ドープしフローティングゲート電極を形成する工程
と、自己整合的にコントロールゲート電極、絶縁膜、フ
ローティングゲート電極をエッチングする工程と、前記
コントロールゲート電極をマスクとして第２の導電型の
ソース及びドレイン領域を形成する工程を有することを
特徴とする不揮発性半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013730A JP2961388B2 (ja) | 1991-01-12 | 1991-01-12 | 不揮発性半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013730A JP2961388B2 (ja) | 1991-01-12 | 1991-01-12 | 不揮発性半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04239180A JPH04239180A (ja) | 1992-08-27 |
| JP2961388B2 true JP2961388B2 (ja) | 1999-10-12 |
Family
ID=11841360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013730A Expired - Lifetime JP2961388B2 (ja) | 1991-01-12 | 1991-01-12 | 不揮発性半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961388B2 (ja) |
-
1991
- 1991-01-12 JP JP3013730A patent/JP2961388B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04239180A (ja) | 1992-08-27 |
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