JP2990806B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2990806B2 JP2990806B2 JP3006184A JP618491A JP2990806B2 JP 2990806 B2 JP2990806 B2 JP 2990806B2 JP 3006184 A JP3006184 A JP 3006184A JP 618491 A JP618491 A JP 618491A JP 2990806 B2 JP2990806 B2 JP 2990806B2
- Authority
- JP
- Japan
- Prior art keywords
- oxygen
- donor
- heat treatment
- semiconductor device
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものであり、さらに詳述すれば、プロセス終了
後に熱処理を加えることによりチャネル領域のキャリア
濃度を変化させ、デバイスの特性を制御することができ
る半導体装置の製造方法を提供するものである。
に関するものであり、さらに詳述すれば、プロセス終了
後に熱処理を加えることによりチャネル領域のキャリア
濃度を変化させ、デバイスの特性を制御することができ
る半導体装置の製造方法を提供するものである。
【０００２】
【従来の技術】近年、ＬＳＩの大規模化及び微細化が進
んでいる。一般に、しきい値電圧や飽和電流値などのＭ
ＯＳデバイスの特性は、ゲート酸化膜形成前のチャネル
領域への不純物拡散を用いたキャリア濃度によって制御
されている。
んでいる。一般に、しきい値電圧や飽和電流値などのＭ
ＯＳデバイスの特性は、ゲート酸化膜形成前のチャネル
領域への不純物拡散を用いたキャリア濃度によって制御
されている。
【０００３】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、デバイス特性をソース・ドレイン電極形
成後のいかなる処理をもってしても変えることはできな
かった。そのため、マイクロ・プロセッサ等では、設計
通りの飽和電流値が得られなかった場合、所望の処理速
度が実現できず不良となり歩留を低下させることがあ
る。この動作はするが所望の動作規格を満足しないため
に不良となったチップを救済する手段がなかった。
うな構成では、デバイス特性をソース・ドレイン電極形
成後のいかなる処理をもってしても変えることはできな
かった。そのため、マイクロ・プロセッサ等では、設計
通りの飽和電流値が得られなかった場合、所望の処理速
度が実現できず不良となり歩留を低下させることがあ
る。この動作はするが所望の動作規格を満足しないため
に不良となったチップを救済する手段がなかった。
【０００４】本発明は、上記問題点に鑑みて考案された
ものであり、プロセス終了後でもデバイス特性を変える
ことができ、デバイス特性に基づく歩留まりの低下を救
済できる半導体装置の製造方法を提供することを目的と
する。
ものであり、プロセス終了後でもデバイス特性を変える
ことができ、デバイス特性に基づく歩留まりの低下を救
済できる半導体装置の製造方法を提供することを目的と
する。
【０００５】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、半導体基板内の
チャネル領域に高濃度の酸素を導入し、酸素層を形成す
る工程と、半導体装置製造後の熱処理により前記酸素層
から酸素ドナーを発生させる工程とを備えたことを特徴
とする。
めに本発明の半導体装置の製造方法は、半導体基板内の
チャネル領域に高濃度の酸素を導入し、酸素層を形成す
る工程と、半導体装置製造後の熱処理により前記酸素層
から酸素ドナーを発生させる工程とを備えたことを特徴
とする。
【０００６】
【作用】本発明は上記した構成によって、熱処理を行う
ことにより基板内に酸素ドナーを発生させ、キャリア濃
度を変化させることができる。この酸素ドナーの発生量
は熱処理の温度・時間により変化する。ジャーナル・ア
プライド・フィジィクス５０（１２）（１９７９年）第
８０９５頁から第８１０１頁（Ｊ．Ａｐｐｌ．Ｐｈｙ
ｓ．５０（１２）（１９７９）ｐｐ８０９５−８１０
１）に発表されているように、サーマル・ドナーの場合
は４５０℃前後の熱処理でドナー濃度が最大となり、そ
れ以上の高温ではドナーは消去される。
ことにより基板内に酸素ドナーを発生させ、キャリア濃
度を変化させることができる。この酸素ドナーの発生量
は熱処理の温度・時間により変化する。ジャーナル・ア
プライド・フィジィクス５０（１２）（１９７９年）第
８０９５頁から第８１０１頁（Ｊ．Ａｐｐｌ．Ｐｈｙ
ｓ．５０（１２）（１９７９）ｐｐ８０９５−８１０
１）に発表されているように、サーマル・ドナーの場合
は４５０℃前後の熱処理でドナー濃度が最大となり、そ
れ以上の高温ではドナーは消去される。
【０００７】そのため、チャネル領域に拡散される不純
物濃度と酸素濃度の相対値を適切な値に設定すると、プ
ロセス完了後であっても熱処理によりデバイス特性を制
御できる。
物濃度と酸素濃度の相対値を適切な値に設定すると、プ
ロセス完了後であっても熱処理によりデバイス特性を制
御できる。
【０００８】
【実施例】図１は本発明の一実施例におけるｎ−ｃｈ．
ＭＯＳトランジスタの製造方法を示す工程断面図であ
る。図２はｎ−ｃｈ．ＭＯＳトランジスタの断面構造図
である。以下、図面を参照しながら実施例を詳細に説明
する。
ＭＯＳトランジスタの製造方法を示す工程断面図であ
る。図２はｎ−ｃｈ．ＭＯＳトランジスタの断面構造図
である。以下、図面を参照しながら実施例を詳細に説明
する。
【０００９】図１Ａでは、Ｐ型の（１００）面を有する
シリコン基板１の所望の位置に、周知の選択酸化法によ
り素子間分離用のフィールド酸化膜２を形成する。
シリコン基板１の所望の位置に、周知の選択酸化法によ
り素子間分離用のフィールド酸化膜２を形成する。
【００１０】図１Ｂでは、このフィールド領域２をフォ
トレジスト３で覆ってイオン注入マスクとし、しきい値
電圧Ｖｔを制御するほう素をイオン注入を用いて素子形
成領域４に導入する。
トレジスト３で覆ってイオン注入マスクとし、しきい値
電圧Ｖｔを制御するほう素をイオン注入を用いて素子形
成領域４に導入する。
【００１１】図１Ｃでは、同様にフォトレジスト３をマ
スクとして、酸素を素子形成領域に導入し、酸素濃度の
高い領域５を形成する。酸素注入量はドナー化した時所
望のキャリア濃度が得られるように設定する。例えばＣ
Ｚシリコン基板には約２×１０18atms/ccの格子間酸素
が含まれているため、それ以上の濃度とするためには１
×１０14cm-3以上の注入量が必要となる。また、注入量
が高すぎるとシリコン酸化物となってしまうので１×１
０18cm-3以下の注入量でなくてはならない。
スクとして、酸素を素子形成領域に導入し、酸素濃度の
高い領域５を形成する。酸素注入量はドナー化した時所
望のキャリア濃度が得られるように設定する。例えばＣ
Ｚシリコン基板には約２×１０18atms/ccの格子間酸素
が含まれているため、それ以上の濃度とするためには１
×１０14cm-3以上の注入量が必要となる。また、注入量
が高すぎるとシリコン酸化物となってしまうので１×１
０18cm-3以下の注入量でなくてはならない。
【００１２】図１Ｄでは、フォトレジスト３を除去後、
パイロ雰囲気を用いた９００℃前後の熱酸化でゲート酸
化膜６を形成する。この酸化により酸素注入により基板
内に発生した欠陥は回復される。
パイロ雰囲気を用いた９００℃前後の熱酸化でゲート酸
化膜６を形成する。この酸化により酸素注入により基板
内に発生した欠陥は回復される。
【００１３】図１Ｅでは、この上にポリシリコンを気相
成長法（減圧ＣＶＤ法）により堆積した後、周知のフォ
トレジスト法によりゲート電極７を形成する。
成長法（減圧ＣＶＤ法）により堆積した後、周知のフォ
トレジスト法によりゲート電極７を形成する。
【００１４】図１Ｆでは、ゲート電極７とフィールド酸
化膜３をマスクとして、ソース・ドレイン領域にひ素を
注入し、ｎ+層８、９を形成する。この時、ｎ+層８、９
の濃度は素子形成領域に導入した高濃度酸素層５がドナ
ー化しても影響が無いように設定する。その後全面に層
間絶縁膜１０を堆積し、ソース・ドレイン・ゲート上に
周知の方法でコンタクト開口部１１、１２、１３を設
け、ソース・ドレイン・ゲート電極１４、１５、１６を
形成すると図２に示すＭＯＳトランジスタが形成され
る。
化膜３をマスクとして、ソース・ドレイン領域にひ素を
注入し、ｎ+層８、９を形成する。この時、ｎ+層８、９
の濃度は素子形成領域に導入した高濃度酸素層５がドナ
ー化しても影響が無いように設定する。その後全面に層
間絶縁膜１０を堆積し、ソース・ドレイン・ゲート上に
周知の方法でコンタクト開口部１１、１２、１３を設
け、ソース・ドレイン・ゲート電極１４、１５、１６を
形成すると図２に示すＭＯＳトランジスタが形成され
る。
【００１５】その後、トランジスタのしきい値電圧の特
性を測定し、所望の設計値が得られない場合、４５０℃
前後のＮ2アニールを行い、チャネル領域に導入した酸
素を酸素ドナー化することにより、キャリア濃度を変化
させることが出来る。その結果、トランジスタのしきい
値電圧や飽和電流値を変化させることができ、デバイス
特性に基づく歩留まりの低下を救済できる。その後、周
知の多層配線工程に進み、ＬＳＩを完成させる。
性を測定し、所望の設計値が得られない場合、４５０℃
前後のＮ2アニールを行い、チャネル領域に導入した酸
素を酸素ドナー化することにより、キャリア濃度を変化
させることが出来る。その結果、トランジスタのしきい
値電圧や飽和電流値を変化させることができ、デバイス
特性に基づく歩留まりの低下を救済できる。その後、周
知の多層配線工程に進み、ＬＳＩを完成させる。
【００１６】図３は発生ドナー濃度の熱処理時間・温度
依存性を示す図である。この図３はジャーナル・アプラ
イド・フィジィクス５０（１２）（１９７９年）第８０
９５頁から第８１０１頁（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５
０（１２）（１９７９）ｐｐ８０９５−８１０１）に発
表されている。図４は最低動作電源電圧とＭＯＳ型トラ
ンジスタの飽和電流値の相関図である。以下図３、図４
を用いてさらに酸素ドナー生成によるデバイス特性の制
御方法と不良チップの救済方法について説明する。
依存性を示す図である。この図３はジャーナル・アプラ
イド・フィジィクス５０（１２）（１９７９年）第８０
９５頁から第８１０１頁（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５
０（１２）（１９７９）ｐｐ８０９５−８１０１）に発
表されている。図４は最低動作電源電圧とＭＯＳ型トラ
ンジスタの飽和電流値の相関図である。以下図３、図４
を用いてさらに酸素ドナー生成によるデバイス特性の制
御方法と不良チップの救済方法について説明する。
【００１７】図３Ａは熱処理温度を一定にした時の熱処
理時間に対する酸素ドナーの生成量の特性図である。図
３Ｂは熱処理温度に対する酸素ドナーの生成量の特性図
である。図３に示すように酸素ドナーの生成量は熱処理
温度・時間に依存する。特に、サーマル・ドナーの場合
は、４５０℃前後の熱処理で発生しそれ以上の温度の熱
処理でドナーが消去される。そのため、熱処理の温度・
時間をうまく設定することにより所望のキャリア濃度を
得ることができ、プロセス終了後であってもデバイス特
性を変化させることができる。また、サーマル・ドナー
を発生させる温度は４５０℃前後と低温であるため、シ
リコンの金属配線への析出によるコンタクト不良を引き
起こすこともなく実用的である。
理時間に対する酸素ドナーの生成量の特性図である。図
３Ｂは熱処理温度に対する酸素ドナーの生成量の特性図
である。図３に示すように酸素ドナーの生成量は熱処理
温度・時間に依存する。特に、サーマル・ドナーの場合
は、４５０℃前後の熱処理で発生しそれ以上の温度の熱
処理でドナーが消去される。そのため、熱処理の温度・
時間をうまく設定することにより所望のキャリア濃度を
得ることができ、プロセス終了後であってもデバイス特
性を変化させることができる。また、サーマル・ドナー
を発生させる温度は４５０℃前後と低温であるため、シ
リコンの金属配線への析出によるコンタクト不良を引き
起こすこともなく実用的である。
【００１８】図４に示すように、一般にマイクロ・プロ
セッサの最低動作電源電圧は飽和電流値に逆比例する。
そのため所望の最低動作電源電圧（ＶDD１）以上のチッ
プは不良となる。この不良となったチップを救済するに
は飽和電流値を増加させなければならない。しかし、従
来のようにチャネル領域に導入されたほう素や燐を活性
化させて飽和電流値を制御する方法では、ソース・ドレ
イン電極形成以降のいかなる処理を持ってしても飽和電
流値を変化させることはできない。
セッサの最低動作電源電圧は飽和電流値に逆比例する。
そのため所望の最低動作電源電圧（ＶDD１）以上のチッ
プは不良となる。この不良となったチップを救済するに
は飽和電流値を増加させなければならない。しかし、従
来のようにチャネル領域に導入されたほう素や燐を活性
化させて飽和電流値を制御する方法では、ソース・ドレ
イン電極形成以降のいかなる処理を持ってしても飽和電
流値を変化させることはできない。
【００１９】しかし、本発明により構成されたＭＯＳ型
トランジスタでは、チャネル領域に酸素ドナーを発生す
る高濃度な酸素層を備えているので、プロセス終了後で
あってもキャリア濃度を変化させることができる。その
結果、トランジスタのしきい値電圧や飽和電流値を変化
させることができ、デバイス特性に基づく歩留まりの低
下を救済できる。
トランジスタでは、チャネル領域に酸素ドナーを発生す
る高濃度な酸素層を備えているので、プロセス終了後で
あってもキャリア濃度を変化させることができる。その
結果、トランジスタのしきい値電圧や飽和電流値を変化
させることができ、デバイス特性に基づく歩留まりの低
下を救済できる。
【００２０】なお、本実施例ではソース・ドレイン電極
形成直後に酸素ドナー化するための熱処理を行ったが、
ソース・ドレイン電極形成以降、また、半導体チップを
実装した後であっても、４５０℃前後の熱処理を行って
も同様の効果が得られる。
形成直後に酸素ドナー化するための熱処理を行ったが、
ソース・ドレイン電極形成以降、また、半導体チップを
実装した後であっても、４５０℃前後の熱処理を行って
も同様の効果が得られる。
【００２１】
【発明の効果】以上のように本発明は、チャネル領域に
導入した酸素をドナー化することにより、プロセス終了
後であっても熱処理を施すことによりキャリア濃度を変
化させ、デバイス特性を制御することができる。
導入した酸素をドナー化することにより、プロセス終了
後であっても熱処理を施すことによりキャリア濃度を変
化させ、デバイス特性を制御することができる。
【図１】本発明の一実施例におけるｎ−ｃｈ．ＭＯＳト
ランジスタの製造方法を示す工程断面図
ランジスタの製造方法を示す工程断面図
【図２】本発明の一実施例におけるｎ−ｃｈ．ＭＯＳト
ランジスタの断面構造図
ランジスタの断面構造図
【図３】発生ドナー濃度の熱処理時間・温度依存性を示
す図
す図
【図４】最低動作電源電圧とＭＯＳ型トランジスタの飽
和電流値の相関図
和電流値の相関図
１ シリコン基板 ２ フィールド酸化膜 ３ フォトレジスト ４ 素子形成領域 ５ 高酸素濃度領域 ６ ゲート酸化膜 ７ ゲート電極 ８ ソース・ドレイン領域 ９ ソース・ドレイン領域 １０ 層間絶縁膜 １１、１２、１３ コンタクト開口部 １４、１５ ソース・ドレイン電極 １６ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 広藤 裕一 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭52−144979（ＪＰ，Ａ) 特開 昭64−24459（ＪＰ，Ａ) 特開 平３−44075（ＪＰ，Ａ) 特開 平３−46272（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336
Claims (1)
- 【請求項１】半導体基板内のチャネル領域に高濃度の酸
素を導入し、酸素層を形成する工程と、半導体装置製造
後の熱処理により前記酸素層から酸素ドナーを発生させ
る工程とを備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006184A JP2990806B2 (ja) | 1991-01-23 | 1991-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006184A JP2990806B2 (ja) | 1991-01-23 | 1991-01-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04239775A JPH04239775A (ja) | 1992-08-27 |
| JP2990806B2 true JP2990806B2 (ja) | 1999-12-13 |
Family
ID=11631468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006184A Expired - Fee Related JP2990806B2 (ja) | 1991-01-23 | 1991-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990806B2 (ja) |
-
1991
- 1991-01-23 JP JP3006184A patent/JP2990806B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04239775A (ja) | 1992-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920009745B1 (ko) | 반도체장치의 제조방법 | |
| KR960012298B1 (ko) | 반도체장치의 제조방법 | |
| US5476802A (en) | Method for forming an insulated gate field effect transistor | |
| US5275872A (en) | Polycrystalline silicon thin film transistor | |
| US4701349A (en) | Semiconductor integrated circuit device and method of producing the same | |
| US4199773A (en) | Insulated gate field effect silicon-on-sapphire transistor and method of making same | |
| US4343657A (en) | Process for producing a semiconductor device | |
| US5015593A (en) | Method of manufacturing semiconductor device | |
| JPS58148445A (ja) | 相補形電界効果型トランジスタの製造方法 | |
| JPS58202562A (ja) | 半導体装置の製造方法 | |
| US5185279A (en) | Method of manufacturing insulated-gate type field effect transistor | |
| EP0459398B1 (en) | Manufacturing method of a channel in MOS semiconductor devices | |
| US5780347A (en) | Method of forming polysilicon local interconnects | |
| JPS6360549B2 (ja) | ||
| JP2990806B2 (ja) | 半導体装置の製造方法 | |
| JPH09223797A (ja) | 半導体装置の製造方法 | |
| JPH0227716A (ja) | 半導体装置の製造方法 | |
| JPH0612826B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH05102067A (ja) | 半導体装置の製造方法 | |
| JPH0481327B2 (ja) | ||
| JP3090089B2 (ja) | 半導体装置の製造方法 | |
| JPS6126234B2 (ja) | ||
| JPH06163576A (ja) | 半導体装置の製造方法 | |
| JP3376305B2 (ja) | 半導体装置の製造方法 | |
| JP3038857B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |