JPH0353774B2 - - Google Patents
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- JPH0353774B2 JPH0353774B2 JP56190354A JP19035481A JPH0353774B2 JP H0353774 B2 JPH0353774 B2 JP H0353774B2 JP 56190354 A JP56190354 A JP 56190354A JP 19035481 A JP19035481 A JP 19035481A JP H0353774 B2 JPH0353774 B2 JP H0353774B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置、特に電界効果トランジス
タ（以下FETという）のゲート電極の形成方法
の改善に関す。
タ（以下FETという）のゲート電極の形成方法
の改善に関す。
(2) 従来技術と問題点
FETの特性を改善し、FETを含む半導体集積
回路装置の集積密度を増大するために、ゲート電
極をマスクとしてイオン注入を行い熱処理を施し
て活性化するセルフアライン（self align）法が
一般に行われている。
回路装置の集積密度を増大するために、ゲート電
極をマスクとしてイオン注入を行い熱処理を施し
て活性化するセルフアライン（self align）法が
一般に行われている。
シリコン（Si）FETのゲート電極は、従来こ
の熱処理温度に耐える多結晶Siで形成されてい
た。しかしながら多結晶Siは抵抗率が高いために
FETの高速度化が制限され、Siよりも抵抗率が
低いモリブテン（Mo）等の高融点金属、或いは
これよりも化学的に安定であるモリブテン・シリ
サイド（MoSi2）等の高融点金属珪化物が現在試
みられているなど、ゲート電極の抵抗値の低下が
求められている。
の熱処理温度に耐える多結晶Siで形成されてい
た。しかしながら多結晶Siは抵抗率が高いために
FETの高速度化が制限され、Siよりも抵抗率が
低いモリブテン（Mo）等の高融点金属、或いは
これよりも化学的に安定であるモリブテン・シリ
サイド（MoSi2）等の高融点金属珪化物が現在試
みられているなど、ゲート電極の抵抗値の低下が
求められている。
又、GaAsシヨツトキーゲートFETについて、
セルフアライン法によるイオン注入を行つた後の
熱処理は850℃程度の温度を必要とするが、Mo、
タングステン（Ｗ）等をゲート電極材料とする場
合には、この熱処理においてこれらの金属が
GaAsと金属学的な反応が起きシヨツトキー障壁
が破壊されてFETが実現されない。この金属学
的な反応を起さない材料としてはTi／Ｗシリサ
イドがあるが、この材料は抵抗率が高く高速度を
志向するGaAs FETとしては大きい問題である。
セルフアライン法によるイオン注入を行つた後の
熱処理は850℃程度の温度を必要とするが、Mo、
タングステン（Ｗ）等をゲート電極材料とする場
合には、この熱処理においてこれらの金属が
GaAsと金属学的な反応が起きシヨツトキー障壁
が破壊されてFETが実現されない。この金属学
的な反応を起さない材料としてはTi／Ｗシリサ
イドがあるが、この材料は抵抗率が高く高速度を
志向するGaAs FETとしては大きい問題である。
(3) 発明の目的
本発明はFETについて、ゲート電極とイオン
注入領域との整合をセルフアライン法と同等に保
ちつつ、ゲート電極を低抵抗率の材料等により形
成することにより、その特性等を改善することを
目標とする。
注入領域との整合をセルフアライン法と同等に保
ちつつ、ゲート電極を低抵抗率の材料等により形
成することにより、その特性等を改善することを
目標とする。
(4) 発明の構成
本発明の前記目的は、化合物半導体基板上に酸
化シリコン層を積層したのち、該酸化シリコン層
を選択的に除去することにより、酸化シリコン単
層からなるゲートパターンを形成する工程と、該
ゲートパターンをマスクとして前記半導体基板に
対しＮ型不純物をイオン注入する工程と、前記ゲ
ートパターンを含む前記半導体基板上に絶縁膜を
形成したのち、前記ゲートパターンを除去すると
ともに該ゲートパターン上に形成された絶縁膜を
除去することにより、ゲート開口部を形成する工
程と、前記注入した不純物を活性化してＮ型層を
形成するための熱処理を適宜の時点において行つ
たのち、前記ゲート開口部にゲート電極を形成す
る工程とを含むように半導体装置を製造すること
によつて達成される。
化シリコン層を積層したのち、該酸化シリコン層
を選択的に除去することにより、酸化シリコン単
層からなるゲートパターンを形成する工程と、該
ゲートパターンをマスクとして前記半導体基板に
対しＮ型不純物をイオン注入する工程と、前記ゲ
ートパターンを含む前記半導体基板上に絶縁膜を
形成したのち、前記ゲートパターンを除去すると
ともに該ゲートパターン上に形成された絶縁膜を
除去することにより、ゲート開口部を形成する工
程と、前記注入した不純物を活性化してＮ型層を
形成するための熱処理を適宜の時点において行つ
たのち、前記ゲート開口部にゲート電極を形成す
る工程とを含むように半導体装置を製造すること
によつて達成される。
(5) 発明の実施例
本発明を実施例により図面を参照して具体的に
説明する。
説明する。
第１図乃至第１０図はGaAsシヨツトキーFET
について本発明の実施例を示す断面図である。
について本発明の実施例を示す断面図である。
半絶縁性GaAs基板１上に、レジストによりマ
スク２を設け、例えばSiを145KeVにて2.4×1012
cm-2程度注入して注入層３を形成する。（第１図） 前記マスク２を除去した後、スパツタ法等によ
りGaAs基板１保護のための窒化アルミニウム
（AlN）膜４を厚さ50nｍ程度に形成し、次いで
気相成長法（以下CVD法という）等によつて、
SiO2膜５を厚さ1μｍ程度に形成する。（第２図）
このSiO2膜５より本発明の特徴とするゲートパ
ターン６を形成する。このパターン６はゲート電
極の整流性接触部のパターンを定めるもので、そ
のパターン形成はリソグラフイ法によるが、
SiO2のエツチングはパターン側端面の裾の広が
りを抑制するようにガス圧力等を調整したリアク
テイブオンエツチング法による。（第３図） 次いでソース高濃度領域７及びドレイン高濃度
領域８形成のためのイオン注入を行う。すなわち
レジストによりマスク９を設けた後、SiO2によ
るゲートパターン６及びレジストによるマスク９
をマスクとして、Siを350KeV程度にて１×1014
cm-2程度に注入する。（第４図） 前記マスク９を除去して絶縁膜１０を形成す
る。本実施例においては、絶縁膜１０は蒸着法に
より一酸化シリコン（SiO）を厚さ約200nｍに付
着させた。（第５図） 次いでSiO2によるゲートパターン６を選択的
に除去する。これは例えば弗化水素（HF）と弗
化アンモニウム（NH4F）との１：10程度の混合
溶液を用いて１分間程度のエツチングによるが、
この結果、パターン６上の絶縁膜１０はリフトオ
フされ、絶縁膜１０にゲートパターンの開口が設
けられた形状となる。（第６図） なお第４図を参照して説明した高濃度領域形成
のためのイオン注入後の、該イオン活性化のため
の熱処理は、イオン注入後より前記第６図の絶縁
膜１０のにゲートパターンの開口を形成後ゲート
電極形成用の導体層被着形成直前までの適宜の時
点に実施する。この熱処理条件は例えば温度850
℃、時間20分間程度であつて、先に述べた如く、
従来技術においてはゲート電極が問題となるが、
本実施例においてはゲートパターン６はAlN保
護膜４を介してSiO2により構成されており、更
にパターン６を除去後に熱処理を実施することも
可能であつて、熱処理の際のゲート電極の問題が
解決されている。
スク２を設け、例えばSiを145KeVにて2.4×1012
cm-2程度注入して注入層３を形成する。（第１図） 前記マスク２を除去した後、スパツタ法等によ
りGaAs基板１保護のための窒化アルミニウム
（AlN）膜４を厚さ50nｍ程度に形成し、次いで
気相成長法（以下CVD法という）等によつて、
SiO2膜５を厚さ1μｍ程度に形成する。（第２図）
このSiO2膜５より本発明の特徴とするゲートパ
ターン６を形成する。このパターン６はゲート電
極の整流性接触部のパターンを定めるもので、そ
のパターン形成はリソグラフイ法によるが、
SiO2のエツチングはパターン側端面の裾の広が
りを抑制するようにガス圧力等を調整したリアク
テイブオンエツチング法による。（第３図） 次いでソース高濃度領域７及びドレイン高濃度
領域８形成のためのイオン注入を行う。すなわち
レジストによりマスク９を設けた後、SiO2によ
るゲートパターン６及びレジストによるマスク９
をマスクとして、Siを350KeV程度にて１×1014
cm-2程度に注入する。（第４図） 前記マスク９を除去して絶縁膜１０を形成す
る。本実施例においては、絶縁膜１０は蒸着法に
より一酸化シリコン（SiO）を厚さ約200nｍに付
着させた。（第５図） 次いでSiO2によるゲートパターン６を選択的
に除去する。これは例えば弗化水素（HF）と弗
化アンモニウム（NH4F）との１：10程度の混合
溶液を用いて１分間程度のエツチングによるが、
この結果、パターン６上の絶縁膜１０はリフトオ
フされ、絶縁膜１０にゲートパターンの開口が設
けられた形状となる。（第６図） なお第４図を参照して説明した高濃度領域形成
のためのイオン注入後の、該イオン活性化のため
の熱処理は、イオン注入後より前記第６図の絶縁
膜１０のにゲートパターンの開口を形成後ゲート
電極形成用の導体層被着形成直前までの適宜の時
点に実施する。この熱処理条件は例えば温度850
℃、時間20分間程度であつて、先に述べた如く、
従来技術においてはゲート電極が問題となるが、
本実施例においてはゲートパターン６はAlN保
護膜４を介してSiO2により構成されており、更
にパターン６を除去後に熱処理を実施することも
可能であつて、熱処理の際のゲート電極の問題が
解決されている。
シヨツトキーゲートFETにおいては、次に絶
縁膜１０の前記ゲートパターンの開口部分の
AlN膜４を除去する。このエツチングは熱燐酸
によるウエツトエツチングでもよいが、ドライエ
ツチングが好ましい。（第７図） 次にゲート電極を形成する導体層１１を設け
る。この導体層１１は抵抗率の低い金（Au）、ア
ルミニウム（Al）等を選択することも可能であ
り、また多層構造とするなどの方法によつて
FETの特性改善を図ることも可能であつて、そ
の形成方法は蒸着、スパツタリング等による。
（第８図） 前記導体層１１をリソグラフイ法によりパター
ニングして、ゲート電極１２を得る。（第９図） 続いて、ソース、ドレイン電極及び配線パター
ン１３を形成する。（第１０図） 以上説明した如く、本発明においてはゲートパ
ターンをまず単層の酸化シリコンによつて形成
し、これをマスクとするイオン注入、絶縁膜形成
後これを除去する。ゲートパターン６として単層
の酸化シリコン層を形成したのは、酸化シリコン
はエツチングにおいて保護膜４、絶縁膜１０との
選択性が優れ、イオン注入の際にノツクオン
（knock on）による悪影響がないからである。
縁膜１０の前記ゲートパターンの開口部分の
AlN膜４を除去する。このエツチングは熱燐酸
によるウエツトエツチングでもよいが、ドライエ
ツチングが好ましい。（第７図） 次にゲート電極を形成する導体層１１を設け
る。この導体層１１は抵抗率の低い金（Au）、ア
ルミニウム（Al）等を選択することも可能であ
り、また多層構造とするなどの方法によつて
FETの特性改善を図ることも可能であつて、そ
の形成方法は蒸着、スパツタリング等による。
（第８図） 前記導体層１１をリソグラフイ法によりパター
ニングして、ゲート電極１２を得る。（第９図） 続いて、ソース、ドレイン電極及び配線パター
ン１３を形成する。（第１０図） 以上説明した如く、本発明においてはゲートパ
ターンをまず単層の酸化シリコンによつて形成
し、これをマスクとするイオン注入、絶縁膜形成
後これを除去する。ゲートパターン６として単層
の酸化シリコン層を形成したのは、酸化シリコン
はエツチングにおいて保護膜４、絶縁膜１０との
選択性が優れ、イオン注入の際にノツクオン
（knock on）による悪影響がないからである。
又、上記実施例はシヨツトキーゲートGaAs
FETであるが、絶縁ゲート形FET、あるいは
SiFETについても同様に本発明を実施すること
が可能である。
FETであるが、絶縁ゲート形FET、あるいは
SiFETについても同様に本発明を実施すること
が可能である。
(6) 発明の効果
本発明は以上説明した如く、FETにおいてゲ
ートパターンを単層の酸化シリコンをもつて形成
してイオン注入を行ない絶縁膜を形成した後に該
パターンを選択的に除去することにより該絶縁膜
にゲートパターンを形成すべき開口を設け、熱処
理後に低抵抗率の材料をもつて、もしくは材料の
組合せによる多層構造の、ゲート電極を形成する
ことによつて、特性及び信頼度が改善された
FETを得る製造方法を提供するものである。
ートパターンを単層の酸化シリコンをもつて形成
してイオン注入を行ない絶縁膜を形成した後に該
パターンを選択的に除去することにより該絶縁膜
にゲートパターンを形成すべき開口を設け、熱処
理後に低抵抗率の材料をもつて、もしくは材料の
組合せによる多層構造の、ゲート電極を形成する
ことによつて、特性及び信頼度が改善された
FETを得る製造方法を提供するものである。
第１図乃至第１０図は本発明の実施例を示す断
面図である。 図において、１は半絶縁性GaAs基板、２はマ
スク、３はｎ注入層、４はAlN膜、５はSiO2膜、
６はゲートパターン、７はソース高濃度領域、８
はドレイン高濃度領域、９はマスク、１０は絶縁
膜、１１は導体層、１２はゲート電極、１３は電
極及び配線パターンを示す。
面図である。 図において、１は半絶縁性GaAs基板、２はマ
スク、３はｎ注入層、４はAlN膜、５はSiO2膜、
６はゲートパターン、７はソース高濃度領域、８
はドレイン高濃度領域、９はマスク、１０は絶縁
膜、１１は導体層、１２はゲート電極、１３は電
極及び配線パターンを示す。
Claims (1)
- 【特許請求の範囲】 １ 化合物半導体基板上に酸化シリコン層を積層
したのち、該酸化シリコン層を選択的に除去する
ことにより、酸化シリコン単層からなるゲートパ
ターンを形成する工程と、 該ゲートパターンをマスクとして前記半導体基
板に対しＮ型不純物をイオン注入する工程と、 前記ゲートパターンを含む前記半導体基板上に
絶縁膜を形成したのち、前記ゲートパターンを除
去するとともに該ゲートパターン上に形成された
絶縁膜を除去することにより、ゲート開口部を形
成する工程と、 前記注入した不純物を活性化してＮ型層を形成
するための熱処理を適宜の時点において行つたの
ち、前記ゲート開口部にゲート電極を形成する工
程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19035481A JPS5892265A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19035481A JPS5892265A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892265A JPS5892265A (ja) | 1983-06-01 |
| JPH0353774B2 true JPH0353774B2 (ja) | 1991-08-16 |
Family
ID=16256790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19035481A Granted JPS5892265A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892265A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713976B2 (ja) * | 1984-04-05 | 1995-02-15 | 日本電信電話株式会社 | 電界効果トランジスタの製法 |
| US4792531A (en) * | 1987-10-05 | 1988-12-20 | Menlo Industries, Inc. | Self-aligned gate process |
| JPH088266B2 (ja) * | 1989-01-20 | 1996-01-29 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860574A (ja) * | 1981-10-06 | 1983-04-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
-
1981
- 1981-11-27 JP JP19035481A patent/JPS5892265A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860574A (ja) * | 1981-10-06 | 1983-04-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5892265A (ja) | 1983-06-01 |
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