JPH088266B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH088266B2 JPH088266B2 JP1012147A JP1214789A JPH088266B2 JP H088266 B2 JPH088266 B2 JP H088266B2 JP 1012147 A JP1012147 A JP 1012147A JP 1214789 A JP1214789 A JP 1214789A JP H088266 B2 JPH088266 B2 JP H088266B2
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- JP
- Japan
- Prior art keywords
- layer
- mask layer
- semi
- gate
- insulating substrate
- Prior art date
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は超高周波素子等に用いる電界効果トランジス
タ（以下FET）の製造方法に関し、特にゲート電極の新
規な形成方法を含むFETの製造方法に関するものであ
る。
タ（以下FET）の製造方法に関し、特にゲート電極の新
規な形成方法を含むFETの製造方法に関するものであ
る。
FETの動作速度の高速化のためにはゲート長の短縮化
が有効であり、従来このゲート長を短縮化するには、電
子ビーム露光器を用いてサブハーフミクロンのパターン
を形成することにより、サブハーフミクロンのゲートを
得る方法や、ダミーゲートに異方性エッチングを組み合
わせることにより、通常の光学露光で得られるパターン
（1.0μｍ）からサブハーフミクロンのゲートを得る方
法等がある。後者のダミーゲートを用いる方法として
は、例えば、トランスケーション・エレクトロン・デバ
イス（IEEE TRANSACTIONS ON ELECTRON DEVICES、vol.E
D−29 NO.11,1982年 1772〜1777頁 GaAs LSI−Direct
ed MESFET'S with Self−Alighed Implantation for n+
−Layer Technology（SAINT））の資料に開示されてい
る。
が有効であり、従来このゲート長を短縮化するには、電
子ビーム露光器を用いてサブハーフミクロンのパターン
を形成することにより、サブハーフミクロンのゲートを
得る方法や、ダミーゲートに異方性エッチングを組み合
わせることにより、通常の光学露光で得られるパターン
（1.0μｍ）からサブハーフミクロンのゲートを得る方
法等がある。後者のダミーゲートを用いる方法として
は、例えば、トランスケーション・エレクトロン・デバ
イス（IEEE TRANSACTIONS ON ELECTRON DEVICES、vol.E
D−29 NO.11,1982年 1772〜1777頁 GaAs LSI−Direct
ed MESFET'S with Self−Alighed Implantation for n+
−Layer Technology（SAINT））の資料に開示されてい
る。
同資料には、多層レジストなどにより形成されるダミ
ーゲートをマスクにn+層を形成するためのイオン注入を
行い、活性化高温アニール処理の後、ダミーゲート跡の
反転パターンに蒸着などにより金属ゲートを形成し、サ
ブハーフミクロンのゲートを得る方法が開示されてい
る。例えば第５図（ａ）に示されるように、このダミー
ゲート１は英字の「Ｔ」字状に形成される。つまり、半
絶縁性基板２上にフォトレジスト層３が形成され、この
フォトレジスト層３上にマスク４が形成されている。そ
して、マスク４により半絶縁性基板２にn+層を形成する
ためのイオンが選択的に注入された後、絶縁膜５が堆積
され、その後、同図（ｂ）に示されるようにダミーゲー
ト１はリフトオフされて反転パターン６が得られる。そ
して、同図（ｃ）に示されるように、反転パターン６の
跡にメタルゲート７が形成される。
ーゲートをマスクにn+層を形成するためのイオン注入を
行い、活性化高温アニール処理の後、ダミーゲート跡の
反転パターンに蒸着などにより金属ゲートを形成し、サ
ブハーフミクロンのゲートを得る方法が開示されてい
る。例えば第５図（ａ）に示されるように、このダミー
ゲート１は英字の「Ｔ」字状に形成される。つまり、半
絶縁性基板２上にフォトレジスト層３が形成され、この
フォトレジスト層３上にマスク４が形成されている。そ
して、マスク４により半絶縁性基板２にn+層を形成する
ためのイオンが選択的に注入された後、絶縁膜５が堆積
され、その後、同図（ｂ）に示されるようにダミーゲー
ト１はリフトオフされて反転パターン６が得られる。そ
して、同図（ｃ）に示されるように、反転パターン６の
跡にメタルゲート７が形成される。
このダミーゲートを用いる後者の方法は、電子ビーム
露光器を用いる前者の方法に比較して生産性が高く、同
一チップ上における各FETのゲート長の均一性も良い。
露光器を用いる前者の方法に比較して生産性が高く、同
一チップ上における各FETのゲート長の均一性も良い。
しかしながら、上記従来のダミーゲートを用いてゲー
ト電極を製造する方法は、ダミーゲート１を形成した後
に真のメタルゲート７に置換しなければならず、この置
換の際にはダミーゲート１跡の反転パターン６にメタル
ゲート７を正確に位置合わせをしなければならない。そ
して、この位置合わせは困難であるため、ダミーゲート
７を反転するために用いた絶縁膜５にメタルゲート７を
オーバーラップする構造を採らざるを得なかった。この
ため、このオーバラップ部８（第５図（ｃ）参照）には
真性のFETの容量に加えて新たなMIS容量が発生し、FET
の高周波特性が劣化するという課題を有していた。
ト電極を製造する方法は、ダミーゲート１を形成した後
に真のメタルゲート７に置換しなければならず、この置
換の際にはダミーゲート１跡の反転パターン６にメタル
ゲート７を正確に位置合わせをしなければならない。そ
して、この位置合わせは困難であるため、ダミーゲート
７を反転するために用いた絶縁膜５にメタルゲート７を
オーバーラップする構造を採らざるを得なかった。この
ため、このオーバラップ部８（第５図（ｃ）参照）には
真性のFETの容量に加えて新たなMIS容量が発生し、FET
の高周波特性が劣化するという課題を有していた。
本発明はこのような課題を解消するためになされたも
ので、第１図に示されるように、半絶縁性基板11上に直
方体形状のマスク層12を形成し、このマスク層12を遮蔽
にして半絶縁性基板11の表層部に不純物高濃度層13を選
択的に形成し（同図（ａ））、直方体形状のマスク層12
の両側壁12a,12aを全面に亘ってほぼ垂直にエッチング
し、マスク層12および半絶縁性基板11上に絶縁膜15を形
成し、マスク層12をリフトオフして反転パターン16を形
成し（同図（ｂ））、この反転パターン16にゲート電極
17を形成するものである（同図（ｃ））。
ので、第１図に示されるように、半絶縁性基板11上に直
方体形状のマスク層12を形成し、このマスク層12を遮蔽
にして半絶縁性基板11の表層部に不純物高濃度層13を選
択的に形成し（同図（ａ））、直方体形状のマスク層12
の両側壁12a,12aを全面に亘ってほぼ垂直にエッチング
し、マスク層12および半絶縁性基板11上に絶縁膜15を形
成し、マスク層12をリフトオフして反転パターン16を形
成し（同図（ｂ））、この反転パターン16にゲート電極
17を形成するものである（同図（ｃ））。
ダミーゲートであるマスク層12は直方体形状（英字の
「Ｉ」字形状）であるため、マスク層12をリフトオフし
た後に得られる絶縁膜15のオーバラップ部18は、そのテ
パ角θが直角に近い角度で形成される（第１図（ｃ）参
照）。
「Ｉ」字形状）であるため、マスク層12をリフトオフし
た後に得られる絶縁膜15のオーバラップ部18は、そのテ
パ角θが直角に近い角度で形成される（第１図（ｃ）参
照）。
このテーパ角θとMIS容量との関係は、例えば、第２
図のグラフに示されるようになる。つまり、絶縁膜15を
二酸化ケイ素（SiO2）とし、この絶縁膜15の膜厚を3000
Å，オーバラップ部18の長さを0.5［μｍ］とすると
（第１図（ｃ）参照）、第２図に示されるように、MIS
容量はテーパ角θに反比例し、テーパ角θが大きくなる
とMIS容量は減少する。なお、同図の横軸はテーパ角θ
［°］，縦軸はMIS容量［F/mm］を表す。
図のグラフに示されるようになる。つまり、絶縁膜15を
二酸化ケイ素（SiO2）とし、この絶縁膜15の膜厚を3000
Å，オーバラップ部18の長さを0.5［μｍ］とすると
（第１図（ｃ）参照）、第２図に示されるように、MIS
容量はテーパ角θに反比例し、テーパ角θが大きくなる
とMIS容量は減少する。なお、同図の横軸はテーパ角θ
［°］，縦軸はMIS容量［F/mm］を表す。
次に本発明について図面を参照して以下に詳述する。
第３図（ａ）〜（ｈ）は本発明の第１の実施例を表す
断面図である。
断面図である。
半絶縁性のガリウム砒素（GaAs）基板21上にはAZフォ
トレジスト22が形成され、このAZフォトレジスト22を遮
蔽にしてシリコンイオン（Si+）が注入され、ｎ形活性
層23が選択的に形成される（第３図（ａ）参照）。
トレジスト22が形成され、このAZフォトレジスト22を遮
蔽にしてシリコンイオン（Si+）が注入され、ｎ形活性
層23が選択的に形成される（第３図（ａ）参照）。
次に、基板21表面にプラズマCVD法により窒化ケイ素
（Si3N4）膜24が堆積される。この窒化ケイ素膜24は後
のアニーリングの保護膜であると共に、FET製作の全工
程を通して基板21表面を保護し、デバイス特性のプロセ
ス毎の変動を抑止するものである。次に、この窒化ケイ
素膜24上にFPMフォトレジスト25,タングステン（Ｗ）2
6,AZフォトレジスト27が順に形成された３層構造の多数
レジストが構成され、最上段のAZフォトレジスト27がパ
ターンニングされる（同図（ｂ）参照）。
（Si3N4）膜24が堆積される。この窒化ケイ素膜24は後
のアニーリングの保護膜であると共に、FET製作の全工
程を通して基板21表面を保護し、デバイス特性のプロセ
ス毎の変動を抑止するものである。次に、この窒化ケイ
素膜24上にFPMフォトレジスト25,タングステン（Ｗ）2
6,AZフォトレジスト27が順に形成された３層構造の多数
レジストが構成され、最上段のAZフォトレジスト27がパ
ターンニングされる（同図（ｂ）参照）。
次に、タングステン26は反応性イオンエッチング（RI
E）により除去される（同図（ｃ）参照）。
E）により除去される（同図（ｃ）参照）。
さらに、RIEによりFPMフォトレジスト25除去され、これ
と共にAZフォトレジスト27も除去される。次に、タング
ステン26およびFPMフォトレジスト25から構成される直
方体形状のマスク層28を遮蔽に、窒化ケイ素膜24を通し
て高ドーズのシリコンイオンが注入され、不純物高濃度
層であるn+層29が形成される。なお、マスク層28の外形
はn+層29の位置を決定する要因になり、また、このマス
ク層28はダミーゲートとなるものである（同図（ｄ）参
照）。
と共にAZフォトレジスト27も除去される。次に、タング
ステン26およびFPMフォトレジスト25から構成される直
方体形状のマスク層28を遮蔽に、窒化ケイ素膜24を通し
て高ドーズのシリコンイオンが注入され、不純物高濃度
層であるn+層29が形成される。なお、マスク層28の外形
はn+層29の位置を決定する要因になり、また、このマス
ク層28はダミーゲートとなるものである（同図（ｄ）参
照）。
次に、CF4＋O2プラズマガスを用いたRIEにより、直方
体形状のマスク層28の両側壁28aが全面に亘ってほぼ垂
直にエッチングされ、マスク層28の両側壁28aは縮小さ
れる。このエッチングにおいてはタングステン26および
FPMフォトレジスト25が等速度に縮小される。また、こ
の縮小の度合いは後のゲート形成時におけるゲート長に
影響を及ぼすものである（同図（ｅ）参照）。
体形状のマスク層28の両側壁28aが全面に亘ってほぼ垂
直にエッチングされ、マスク層28の両側壁28aは縮小さ
れる。このエッチングにおいてはタングステン26および
FPMフォトレジスト25が等速度に縮小される。また、こ
の縮小の度合いは後のゲート形成時におけるゲート長に
影響を及ぼすものである（同図（ｅ）参照）。
次に、窒化ケイ素膜24および縮小されたマスク層28上
にSiO2からなる絶縁膜30がスパッタ法により形成される
（同図（ｆ）参照）。
にSiO2からなる絶縁膜30がスパッタ法により形成される
（同図（ｆ）参照）。
次に、ダミーゲートであるマスク層28がリフトオフさ
れ、反転パターン31が形成される。なお、この段階でア
ニーリングが行われる（同図（ｇ）参照）。
れ、反転パターン31が形成される。なお、この段階でア
ニーリングが行われる（同図（ｇ）参照）。
次に、反応性イオンビームエッチング（RIBE）により
絶縁膜30が部分的に除去され、さらに露出した窒化ケイ
素膜24がバレル形プラズマエッチングにより除去され
る。そして、窒化ケイ素膜24の除去後の基板21上にソー
ス電極32,ドレイン電極33が形成され、さらに、反転パ
ターン31上にゲート電極34が形成される。
絶縁膜30が部分的に除去され、さらに露出した窒化ケイ
素膜24がバレル形プラズマエッチングにより除去され
る。そして、窒化ケイ素膜24の除去後の基板21上にソー
ス電極32,ドレイン電極33が形成され、さらに、反転パ
ターン31上にゲート電極34が形成される。
このように上記実施例によれば、直方体の形状をした
マスク層28をダミーゲートとして反転パターン31を形成
するようにしたため、オーバラップ部35の絶縁膜30はそ
のテーパ角θが直角に近付く（第３図（ｈ）参照）。こ
のため、第２図のグラフから理解されるようにMIS容量
は減少し、得られるFETの高周波特性は向上する。
マスク層28をダミーゲートとして反転パターン31を形成
するようにしたため、オーバラップ部35の絶縁膜30はそ
のテーパ角θが直角に近付く（第３図（ｈ）参照）。こ
のため、第２図のグラフから理解されるようにMIS容量
は減少し、得られるFETの高周波特性は向上する。
第４図（ａ）〜（ｇ）は本発明の第２の実施例を表す
断面図である。
断面図である。
半絶縁性のガリウム砒素基板41上にはAZフォトレジス
ト42が形成され、このAZフォトレジスト42を遮蔽にして
シリコンイオン（Si+）が注入され、ｎ形活性層43が選
択的に形成される（第４図（ａ）参照）。
ト42が形成され、このAZフォトレジスト42を遮蔽にして
シリコンイオン（Si+）が注入され、ｎ形活性層43が選
択的に形成される（第４図（ａ）参照）。
次に、基板41表面にプラズマCVD法により窒化ケイ素
膜44が堆積され、この窒化ケイ素膜44上にレジスト（膜
厚約2.0μｍ）からなるマスク層45がパターンニングさ
れる（同図（ｂ）参照）。
膜44が堆積され、この窒化ケイ素膜44上にレジスト（膜
厚約2.0μｍ）からなるマスク層45がパターンニングさ
れる（同図（ｂ）参照）。
次に、マスク層45を遮蔽に、窒化ケイ素膜44を通して
高ドーズのシリコンイオンが注入され、不純物高濃度層
であるn+層46が形成される。なお、マスク層45の外形は
n+層46の位置を決定する要因になり、また、このマスク
層45はダミーゲートとなるものである。（同図（ｃ）参
照）。
高ドーズのシリコンイオンが注入され、不純物高濃度層
であるn+層46が形成される。なお、マスク層45の外形は
n+層46の位置を決定する要因になり、また、このマスク
層45はダミーゲートとなるものである。（同図（ｃ）参
照）。
次に、O2プラズマガスを用いたRIEにより、直方体形
状のマスク層45の両側壁45aが全面に亘ってほぼ垂直に
エッチングされ、マスク層45の両側壁45aには縮小され
る。この縮小の度合いは後のゲート形成時におけるゲー
ト長に影響を及ぼすものである（同図（ｄ）参照）。
状のマスク層45の両側壁45aが全面に亘ってほぼ垂直に
エッチングされ、マスク層45の両側壁45aには縮小され
る。この縮小の度合いは後のゲート形成時におけるゲー
ト長に影響を及ぼすものである（同図（ｄ）参照）。
次に、窒化ケイ素膜44および縮小されたマスク層45上
にSiO2からなる絶縁膜47がスパッタ法により形成される
（同図（ｅ）参照）。
にSiO2からなる絶縁膜47がスパッタ法により形成される
（同図（ｅ）参照）。
次に、ダミーゲートであるマスク層45がリフトオフさ
れ、反転パターン48が形成される。なお、この段階でア
ニーリングが行われる（同図（ｆ）参照）。
れ、反転パターン48が形成される。なお、この段階でア
ニーリングが行われる（同図（ｆ）参照）。
次に、RIBEにより絶縁膜47が部分的に除去され、さら
に露出した窒化ケイ素膜44がバレル形プラズマエッチン
グにより除去される。そして、窒化ケイ素膜44の除去法
の基板41上にソース電極49、ドレイン電極50が形成さ
れ、さらに、反転パターン48上にゲート電源51が形成さ
れる（同図（ｇ）参照）。
に露出した窒化ケイ素膜44がバレル形プラズマエッチン
グにより除去される。そして、窒化ケイ素膜44の除去法
の基板41上にソース電極49、ドレイン電極50が形成さ
れ、さらに、反転パターン48上にゲート電源51が形成さ
れる（同図（ｇ）参照）。
このように上記実施例によっても、直方体の形状をし
たマスク層45をダミーゲートとして反転パターン48を形
成するようにしたため、オーバラップ部52の絶縁膜47は
そのテーパ角θが９直角に近付き、MIS容量は減小して
得られるFETの高周波特性は向上する。
たマスク層45をダミーゲートとして反転パターン48を形
成するようにしたため、オーバラップ部52の絶縁膜47は
そのテーパ角θが９直角に近付き、MIS容量は減小して
得られるFETの高周波特性は向上する。
以上のように前記の２つの実施例によれば、従来、課
題とされていたMIS容量による素子劣化を招くことな
く、通常の光学露光によりサブハーフミクロンの素子を
形成することが出来る。従って、上記実施例は、モノリ
シック・マイクロ波集積回路（MMIC）等のように、ゲー
ト長の短い素子が１チップ上に均一に集積されることが
要求されるICのプロセスに利用すると効果的である。例
えば、このようなMMICに用いられるMESFET（ショットキ
接触FET）のプロセスに利用すると特に効果的である。
この場合には、上記第１の実施例においては、第３図
（ｇ）に示す、反転パターン31を形成してアニーリング
をする工程の後に、この反転パターン31に露出する窒化
ケイ素膜24がエッチングにより除去される。そして、こ
の除去によって反転パターン31に露出した活性層23にシ
ョットキ接触してゲート電極34が形成される。また、上
記第２の実施例においては、第４図（ｆ）に示す、反転
パターン48を形成してアニーリングをする工程の後に、
この反転パターン48に露出する窒化ケイ素膜44がエッチ
ングにより除去される。そして、この除去によって反転
パターン48に露出した活性層43にショットキ接触してゲ
ート電極51が形成される。このような各プロセスによっ
て製造されるGaAsMESFETにおいても、第１の実施例に沿
って得られたGaAsMESFETにおいては絶縁膜30のテーパ角
θがやはり直角に近付き、第２の実施例に沿って得られ
たGaAsMESFETにおいては絶縁膜47のテーパ角θがやはり
直角に近付く。従って、ゲート電極34、ゲート電極51に
寄生する容量はMISFETにおけるMIS容量と同様に減少す
る。よって、このようなGaAsMESFETの高周波特性は上記
各実施例によるMESFETと同様に向上する。
題とされていたMIS容量による素子劣化を招くことな
く、通常の光学露光によりサブハーフミクロンの素子を
形成することが出来る。従って、上記実施例は、モノリ
シック・マイクロ波集積回路（MMIC）等のように、ゲー
ト長の短い素子が１チップ上に均一に集積されることが
要求されるICのプロセスに利用すると効果的である。例
えば、このようなMMICに用いられるMESFET（ショットキ
接触FET）のプロセスに利用すると特に効果的である。
この場合には、上記第１の実施例においては、第３図
（ｇ）に示す、反転パターン31を形成してアニーリング
をする工程の後に、この反転パターン31に露出する窒化
ケイ素膜24がエッチングにより除去される。そして、こ
の除去によって反転パターン31に露出した活性層23にシ
ョットキ接触してゲート電極34が形成される。また、上
記第２の実施例においては、第４図（ｆ）に示す、反転
パターン48を形成してアニーリングをする工程の後に、
この反転パターン48に露出する窒化ケイ素膜44がエッチ
ングにより除去される。そして、この除去によって反転
パターン48に露出した活性層43にショットキ接触してゲ
ート電極51が形成される。このような各プロセスによっ
て製造されるGaAsMESFETにおいても、第１の実施例に沿
って得られたGaAsMESFETにおいては絶縁膜30のテーパ角
θがやはり直角に近付き、第２の実施例に沿って得られ
たGaAsMESFETにおいては絶縁膜47のテーパ角θがやはり
直角に近付く。従って、ゲート電極34、ゲート電極51に
寄生する容量はMISFETにおけるMIS容量と同様に減少す
る。よって、このようなGaAsMESFETの高周波特性は上記
各実施例によるMESFETと同様に向上する。
以上説明したように本発明は、半絶縁性基板上に直方
体形状のマスク層を形成し、このマスク層を遮蔽にして
半絶縁性基板の表層部に不純物高濃度層を選択的に形成
し、直方体形状のマスク層の両側壁を全面に亘ってほぼ
垂直にエッチングし、マスク層および半絶縁性基板上に
絶縁膜を形成し、マスク層をリフトオフして反転パター
ンを形成し、この反転パターンにゲート電極を形成する
ようにしたことにより、マスク層をリフトオフした後に
得られるオーバラップ部の絶縁膜は、そのテーパ角が直
角に近い角度で形成される。このため、オーバーラップ
部のMIS容量は減少し、得られるFETの高周波特性は向上
するという効果を有する。
体形状のマスク層を形成し、このマスク層を遮蔽にして
半絶縁性基板の表層部に不純物高濃度層を選択的に形成
し、直方体形状のマスク層の両側壁を全面に亘ってほぼ
垂直にエッチングし、マスク層および半絶縁性基板上に
絶縁膜を形成し、マスク層をリフトオフして反転パター
ンを形成し、この反転パターンにゲート電極を形成する
ようにしたことにより、マスク層をリフトオフした後に
得られるオーバラップ部の絶縁膜は、そのテーパ角が直
角に近い角度で形成される。このため、オーバーラップ
部のMIS容量は減少し、得られるFETの高周波特性は向上
するという効果を有する。
第１図（ａ）〜（ｃ）は、本発明の方法を表す断面図
は、第２図は、この方法によるMIS容量と絶縁膜のテー
パ角との関係の一例を表すグラフ、第３図（ａ）〜
（ｈ）は、本発明の第１の実施例を表す断面図、第４図
（ａ）〜（ｇ）は、本発明の第２実施例を表す断面図、
第５図（ａ）〜（ｃ）は、従来の方法を表す断面図であ
る。 11…半絶縁性基板、12…マスク層、12a…マスク層12の
両側壁、13…不純物高濃度層、15…絶縁膜、16…反転パ
ターン、17…ゲート電極。
は、第２図は、この方法によるMIS容量と絶縁膜のテー
パ角との関係の一例を表すグラフ、第３図（ａ）〜
（ｈ）は、本発明の第１の実施例を表す断面図、第４図
（ａ）〜（ｇ）は、本発明の第２実施例を表す断面図、
第５図（ａ）〜（ｃ）は、従来の方法を表す断面図であ
る。 11…半絶縁性基板、12…マスク層、12a…マスク層12の
両側壁、13…不純物高濃度層、15…絶縁膜、16…反転パ
ターン、17…ゲート電極。
Claims (1)
- 【請求項１】半絶縁性基板の表層部に活性層を形成し、
この半絶縁性基板上にタングステンおよびレジストの２
層からなるまたはレジスト単層からなる直方体形状のマ
スク層を形成し、このマスク層を遮蔽にして前記半絶縁
性基板の表層部に不純物高濃度層を選択的に形成し、前
記直方体形状のマスク層の両側壁を全面に亘ってほぼ垂
直にドライエッチングし、このマスク層および前記半絶
縁性基板上に絶縁膜を形成し、このマスク層をリフトオ
フして反転パターンを形成し、アニーリングをした後に
この反転パターンにゲート電極を形成する電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012147A JPH088266B2 (ja) | 1989-01-20 | 1989-01-20 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012147A JPH088266B2 (ja) | 1989-01-20 | 1989-01-20 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192733A JPH02192733A (ja) | 1990-07-30 |
| JPH088266B2 true JPH088266B2 (ja) | 1996-01-29 |
Family
ID=11797378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1012147A Expired - Lifetime JPH088266B2 (ja) | 1989-01-20 | 1989-01-20 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088266B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892265A (ja) * | 1981-11-27 | 1983-06-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6144473A (ja) * | 1984-08-08 | 1986-03-04 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
| JPH0793318B2 (ja) * | 1984-10-11 | 1995-10-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPS61176162A (ja) * | 1985-01-31 | 1986-08-07 | Fujitsu Ltd | 電界効果半導体装置とその製造方法 |
| JPS63161676A (ja) * | 1986-12-25 | 1988-07-05 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
-
1989
- 1989-01-20 JP JP1012147A patent/JPH088266B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02192733A (ja) | 1990-07-30 |
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