JPS6169165A - 相補型半導体装置及びその製造方法 - Google Patents
相補型半導体装置及びその製造方法Info
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- JPS6169165A JPS6169165A JP59191136A JP19113684A JPS6169165A JP S6169165 A JPS6169165 A JP S6169165A JP 59191136 A JP59191136 A JP 59191136A JP 19113684 A JP19113684 A JP 19113684A JP S6169165 A JPS6169165 A JP S6169165A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、相補型半導体装置及びその製造方法に関する
。
。
従来、相補型半導体装置例えば相補型(C) MOSイ
ンバータとしては、第2図に示す如<、N塁(100)
シリコン基板1にP型ウェル領域2を設け、前記基板1
のPgウェル領域2外にPチャネルトランジスタT、を
、かつP型ウェル領域2内にNチャネルトランジスタT
Nを設けた構造のものが知られている。以下に、このイ
ンバータの製造手順について説明する。
ンバータとしては、第2図に示す如<、N塁(100)
シリコン基板1にP型ウェル領域2を設け、前記基板1
のPgウェル領域2外にPチャネルトランジスタT、を
、かつP型ウェル領域2内にNチャネルトランジスタT
Nを設けた構造のものが知られている。以下に、このイ
ンバータの製造手順について説明する。
まず、前記基板IKウェル領域2を形成した後、基板1
に厚い素子分離領域3を形成する。
に厚い素子分離領域3を形成する。
つづいて、前記基板l、クエル領域2上に夫々り−)
絶縁膜4 t 、4 mを介してポリシリコン等によ
るゲート電極S、、S、を形成する。次いで、ウェル領
域2上に7オトレソスト膜を選択的に塗布し、Pチャネ
ルトランジスタT、側のダート電極51と上記フォトレ
ジスト膜をマスクとして基板JK例えばボロンをイオン
注入し、P+盤のソース、ドレイン領域6,1を形成す
る。
絶縁膜4 t 、4 mを介してポリシリコン等によ
るゲート電極S、、S、を形成する。次いで、ウェル領
域2上に7オトレソスト膜を選択的に塗布し、Pチャネ
ルトランジスタT、側のダート電極51と上記フォトレ
ジスト膜をマスクとして基板JK例えばボロンをイオン
注入し、P+盤のソース、ドレイン領域6,1を形成す
る。
同様に、PチャネルトランジスタT、1IIK7オトレ
ノスト膜を塗布し、このフォトレノスト膜とダート電極
53をマスクとして砒素またはリンをイオン注入し%N
”ffiのソース、ドレイン領域8.9を形成する。そ
の後、更に層間絶縁膜10を被着し、コンタクトホール
11・・・を開口して配線層12・・・を被着する。こ
れにより、基板1にPチャネルトランジスタT、を有し
、フェル領域2にNチャネルトランジスタTNを有した
CMOSイと ンパータが製造される。なお、
このCMOSインバータの各ソース、ドレイン領域6〜
9は 1019〜10 鋸 の略均−な不純物濃度を有
している。
ノスト膜を塗布し、このフォトレノスト膜とダート電極
53をマスクとして砒素またはリンをイオン注入し%N
”ffiのソース、ドレイン領域8.9を形成する。そ
の後、更に層間絶縁膜10を被着し、コンタクトホール
11・・・を開口して配線層12・・・を被着する。こ
れにより、基板1にPチャネルトランジスタT、を有し
、フェル領域2にNチャネルトランジスタTNを有した
CMOSイと ンパータが製造される。なお、
このCMOSインバータの各ソース、ドレイン領域6〜
9は 1019〜10 鋸 の略均−な不純物濃度を有
している。
しかるに、第2図のCMOSインバータでは、Nチャネ
ルトランジスタ、Pチャネルトランジスタ共に、同じシ
リコン基板1に形成する。しかしながら、反転層内の易
動度は基板方位によシ異なる(Mobility An
Lsotropy of Electronsin I
nversion Layvrs on 0xidiz
@d 5ilicon8urfaa@s : T、 5
ato @tal ; Phys、 Rev、 B v
ol 4No6 pp1950 to 1960.19
71等参照ン。従って、従来技術で示した(ioo)基
板では、エレクトロン易動度は大きいものの、ホール易
動度は最大値の約Aとなシ、Pチャネルトランジスタの
コンダクタンス・電流駆動能力は低下する。また、通常
はこれをカバーする為にPチャネルトランジスタを大き
くするが、この場合集積度の劣化を招く。
ルトランジスタ、Pチャネルトランジスタ共に、同じシ
リコン基板1に形成する。しかしながら、反転層内の易
動度は基板方位によシ異なる(Mobility An
Lsotropy of Electronsin I
nversion Layvrs on 0xidiz
@d 5ilicon8urfaa@s : T、 5
ato @tal ; Phys、 Rev、 B v
ol 4No6 pp1950 to 1960.19
71等参照ン。従って、従来技術で示した(ioo)基
板では、エレクトロン易動度は大きいものの、ホール易
動度は最大値の約Aとなシ、Pチャネルトランジスタの
コンダクタンス・電流駆動能力は低下する。また、通常
はこれをカバーする為にPチャネルトランジスタを大き
くするが、この場合集積度の劣化を招く。
本発明は上記事情に鑑みてなされたもので、Pチャネル
トランジスタ、Nチャネルトランジスタのチャネル領域
を夫々同一半導体基板の異種の面に形成することにより
、エレクトロン。
トランジスタ、Nチャネルトランジスタのチャネル領域
を夫々同一半導体基板の異種の面に形成することにより
、エレクトロン。
ホール易動度を大きくできるとともに、集積度の劣化を
阻止し得る相補型半導体装置及びその製造方法を提供す
ることを目的とする。
阻止し得る相補型半導体装置及びその製造方法を提供す
ることを目的とする。
本願allの発明は、半導体基板の異種の面に夫々互い
に逆導電型チャネルの電界効果トランジスタのチャネル
領域を設けることによって、上記目的の達成を図ったこ
とを骨子とする。
に逆導電型チャネルの電界効果トランジスタのチャネル
領域を設けることによって、上記目的の達成を図ったこ
とを骨子とする。
本願第2の発明は、半導体基板の第1の主面を工、テン
グすることによシ第2の主面を形成した後、前記第1.
第2の主面に夫々互いに逆導電製チャネルの電界効果盤
トランジスタのチャネル領域を形成することにより、本
Mglの発明と同様な効果を得るこ左を図ったことを骨
子とする。
グすることによシ第2の主面を形成した後、前記第1.
第2の主面に夫々互いに逆導電製チャネルの電界効果盤
トランジスタのチャネル領域を形成することにより、本
Mglの発明と同様な効果を得るこ左を図ったことを骨
子とする。
以下、本発明の一実施例を第1図(&)〜(Qを参照し
て説明する。
て説明する。
まず、例えばNfiの(10G、)シリコン基板21の
第1の主面22に周知の技術によ)P型のウェル23を
形成した。つづいて、写真蝕刻(PEP)法を用い、P
チャネル素子領域に対応する基板部分く第2の主面とし
てのSt膜段差11G)面24を形成した後、基板21
.ウェル23上に素子分離領域25を形成した(第1図
(荀図示)。次いで、前記基板2ノ、ウェル23に夫々
ダート絶縁膜26*、;16bを形成した後、基板21
の表面にイオン注入等によ!DP”証のソース、ドレイ
ン領域27.28を選択的に形成した(第1図(b)図
示)。しかる後、PEP法にょ9Pチャネル側、Nチャ
ネル側に夫々多結晶シリコンからなるダート電極29m
、29bを形成した。
第1の主面22に周知の技術によ)P型のウェル23を
形成した。つづいて、写真蝕刻(PEP)法を用い、P
チャネル素子領域に対応する基板部分く第2の主面とし
てのSt膜段差11G)面24を形成した後、基板21
.ウェル23上に素子分離領域25を形成した(第1図
(荀図示)。次いで、前記基板2ノ、ウェル23に夫々
ダート絶縁膜26*、;16bを形成した後、基板21
の表面にイオン注入等によ!DP”証のソース、ドレイ
ン領域27.28を選択的に形成した(第1図(b)図
示)。しかる後、PEP法にょ9Pチャネル側、Nチャ
ネル側に夫々多結晶シリコンからなるダート電極29m
、29bを形成した。
更に、ダート電極29b等をマスクとすることによシ、
ウェル23に選択的KNII不純物を導入してN+ g
のソース、ドレイン領域so*sノを形成した(第1図
(C)図示ン。その後、層間絶縁膜32を被着し、これ
にコンタクトホール33・・・を開口して配1s34・
・・を形成した。これKよシ、第1の主面となるウェル
23表面にNチャネル領域を有したNチャネルトランジ
スタTNと、第2の主面としての81段差(110)面
24にPチャネル領域を有し九Pチャネルトランジスタ
T、からなるCMOSインバータが製造された(第1図
(d)図示)。なお、このCMOSインバータの各ソー
ス、ドレイン領域は、10〜10102O’ の略均
−の不純物濃度を有している。
ウェル23に選択的KNII不純物を導入してN+ g
のソース、ドレイン領域so*sノを形成した(第1図
(C)図示ン。その後、層間絶縁膜32を被着し、これ
にコンタクトホール33・・・を開口して配1s34・
・・を形成した。これKよシ、第1の主面となるウェル
23表面にNチャネル領域を有したNチャネルトランジ
スタTNと、第2の主面としての81段差(110)面
24にPチャネル領域を有し九Pチャネルトランジスタ
T、からなるCMOSインバータが製造された(第1図
(d)図示)。なお、このCMOSインバータの各ソー
ス、ドレイン領域は、10〜10102O’ の略均
−の不純物濃度を有している。
本発明に係るCMOSインバータは、(100)面とな
るウェル23表面KNチャネルトランジスタTNのNチ
ャネル領域を設け、エツチングした81段差(110)
面24にPチャネルトランジスタのPチャネル領域を設
けた構造になっている。
るウェル23表面KNチャネルトランジスタTNのNチ
ャネル領域を設け、エツチングした81段差(110)
面24にPチャネルトランジスタのPチャネル領域を設
けた構造になっている。
しかして、本発明に係るCMOSインバータによれば、
上記構造をとることによシ、エレクトロン易動度、ホー
ル易動度ともに従来と比べ大きくすることができる。事
実、従来、(10G)シ、・ リ″2基板面にNチ
ャネ“トラ′ジスタ・Pチャネルトランジスタの両者を
形成したときのエレクトロン易、動度、ホール易動度が
夫々約400i/V−旗、約100cd/V−就であっ
た。これに対し、本発明の場合、エレクトロン易動度は
従来と同じであったが、ホール易動度は約200−/V
一式と2倍になっ九。これにより、本発明によれば、P
チャネルトランジスタの性能を向上できることが明らか
である。また、従来のCMOSインバータと本発明のそ
れとを比較したところ、素子面積は従来の約2/3 に
小さくでき、高密度化に有利であっ−た。
上記構造をとることによシ、エレクトロン易動度、ホー
ル易動度ともに従来と比べ大きくすることができる。事
実、従来、(10G)シ、・ リ″2基板面にNチ
ャネ“トラ′ジスタ・Pチャネルトランジスタの両者を
形成したときのエレクトロン易、動度、ホール易動度が
夫々約400i/V−旗、約100cd/V−就であっ
た。これに対し、本発明の場合、エレクトロン易動度は
従来と同じであったが、ホール易動度は約200−/V
一式と2倍になっ九。これにより、本発明によれば、P
チャネルトランジスタの性能を向上できることが明らか
である。また、従来のCMOSインバータと本発明のそ
れとを比較したところ、素子面積は従来の約2/3 に
小さくでき、高密度化に有利であっ−た。
本発明方法によれば、基板21の表面にウェル23を形
成し、更に基板21をエツチングして81段差(110
)面24を形成した後、S1段差(11G)面24にP
チャネルトランジスタT、のPチャネル領域を、かつ(
100)面となるウェル23にNチャネルトランジスタ
TNのNチャネル領域を形成するため、前述と同様、P
チャネルトランジスタの性能の向上とともに高密度化を
達成できるものである。
成し、更に基板21をエツチングして81段差(110
)面24を形成した後、S1段差(11G)面24にP
チャネルトランジスタT、のPチャネル領域を、かつ(
100)面となるウェル23にNチャネルトランジスタ
TNのNチャネル領域を形成するため、前述と同様、P
チャネルトランジスタの性能の向上とともに高密度化を
達成できるものである。
なお、上記実施例では、ダート電極の材料として多結晶
シリコンを用いたが、これに限らず、例えばMo51等
のシリサイド化合物を用いてもよい。
シリコンを用いたが、これに限らず、例えばMo51等
のシリサイド化合物を用いてもよい。
また、上記実施例では、第1の主面が(100)でかつ
第2の主面が(110)の場合について述べたが、これ
に限らない。例えば、第1の主面、第2の主面が夫々(
100)・(111)、(10G)@(110)。
第2の主面が(110)の場合について述べたが、これ
に限らない。例えば、第1の主面、第2の主面が夫々(
100)・(111)、(10G)@(110)。
(111)・(100)、(110)・(10りの組合
せ、あるいは等側面例えば(100)に対しては(00
1) 、あるいは近傍面例えば(100)に対しては(
811)”でもよい。
せ、あるいは等側面例えば(100)に対しては(00
1) 、あるいは近傍面例えば(100)に対しては(
811)”でもよい。
以上詳述した如く本発明によれば、エレクトロン易動度
、ホール易動度を大きくできるとともに、集積度を向上
し得る相補製半導体装置及びその製造方法を提供できる
。
、ホール易動度を大きくできるとともに、集積度を向上
し得る相補製半導体装置及びその製造方法を提供できる
。
第1図(a)〜(d)は本発明の一実施例に係るα塁イ
ンバータの製造方法を工程順に示す断面図、第2図は従
来のCMOSインバータの断面である。 2ノ・・・シリコン基板、23・會・ウェル、24・・
書S1段差(11G)面、25・・・素子分離領域、2
6a・26b・・・ダート絶縁膜、27.30・・癩ソ
ース領域、xs、si−ドレイン領域、29m、21b
・−1’−)電極、32・・・層間絶縁膜、33−・・
コンタクトホール、34・・・配線。
ンバータの製造方法を工程順に示す断面図、第2図は従
来のCMOSインバータの断面である。 2ノ・・・シリコン基板、23・會・ウェル、24・・
書S1段差(11G)面、25・・・素子分離領域、2
6a・26b・・・ダート絶縁膜、27.30・・癩ソ
ース領域、xs、si−ドレイン領域、29m、21b
・−1’−)電極、32・・・層間絶縁膜、33−・・
コンタクトホール、34・・・配線。
Claims (4)
- (1)半導体基板の第1の主面にチャネル領域を有した
第1導電型チャネルの電界効果トランジスタと、前記基
板の第2の主面にチャネル領域を有した第1導電型チャ
ネルの電界効果トランジスタとを具備することを特徴と
する相補型半導体装置。 - (2)第1の主面と第2の主面のなす角度が、45〜9
0度であることを特徴とする特許請求の範囲第1項記載
の相補型半導体装置。 - (3)第1の主面と第2の主面が、夫々(100)・(
111)、(100)・(110)、(111)・(1
00)、(110)・(100)の組合せ、もしくは等
価面、もしくはその近傍面であることを特徴とする特許
請求の範囲第1項記載の相補型半導体装置。 - (4)半導体基板の第1の主面を選択的にエッチングし
て第2の主面を形成した後、第1、第2の主面に夫々チ
ャネル領域を有した第1導電型チャネル、第2導電型チ
ャネルの電界効果トランジスタを形成することを特徴と
する相補型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59191136A JPS6169165A (ja) | 1984-09-12 | 1984-09-12 | 相補型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59191136A JPS6169165A (ja) | 1984-09-12 | 1984-09-12 | 相補型半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6169165A true JPS6169165A (ja) | 1986-04-09 |
Family
ID=16269479
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59191136A Pending JPS6169165A (ja) | 1984-09-12 | 1984-09-12 | 相補型半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6169165A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4670184A (en) * | 1983-11-15 | 1987-06-02 | Swedspan Ab | Suspension of ammonium carbonate and/or ammonium hydrogen carbonate of improved stability and its use |
US4920397A (en) * | 1987-03-26 | 1990-04-24 | Nec Corporation | Structure of complementary field effect transistor |
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1984
- 1984-09-12 JP JP59191136A patent/JPS6169165A/ja active Pending
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