JPH02185061A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02185061A JPH02185061A JP1003842A JP384289A JPH02185061A JP H02185061 A JPH02185061 A JP H02185061A JP 1003842 A JP1003842 A JP 1003842A JP 384289 A JP384289 A JP 384289A JP H02185061 A JPH02185061 A JP H02185061A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路、特に能動素子または受動素子
あるいはそれら双方が多層に積層された構造を持つ相補
型電界効果トランジスタとバイポーラトランジスタ混載
半導体集積回路の製造方法に関するものである。
あるいはそれら双方が多層に積層された構造を持つ相補
型電界効果トランジスタとバイポーラトランジスタ混載
半導体集積回路の製造方法に関するものである。
（従来の技術）
二次元的な微細化の限界を回避し半導体集積回路の大規
模化、高密度化を実現するため、能動層を積層多層化す
る三次元回路構造が提案されている。例えば、出品らに
よる昭和６０年度電子通信学会半導体・材料部門全国大
会講演論文集分冊２の６５ページに掲載された論文があ
る。この中で述べられている２層インクＣＭＯ８回路構
成では、相補型電界効果トランジスタ（以下ＣＭＯ８と
略称）を構成するＮＭＯ８ＦＥＴおよびＰＭＯ８ＦＥＴ
を各々異なる２層に分けて搭載するため、従来のＮＭＯ
８，ＰＭＯ８双方を１平面上に搭載していたものに比ベ
ラエルが不必要である。このため水平方向の分離幅が狭
くて済み高集積密度化が可能なこと、ラッチアップ現象
がないこと、製造プロセス上でもマスク数が低減され短
時間化が図れることなど、２層インクＣＭＯ８化に伴う
多くの利点がある。ＣＭＯ８構成本来の特長である低消
費電力特性が維持されるのは勿論である。
模化、高密度化を実現するため、能動層を積層多層化す
る三次元回路構造が提案されている。例えば、出品らに
よる昭和６０年度電子通信学会半導体・材料部門全国大
会講演論文集分冊２の６５ページに掲載された論文があ
る。この中で述べられている２層インクＣＭＯ８回路構
成では、相補型電界効果トランジスタ（以下ＣＭＯ８と
略称）を構成するＮＭＯ８ＦＥＴおよびＰＭＯ８ＦＥＴ
を各々異なる２層に分けて搭載するため、従来のＮＭＯ
８，ＰＭＯ８双方を１平面上に搭載していたものに比ベ
ラエルが不必要である。このため水平方向の分離幅が狭
くて済み高集積密度化が可能なこと、ラッチアップ現象
がないこと、製造プロセス上でもマスク数が低減され短
時間化が図れることなど、２層インクＣＭＯ８化に伴う
多くの利点がある。ＣＭＯ８構成本来の特長である低消
費電力特性が維持されるのは勿論である。
（発明が解決しようとする課題）
しかしながら、０ＭＯ８構成の弱点である大容量負荷の
駆動能力不足により高速動作が困難という問題はそのま
ま残っている。例えば、ゲートアレイ等に使われる２人
力ＮＡＮＤゲートで１〜１０ｐＦの大容量負荷（パスラ
インに相当）を駆動しようとすると、その遅延時間が、
０ＭＯ８構成では同一面積のバイポー９０ＭＯ８構成の
２〜６倍にもなるという見積りがある。上記２層インク
ＣＭＯ８化に伴う利点を生かした上で０ＭＯ８構成固有
の問題点を克服するための、０ＭＯ８構成を含み能動層
を積層多層化した半導体集積回路の新たな構成法として
、１導電型の電界効果トランジスタを第１の能動層に、
他の導電型の電界効果トランジスタとバイポーラトラン
ジスタを第２の能動層にそれぞれ搭載してなる相補型電
界効果トランジスタとバイポーラトランジスタ混載半導
体集積回路が提案されている。
駆動能力不足により高速動作が困難という問題はそのま
ま残っている。例えば、ゲートアレイ等に使われる２人
力ＮＡＮＤゲートで１〜１０ｐＦの大容量負荷（パスラ
インに相当）を駆動しようとすると、その遅延時間が、
０ＭＯ８構成では同一面積のバイポー９０ＭＯ８構成の
２〜６倍にもなるという見積りがある。上記２層インク
ＣＭＯ８化に伴う利点を生かした上で０ＭＯ８構成固有
の問題点を克服するための、０ＭＯ８構成を含み能動層
を積層多層化した半導体集積回路の新たな構成法として
、１導電型の電界効果トランジスタを第１の能動層に、
他の導電型の電界効果トランジスタとバイポーラトラン
ジスタを第２の能動層にそれぞれ搭載してなる相補型電
界効果トランジスタとバイポーラトランジスタ混載半導
体集積回路が提案されている。
本発明の目的は、前記能動層を積層多層化してそこに相
補型電界効果トランジスタとバイポーラトランジスタを
混載した半導体集積回路の製造方法を提供することであ
る。
補型電界効果トランジスタとバイポーラトランジスタを
混載した半導体集積回路の製造方法を提供することであ
る。
（課題を解決するための手段）
本発明は、半導体素子を搭載した能動層を積層多層化す
る集積回路において、半導体基板の活性領域に第１導電
型の電界効果トランジスタを形成する工程と、当該表面
上に層間絶縁膜を堆積平坦化する工程と、多結晶シリコ
ンあるいは非晶質シリコンを堆積し溶融再結晶化法でＳ
ＯＩ層を形成する工程と、当該ＳＯＩ層を第２導電型の
電界効果トランジスタとバイポラ−トランジスタをそれ
ぞれ搭載する領域に分離する工程と、バイポーラトラン
ジスタ搭載領域の一部に第２導電型のベース不純物層を
形成する工程と、前記電界効果トランジスタのゲート絶
縁膜を形成する工程と、バイポーラトランジスタ領域の
表面を覆う絶縁膜を形成しベース不純物層上の一部およ
びそれ以外の領域上の一部の絶縁膜に不純物拡散孔を開
口する工程と、第１導電型の高濃度不純物をドープした
多結晶シリコンを堆積し前記電界効果トランジスタのゲ
ート電極および前記バイポーラトランジスタのエミッタ
、コレクタ不純物拡散源として加工しそこから不純物を
拡散する工程と、前記電界効果トランジスタのゲート電
極をマスクとして第２導電型不純物をイオン注入しソー
ス・ドレイン電極を形成する工程と、当該イオン注入時
に同時にベースコンタクトも同じイオン注入で形成する
工程と、を含む相補型電界効果トランジスタとバイポー
ラトランジスタ混載半導体集積回路の製造方法である。
る集積回路において、半導体基板の活性領域に第１導電
型の電界効果トランジスタを形成する工程と、当該表面
上に層間絶縁膜を堆積平坦化する工程と、多結晶シリコ
ンあるいは非晶質シリコンを堆積し溶融再結晶化法でＳ
ＯＩ層を形成する工程と、当該ＳＯＩ層を第２導電型の
電界効果トランジスタとバイポラ−トランジスタをそれ
ぞれ搭載する領域に分離する工程と、バイポーラトラン
ジスタ搭載領域の一部に第２導電型のベース不純物層を
形成する工程と、前記電界効果トランジスタのゲート絶
縁膜を形成する工程と、バイポーラトランジスタ領域の
表面を覆う絶縁膜を形成しベース不純物層上の一部およ
びそれ以外の領域上の一部の絶縁膜に不純物拡散孔を開
口する工程と、第１導電型の高濃度不純物をドープした
多結晶シリコンを堆積し前記電界効果トランジスタのゲ
ート電極および前記バイポーラトランジスタのエミッタ
、コレクタ不純物拡散源として加工しそこから不純物を
拡散する工程と、前記電界効果トランジスタのゲート電
極をマスクとして第２導電型不純物をイオン注入しソー
ス・ドレイン電極を形成する工程と、当該イオン注入時
に同時にベースコンタクトも同じイオン注入で形成する
工程と、を含む相補型電界効果トランジスタとバイポー
ラトランジスタ混載半導体集積回路の製造方法である。
（実施例）
以下、第１図を参照して本発明の実施例を詳細に説明す
る。
る。
第１図（ａ）に示すように、ｐ型シリコン基板１１から
なる第１の能動層の活性領域にゲート絶縁膜１２を形成
し、ｎ型多結晶シリコンを堆積、ゲートそ堆積、ゲート
電極１３として加工したのちソース・ドレインとなすｎ
型不純物拡散層１４をひ素イオン注入により形成しＮＭ
Ｏ８ＦＥＴとする。次いで、層間絶縁膜１５としてシリ
コン酸化膜をＣＶＤ法等で堆積し、有機膜の塗布・エッ
チバック法でその表面を平坦化する。次に厚さ０．５μ
ｍ程度の多結晶シリコンを堆積し、レーザアニール法あ
るいは電子ビームアニル法等により第２の能動層となる
ＳＯＩ層２１を形成、１０ ｃｍ 程度のｎ型とする
。次いで、第１図（ｂ）に示すようにＰＭＯ８領域２１
ａとバイポーラ領域２１ｂとを分離したのち、バイポー
ラ領域の一部にベースとなる深さ約０．３１１ｍ、５Ｘ
１０ ａｍ 程度のｐ型部２２を形成、ＰＭＯ８領域
表面にゲート絶縁膜２３を、バイポーラ領域の表面にも
絶縁膜２４を形成しそれにエミッタとコレクタの開口２
５を設けたのち、ＭＯＳのゲート電極２６ａ、バイポー
ラのエミッタ（コレクタ）拡散源２６ｂとなるｎ＋ポリ
シリコンを堆積、加工する。
なる第１の能動層の活性領域にゲート絶縁膜１２を形成
し、ｎ型多結晶シリコンを堆積、ゲートそ堆積、ゲート
電極１３として加工したのちソース・ドレインとなすｎ
型不純物拡散層１４をひ素イオン注入により形成しＮＭ
Ｏ８ＦＥＴとする。次いで、層間絶縁膜１５としてシリ
コン酸化膜をＣＶＤ法等で堆積し、有機膜の塗布・エッ
チバック法でその表面を平坦化する。次に厚さ０．５μ
ｍ程度の多結晶シリコンを堆積し、レーザアニール法あ
るいは電子ビームアニル法等により第２の能動層となる
ＳＯＩ層２１を形成、１０ ｃｍ 程度のｎ型とする
。次いで、第１図（ｂ）に示すようにＰＭＯ８領域２１
ａとバイポーラ領域２１ｂとを分離したのち、バイポー
ラ領域の一部にベースとなる深さ約０．３１１ｍ、５Ｘ
１０ ａｍ 程度のｐ型部２２を形成、ＰＭＯ８領域
表面にゲート絶縁膜２３を、バイポーラ領域の表面にも
絶縁膜２４を形成しそれにエミッタとコレクタの開口２
５を設けたのち、ＭＯＳのゲート電極２６ａ、バイポー
ラのエミッタ（コレクタ）拡散源２６ｂとなるｎ＋ポリ
シリコンを堆積、加工する。
そのあと加熱してこのｎ＋ポリシリコンから不純物をＳ
ＯＩ層中に拡散させ、エミッタとコレクタコンタクトを
形成する。次いで全面にレジスト膜を塗布し、露光、現
像を行なってＰＭＯ８領域２１ａ上及びベースコンタク
トとなるべき領域上のレジスト膜を除去する。次に全面
にボロンのイオン注入を行ないＰＭＯ８のソース・ドレ
イン２７ａ、 ＮＰＮバイポーラトランジスタのベース
コンタクト２７ｂとなるｐ中層を同時に形成する。この
ようにしてＰＭＯ８ＦＥＴとＮＰＮバイポーラトランジ
スタをＳＯ躇に搭載する。
ＯＩ層中に拡散させ、エミッタとコレクタコンタクトを
形成する。次いで全面にレジスト膜を塗布し、露光、現
像を行なってＰＭＯ８領域２１ａ上及びベースコンタク
トとなるべき領域上のレジスト膜を除去する。次に全面
にボロンのイオン注入を行ないＰＭＯ８のソース・ドレ
イン２７ａ、 ＮＰＮバイポーラトランジスタのベース
コンタクト２７ｂとなるｐ中層を同時に形成する。この
ようにしてＰＭＯ８ＦＥＴとＮＰＮバイポーラトランジ
スタをＳＯ躇に搭載する。
これらのＮＭＯ８ＦＥＴ、ＰＭＯ８ＦＥＴ、ＮＰＮバイ
ポーラトランジスタを層間絶縁膜を貫く配線３１により
結線することでバイポーラＣＭＯ８混載半導体集積回路
を得る。
ポーラトランジスタを層間絶縁膜を貫く配線３１により
結線することでバイポーラＣＭＯ８混載半導体集積回路
を得る。
以上の実施例では、第１の能動層にＮＭＯ８，第２の能
動層にＰＭＯ８を配置したが逆の場合も可能である。ま
たＮＰＮバイポーラトランジスタを第２の能動層に配置
したが第１の能動層に配置することも可能であり、ＮＰ
ＮがＰＮＰであっても良い。また能動層はシリコンの場
合を説明したが、その一部または全部がそれ以外の半導
体であっても構わない。また溶融再結晶化すべき膜とし
て多結晶シリコンを用いたが非晶質シリコンでもよいこ
とは明らかである。
動層にＰＭＯ８を配置したが逆の場合も可能である。ま
たＮＰＮバイポーラトランジスタを第２の能動層に配置
したが第１の能動層に配置することも可能であり、ＮＰ
ＮがＰＮＰであっても良い。また能動層はシリコンの場
合を説明したが、その一部または全部がそれ以外の半導
体であっても構わない。また溶融再結晶化すべき膜とし
て多結晶シリコンを用いたが非晶質シリコンでもよいこ
とは明らかである。
（発明の効果）
以上、本発明によれば、バイポーラとインクＣＭＯ８混
載半導体集積回路が得られる。これを用いることにより
、０ＭＯ８の低消費電力とバイポーラの高速性とを合せ
持つ特長を有し、かつインク０ＭＯ８構造を採ることで
、０Ｍ０８回路を１層の能動層上に搭載する場合に不可
避であるウェルの必要性、それに伴うラッチアップ現象
と低い集積密度という欠点を同時に解消することができ
る。ウェルが必要であることは、製造工程上の高温長時
間熱処理を不必要にし工程短縮を可能とする。更に、Ｐ
ＭＯ８とＮＰＮバイポーラ、あるいはＮＭＯ８、！１ｍ
ＰＮＰバイポーラの組合せを１つの能動層に搭載する
様に選べば、ゲート電極とエミッタ・コレクタ拡散源の
共用、ベースコンタクトとソース・ドレインのドーピン
グを共用できるので工程をより一層短くできる。
載半導体集積回路が得られる。これを用いることにより
、０ＭＯ８の低消費電力とバイポーラの高速性とを合せ
持つ特長を有し、かつインク０ＭＯ８構造を採ることで
、０Ｍ０８回路を１層の能動層上に搭載する場合に不可
避であるウェルの必要性、それに伴うラッチアップ現象
と低い集積密度という欠点を同時に解消することができ
る。ウェルが必要であることは、製造工程上の高温長時
間熱処理を不必要にし工程短縮を可能とする。更に、Ｐ
ＭＯ８とＮＰＮバイポーラ、あるいはＮＭＯ８、！１ｍ
ＰＮＰバイポーラの組合せを１つの能動層に搭載する
様に選べば、ゲート電極とエミッタ・コレクタ拡散源の
共用、ベースコンタクトとソース・ドレインのドーピン
グを共用できるので工程をより一層短くできる。
第１図は本発明の詳細な説明するための断面模式図であ
る。 １１−ｐ型シリコン基板、１２・１．ゲート絶縁膜、１
３・・・ゲート電極、１４・・・ソース・ドレイン、１
５・・・層間絶縁膜、１６・ＳＯＩ層、２１ａ・ＰＭＯ
８領域、２１ｂ・・・バイポーラ領域、２２・・・ベー
スとなるｐ型部、２３・・・ゲート絶縁膜、２４・・・
絶縁膜、２５・・・エミッタとコレクタの開口、２６ａ
・・・ゲート電極、２６ｂ・・・エミッタ（コレクタ）
の拡散源、２７ａ・・・ソース・ドレイン、２７ｂ・・
・ベースコンタクト、３１・・・配線。
る。 １１−ｐ型シリコン基板、１２・１．ゲート絶縁膜、１
３・・・ゲート電極、１４・・・ソース・ドレイン、１
５・・・層間絶縁膜、１６・ＳＯＩ層、２１ａ・ＰＭＯ
８領域、２１ｂ・・・バイポーラ領域、２２・・・ベー
スとなるｐ型部、２３・・・ゲート絶縁膜、２４・・・
絶縁膜、２５・・・エミッタとコレクタの開口、２６ａ
・・・ゲート電極、２６ｂ・・・エミッタ（コレクタ）
の拡散源、２７ａ・・・ソース・ドレイン、２７ｂ・・
・ベースコンタクト、３１・・・配線。
Claims (1)
- 半導体素子を搭載した能動層を積層多層化する集積回路
において、半導体基板の活性領域に第１導電型の電界効
果トランジスタを形成する工程と、当該表面上に層間絶
縁膜を堆積平坦化する工程と、多結晶シリコンあるいは
非晶質シリコンを堆積し溶融再結晶化法等でＳＯＩ層を
形成する工程と、当該ＳＯＩ層を第２導電型の電界効果
トランジスタとバイポラートランジスタをそれぞれ搭載
する領域に分離する工程と、バイポーラトランジスタ搭
載領域の一部に第２導電型のベース不純物層を形成する
工程と、前記電界効果トランジスタのゲート絶縁膜を形
成する工程と、バイポーラトランジスタ領域の表面を覆
う絶縁膜を形成しベース不純物層上の一部およびそれ以
外の領域上の一部の絶縁膜に不純物拡散孔を開口する工
程と、第１導電型の高濃度不純物をドープした多結晶シ
リコンを堆積し前記電界効果トランジスタのゲート電極
および前記バイポーラトランジスタのエミッタ、コレク
タ不純物拡散源として加工しそこから不純物を拡散する
工程と、前記電界効果トランジスタのゲート電極をマス
クとして第２導電型不純物をイオン注入しソース・ドレ
イン電極を形成する工程と、当該イオン注入時に同時に
ベースコンタクトも同じイオン注入で形成する工程と、
を含む相補型電界効果トランジスタとバイポーラトラン
ジスタ混載半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003842A JPH0732207B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003842A JPH0732207B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02185061A true JPH02185061A (ja) | 1990-07-19 |
| JPH0732207B2 JPH0732207B2 (ja) | 1995-04-10 |
Family
ID=11568440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1003842A Expired - Lifetime JPH0732207B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732207B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288427B2 (en) * | 1999-08-31 | 2001-09-11 | International Business Machines Corporation | Silicon-germanium BiCMOS on SOI |
| JP2006286752A (ja) * | 2005-03-31 | 2006-10-19 | Sharp Corp | ３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置 |
-
1989
- 1989-01-12 JP JP1003842A patent/JPH0732207B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288427B2 (en) * | 1999-08-31 | 2001-09-11 | International Business Machines Corporation | Silicon-germanium BiCMOS on SOI |
| JP2006286752A (ja) * | 2005-03-31 | 2006-10-19 | Sharp Corp | ３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732207B2 (ja) | 1995-04-10 |
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