JPH0732207B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH0732207B2 JPH0732207B2 JP1003842A JP384289A JPH0732207B2 JP H0732207 B2 JPH0732207 B2 JP H0732207B2 JP 1003842 A JP1003842 A JP 1003842A JP 384289 A JP384289 A JP 384289A JP H0732207 B2 JPH0732207 B2 JP H0732207B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- field effect
- effect transistor
- insulating film
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路、特に能動素子または受動素子
あるいはそれら双方が多層に積層された構造を持つ相補
型電界効果トランジスタとバイポーラトランジスタ混載
半導体集積回路の製造方法の関するものである。
あるいはそれら双方が多層に積層された構造を持つ相補
型電界効果トランジスタとバイポーラトランジスタ混載
半導体集積回路の製造方法の関するものである。
（従来の技術） 二次元的な微細化の限界を回避し半導体集積回路の大規
模化、高密度化を実現するため、能動層を積層多層化す
る三次元回路構造が提案されている。例えば、山品らに
よる昭和60年度電子通信学会半導体・材料部門全国大会
講演論文集分冊２の65ページに掲載された論文がある。
この中で延べられている２層インタCMOS回路構成では、
相補型電界効果トランジスタ（以下CMOSと略称）を構成
するNMOSFETおよびPMOSFETを各々異なる２層に分けて搭
載するため、従来のNMOS、PMOS双方を１平面上に搭載し
ていたものに比べウエルが不必要である。このため水平
方向の分離幅が狭くて済み高集積密度化が可能なこと、
ラッチアップ現象がないこと、製造プロセス上でもマス
ク数が低減され短時間化が図れることなど、２層インタ
CMOS化に伴う多くの利点がある。CMOS構成本来の特長で
ある低消費電力特性が維持されるのは勿論である。
模化、高密度化を実現するため、能動層を積層多層化す
る三次元回路構造が提案されている。例えば、山品らに
よる昭和60年度電子通信学会半導体・材料部門全国大会
講演論文集分冊２の65ページに掲載された論文がある。
この中で延べられている２層インタCMOS回路構成では、
相補型電界効果トランジスタ（以下CMOSと略称）を構成
するNMOSFETおよびPMOSFETを各々異なる２層に分けて搭
載するため、従来のNMOS、PMOS双方を１平面上に搭載し
ていたものに比べウエルが不必要である。このため水平
方向の分離幅が狭くて済み高集積密度化が可能なこと、
ラッチアップ現象がないこと、製造プロセス上でもマス
ク数が低減され短時間化が図れることなど、２層インタ
CMOS化に伴う多くの利点がある。CMOS構成本来の特長で
ある低消費電力特性が維持されるのは勿論である。
（発明が解決しようとする課題） しかしながら、CMOS構成の弱点である大容量負荷の駆動
能力不足により高速動作が困難という問題はそのまま残
っている。例えば、ゲートアレイ等に使われる２入力NA
NDゲートで１〜10pFの大容量負荷（バスラインに相当）
を駆動しようとすると、その遅延時間が、CMOS構成では
同一面積のバイポーラCMOS構成の２〜６倍にもなるとい
う見積りがある。上記２層インタCMOS化に伴う利点を生
かした上でCMOS構成固有の問題点を克服するための、CM
OS構成を含み能動層を積層多層化した半導体集積回路の
新たな構成法として、１導電型の電界効果トランジスタ
を第１の能動層に、他の導電型の電界効果トランジスタ
とバイポーラトランジスタを第２の能動層にそれぞれ搭
載してなる相補型電界効果トランジスタとバイポ−ラト
ランジスタ混載半導体集積回路が提案されている。
能力不足により高速動作が困難という問題はそのまま残
っている。例えば、ゲートアレイ等に使われる２入力NA
NDゲートで１〜10pFの大容量負荷（バスラインに相当）
を駆動しようとすると、その遅延時間が、CMOS構成では
同一面積のバイポーラCMOS構成の２〜６倍にもなるとい
う見積りがある。上記２層インタCMOS化に伴う利点を生
かした上でCMOS構成固有の問題点を克服するための、CM
OS構成を含み能動層を積層多層化した半導体集積回路の
新たな構成法として、１導電型の電界効果トランジスタ
を第１の能動層に、他の導電型の電界効果トランジスタ
とバイポーラトランジスタを第２の能動層にそれぞれ搭
載してなる相補型電界効果トランジスタとバイポ−ラト
ランジスタ混載半導体集積回路が提案されている。
本発明の目的は、前記能動層を積層多層化してそこに相
補型電界効果トランジスタとバイポーラトランジスタを
混載した半導体集積回路の製造方法を提供することであ
る。
補型電界効果トランジスタとバイポーラトランジスタを
混載した半導体集積回路の製造方法を提供することであ
る。
（課題を解決するための手段） 本発明は、半導体素子を搭載した能動層を積層多層化す
る集積回路において、半導体基板の活性領域に第１導電
型の電界効果トランジスタを形成する工程と、当該表面
上に層間絶縁膜を堆積平坦化する工程と、多結晶シリコ
ンあるいは非晶質シリコンを堆積し溶融再結晶化法等で
SOI層を形成する工程と、当該SOI層を第２導電型の電界
効果トランジスタとバイポラートランジスタをそれぞれ
搭載する領域に分離する工程と、バイポーラトランジス
タ搭載領域の一部に第２導電型のベース不純物層を形成
する工程と、前記電界効果トランジスタのゲート絶縁膜
を形成する工程と、バイポーラトランジスタ領域の表面
を覆う絶縁膜を形成しベース不純物層上の一部およびそ
れ以外の領域上の一部の絶縁膜に不純物拡散孔を開口す
る工程と、第１導電型の高濃度不純物をドープした多結
晶シリコンを堆積し前記電界効果トランジスタのゲート
電極および前記バイポーラトランジスタのエミッタ、コ
レクタ不純物拡散源として加工しそこから不純物を拡散
する工程と、前記電界効果トランジスタのゲート電極を
マスクとして第２導電型不純物をイオン注入しソース・
ドレイン電極を形成する工程と、当該イオン注入時に同
時にベースコンタクトも同じイオン注入で形成する工程
と、を含む相補型電界効果トランジスタとバイポーラト
ランジスタ混載半導体集積回路の製造方法である。
る集積回路において、半導体基板の活性領域に第１導電
型の電界効果トランジスタを形成する工程と、当該表面
上に層間絶縁膜を堆積平坦化する工程と、多結晶シリコ
ンあるいは非晶質シリコンを堆積し溶融再結晶化法等で
SOI層を形成する工程と、当該SOI層を第２導電型の電界
効果トランジスタとバイポラートランジスタをそれぞれ
搭載する領域に分離する工程と、バイポーラトランジス
タ搭載領域の一部に第２導電型のベース不純物層を形成
する工程と、前記電界効果トランジスタのゲート絶縁膜
を形成する工程と、バイポーラトランジスタ領域の表面
を覆う絶縁膜を形成しベース不純物層上の一部およびそ
れ以外の領域上の一部の絶縁膜に不純物拡散孔を開口す
る工程と、第１導電型の高濃度不純物をドープした多結
晶シリコンを堆積し前記電界効果トランジスタのゲート
電極および前記バイポーラトランジスタのエミッタ、コ
レクタ不純物拡散源として加工しそこから不純物を拡散
する工程と、前記電界効果トランジスタのゲート電極を
マスクとして第２導電型不純物をイオン注入しソース・
ドレイン電極を形成する工程と、当該イオン注入時に同
時にベースコンタクトも同じイオン注入で形成する工程
と、を含む相補型電界効果トランジスタとバイポーラト
ランジスタ混載半導体集積回路の製造方法である。
（実施例） 以下、第１図を参照して本発明の実施例を詳細に説明す
る。
る。
第１図（ａ）に示すように、ｐ型シリコン基板11からな
る第１の能動層の活性領域にゲート絶縁膜12を形成し、
ｎ型多結晶シリコンを堆積、ゲートそ堆積、ゲート電極
13として加工したのちソース・ドレインとなすｎ型不純
物拡散層14をひ素イオン注入により形成しNMOSFETとす
る。次いで、層間絶縁膜15としてシリコン酸化膜をCVD
法等で堆積し、有機膜の塗布・エッチバック法でその表
面を平坦化する。次に厚さ0.5μｍ程度の多結晶シリコ
ンを堆積し、レーザアニール法あるいは電子ビームアニ
ール法等により第２の能動層となるSOI層21を形成、10
16cm-3程度のｎ型とする。次いで、第１図（ｂ）に示す
ようにPMOS領域21aとバイポーラ領域21bとを分離したの
ち、バイポーラ領域の一部にベースとなる深さ約0.3μ
ｍ、５×1016cm-3程度のｐ型部22を形成、PMOS領域表面
にゲート絶縁膜23を、バイポーラ領域の表面にも絶縁膜
24を形成しそれにエミッタとコレクタの開口25を設けた
のち、MOSのゲート電極26a、バイポーラのエミッタ（コ
レクタ）拡散源26bとなるｎ＋ポリシリコンを堆積、加
工する。そのあと加熱してこのｎ＋ポリシリコンから不
純物をSOI層中に拡散させ、エミッタとコレクタコンタ
クトを形成する。次いで全面にレジスト膜を塗布し、露
光、現像を行なってPMOS領域21a上及びベースコンタク
トとなるべき領域上のレジスト膜を除去する。次に全面
にボロンのイオン注入を行ないPMOSのソース・ドレイン
27a、NPNバイポーラトランジスタのベースコンタクト27
bとなるｐ＋層を同時に形成する。このようにしてPMOSF
ETとNPNバイポーラトランジスタをSOI層に搭載する。こ
れらのNMOSFET、PMOSFET、NPNバイポーラトランジスタ
を層間絶縁膜を貫く配線31により結線することでバイポ
ーラCMOS混載半導体集積回路を得る。
る第１の能動層の活性領域にゲート絶縁膜12を形成し、
ｎ型多結晶シリコンを堆積、ゲートそ堆積、ゲート電極
13として加工したのちソース・ドレインとなすｎ型不純
物拡散層14をひ素イオン注入により形成しNMOSFETとす
る。次いで、層間絶縁膜15としてシリコン酸化膜をCVD
法等で堆積し、有機膜の塗布・エッチバック法でその表
面を平坦化する。次に厚さ0.5μｍ程度の多結晶シリコ
ンを堆積し、レーザアニール法あるいは電子ビームアニ
ール法等により第２の能動層となるSOI層21を形成、10
16cm-3程度のｎ型とする。次いで、第１図（ｂ）に示す
ようにPMOS領域21aとバイポーラ領域21bとを分離したの
ち、バイポーラ領域の一部にベースとなる深さ約0.3μ
ｍ、５×1016cm-3程度のｐ型部22を形成、PMOS領域表面
にゲート絶縁膜23を、バイポーラ領域の表面にも絶縁膜
24を形成しそれにエミッタとコレクタの開口25を設けた
のち、MOSのゲート電極26a、バイポーラのエミッタ（コ
レクタ）拡散源26bとなるｎ＋ポリシリコンを堆積、加
工する。そのあと加熱してこのｎ＋ポリシリコンから不
純物をSOI層中に拡散させ、エミッタとコレクタコンタ
クトを形成する。次いで全面にレジスト膜を塗布し、露
光、現像を行なってPMOS領域21a上及びベースコンタク
トとなるべき領域上のレジスト膜を除去する。次に全面
にボロンのイオン注入を行ないPMOSのソース・ドレイン
27a、NPNバイポーラトランジスタのベースコンタクト27
bとなるｐ＋層を同時に形成する。このようにしてPMOSF
ETとNPNバイポーラトランジスタをSOI層に搭載する。こ
れらのNMOSFET、PMOSFET、NPNバイポーラトランジスタ
を層間絶縁膜を貫く配線31により結線することでバイポ
ーラCMOS混載半導体集積回路を得る。
以上の実施例では、第１の能動層にNMOS、第２の能動層
にPMOSを配置したが逆の場合も可能である。またNPNバ
イポーラトランジスタを第２の能動層に配置したが第１
の能動層に配置することも可能であり、NPNがPNPであっ
ても良い。また能動層はシリコンの場合を説明したが、
その一部または全部がそれ以外の半導体であっても構わ
ない。また溶融再結晶化すべき膜として多結晶シリコン
を用いたが非晶質シリコンでもよいことは明らかであ
る。
にPMOSを配置したが逆の場合も可能である。またNPNバ
イポーラトランジスタを第２の能動層に配置したが第１
の能動層に配置することも可能であり、NPNがPNPであっ
ても良い。また能動層はシリコンの場合を説明したが、
その一部または全部がそれ以外の半導体であっても構わ
ない。また溶融再結晶化すべき膜として多結晶シリコン
を用いたが非晶質シリコンでもよいことは明らかであ
る。
（発明の効果） 以上、本発明によれば、バイポーラとインタCMOS混載半
導体集積回路が得られる。これを用いることにより、CM
OSの低消費電力とバイポーラの高速性とを合せ持つ特長
を有し、かつインタCMOS構造を採ることで、CMOS回路を
１層の能動層上に搭載する場合に不可避であるウエルの
必要性、それに伴うラッチアップ現象と低い集積密度と
いう欠点を同時に解消することができる。ウエルが必要
であることは、製造工程上の高温長時間熱処理を不必要
にし工程短縮を可能とする。更に、PMOSとNPNバイポー
ラ、あるいはNMOSとPNPバイポーラの組合せを１つの能
動層に搭載する様に選べば、ゲート電流とエミッタ・コ
レクタ拡散源の共用、ベースコンタクトとソース・ドレ
インのドーピングを共用できるので工程をより一層短く
できる。
導体集積回路が得られる。これを用いることにより、CM
OSの低消費電力とバイポーラの高速性とを合せ持つ特長
を有し、かつインタCMOS構造を採ることで、CMOS回路を
１層の能動層上に搭載する場合に不可避であるウエルの
必要性、それに伴うラッチアップ現象と低い集積密度と
いう欠点を同時に解消することができる。ウエルが必要
であることは、製造工程上の高温長時間熱処理を不必要
にし工程短縮を可能とする。更に、PMOSとNPNバイポー
ラ、あるいはNMOSとPNPバイポーラの組合せを１つの能
動層に搭載する様に選べば、ゲート電流とエミッタ・コ
レクタ拡散源の共用、ベースコンタクトとソース・ドレ
インのドーピングを共用できるので工程をより一層短く
できる。
第１図は本発明の実施例を説明するための断面模式図で
ある。 11…ｐ型シリコン基板、12…ゲート絶縁膜、13…ゲート
電極、14…ソース・ドレイン、15…層間絶縁膜、16…SO
I層、21a…PMOS領域、21b…バイポーラ領域、22…ベー
スとなるｐ型部、23…ゲート絶縁膜、24…絶縁膜、25…
エミッタとコレクタの開口、26a…ゲート電極、26b…エ
ミッタ（コレクタ）の拡散源、27a…ソース・ドレイ
ン、27b…ベースコンタクト、31…配線。
ある。 11…ｐ型シリコン基板、12…ゲート絶縁膜、13…ゲート
電極、14…ソース・ドレイン、15…層間絶縁膜、16…SO
I層、21a…PMOS領域、21b…バイポーラ領域、22…ベー
スとなるｐ型部、23…ゲート絶縁膜、24…絶縁膜、25…
エミッタとコレクタの開口、26a…ゲート電極、26b…エ
ミッタ（コレクタ）の拡散源、27a…ソース・ドレイ
ン、27b…ベースコンタクト、31…配線。
Claims (1)
- 【請求項１】半導体素子を搭載した能動層を積層多層化
する集積回路において、半導体基板の活性領域に第１導
電型の電界効果トランジスタを形成する工程と、当該表
面上に層間絶縁膜を堆積平坦化する工程と、多結晶シリ
コンあるいは非晶質シリコンを堆積し溶融再結晶化法等
でSOI層を形成する工程と、当該SOI層を第２導電型の電
界効果トランジスタとバイポラートランジスタをそれぞ
れ搭載する領域に分離する工程と、バイポーラトランジ
スタ搭載領域の一部に第２導電型のベース不純物層を形
成する工程と、前記電界効果トランジスタのゲート絶縁
膜を形成する工程と、バイポーラトランジスタ領域の表
面を覆う絶縁膜を形成しベース不純物層上の一部および
それ以外の領域上の一部の絶縁膜に不純物拡散孔を開口
する工程と、第１導電型の高濃度不純物をドープした多
結晶シリコンを堆積し前記電界効果トランジスタのゲー
ト電極および前記バイポーラトランジスタのエミッタ、
コレクタ不純物拡散源として加工しそこから不純物を拡
散する工程と、前記電界効果トランジスタのゲート電極
をマスクとして第２導電型不純物をイオン注入しソース
・ドレイン電極を形成する工程と、当該イオン注入時に
同時にベースコンタクトも同じイオン注入で形成する工
程と、を含む相補型電界効果トランジスタとバイポーラ
トランジスタ混載半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003842A JPH0732207B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003842A JPH0732207B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02185061A JPH02185061A (ja) | 1990-07-19 |
| JPH0732207B2 true JPH0732207B2 (ja) | 1995-04-10 |
Family
ID=11568440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1003842A Expired - Lifetime JPH0732207B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732207B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235567B1 (en) * | 1999-08-31 | 2001-05-22 | International Business Machines Corporation | Silicon-germanium bicmos on soi |
| JP2006286752A (ja) * | 2005-03-31 | 2006-10-19 | Sharp Corp | ３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置 |
-
1989
- 1989-01-12 JP JP1003842A patent/JPH0732207B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02185061A (ja) | 1990-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6060750A (en) | Semiconductor device having SOI-MOSFET | |
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| JPH058583B2 (ja) | ||
| JPH01164064A (ja) | 半導体装置 | |
| KR0151011B1 (ko) | 바이폴라 트랜지스터 및 그 제조방법 | |
| US4916504A (en) | Three-dimensional CMOS inverter | |
| JP2549726B2 (ja) | 半導体集積回路とその製造方法 | |
| KR100190029B1 (ko) | 바이씨모스 에스램 소자의 제조방법 | |
| JP3273681B2 (ja) | 半導体装置の製造方法 | |
| JPH0653422A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0732207B2 (ja) | 半導体集積回路の製造方法 | |
| JP2827246B2 (ja) | 半導体装置の製造方法 | |
| JPH0351309B2 (ja) | ||
| JP2753301B2 (ja) | 半導体集積回路装置 | |
| KR940009356B1 (ko) | 반도체 집적회로장치 | |
| JP2528926B2 (ja) | 半導体装置およびその製造方法 | |
| US6414357B1 (en) | Master-slice type semiconductor IC device with different kinds of basic cells | |
| US6140161A (en) | Semiconductor integrated circuit device and method for making the same | |
| JPH07273340A (ja) | Ｓｏｉ型トランジスタ | |
| JPS632365A (ja) | 半導体集積回路の製造方法 | |
| KR0147651B1 (ko) | 바이 씨 모스 장치 및 그 제조방법 | |
| JP3040211B2 (ja) | 半導体集積回路の製造方法 | |
| JPS63179564A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3077168B2 (ja) | Ｂｉ―ＭＯＳ半導体装置およびその製造方法 | |
| JPH0580155B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |