JP3200870B2 - 半導体装置 - Google Patents
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- JP3200870B2 JP3200870B2 JP13727191A JP13727191A JP3200870B2 JP 3200870 B2 JP3200870 B2 JP 3200870B2 JP 13727191 A JP13727191 A JP 13727191A JP 13727191 A JP13727191 A JP 13727191A JP 3200870 B2 JP3200870 B2 JP 3200870B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、その入力保護回路の改良に関するものである。
特に、その入力保護回路の改良に関するものである。
【０００２】
【従来の技術】ＭＯＳ型半導体装置の入力保護回路の一
例を図４に示す。図４に示すように、この入力保護回路
は、並列に接続された２個のＭＯＳトランジスタＱ1 、
Ｑ2 により構成されている。
例を図４に示す。図４に示すように、この入力保護回路
は、並列に接続された２個のＭＯＳトランジスタＱ1 、
Ｑ2 により構成されている。
【０００３】図５は従来のＭＯＳ型半導体装置における
この入力保護回路の具体的な構造を示す平面図である。
図５の６−６線及び７−７線に沿っての拡大断面図をそ
れぞれ図６及び図７に示す。図５、図６及び図７に示す
ように、この入力保護回路においては、例えばｎ型のシ
リコン（Ｓｉ）基板１０１中に形成されたｐウエル１０
２の表面にフィールド酸化膜１０３が選択的に形成さ
れ、これによって素子間分離が行われている。このフィ
ールド酸化膜１０３の下側の部分には、例えばｐ+ 型の
チャネルストップ領域１０４が形成されている。
この入力保護回路の具体的な構造を示す平面図である。
図５の６−６線及び７−７線に沿っての拡大断面図をそ
れぞれ図６及び図７に示す。図５、図６及び図７に示す
ように、この入力保護回路においては、例えばｎ型のシ
リコン（Ｓｉ）基板１０１中に形成されたｐウエル１０
２の表面にフィールド酸化膜１０３が選択的に形成さ
れ、これによって素子間分離が行われている。このフィ
ールド酸化膜１０３の下側の部分には、例えばｐ+ 型の
チャネルストップ領域１０４が形成されている。
【０００４】フィールド酸化膜１０３に囲まれた活性領
域の表面には、ゲート絶縁膜１０５が形成されている。
符号１０６、１０７はゲート電極を示す。これらのゲー
ト電極１０６、１０７の側壁には、サイドウォールスペ
ーサ１０８（図５においては図示が省略されている）が
形成されている。
域の表面には、ゲート絶縁膜１０５が形成されている。
符号１０６、１０７はゲート電極を示す。これらのゲー
ト電極１０６、１０７の側壁には、サイドウォールスペ
ーサ１０８（図５においては図示が省略されている）が
形成されている。
【０００５】ｐウエル１０２中には、ソース領域または
ドレイン領域として用いられるｎ+ 型の拡散層１０９、
１１０、１１１がゲート電極１０６、１０７に対して自
己整合的に形成されている。これらの拡散層１０９、１
１０、１１１の不純物濃度は通常、１０20〜１０21cm-3
程度である。符号１０９ａ、１１０ａ、１１１ａは、こ
れらの拡散層１０９、１１０、１１１の一部をなすｎ-
型の低不純物濃度拡散層を示す。これらの低不純物濃度
拡散層１０９ａ、１１０ａ、１１１ａの不純物濃度は通
常、１０18cm-3程度である。
ドレイン領域として用いられるｎ+ 型の拡散層１０９、
１１０、１１１がゲート電極１０６、１０７に対して自
己整合的に形成されている。これらの拡散層１０９、１
１０、１１１の不純物濃度は通常、１０20〜１０21cm-3
程度である。符号１０９ａ、１１０ａ、１１１ａは、こ
れらの拡散層１０９、１１０、１１１の一部をなすｎ-
型の低不純物濃度拡散層を示す。これらの低不純物濃度
拡散層１０９ａ、１１０ａ、１１１ａの不純物濃度は通
常、１０18cm-3程度である。
【０００６】ゲート電極１０６と拡散層１０９、１１０
とにより、ＬＤＤ（Lightly DopedDrain)構造を有する
ｎチャネルのＭＯＳトランジスタＱ1 が形成されてい
る。また、ゲート電極１０７と拡散層１１０、１１１と
により、ＬＤＤ構造を有するｎチャネルのＭＯＳトラン
ジスタＱ2 が形成されている。符号１１２は層間絶縁膜
（図５においては図示が省略されている）を示す。この
層間絶縁膜１１２には、拡散層１０９に対するアルミニ
ウム（Ａｌ）配線（図示せず）のコンタクト用のコンタ
クトホールＣ1 ´〜Ｃ5 ´、拡散層１１０に対するＡｌ
配線（図示せず）のコンタクト用のコンタクトホールＣ
6 ´〜Ｃ10´、拡散層１１１に対するＡｌ配線（図示せ
ず）のコンタクト用のコンタクトホールＣ11´〜Ｃ15´
が形成されている。
とにより、ＬＤＤ（Lightly DopedDrain)構造を有する
ｎチャネルのＭＯＳトランジスタＱ1 が形成されてい
る。また、ゲート電極１０７と拡散層１１０、１１１と
により、ＬＤＤ構造を有するｎチャネルのＭＯＳトラン
ジスタＱ2 が形成されている。符号１１２は層間絶縁膜
（図５においては図示が省略されている）を示す。この
層間絶縁膜１１２には、拡散層１０９に対するアルミニ
ウム（Ａｌ）配線（図示せず）のコンタクト用のコンタ
クトホールＣ1 ´〜Ｃ5 ´、拡散層１１０に対するＡｌ
配線（図示せず）のコンタクト用のコンタクトホールＣ
6 ´〜Ｃ10´、拡散層１１１に対するＡｌ配線（図示せ
ず）のコンタクト用のコンタクトホールＣ11´〜Ｃ15´
が形成されている。
【０００７】
【発明が解決しようとする課題】上述の従来の入力保護
回路においては、ｎ+ 型の拡散層１１０のフィールド酸
化膜１０３の端部からの距離ｄ1 （図６）はゲート電極
１０６、１０７の端部からの距離ｄ2 （図７）よりも小
さい上に、この拡散層１１０はフィールド酸化膜１０３
の端部においてｐ+ 型のチャネルストップ領域１０４と
接合している。このため、特に、ゲート電極１０６、１
０７の互いに対向する端部とフィールド酸化膜１０３の
端部との交差部（図５中、○で示されている部分）にお
ける拡散層１１０の端部での局部的な電界集中が著し
い。従って、入力保護回路を構成するＭＯＳトランジス
タＱ1 、Ｑ2 の静電耐圧が低く、静電破壊が起きやすい
という問題があった。従って、この発明の目的は、入力
保護回路を構成するＭＯＳトランジスタの静電耐圧の向
上を図ることができ、それによって静電破壊を防止する
ことができる半導体装置を提供することにある。
回路においては、ｎ+ 型の拡散層１１０のフィールド酸
化膜１０３の端部からの距離ｄ1 （図６）はゲート電極
１０６、１０７の端部からの距離ｄ2 （図７）よりも小
さい上に、この拡散層１１０はフィールド酸化膜１０３
の端部においてｐ+ 型のチャネルストップ領域１０４と
接合している。このため、特に、ゲート電極１０６、１
０７の互いに対向する端部とフィールド酸化膜１０３の
端部との交差部（図５中、○で示されている部分）にお
ける拡散層１１０の端部での局部的な電界集中が著し
い。従って、入力保護回路を構成するＭＯＳトランジス
タＱ1 、Ｑ2 の静電耐圧が低く、静電破壊が起きやすい
という問題があった。従って、この発明の目的は、入力
保護回路を構成するＭＯＳトランジスタの静電耐圧の向
上を図ることができ、それによって静電破壊を防止する
ことができる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、少なくともＭＯＳトランジスタを含む
入力保護回路を有する半導体装置において、ＭＯＳトラ
ンジスタ（Ｑ1 、Ｑ2）のソース領域またはドレイン領
域を構成する拡散層（９、１０、１１）のうち配線コン
タクト部が高不純物濃度であり、他の部分が低不純物濃
度であり、かつ、高不純物濃度の部分とＭＯＳトランジ
スタ（Ｑ 1 、Ｑ 2 ）のゲート電極（６、７）の端部との
間の距離及びＭＯＳトランジスタのチャネル幅方向にお
ける高不純物濃度の部分と素子分離絶縁膜（３）の端部
との間の距離が、ゲート電極（６、７）の端部と素子分
離絶縁膜（３）の端部との交差部における拡散層（９、
１０、１１）の端部での局部的な電界集中を回避するこ
とができる程度に大きな距離（ｄ 4 、ｄ 3 ）に設定され
ているものである。
に、この発明は、少なくともＭＯＳトランジスタを含む
入力保護回路を有する半導体装置において、ＭＯＳトラ
ンジスタ（Ｑ1 、Ｑ2）のソース領域またはドレイン領
域を構成する拡散層（９、１０、１１）のうち配線コン
タクト部が高不純物濃度であり、他の部分が低不純物濃
度であり、かつ、高不純物濃度の部分とＭＯＳトランジ
スタ（Ｑ 1 、Ｑ 2 ）のゲート電極（６、７）の端部との
間の距離及びＭＯＳトランジスタのチャネル幅方向にお
ける高不純物濃度の部分と素子分離絶縁膜（３）の端部
との間の距離が、ゲート電極（６、７）の端部と素子分
離絶縁膜（３）の端部との交差部における拡散層（９、
１０、１１）の端部での局部的な電界集中を回避するこ
とができる程度に大きな距離（ｄ 4 、ｄ 3 ）に設定され
ているものである。
【０００９】
【作用】上述のように構成されたこの発明の半導体装置
によれば、ＭＯＳトランジスタ（Ｑ1 、Ｑ2 ）のソース
領域またはドレイン領域を構成する拡散層（９、１０、
１１）のうち配線コンタクト部が高不純物濃度であり、
他の部分が低不純物濃度であるので、この拡散層（９、
１０、１１）のうち高不純物濃度の部分のゲート電極
（６、７）の端部からの距離及びフィールド酸化膜
（３）の端部からの距離をいずれも十分に大きくするこ
とができる。このため、ゲート電極（６、７）の端部と
フィールド酸化膜（３）の端部との交差部における拡散
層（１０）の端部での局部的な電界集中を回避すること
ができる。これによって、入力保護回路を構成するＭＯ
Ｓトランジスタ（Ｑ1 、Ｑ2 ）の静電耐圧の向上を図る
ことができ、それによって静電破壊を防止することがで
きる。
によれば、ＭＯＳトランジスタ（Ｑ1 、Ｑ2 ）のソース
領域またはドレイン領域を構成する拡散層（９、１０、
１１）のうち配線コンタクト部が高不純物濃度であり、
他の部分が低不純物濃度であるので、この拡散層（９、
１０、１１）のうち高不純物濃度の部分のゲート電極
（６、７）の端部からの距離及びフィールド酸化膜
（３）の端部からの距離をいずれも十分に大きくするこ
とができる。このため、ゲート電極（６、７）の端部と
フィールド酸化膜（３）の端部との交差部における拡散
層（１０）の端部での局部的な電界集中を回避すること
ができる。これによって、入力保護回路を構成するＭＯ
Ｓトランジスタ（Ｑ1 、Ｑ2 ）の静電耐圧の向上を図る
ことができ、それによって静電破壊を防止することがで
きる。
【００１０】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１はこの発明の一実施例による
ＭＯＳ型半導体装置における入力保護回路を示す平面
図、図２及び図３はそれぞれ図１の２−２線及び３−３
線に沿っての拡大断面図である。この実施例による入力
保護回路の等価回路は図４に示す通りである。
照しながら説明する。図１はこの発明の一実施例による
ＭＯＳ型半導体装置における入力保護回路を示す平面
図、図２及び図３はそれぞれ図１の２−２線及び３−３
線に沿っての拡大断面図である。この実施例による入力
保護回路の等価回路は図４に示す通りである。
【００１１】図１、図２及び図３に示すように、この実
施例においては、例えばｎ型のＳｉ基板１中に形成され
たｐウエル２の表面にＳｉＯ2 膜のようなフィールド酸
化膜３が選択的に形成され、これによって素子間分離が
行われている。このフィールド酸化膜３の下側の部分に
は、例えばｐ+ 型のチャネルストップ領域４が形成され
ている。フィールド酸化膜３に囲まれた部分の活性領域
の表面には、ＳｉＯ2 膜のようなゲート絶縁膜５が形成
されている。符号６、７はゲート電極を示す。これらの
ゲート電極６、７は、例えば多結晶Ｓｉ膜により形成さ
れる。これらのゲート電極６、７の側壁には、例えばＳ
ｉＯ2 から成るサイドウォールスペーサ８が形成されて
いる。
施例においては、例えばｎ型のＳｉ基板１中に形成され
たｐウエル２の表面にＳｉＯ2 膜のようなフィールド酸
化膜３が選択的に形成され、これによって素子間分離が
行われている。このフィールド酸化膜３の下側の部分に
は、例えばｐ+ 型のチャネルストップ領域４が形成され
ている。フィールド酸化膜３に囲まれた部分の活性領域
の表面には、ＳｉＯ2 膜のようなゲート絶縁膜５が形成
されている。符号６、７はゲート電極を示す。これらの
ゲート電極６、７は、例えば多結晶Ｓｉ膜により形成さ
れる。これらのゲート電極６、７の側壁には、例えばＳ
ｉＯ2 から成るサイドウォールスペーサ８が形成されて
いる。
【００１２】符号９、１０、１１は、ソース領域または
ドレイン領域として用いられる例えばｎ+ 型の拡散層を
示す。これらの拡散層９、１０、１１のうち拡散層９は
後述のコンタクトホールＣ1 〜Ｃ5 の部分におけるｐウ
エル２中に形成され、拡散層１０はコンタクトホールＣ
6〜Ｃ10の部分におけるｐウエル２中に形成され、拡散
層１１はコンタクトホールＣ11〜Ｃ15の部分におけるｐ
ウエル２中に形成されている。これらの拡散層９、１
０、１１は、コンタクトホールＣ1〜Ｃ15と同一の平面
形状を有する。この実施例においては、これらのコンタ
クトホールＣ1 〜Ｃ15は円形の形状を有することから、
これらの拡散層９、１０、１１は円形の形状を有する。
これらの拡散層９、１０、１１の不純物濃度は、例えば
１０20cm-3程度である。
ドレイン領域として用いられる例えばｎ+ 型の拡散層を
示す。これらの拡散層９、１０、１１のうち拡散層９は
後述のコンタクトホールＣ1 〜Ｃ5 の部分におけるｐウ
エル２中に形成され、拡散層１０はコンタクトホールＣ
6〜Ｃ10の部分におけるｐウエル２中に形成され、拡散
層１１はコンタクトホールＣ11〜Ｃ15の部分におけるｐ
ウエル２中に形成されている。これらの拡散層９、１
０、１１は、コンタクトホールＣ1〜Ｃ15と同一の平面
形状を有する。この実施例においては、これらのコンタ
クトホールＣ1 〜Ｃ15は円形の形状を有することから、
これらの拡散層９、１０、１１は円形の形状を有する。
これらの拡散層９、１０、１１の不純物濃度は、例えば
１０20cm-3程度である。
【００１３】符号９ａ、１０ａ、１１ａはそれぞれ拡散
層９、１０、１１の一部をなす例えばｎ- 型の低不純物
濃度拡散層を示す。これらの低不純物濃度拡散層９ａ、
１０ａ、１１ａの不純物濃度は、例えば１０18cm-3程度
である。ゲート電極６と拡散層９、１０とにより、ＬＤ
Ｄ構造を有するｎチャネルのＭＯＳトランジスタＱ1 が
形成されている。また、ゲート電極７と拡散層１０、１
１とにより、ＬＤＤ構造を有するｎチャネルのＭＯＳト
ランジスタＱ2 が形成されている。
層９、１０、１１の一部をなす例えばｎ- 型の低不純物
濃度拡散層を示す。これらの低不純物濃度拡散層９ａ、
１０ａ、１１ａの不純物濃度は、例えば１０18cm-3程度
である。ゲート電極６と拡散層９、１０とにより、ＬＤ
Ｄ構造を有するｎチャネルのＭＯＳトランジスタＱ1 が
形成されている。また、ゲート電極７と拡散層１０、１
１とにより、ＬＤＤ構造を有するｎチャネルのＭＯＳト
ランジスタＱ2 が形成されている。
【００１４】符号１２は例えばＳｉＯ2 膜やリンシリケ
ートガラス（ＰＳＧ）膜のような層間絶縁膜を示す。こ
の層間絶縁膜１２には、拡散層９に対するＡｌ配線（図
示せず）のコンタクト用のコンタクトホールＣ1 〜
Ｃ5 、拡散層１０に対するＡｌ配線（図示せず）のコン
タクト用のコンタクトホールＣ6 〜Ｃ10、拡散層１１に
対するＡｌ配線（図示せず）のコンタクト用のコンタク
トホールＣ11〜Ｃ15が形成されている。
ートガラス（ＰＳＧ）膜のような層間絶縁膜を示す。こ
の層間絶縁膜１２には、拡散層９に対するＡｌ配線（図
示せず）のコンタクト用のコンタクトホールＣ1 〜
Ｃ5 、拡散層１０に対するＡｌ配線（図示せず）のコン
タクト用のコンタクトホールＣ6 〜Ｃ10、拡散層１１に
対するＡｌ配線（図示せず）のコンタクト用のコンタク
トホールＣ11〜Ｃ15が形成されている。
【００１５】次に、上述のように構成されたこの実施例
による入力保護回路の製造方法について説明する。すな
わち、まずｎ型Ｓｉ基板１中にｐウエル２を形成し、こ
のｐウエル２の表面にＬＯＣＯＳ法によりフィールド酸
化膜３を形成するとともに、このフィールド酸化膜３の
下側にチャネルストップ領域４を形成する。
による入力保護回路の製造方法について説明する。すな
わち、まずｎ型Ｓｉ基板１中にｐウエル２を形成し、こ
のｐウエル２の表面にＬＯＣＯＳ法によりフィールド酸
化膜３を形成するとともに、このフィールド酸化膜３の
下側にチャネルストップ領域４を形成する。
【００１６】次に、このフィールド酸化膜３に囲まれた
活性領域の表面に熱酸化法によりゲート絶縁膜５を形成
する。次に、ＣＶＤ法により全面に多結晶Ｓｉ膜を形成
し、この多結晶Ｓｉ膜に不純物をドープして低抵抗化し
た後、この多結晶Ｓｉ膜をエッチングにより所定形状に
パターニングしてゲート電極６、７を形成する。次に、
これらのゲート電極６、７をマスクとして、例えばリン
（Ｐ）のようなｎ型不純物を例えば４０ｋｅＶ程度のエ
ネルギー及び例えば３×１０13cm-2程度の低ドーズ量で
ｐウエル２中にイオン注入することにより、低不純物濃
度拡散層９ａ、１０ａ、１１ａをゲート電極６、７に対
して自己整合的に形成する。
活性領域の表面に熱酸化法によりゲート絶縁膜５を形成
する。次に、ＣＶＤ法により全面に多結晶Ｓｉ膜を形成
し、この多結晶Ｓｉ膜に不純物をドープして低抵抗化し
た後、この多結晶Ｓｉ膜をエッチングにより所定形状に
パターニングしてゲート電極６、７を形成する。次に、
これらのゲート電極６、７をマスクとして、例えばリン
（Ｐ）のようなｎ型不純物を例えば４０ｋｅＶ程度のエ
ネルギー及び例えば３×１０13cm-2程度の低ドーズ量で
ｐウエル２中にイオン注入することにより、低不純物濃
度拡散層９ａ、１０ａ、１１ａをゲート電極６、７に対
して自己整合的に形成する。
【００１７】次に、ＣＶＤ法により全面に例えばＳｉＯ
2 膜を形成し、このＳｉＯ2 膜を例えば反応性イオンエ
ッチング（ＲＩＥ）法によりエッチバックして、ゲート
電極６、７の側壁にサイドウォールスペーサ８を形成す
る。次に、ＣＶＤ法により全面に層間絶縁膜１２を形成
した後、この層間絶縁膜１２の所定部分をエッチング除
去してコンタクトホールＣ1 〜Ｃ15を形成する。
2 膜を形成し、このＳｉＯ2 膜を例えば反応性イオンエ
ッチング（ＲＩＥ）法によりエッチバックして、ゲート
電極６、７の側壁にサイドウォールスペーサ８を形成す
る。次に、ＣＶＤ法により全面に層間絶縁膜１２を形成
した後、この層間絶縁膜１２の所定部分をエッチング除
去してコンタクトホールＣ1 〜Ｃ15を形成する。
【００１８】次に、ＭＯＳ型半導体装置の本体部のｎチ
ャネルＭＯＳトランジスタのソース領域またはドレイン
領域として用いられるｎ+ 型の拡散層（図示せず）にＡ
ｌ配線をコンタクトさせるためのコンタクトホールを通
じて通常行われるＰのイオン注入（いわゆるコンタクト
イオン注入）の際に、コンタクトホールＣ1 〜Ｃ15を通
じてｐウエル２にもこのＰのイオン注入を行う。このＰ
のイオン注入のドーズ量は、例えば１×１０13cm-2程度
である。このイオン注入によって、コンタクトホールＣ
1 〜Ｃ15の部分におけるｐウエル２中に、ｎ+ 型の拡散
層９、１０、１１が、これらのコンタクトホールＣ1 〜
Ｃ15と同一の平面形状で形成される。
ャネルＭＯＳトランジスタのソース領域またはドレイン
領域として用いられるｎ+ 型の拡散層（図示せず）にＡ
ｌ配線をコンタクトさせるためのコンタクトホールを通
じて通常行われるＰのイオン注入（いわゆるコンタクト
イオン注入）の際に、コンタクトホールＣ1 〜Ｃ15を通
じてｐウエル２にもこのＰのイオン注入を行う。このＰ
のイオン注入のドーズ量は、例えば１×１０13cm-2程度
である。このイオン注入によって、コンタクトホールＣ
1 〜Ｃ15の部分におけるｐウエル２中に、ｎ+ 型の拡散
層９、１０、１１が、これらのコンタクトホールＣ1 〜
Ｃ15と同一の平面形状で形成される。
【００１９】なお、ＭＯＳ型半導体装置の本体部のｎチ
ャネルＭＯＳトランジスタのソース領域またはドレイン
領域として用いられるｎ+ 型の拡散層は、ゲート電極の
側壁にサイドウォールスペーサを形成した後にこれらの
サイドウォールスペーサ及びゲート電極をマスクとして
行われる例えばヒ素（Ａｓ）のイオン注入により形成さ
れる。このＡｓのイオン注入は、例えば７０ｋｅＶ程度
のエネルギー及び例えば５×１０15cm-2程度のドーズ量
で行われ、これによって形成される拡散層の不純物濃度
は１０20〜１０21cm-3程度である。この後、コンタクト
ホールＣ1 〜Ｃ5 を通じて拡散層９にコンタクトするＡ
ｌ配線、コンタクトホールＣ6 〜Ｃ10を通じて拡散層１
０にコンタクトするＡｌ配線及びコンタクトホールＣ11
〜Ｃ15を通じて拡散層１１にコンタクトするＡｌ配線
（図示せず）を形成する。
ャネルＭＯＳトランジスタのソース領域またはドレイン
領域として用いられるｎ+ 型の拡散層は、ゲート電極の
側壁にサイドウォールスペーサを形成した後にこれらの
サイドウォールスペーサ及びゲート電極をマスクとして
行われる例えばヒ素（Ａｓ）のイオン注入により形成さ
れる。このＡｓのイオン注入は、例えば７０ｋｅＶ程度
のエネルギー及び例えば５×１０15cm-2程度のドーズ量
で行われ、これによって形成される拡散層の不純物濃度
は１０20〜１０21cm-3程度である。この後、コンタクト
ホールＣ1 〜Ｃ5 を通じて拡散層９にコンタクトするＡ
ｌ配線、コンタクトホールＣ6 〜Ｃ10を通じて拡散層１
０にコンタクトするＡｌ配線及びコンタクトホールＣ11
〜Ｃ15を通じて拡散層１１にコンタクトするＡｌ配線
（図示せず）を形成する。
【００２０】以上のように、この実施例によれば、入力
保護回路を構成するｎチャネルのＭＯＳトランジスタＱ
1 、Ｑ2 のソース領域またはドレイン領域として用いら
れる拡散層９、１０、１１のうち配線コンタクト部だけ
が高不純物濃度であり、その他の部分は低不純物濃度で
あるので、これらの拡散層９、１０、１１の高不純物濃
度部のフィールド酸化膜３の端部からの距離ｄ3 （図
２）及びゲート電極６、７の互いに対向する端部からの
距離ｄ4 （図３）を、いずれも十分に大きくすることが
できる。このため、ゲート電極６、７の互いに対向する
端部とフィールド酸化膜３の端部との交差部における拡
散層９、１０、１１の端部での局部的な電界集中を回避
することができる。これによって、ＭＯＳトランジスタ
Ｑ1 、Ｑ2 の静電耐圧の向上を図ることができ、静電破
壊を防止することができる。
保護回路を構成するｎチャネルのＭＯＳトランジスタＱ
1 、Ｑ2 のソース領域またはドレイン領域として用いら
れる拡散層９、１０、１１のうち配線コンタクト部だけ
が高不純物濃度であり、その他の部分は低不純物濃度で
あるので、これらの拡散層９、１０、１１の高不純物濃
度部のフィールド酸化膜３の端部からの距離ｄ3 （図
２）及びゲート電極６、７の互いに対向する端部からの
距離ｄ4 （図３）を、いずれも十分に大きくすることが
できる。このため、ゲート電極６、７の互いに対向する
端部とフィールド酸化膜３の端部との交差部における拡
散層９、１０、１１の端部での局部的な電界集中を回避
することができる。これによって、ＭＯＳトランジスタ
Ｑ1 、Ｑ2 の静電耐圧の向上を図ることができ、静電破
壊を防止することができる。
【００２１】しかも、コンタクトホールＣ1 〜Ｃ5 の部
分、コンタクトホールＣ6 〜Ｃ10の部分及びコンタクト
ホールＣ11〜Ｃ15の部分にそれぞれ拡散層９、１０、１
１を形成するためのイオン注入は、ＭＯＳ型半導体装置
の本体のｎチャネルＭＯＳトランジスタのソース領域ま
たはドレイン領域として用いられるｎ+ 型の拡散層を形
成するためのイオン注入（コンタクトイオン注入）によ
り兼用することができるので、工程の増加はまったく生
じない。
分、コンタクトホールＣ6 〜Ｃ10の部分及びコンタクト
ホールＣ11〜Ｃ15の部分にそれぞれ拡散層９、１０、１
１を形成するためのイオン注入は、ＭＯＳ型半導体装置
の本体のｎチャネルＭＯＳトランジスタのソース領域ま
たはドレイン領域として用いられるｎ+ 型の拡散層を形
成するためのイオン注入（コンタクトイオン注入）によ
り兼用することができるので、工程の増加はまったく生
じない。
【００２２】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においては、各拡
散層９、１０、１１にＡｌ配線をコンタクトさせるため
のコンタクトホールを５個ずつ形成しているが、これら
のコンタクトホールの個数は上述の実施例と異なる個数
とすることが可能である。また、上述の実施例において
は、入力保護回路を構成するＭＯＳトランジスタＱ1 、
Ｑ2 としてｎチャネルのものを用いているが、この発明
は、ＭＯＳトランジスタＱ1 、Ｑ2 としてｐチャネルの
ものを用いる場合にも適用することが可能である。さら
に、この発明は、図４に示す入力保護回路と構成が異な
る入力保護回路に適用することも可能である。
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においては、各拡
散層９、１０、１１にＡｌ配線をコンタクトさせるため
のコンタクトホールを５個ずつ形成しているが、これら
のコンタクトホールの個数は上述の実施例と異なる個数
とすることが可能である。また、上述の実施例において
は、入力保護回路を構成するＭＯＳトランジスタＱ1 、
Ｑ2 としてｎチャネルのものを用いているが、この発明
は、ＭＯＳトランジスタＱ1 、Ｑ2 としてｐチャネルの
ものを用いる場合にも適用することが可能である。さら
に、この発明は、図４に示す入力保護回路と構成が異な
る入力保護回路に適用することも可能である。
【００２３】
【発明の効果】以上述べたように、この発明によれば、
入力保護回路を構成するＭＯＳトランジスタのソース領
域またはドレイン領域を構成する拡散層のうち配線コン
タクト部が高不純物濃度であり、他の部分が低不純物濃
度であり、かつ、高不純物濃度の部分とＭＯＳトランジ
スタのゲート電極の端部との間の距離及びＭＯＳトラン
ジスタのチャネル幅方向における高不純物濃度の部分と
素子分離絶縁膜の端部との間の距離が、ゲート電極の端
部と素子分離絶縁膜の端部との交差部における拡散層の
端部での局部的な電界集中を回避することができる程度
に大きな距離に設定されているので、入力保護回路を構
成するＭＯＳトランジスタの静電耐圧の向上を図ること
ができ、それによって静電破壊を防止することができ
る。
入力保護回路を構成するＭＯＳトランジスタのソース領
域またはドレイン領域を構成する拡散層のうち配線コン
タクト部が高不純物濃度であり、他の部分が低不純物濃
度であり、かつ、高不純物濃度の部分とＭＯＳトランジ
スタのゲート電極の端部との間の距離及びＭＯＳトラン
ジスタのチャネル幅方向における高不純物濃度の部分と
素子分離絶縁膜の端部との間の距離が、ゲート電極の端
部と素子分離絶縁膜の端部との交差部における拡散層の
端部での局部的な電界集中を回避することができる程度
に大きな距離に設定されているので、入力保護回路を構
成するＭＯＳトランジスタの静電耐圧の向上を図ること
ができ、それによって静電破壊を防止することができ
る。
【図１】この発明の一実施例によるＭＯＳ型半導体装置
における入力保護回路を示す平面図である。
における入力保護回路を示す平面図である。
【図２】図１の２−２線に沿っての拡大断面図である。
【図３】図１の３−３線に沿っての拡大断面図である。
【図４】ＭＯＳ型半導体装置における入力保護回路の一
例を示す回路図である。
例を示す回路図である。
【図５】従来のＭＯＳ型半導体装置における入力保護回
路を示す平面図である。
路を示す平面図である。
【図６】図５の６−６線に沿っての拡大断面図である。
【図７】図５の７−７線に沿っての拡大断面図である。
３ フィールド酸化膜 ５ ゲート絶縁膜 ６ ゲート電極 ７ ゲート電極 ９ 拡散層 ９ａ 低不純物濃度拡散層 １０ 拡散層 １０ａ 低不純物濃度拡散層 １１ 拡散層 １１ａ 低不純物濃度拡散層 １２ 層間絶縁膜 Ｑ1 ＭＯＳトランジスタ Ｑ2 ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 21/822 H01L 21/8234 - 21/8238 H01L 27/04 H01L 27/06 H01L 27/08 - 27/092 H01L 29/78
Claims (2)
- 【請求項１】 少なくともＭＯＳトランジスタを含む入
力保護回路を有する半導体装置において、 上記ＭＯＳトランジスタのソース領域またはドレイン領
域を構成する拡散層のうち配線コンタクト部が高不純物
濃度であり、他の部分が低不純物濃度であり、かつ、上
記高不純物濃度の部分と上記ＭＯＳトランジスタのゲー
ト電極の端部との間の距離及び上記ＭＯＳトランジスタ
のチャネル幅方向における上記高不純物濃度の部分と素
子分離絶縁膜の端部との間の距離が、上記ゲート電極の
端部と上記素子分離絶縁膜の端部との交差部における上
記拡散層の端部での局部的な電界集中を回避することが
できる程度に大きな距離に設定されていることを特徴と
する半導体装置。 - 【請求項２】 上記入力保護回路においては、ソース領
域またはドレイン領域として第１の拡散層及び第２の拡
散層を有する第１のＭＯＳトランジスタとソース領域ま
たはドレイン領域として上記第２の拡散層及び第３の拡
散層を有する第２のＭＯＳトランジスタとが並列に接続
され、上記第２の拡散層に入力端子が接続されており、
上記第２の拡散層の上記高不純物濃度の部分と上記第１
のＭＯＳトランジスタのゲート電極の端部及び上記第２
のＭＯＳトランジスタのゲート電極の端部との間の距離
並びに上記第１のＭＯＳトランジスタ及び上記第２のＭ
ＯＳトランジスタのチャネル幅方向における上記高不純
物濃度の部分と素子分離絶縁膜の端部との間の距離が、
上記ゲート電極の端部と上記素子分離絶縁膜の端部との
交差部における上記第２の拡散層の端部での局部的な電
界集中を回避することができる程度に大きな距離に設定
されている ことを特徴とする請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13727191A JP3200870B2 (ja) | 1991-05-13 | 1991-05-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13727191A JP3200870B2 (ja) | 1991-05-13 | 1991-05-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04336463A JPH04336463A (ja) | 1992-11-24 |
| JP3200870B2 true JP3200870B2 (ja) | 2001-08-20 |
Family
ID=15194776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13727191A Expired - Fee Related JP3200870B2 (ja) | 1991-05-13 | 1991-05-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200870B2 (ja) |
-
1991
- 1991-05-13 JP JP13727191A patent/JP3200870B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04336463A (ja) | 1992-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |