JPS58204569A - 縦型トランジスタ装置 - Google Patents

縦型トランジスタ装置

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Publication number
JPS58204569A
JPS58204569A JP57087151A JP8715182A JPS58204569A JP S58204569 A JPS58204569 A JP S58204569A JP 57087151 A JP57087151 A JP 57087151A JP 8715182 A JP8715182 A JP 8715182A JP S58204569 A JPS58204569 A JP S58204569A
Authority
JP
Japan
Prior art keywords
groove
substrate
transistor device
vertical transistor
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57087151A
Other languages
English (en)
Inventor
Yoshimitsu Tanaka
義光 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP57087151A priority Critical patent/JPS58204569A/ja
Publication of JPS58204569A publication Critical patent/JPS58204569A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、縦型トランジスタ装置に関するものである
従来のCMO5は、N形のシリコン基板にPチャネルの
klO5)ランジスタを形成するとともに、前記基板中
に大きなP形の領域(Pウェル)をつくり、この領域中
でNチャネルのMOS )ランジスタを形成することに
より構成されている。このような従来のCMOSは、P
チャネルのMOS )ランジスタとNチャネルのMOS
 トランジスタとを横に並べた構造になっており、かつ
Pウェルの存在により回路の所要面積が大きくなり、集
積度を高めることが困難であった。
この発明は、このような事情に鑑みなされたもので、シ
リコン基板と、このシリコン基板の表面VC形成される
溝と、この溝の内周面および上記シリコン基板の表面を
被覆する酸化膜と、上記溝の内周向の酸化膜の部分に形
成されるゲート電極を備え、上記溝の両側の基板の部分
に、厚み方向にP膨拡散層およびN形波散層が所定の順
序で所定の数だけ積層形成されていることを特徴とする
縦型トランジスタ装置をその要旨とするものである。
すなわち、この発明によれば、溝の両側の基板の部分に
、厚み方向にP膨拡散層およびN形波散層を所定の順序
で所定の数だけ形成することにより、動作゛状態の異な
る複数個のMOS )ランジスタを、横方向でVまなく
縦方向に形成しうるようになるため、集積度の向上を実
現しつるようになる。
つぎに、この発明をその一例にもとづいて詳しく説明す
る。
すなわち、第1図に示すように、N形シリコン基板lの
表l1IJ側に、P膨拡散層2およびN膨拡散Jl B
を多重に積層形成し、拡散層2,8の中央を核切るよう
にV字状溝4を形成する。つぎに、このV字状l!44
の表面およびシリコン基板lの表向を被覆するように酸
化膜5を形成し、■字状溝4の表面を被覆する酸化膜5
の部分の上側にゲート電極6を形成し、Ntos )ラ
ンジスタ部分をつくる。
コ4)際、動作状態の異なるMOS )ランジスタラ溝
4の左右にそれぞれ形成し、を極配線を適当に行うこと
により、CMO5回路が得られるようになる。
つぎに、実施例について説明する。
第2図に示すようなCMOSインバータ回路を得るため
に、第3図に示すように縦型CMOSインバータを構成
した。第2図および第3図において、1点鎖線で囲まれ
た部分AがPチャネルMO5)ラルMO5)ランジスタ
、1点鎖線で囲まれた部分Cが寄生のNチャネルMO5
)ランジスタ(回路の動作には影響を与えない)である
。なお、第8図において、7はN形シリコン基板、8は
P膨拡散層、9はN膨拡散層、10はVIFI、11 
FiS?02 ell 化膜、12はゲート電極、1B
#′i電極である。
このように構成することにより、高集積度化が達成され
るのである。
なお、−ヒ記の説明では、N形シリコン基板70表曲に
V字@10を形成しているが、溝の形状はV字状でなく
ても、例えばU字状であってもよい。
また、この発明は、CMOSに限定されるものではない
この発明のトランジスタ装置は、以上のように縦型構造
であるため、拡散制御により短チャネルMO8回路を実
現しうるようになる。また、溝の左右でそれぞれPチャ
ネル、Nチャネルのトランジスタを構成しうるため、高
集積度のCMO5回路を実現しつるようになる。
【図面の簡単な説明】
第1図はこの発明の詳細な説明図、第2図はこの発明の
一実施例で構成されるC MOSインバータ回路の説明
図、第8図はこの発明の一実施例の構成図である。 7・・・N形シリコン基板 8・・・P膨拡散層9・・
・N膨拡散層 lO・・・V字@  ti・・・5i0
2酸化膜 12・・・ゲート電極 13・・・電極特A
出1人 松士電工株式会社 代bP人  h聞士  松   本   武   彦−
3( :8

Claims (2)

    【特許請求の範囲】
  1. (1)  シリコン基板と、このシリコン基板の表面に
    形成され゛る痔と、この溝の内周向および上記シリコン
    基板の表面を被覆する酸化膜と、上記溝の内周面の酸化
    膜の部分に形成されるゲート電極を備え、−上記溝の両
    側の基板の部分に、厚み方向にP膨拡散層およびN形波
    散層が所定の順序で所定の数だけ積層形成されているこ
    とを特徴とする縦型トランジスタ装置。
  2. (2)  l配溝がv字状溝である特許請求の範囲第1
    項記載の縦型トランジスタ装置。
JP57087151A 1982-05-22 1982-05-22 縦型トランジスタ装置 Pending JPS58204569A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63185067A (ja) * 1986-10-21 1988-07-30 テキサス インスツルメンツ インコーポレイテツド 半導体絶縁ゲート電界効果トランジスタとその製法
US6780713B2 (en) 2001-06-29 2004-08-24 Atmel Germany Gmbh Process for manufacturing a DMOS transistor
US6806131B2 (en) 2001-06-29 2004-10-19 Atmel Germany Gmbh Process for manufacturing a DMOS transistor
US6878603B2 (en) 2001-06-29 2005-04-12 Atmel Germany Gmbh Process for manufacturing a DMOS transistor
US6933215B2 (en) 2001-06-29 2005-08-23 Atmel Germany Gmbh Process for doping a semiconductor body
US7064385B2 (en) 2003-09-19 2006-06-20 Atmel Germany Gmbh DMOS-transistor with lateral dopant gradient in drift region and method of producing the same

Cited By (6)

* Cited by examiner, † Cited by third party
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JPS63185067A (ja) * 1986-10-21 1988-07-30 テキサス インスツルメンツ インコーポレイテツド 半導体絶縁ゲート電界効果トランジスタとその製法
US6780713B2 (en) 2001-06-29 2004-08-24 Atmel Germany Gmbh Process for manufacturing a DMOS transistor
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US7064385B2 (en) 2003-09-19 2006-06-20 Atmel Germany Gmbh DMOS-transistor with lateral dopant gradient in drift region and method of producing the same

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