JP2520473B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2520473B2 JP2520473B2 JP1087391A JP8739189A JP2520473B2 JP 2520473 B2 JP2520473 B2 JP 2520473B2 JP 1087391 A JP1087391 A JP 1087391A JP 8739189 A JP8739189 A JP 8739189A JP 2520473 B2 JP2520473 B2 JP 2520473B2
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- JP
- Japan
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- well
- type transistor
- drain
- semiconductor integrated
- integrated circuit
- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路、特にＰ型基板上でＰウェル
内にＮ型トランジスタを有する半導体集積回路に関す
る。
内にＮ型トランジスタを有する半導体集積回路に関す
る。
〔従来の技術〕 従来、この種の半導体集積回路は、Ｎ型トランジスタ
とＰ型トランジスタの間で発生するラッチアップ現象を
なるべくおさえる為、Ｎ型トランジスタのソースとドレ
インであるN+拡散部を完全におおうようにＰウェルを設
けている。
とＰ型トランジスタの間で発生するラッチアップ現象を
なるべくおさえる為、Ｎ型トランジスタのソースとドレ
インであるN+拡散部を完全におおうようにＰウェルを設
けている。
第２図はこの種の半導体集積回路の従来例として論理
回路であるインバーター回路の拡散層平面図と断面図で
ある。
回路であるインバーター回路の拡散層平面図と断面図で
ある。
図において16はＰ型トランジスタのソース、15はドレ
イン、14はゲート、13はソース・ドレインを覆うＮウェ
ルである。20はＮ型トランジスタのソース、19はドレイ
ン、18はゲート、17はソース・ドレインを覆うＰウェル
である。これら２個のトランジスタは23のＰ型基板の上
に構成されている。
イン、14はゲート、13はソース・ドレインを覆うＮウェ
ルである。20はＮ型トランジスタのソース、19はドレイ
ン、18はゲート、17はソース・ドレインを覆うＰウェル
である。これら２個のトランジスタは23のＰ型基板の上
に構成されている。
この種の半導体集積回路は、ラッチアップ現象の原因
となる19,23,13のNPN構造の電流増幅率を下げる為、Ｎ
型トランジスタのソース20、ドレイン19を完全に覆う様
にＰウェル17を形成するのが普通である。
となる19,23,13のNPN構造の電流増幅率を下げる為、Ｎ
型トランジスタのソース20、ドレイン19を完全に覆う様
にＰウェル17を形成するのが普通である。
上述した従来の半導体集積回路は、第２図に示す如く
Ｎ型トランジスタのドレイン19が不純物濃度の比較的高
いＰウェル17のみに接触し、接触面に空乏層ができ結果
としてインバータ回路の出力であるドレインに比較的大
きいコンデンサーが形成され、出力波形の鈍化や、出力
データの遅延などの欠点が生じる。
Ｎ型トランジスタのドレイン19が不純物濃度の比較的高
いＰウェル17のみに接触し、接触面に空乏層ができ結果
としてインバータ回路の出力であるドレインに比較的大
きいコンデンサーが形成され、出力波形の鈍化や、出力
データの遅延などの欠点が生じる。
そこで本発明の目的は以上の欠点を解決し、ラッチア
ップ対策を施こしたまま、ドレイン容量の減少と、出力
波形の鈍化が少なく、出力データ遅延の少ない半導体集
積回路を提供することにある。
ップ対策を施こしたまま、ドレイン容量の減少と、出力
波形の鈍化が少なく、出力データ遅延の少ない半導体集
積回路を提供することにある。
本発明の半導体集積回路は、Ｎウェルを有するＰ型ト
ランジスタとＰウェルを有するＮ型トランジスタが隣り
合って位置し、Ｐ型トランジスタと対面しない位置でＮ
型トランジスタのドレインであるN+拡散部がＰウェルと
Ｐ型基板との両方に接するようにＰウェルが形成される
ことにより構成される。
ランジスタとＰウェルを有するＮ型トランジスタが隣り
合って位置し、Ｐ型トランジスタと対面しない位置でＮ
型トランジスタのドレインであるN+拡散部がＰウェルと
Ｐ型基板との両方に接するようにＰウェルが形成される
ことにより構成される。
このようにすることにより、ラッチアップ対策を施し
たままドレインの容量を減少し、出力波形の鈍化が少な
く、出力データの遅延を少なくすることができる。
たままドレインの容量を減少し、出力波形の鈍化が少な
く、出力データの遅延を少なくすることができる。
以下本発明の詳細を、その実施例につき図面を参照し
て説明する。
て説明する。
第１図は本発明の一実施例の半導体集積回路としての
インバータ回路の拡散層平面図と断面図である。
インバータ回路の拡散層平面図と断面図である。
第１図において、6,8,10,11はそれぞれＮウェル，ゲ
ート，ドレイン，ソースでＰ型トランジスタを形成し、
5,7,4,9はそれぞれＰウェル，ゲート，ドレイン，ソー
スでＮ型トランジスタを形成し、Ｎウェル６はドレイン
10とソース11を覆う様に接し、Ｐウェル５はソース９と
ドレイン４の半分を覆う様に接し、ドレイン４のもう半
分の３はＰ型基板12に接していることを示している。
ート，ドレイン，ソースでＰ型トランジスタを形成し、
5,7,4,9はそれぞれＰウェル，ゲート，ドレイン，ソー
スでＮ型トランジスタを形成し、Ｎウェル６はドレイン
10とソース11を覆う様に接し、Ｐウェル５はソース９と
ドレイン４の半分を覆う様に接し、ドレイン４のもう半
分の３はＰ型基板12に接していることを示している。
このようにＰ型トランジスタドレインがＰウェル５と
Ｐ型基板12に接触する事で、ドレインに付加される容量
は、比較的容量の大きい４側とＰウェルより不純物濃度
の低く容量の小さい３側の和となり、結果としてドレイ
ン容量が小さく、出力波形の鈍化や出力データ遅延を防
ぐ事ができる。
Ｐ型基板12に接触する事で、ドレインに付加される容量
は、比較的容量の大きい４側とＰウェルより不純物濃度
の低く容量の小さい３側の和となり、結果としてドレイ
ン容量が小さく、出力波形の鈍化や出力データ遅延を防
ぐ事ができる。
以上の説明においては例としてインバータ回路に本発
明を使用するものとしたが、これに限られることはな
く、ノア回路やナンド回路でも同様の効果が得られ、本
発明の目的を達成することができることは明らかであ
る。
明を使用するものとしたが、これに限られることはな
く、ノア回路やナンド回路でも同様の効果が得られ、本
発明の目的を達成することができることは明らかであ
る。
以上の説明で明らかな如く、本発明の半導体集積回路
によればラッチアップ対策を施こしたまま、ドレイン容
量が少なく、出力波形の鈍化が少なく、出力データの遅
延の小さい半導体集積回路が得られる効果がある。
によればラッチアップ対策を施こしたまま、ドレイン容
量が少なく、出力波形の鈍化が少なく、出力データの遅
延の小さい半導体集積回路が得られる効果がある。
第１図（ａ），（ｂ）は本発明の一実施例の半導体集積
回路としてのインバータ回路の拡散層平面図と断面図で
あり、第２図（ａ），（ｂ）は従来例としてのインバー
タ回路の拡散層平面図と断面図である。 1,21……インバータ回路出力、2,22……インバータ回路
入力、３……Ｎ型トランジスタドレインＰ型基板接面
部、４……Ｎ型トランジスタドレインＰウェル接面部、
5,17……Ｐウェル拡散部、6,13……Ｎウェル拡散部、7,
8,18,14……ゲート、9,20……Ｎ型トランジスタソー
ス、10,15……Ｐ型トランジスタドレイン、11,16……Ｐ
型トランジスタソース、12,23……Ｐ型基板、19……Ｎ
型トランジスタドレイン。
回路としてのインバータ回路の拡散層平面図と断面図で
あり、第２図（ａ），（ｂ）は従来例としてのインバー
タ回路の拡散層平面図と断面図である。 1,21……インバータ回路出力、2,22……インバータ回路
入力、３……Ｎ型トランジスタドレインＰ型基板接面
部、４……Ｎ型トランジスタドレインＰウェル接面部、
5,17……Ｐウェル拡散部、6,13……Ｎウェル拡散部、7,
8,18,14……ゲート、9,20……Ｎ型トランジスタソー
ス、10,15……Ｐ型トランジスタドレイン、11,16……Ｐ
型トランジスタソース、12,23……Ｐ型基板、19……Ｎ
型トランジスタドレイン。
Claims (1)
- 【請求項１】Ｐ型基板上の能動領域において、Ｎウェル
を有したＰチャンネル型トランジスタ（以下、Ｐ型トラ
ンジスタと略称する）と、Ｐウェルを有したＮチャンネ
ル型トランジスタ（以下、Ｎ型トランジスタと略称す
る）とを備え、それらが隣合って位置に、Ｎウェルと対
面しない位置でＮ型トランジスタのドレインであるN+拡
散部がＰウェルとＰ型基板の両方に接するようにＰウェ
ルが形成されることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087391A JP2520473B2 (ja) | 1989-04-05 | 1989-04-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087391A JP2520473B2 (ja) | 1989-04-05 | 1989-04-05 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02265270A JPH02265270A (ja) | 1990-10-30 |
| JP2520473B2 true JP2520473B2 (ja) | 1996-07-31 |
Family
ID=13913586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087391A Expired - Lifetime JP2520473B2 (ja) | 1989-04-05 | 1989-04-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2520473B2 (ja) |
-
1989
- 1989-04-05 JP JP1087391A patent/JP2520473B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02265270A (ja) | 1990-10-30 |
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