JPH065751B2 - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
- Publication number
- JPH065751B2 JPH065751B2 JP22464687A JP22464687A JPH065751B2 JP H065751 B2 JPH065751 B2 JP H065751B2 JP 22464687 A JP22464687 A JP 22464687A JP 22464687 A JP22464687 A JP 22464687A JP H065751 B2 JPH065751 B2 JP H065751B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- recess
- gate electrode
- insulating film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁ゲート電界効果トランジスタに関し、特に
高集積度、高速動作に適したＭＯＳトランジスタに関す
る。
高集積度、高速動作に適したＭＯＳトランジスタに関す
る。
従来、ＭＯＳトランジスタは例えば、第３図に示す様に
Ｐ型シリコン基板の一主面に選択的に不純物を導入した
Ｎ＋型半導体層からなるソース領域２ａ，ドレイン領域
２ｂとその上にゲート絶縁膜を介して設けられたゲート
電極３とを有していた。
Ｐ型シリコン基板の一主面に選択的に不純物を導入した
Ｎ＋型半導体層からなるソース領域２ａ，ドレイン領域
２ｂとその上にゲート絶縁膜を介して設けられたゲート
電極３とを有していた。
上述した従来のＭＯＳトランジスタは平面上に形成され
ているため、電流利得の大きいトランジスタを得ようと
すれば、チャネル幅Ｗを大きくしなければならず、した
がって平面積が大きくなり、集積度が上がらないという
欠点がある。また、Ｎ＋型半導体層の面積が大きくな
り、接合容量が増大するため、スイッチング速度が遅く
なるという欠点がある。
ているため、電流利得の大きいトランジスタを得ようと
すれば、チャネル幅Ｗを大きくしなければならず、した
がって平面積が大きくなり、集積度が上がらないという
欠点がある。また、Ｎ＋型半導体層の面積が大きくな
り、接合容量が増大するため、スイッチング速度が遅く
なるという欠点がある。
本発明の絶縁ゲート電界効果トランジスタは、第１導電
型半導体基板の主面内の活性領域にその境界から離れて
設けられた少なくとも一つの凹部と、前記凹部の設けら
れた活性領域を被覆するゲート絶縁膜と、前記ゲート絶
縁膜を介して前記凹部の中央を通って前記活性領域を横
断して設けられたゲート電極と、前記ゲート電極直下の
半導体領域であるチャネル部を挟んで前記活性領域に設
けられた第２導電型半導体層からなるソース領域及びド
レイン領域とを有し、前記凹部の側面及び底面を前記ゲ
ート絶縁膜を介して前記ゲート電極が選択的に被覆し前
記凹部の前記ゲート電極の設けられていない部分が前記
ソース領域及び前記ドレイン領域の一部に及んでいてか
つ前記ソース領域及び前記ドレイン領域の接合深さがそ
れぞれ少なくとも前記チャネル部と近接する部分で最寄
りの前記ゲート絶縁膜からみて実質上一定になっている
というものである。
型半導体基板の主面内の活性領域にその境界から離れて
設けられた少なくとも一つの凹部と、前記凹部の設けら
れた活性領域を被覆するゲート絶縁膜と、前記ゲート絶
縁膜を介して前記凹部の中央を通って前記活性領域を横
断して設けられたゲート電極と、前記ゲート電極直下の
半導体領域であるチャネル部を挟んで前記活性領域に設
けられた第２導電型半導体層からなるソース領域及びド
レイン領域とを有し、前記凹部の側面及び底面を前記ゲ
ート絶縁膜を介して前記ゲート電極が選択的に被覆し前
記凹部の前記ゲート電極の設けられていない部分が前記
ソース領域及び前記ドレイン領域の一部に及んでいてか
つ前記ソース領域及び前記ドレイン領域の接合深さがそ
れぞれ少なくとも前記チャネル部と近接する部分で最寄
りの前記ゲート絶縁膜からみて実質上一定になっている
というものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）は本発明の第１の実施例の主要部を示す半
導体チップの平面図、第１図（ｂ）及び（ｃ）はそれぞ
れ第１図（ａ）のＸ−Ｘ′線及びＹ−Ｙ′線断面図であ
る。
導体チップの平面図、第１図（ｂ）及び（ｃ）はそれぞ
れ第１図（ａ）のＸ−Ｘ′線及びＹ−Ｙ′線断面図であ
る。
Ｐ型シリコン基板１の不活性領域にフィールド酸化膜２
が形成され活性領域に深さ数μｍの凹部３ａ〜３ｄが設
けられその側面，底面及びシリコン基板上に形成された
酸化膜をゲート酸化膜４とし、Ｎ＋型不純物拡散層をソ
ース領域５ａ、ドレイン領域５とし、多結晶シリコン膜
からなるゲート電極７とするＮチャネルＭＯＳトランジ
スタが形成されている。そしてＮ＋型不純物拡散層（５
ａ，５ｂ）は凹部３ａ〜３ｄのチャネル部以外の側面及
び底面にも形成されている。
が形成され活性領域に深さ数μｍの凹部３ａ〜３ｄが設
けられその側面，底面及びシリコン基板上に形成された
酸化膜をゲート酸化膜４とし、Ｎ＋型不純物拡散層をソ
ース領域５ａ、ドレイン領域５とし、多結晶シリコン膜
からなるゲート電極７とするＮチャネルＭＯＳトランジ
スタが形成されている。そしてＮ＋型不純物拡散層（５
ａ，５ｂ）は凹部３ａ〜３ｄのチャネル部以外の側面及
び底面にも形成されている。
従って一定の平面積で従来よりチャネル幅が大きくと
れ、集積回路に用いるとその集積度向上が可能となる。
また、ソース領域やドレイン領域の接合面積はチャネル
幅が大きくとれる割には小さくてすむので動作速度の向
上も可能である。
れ、集積回路に用いるとその集積度向上が可能となる。
また、ソース領域やドレイン領域の接合面積はチャネル
幅が大きくとれる割には小さくてすむので動作速度の向
上も可能である。
第２図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面図である。
ップの断面図である。
この実施例では凹部３ａ′〜３ｃ′の側面にテーパーが
ついているため、ソース・ドレイン領域をイオン注入法
で形成する場合、凹部の側面に不純物半導体層を容易に
形成することが出来るという利点がある。
ついているため、ソース・ドレイン領域をイオン注入法
で形成する場合、凹部の側面に不純物半導体層を容易に
形成することが出来るという利点がある。
以上の実施例においてゲート電極として高融点金属，高
融点金属のシリサイドまたは高融点金属のシリサイドと
多結晶シリコンからなる多層膜を用いてもよい。
融点金属のシリサイドまたは高融点金属のシリサイドと
多結晶シリコンからなる多層膜を用いてもよい。
以上説明したように本発明はＭＯＳトランジスタのチャ
ネル部に凹部を形成し、凹部の側面を有効に活用するこ
とにより、平面上のチャネル幅よりも大きい実効的チャ
ネル幅を持つトランジスタを形成することができる。し
たがって平面上にチャネルを形成するトランジスタに比
べ小面積であるから集積回路に使用すると集積度を向上
させることが出来る効果がある。また、ソース・ドレン
イン領域のチャネル幅方向を短かくすることができるた
め、第２導電型半導体層の面積が小さくなり、接合容量
が減少し、スイッチング速度を速くすることができる効
果もある。さらに、ソース領域及びドレイン領域の接合
深さがチャネル部近傍で実質上一定になっているので、
従来例と同様に浅い接合を用いて短チャネル効果を抑制
することも可能である。
ネル部に凹部を形成し、凹部の側面を有効に活用するこ
とにより、平面上のチャネル幅よりも大きい実効的チャ
ネル幅を持つトランジスタを形成することができる。し
たがって平面上にチャネルを形成するトランジスタに比
べ小面積であるから集積回路に使用すると集積度を向上
させることが出来る効果がある。また、ソース・ドレン
イン領域のチャネル幅方向を短かくすることができるた
め、第２導電型半導体層の面積が小さくなり、接合容量
が減少し、スイッチング速度を速くすることができる効
果もある。さらに、ソース領域及びドレイン領域の接合
深さがチャネル部近傍で実質上一定になっているので、
従来例と同様に浅い接合を用いて短チャネル効果を抑制
することも可能である。
第１図（ａ）は本発明の第１の実施例の主要部を示す半
導体チップの平面図、第１図（ｂ）は第１図（ａ）のＸ
−Ｘ′線断面図、第１図（ｃ）は第１図（ａ）のＹ−
Ｙ′線断面図、第２図は第２の実施例の主要部を示す半
導体チップの断面図、第３図は従来の例の主要部を示す
半導体チップの平面図である。 １…Ｐ型シリコン基板、１０２…フィールド酸化膜、３
ａ〜３ｄ，３ａ′〜３ｃ′…凹部、４…ゲート、５ａ…
ソース領域、５ｂ…ドレイン領域、６ａ…ソース電極、
６ｂ…ドレイン電極、７…ゲート電極。
導体チップの平面図、第１図（ｂ）は第１図（ａ）のＸ
−Ｘ′線断面図、第１図（ｃ）は第１図（ａ）のＹ−
Ｙ′線断面図、第２図は第２の実施例の主要部を示す半
導体チップの断面図、第３図は従来の例の主要部を示す
半導体チップの平面図である。 １…Ｐ型シリコン基板、１０２…フィールド酸化膜、３
ａ〜３ｄ，３ａ′〜３ｃ′…凹部、４…ゲート、５ａ…
ソース領域、５ｂ…ドレイン領域、６ａ…ソース電極、
６ｂ…ドレイン電極、７…ゲート電極。
Claims (1)
- 【請求項１】第１導電型半導体基板の主面内の活性領域
にその境界から離れて設けられた少なくとも一つの凹部
と、前記凹部の設けられた活性領域を被覆するゲート絶
縁膜と、前記ゲート絶縁膜を介して前記凹部の中央を通
って前記活性領域を横断して設けられたゲート電極と、
前記ゲート電極直下の半導体領域であるチャネル部を挟
んで前記活性領域に設けられた第２導電型半導体層から
なるソース領域及びドレイン領域とを有し、前記凹部の
側面及び底面を前記ゲート絶縁膜を介して前記ゲート電
極が選択的に被覆し前記凹部の前記ゲート電極の設けら
れていない部分が前記ソース領域及び前記ドレイン領域
の一部に及んでいてかつ前記ソース領域及び前記ドレイ
ン領域の接合深さがそれぞれ少なくとも前記チャネル部
に近接する部分で最寄りの前記ゲート絶縁膜からみて実
質上一定になっていることを特徴とする絶縁ゲート電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22464687A JPH065751B2 (ja) | 1987-09-07 | 1987-09-07 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22464687A JPH065751B2 (ja) | 1987-09-07 | 1987-09-07 | 絶縁ゲート電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6466966A JPS6466966A (en) | 1989-03-13 |
| JPH065751B2 true JPH065751B2 (ja) | 1994-01-19 |
Family
ID=16816980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22464687A Expired - Lifetime JPH065751B2 (ja) | 1987-09-07 | 1987-09-07 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065751B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675164A (en) * | 1995-06-07 | 1997-10-07 | International Business Machines Corporation | High performance multi-mesa field effect transistor |
| KR100505113B1 (ko) | 2003-04-23 | 2005-07-29 | 삼성전자주식회사 | 모스 트랜지스터 및 그 제조방법 |
-
1987
- 1987-09-07 JP JP22464687A patent/JPH065751B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6466966A (en) | 1989-03-13 |
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