JP2894391B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
- Publication number
- JP2894391B2 JP2894391B2 JP4014007A JP1400792A JP2894391B2 JP 2894391 B2 JP2894391 B2 JP 2894391B2 JP 4014007 A JP4014007 A JP 4014007A JP 1400792 A JP1400792 A JP 1400792A JP 2894391 B2 JP2894391 B2 JP 2894391B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- source
- film
- drain
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 89
- 239000010409 thin film Substances 0.000 title claims description 33
- 239000010408 film Substances 0.000 claims description 394
- 239000004065 semiconductor Substances 0.000 claims description 189
- 239000012535 impurity Substances 0.000 claims description 84
- 239000010410 layer Substances 0.000 claims description 77
- 239000011229 interlayer Substances 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 17
- 150000002500 ions Chemical class 0.000 claims description 4
- 239000002253 acid Substances 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 146
- 229920005591 polysilicon Polymers 0.000 description 144
- 239000000758 substrate Substances 0.000 description 26
- 230000008569 process Effects 0.000 description 23
- 150000004767 nitrides Chemical class 0.000 description 20
- 238000005468 ion implantation Methods 0.000 description 19
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 19
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- 239000013078 crystal Substances 0.000 description 13
- 239000001257 hydrogen Substances 0.000 description 13
- 229910052739 hydrogen Inorganic materials 0.000 description 13
- 238000002513 implantation Methods 0.000 description 12
- 238000002955 isolation Methods 0.000 description 11
- -1 nitrogen ions Chemical class 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 229910052757 nitrogen Inorganic materials 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 238000002161 passivation Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 239000012495 reaction gas Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910007991 Si-N Inorganic materials 0.000 description 3
- 229910006294 Si—N Inorganic materials 0.000 description 3
- YZCKVEUIGOORGS-IGMARMGPSA-N Protium Chemical compound [1H] YZCKVEUIGOORGS-IGMARMGPSA-N 0.000 description 2
- 229910018594 Si-Cu Inorganic materials 0.000 description 2
- 229910008465 Si—Cu Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタ
（ＴＦＴ）に関し、特に、ＭＯＳ型シリコン薄膜トラン
ジスタおよびその製造方法に関する。
（ＴＦＴ）に関し、特に、ＭＯＳ型シリコン薄膜トラン
ジスタおよびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体記憶装置の１つとして、ス
タティックランダムアクセスメモリ（以下ＳＲＡＭとい
う。）が知られている。図５９は、従来のＳＲＡＭのメ
モリセルの一例を示す回路図である。図５９を参照し
て、このメモリセル１８０は、電源Ｖｃｃと接地Ｖｓｓ
との間に接続された、ＣＭＯＳフリップフロップと、ビ
ット線１８１および１８２と、このフリップフロップと
の間に接続されたアクセス用のＮＭＯＳ電界効果トラン
ジスタＱ５およびＱ６とを含む。
タティックランダムアクセスメモリ（以下ＳＲＡＭとい
う。）が知られている。図５９は、従来のＳＲＡＭのメ
モリセルの一例を示す回路図である。図５９を参照し
て、このメモリセル１８０は、電源Ｖｃｃと接地Ｖｓｓ
との間に接続された、ＣＭＯＳフリップフロップと、ビ
ット線１８１および１８２と、このフリップフロップと
の間に接続されたアクセス用のＮＭＯＳ電界効果トラン
ジスタＱ５およびＱ６とを含む。
【０００３】フリップフロップは、交差結合された第１
および第２のＣＭＯＳインバータを含む。第１のＣＭＯ
Ｓインバータは、ＰＭＯＳ薄膜トランジスタＱ１および
駆動用ＮＭＯＳ電界効果トランジスタＱ２により構成さ
れ、第２のＣＭＯＳインバータはＰＭＯＳ薄膜トランジ
スタＱ３およびＮＭＯＳ電界効果トランジスタＱ４によ
って構成される。アクセス用ＮＭＯＳ電界効果トランジ
スタＱ５およびＱ６のゲートがワード線１８３に接続さ
れている。
および第２のＣＭＯＳインバータを含む。第１のＣＭＯ
Ｓインバータは、ＰＭＯＳ薄膜トランジスタＱ１および
駆動用ＮＭＯＳ電界効果トランジスタＱ２により構成さ
れ、第２のＣＭＯＳインバータはＰＭＯＳ薄膜トランジ
スタＱ３およびＮＭＯＳ電界効果トランジスタＱ４によ
って構成される。アクセス用ＮＭＯＳ電界効果トランジ
スタＱ５およびＱ６のゲートがワード線１８３に接続さ
れている。
【０００４】図６０は、従来の薄膜トランジスタ（ＴＦ
Ｔ）を有する半導体装置（ＳＲＡＭ）の平面図である。
図６１は、図６０に示した半導体装置のＸ−Ｘにおける
断面図である。図６１に示したＴＦＴを有する半導体装
置の断面構造は、たとえば、ＩＥＥＥ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ （Ｖｏｌ．ＥＤＬ
−４，Ｎｏ．８，Ｐ−２７２−２７４，１９８３）およ
び電子情報通信学会技術研究報告（Ｖｏｌ．８９，Ｎ
ｏ．６７，Ｐ−１−６，１９８９）などに開示されてい
る。
Ｔ）を有する半導体装置（ＳＲＡＭ）の平面図である。
図６１は、図６０に示した半導体装置のＸ−Ｘにおける
断面図である。図６１に示したＴＦＴを有する半導体装
置の断面構造は、たとえば、ＩＥＥＥ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ （Ｖｏｌ．ＥＤＬ
−４，Ｎｏ．８，Ｐ−２７２−２７４，１９８３）およ
び電子情報通信学会技術研究報告（Ｖｏｌ．８９，Ｎ
ｏ．６７，Ｐ−１−６，１９８９）などに開示されてい
る。
【０００５】図６０および図６１を参照して、従来のＴ
ＦＴを有する半導体装置は、シリコン基板２０１と、シ
リコン基板２０１の表面上に形成されたＰウェル２０２
と、Ｐウェル２０２の所定領域に所定の間隔を隔てて形
成された素子分離領域２０４と、素子分離領域２０４下
に形成されたｐ型の不純物領域２０３と、隣接する素子
分離領域２０３間に所定の間隔を隔てて形成された低濃
度不純物領域２０９ａと、低濃度不純物領域２０９ａの
一方の端部に連続するように形成された高濃度不純物領
域２０７ａと、隣接する高濃度不純物領域２０７ａ間の
半導体基板２０１上にゲート酸化膜２０５ａを介して形
成されたゲート電極２０６ａと、ゲート電極２０６ａの
両側壁部分に形成されたサイドウォール２０８ａとを備
えている。
ＦＴを有する半導体装置は、シリコン基板２０１と、シ
リコン基板２０１の表面上に形成されたＰウェル２０２
と、Ｐウェル２０２の所定領域に所定の間隔を隔てて形
成された素子分離領域２０４と、素子分離領域２０４下
に形成されたｐ型の不純物領域２０３と、隣接する素子
分離領域２０３間に所定の間隔を隔てて形成された低濃
度不純物領域２０９ａと、低濃度不純物領域２０９ａの
一方の端部に連続するように形成された高濃度不純物領
域２０７ａと、隣接する高濃度不純物領域２０７ａ間の
半導体基板２０１上にゲート酸化膜２０５ａを介して形
成されたゲート電極２０６ａと、ゲート電極２０６ａの
両側壁部分に形成されたサイドウォール２０８ａとを備
えている。
【０００６】また、従来のＴＦＴを有する半導体装置
は、半導体基板２０１の表面上の素子分離酸化膜２０４
によって分離される他の領域に形成された不純物領域２
１０と、不純物領域２１０と所定の間隔を隔てて形成さ
れた不純物領域２１８と、不純物領域２１０，２１８に
連続して形成された高濃度不純物領域２０９ｂと、低濃
度不純物領域２０９ｂに連続して形成された低濃度不純
物領域２０７ｂと、不純物領域２１０と不純物領域２１
８との間の半導体基板２０１上にゲート絶縁膜２０５ｂ
を介して形成されたゲート電極２０６ｂと、ゲート電極
２０６ｂの両側壁部分に形成されたサイドウォール２０
８ｂとを備えている。
は、半導体基板２０１の表面上の素子分離酸化膜２０４
によって分離される他の領域に形成された不純物領域２
１０と、不純物領域２１０と所定の間隔を隔てて形成さ
れた不純物領域２１８と、不純物領域２１０，２１８に
連続して形成された高濃度不純物領域２０９ｂと、低濃
度不純物領域２０９ｂに連続して形成された低濃度不純
物領域２０７ｂと、不純物領域２１０と不純物領域２１
８との間の半導体基板２０１上にゲート絶縁膜２０５ｂ
を介して形成されたゲート電極２０６ｂと、ゲート電極
２０６ｂの両側壁部分に形成されたサイドウォール２０
８ｂとを備えている。
【０００７】さらに、従来のＴＦＴを有する半導体装置
は、不純物領域２１０に電気的に接触するように形成さ
れたコンタクト電極２１１と、コンタクト電極２１１に
電気的に接続され、層間絶縁膜２１２上に延びるように
形成されたポリシリコン膜２１５（２１５ａ，２１５
ｂ）と、ポリシリコン膜２１５中のチャネル領域２１５
ａ下にゲート酸化膜２１４を介して形成されたゲート電
極２１３と、全面を覆うように形成され、不純物領域２
１８上に開口部を有する層間絶縁膜２１６と、コンタク
ト部２１７において不純物領域２１８に電気的に接続さ
れ、層間絶縁膜２１６上に延びるように形成されたバリ
アメタル層２１９と、バリアメタル層２１９上に形成さ
れたアルミ配線２２０と、アルミ配線２２０上に形成さ
れたパッシベーション膜（ＰＳＧ膜）２２１とを備えて
いる。
は、不純物領域２１０に電気的に接触するように形成さ
れたコンタクト電極２１１と、コンタクト電極２１１に
電気的に接続され、層間絶縁膜２１２上に延びるように
形成されたポリシリコン膜２１５（２１５ａ，２１５
ｂ）と、ポリシリコン膜２１５中のチャネル領域２１５
ａ下にゲート酸化膜２１４を介して形成されたゲート電
極２１３と、全面を覆うように形成され、不純物領域２
１８上に開口部を有する層間絶縁膜２１６と、コンタク
ト部２１７において不純物領域２１８に電気的に接続さ
れ、層間絶縁膜２１６上に延びるように形成されたバリ
アメタル層２１９と、バリアメタル層２１９上に形成さ
れたアルミ配線２２０と、アルミ配線２２０上に形成さ
れたパッシベーション膜（ＰＳＧ膜）２２１とを備えて
いる。
【０００８】１対の不純物領域２０７ａ（２０９ａ）
と、ゲート酸化膜２０５ａと、ゲート電極２０６ａとに
よって、Ｎ型ＭＯＳトランジスタが構成されている。ま
た、不純物領域２１０と、不純物領域２１８と、ゲート
酸化膜２０５ｂと、ゲート電極２０６ｂとによって、Ｎ
型ＭＯＳトランジスタが構成されている。ゲート電極２
１３と、ゲート酸化膜２１４と、ポリシリコン膜２１５
とによって、ＴＦＴトランジスタが構成されている。す
なわち、ＴＦＴトランジスタのチャネル領域２１５ａ
と、１対のソース／ドレイン領域２１５ｂとは、ポリシ
リコン膜２１５内に形成されている。
と、ゲート酸化膜２０５ａと、ゲート電極２０６ａとに
よって、Ｎ型ＭＯＳトランジスタが構成されている。ま
た、不純物領域２１０と、不純物領域２１８と、ゲート
酸化膜２０５ｂと、ゲート電極２０６ｂとによって、Ｎ
型ＭＯＳトランジスタが構成されている。ゲート電極２
１３と、ゲート酸化膜２１４と、ポリシリコン膜２１５
とによって、ＴＦＴトランジスタが構成されている。す
なわち、ＴＦＴトランジスタのチャネル領域２１５ａ
と、１対のソース／ドレイン領域２１５ｂとは、ポリシ
リコン膜２１５内に形成されている。
【０００９】図６２ないし図７２は、図６１に示した従
来のＴＦＴを有する半導体装置の製造プロセス（第１工
程ないし第１１工程）を説明するための断面図である。
図６１〜図７２を参照して、次に従来のＴＦＴを有する
半導体装置の製造プロセスについて説明する。
来のＴＦＴを有する半導体装置の製造プロセス（第１工
程ないし第１１工程）を説明するための断面図である。
図６１〜図７２を参照して、次に従来のＴＦＴを有する
半導体装置の製造プロセスについて説明する。
【００１０】まず、図６２に示した状態から、図６３に
示すように、Ｎ型の半導体基板２０１上にＰウェル２０
２を形成する。Ｐウェル２０２の表面上の所定領域にｐ
型の不純物領域２０３および素子分離酸化膜２０４を形
成する。
示すように、Ｎ型の半導体基板２０１上にＰウェル２０
２を形成する。Ｐウェル２０２の表面上の所定領域にｐ
型の不純物領域２０３および素子分離酸化膜２０４を形
成する。
【００１１】次に、図６４に示すように、全面にポリシ
リコン膜２０６を形成する。ポリシリコン膜２０６上の
所定領域にレジスト２２２を形成する。次に、図６５に
示すように、レジスト膜２２２（図６４参照）をマスク
として、ポリシリコン膜２０６をエッチングすることに
より、ゲート電極２０６ａおよび２０６ｂを形成する。
ゲート電極２０６ａ，２０６ｂをマスクとして、半導体
基板２０１にイオン注入することにより、低濃度不純物
領域２０７ａ，２０７ｂを形成する。ゲート電極２０６
ａ，２０６ｂの両側壁部分にサイドウォール２０８ａ，
２０８ｂを形成する。ゲート電極２０６ａ，２０６ｂお
よびサイドウォール２０８ａ，２０８ｂをマスクとし
て、半導体基板２０１にイオン注入することにより、高
濃度不純物領域２０９ａ，２０９ｂを形成する。
リコン膜２０６を形成する。ポリシリコン膜２０６上の
所定領域にレジスト２２２を形成する。次に、図６５に
示すように、レジスト膜２２２（図６４参照）をマスク
として、ポリシリコン膜２０６をエッチングすることに
より、ゲート電極２０６ａおよび２０６ｂを形成する。
ゲート電極２０６ａ，２０６ｂをマスクとして、半導体
基板２０１にイオン注入することにより、低濃度不純物
領域２０７ａ，２０７ｂを形成する。ゲート電極２０６
ａ，２０６ｂの両側壁部分にサイドウォール２０８ａ，
２０８ｂを形成する。ゲート電極２０６ａ，２０６ｂお
よびサイドウォール２０８ａ，２０８ｂをマスクとし
て、半導体基板２０１にイオン注入することにより、高
濃度不純物領域２０９ａ，２０９ｂを形成する。
【００１２】このようにして、隣接する２つのＮ型ＭＯ
Ｓトランジスタが形成される。次に、図６６に示すよう
に、全面に層間酸化膜２１２ａを形成する。層間酸化膜
２１２ａの開口部を介して、高濃度不純物領域２０９ｂ
の一方に電気的に接続するように、コンタクト電極２１
１を形成する。熱処理を施すことによって、不純物領域
２１０を形成する。
Ｓトランジスタが形成される。次に、図６６に示すよう
に、全面に層間酸化膜２１２ａを形成する。層間酸化膜
２１２ａの開口部を介して、高濃度不純物領域２０９ｂ
の一方に電気的に接続するように、コンタクト電極２１
１を形成する。熱処理を施すことによって、不純物領域
２１０を形成する。
【００１３】次に、図６７に示すように、全面に層間酸
化膜２１２ｂを形成する。層間酸化膜２１２ｂ上のゲー
ト電極２０６ａの上方に位置する領域にＴＦＴのゲート
電極２１３を形成する。
化膜２１２ｂを形成する。層間酸化膜２１２ｂ上のゲー
ト電極２０６ａの上方に位置する領域にＴＦＴのゲート
電極２１３を形成する。
【００１４】次に、図６８に示すように、全面にＴＦＴ
のゲート酸化膜２１４を形成する。コンタクト電極２１
１上に位置する層間絶縁膜２１２ｂとゲート酸化膜２１
４とにコンタクト部を開口する。
のゲート酸化膜２１４を形成する。コンタクト電極２１
１上に位置する層間絶縁膜２１２ｂとゲート酸化膜２１
４とにコンタクト部を開口する。
【００１５】次に、図６９に示すように、コンタクト部
２１１に電気的に接続し、ゲート電極２１３上にゲート
酸化膜２１４を介して延びるようにポリシリコン膜２１
５を形成する。ポリシリコン膜２１５には、Ｎ型の不純
物が注入されている。
２１１に電気的に接続し、ゲート電極２１３上にゲート
酸化膜２１４を介して延びるようにポリシリコン膜２１
５を形成する。ポリシリコン膜２１５には、Ｎ型の不純
物が注入されている。
【００１６】次に、図７０に示すように、ポリシリコン
膜２１５（２１５ａ，２１５ｂ）のチャネル領域２１５
ａ上にレジスト２２３を形成する。レジスト２２３をマ
スクとして、Ｐ型の不純物（ＢＦ2 + ）をポリシリコン
膜２１５（２１５ｂ）にイオン注入する。これによっ
て、ＴＦＴのソース／ドレイン領域２１５ｂが形成され
る。
膜２１５（２１５ａ，２１５ｂ）のチャネル領域２１５
ａ上にレジスト２２３を形成する。レジスト２２３をマ
スクとして、Ｐ型の不純物（ＢＦ2 + ）をポリシリコン
膜２１５（２１５ｂ）にイオン注入する。これによっ
て、ＴＦＴのソース／ドレイン領域２１５ｂが形成され
る。
【００１７】次に、図７１に示すように、レジスト２２
３（図７０参照）を除去した後、全面に層間絶縁膜２１
６を形成する。層間絶縁膜２１６のうち、コンタクト電
極２１１が接続されない側の高濃度不純物領域２０９ｂ
上に位置する領域に開口部２１６ａを形成する。開口部
２１６ａ内の露出された半導体基板２０１表面にＮ型の
不純物を注入する。これによって、不純物領域２１８が
形成される。
３（図７０参照）を除去した後、全面に層間絶縁膜２１
６を形成する。層間絶縁膜２１６のうち、コンタクト電
極２１１が接続されない側の高濃度不純物領域２０９ｂ
上に位置する領域に開口部２１６ａを形成する。開口部
２１６ａ内の露出された半導体基板２０１表面にＮ型の
不純物を注入する。これによって、不純物領域２１８が
形成される。
【００１８】次に、図７２に示すように、コンタクト部
２１７において、不純物領域２１８に電気的に接続し、
層間絶縁膜２１６上に延びるようにバリアメタル層２１
９を形成する。バリアメタル層２１９上にスパッタリン
グ法を用いてアルミ配線２２０を形成する。
２１７において、不純物領域２１８に電気的に接続し、
層間絶縁膜２１６上に延びるようにバリアメタル層２１
９を形成する。バリアメタル層２１９上にスパッタリン
グ法を用いてアルミ配線２２０を形成する。
【００１９】最後に、図６１に示したように、アルミ配
線２２０上にパッシベーション膜（ＰＳＧ膜）２１１を
形成する。
線２２０上にパッシベーション膜（ＰＳＧ膜）２１１を
形成する。
【００２０】このようにして、従来のＴＦＴを有する半
導体装置が完成されていた。
導体装置が完成されていた。
【００２１】
【発明が解決しようとする課題】前述のように、従来の
ＴＦＴを有する半導体装置では、ＴＦＴのチャネル領域
２１５ａおよびソース／ドレイン領域２１５ｂは、ポリ
シリコン膜２１５内に形成されている。
ＴＦＴを有する半導体装置では、ＴＦＴのチャネル領域
２１５ａおよびソース／ドレイン領域２１５ｂは、ポリ
シリコン膜２１５内に形成されている。
【００２２】図７３は、図６１に示したＴＦＴ部分の拡
大平面図である。図７４は、図７３に示したＴＦＴ部分
の断面図である。図７３および図７４を参照して、従来
のＴＦＴでは、チャネル領域２１５ａとソース／ドレイ
ン領域２１５ｂとの接合部２１５ｃのチャネル幅方向の
表面積が大きいほどＯＦＦ時のリーク電流が大きい。
大平面図である。図７４は、図７３に示したＴＦＴ部分
の断面図である。図７３および図７４を参照して、従来
のＴＦＴでは、チャネル領域２１５ａとソース／ドレイ
ン領域２１５ｂとの接合部２１５ｃのチャネル幅方向の
表面積が大きいほどＯＦＦ時のリーク電流が大きい。
【００２３】すなわち、接合部２１５ｃの接合界面で
は、複数のシリコン結晶が結合した結晶構造となってい
る。そして、接合界面で結合している複数のシリコン結
晶の表面積が大きくなると、トランジスタのＯＦＦ時の
リーク電流も増加する。
は、複数のシリコン結晶が結合した結晶構造となってい
る。そして、接合界面で結合している複数のシリコン結
晶の表面積が大きくなると、トランジスタのＯＦＦ時の
リーク電流も増加する。
【００２４】従来、この対策として、ポリシリコン膜２
１５（２１５ａ，２１５ｂ，２１５ｃ）全体の厚みを薄
くする提案がなされている。
１５（２１５ａ，２１５ｂ，２１５ｃ）全体の厚みを薄
くする提案がなされている。
【００２５】しかし、ポリシリコン膜２１５（２１５
ａ，２１５ｂ，２１５ｃ）を薄くすると、ソース／ドレ
イン領域２１５ｂに不純物をイオン注入する際、不純物
の突き抜けを防止するため、注入エネルギーを極めて低
エネルギーにしなければならない。このため、イオンの
注入量の均一性が低下するという問題点があった。ま
た、低エネルギーで注入すると、注入プロセスに長時間
を要するという問題点もあった。
ａ，２１５ｂ，２１５ｃ）を薄くすると、ソース／ドレ
イン領域２１５ｂに不純物をイオン注入する際、不純物
の突き抜けを防止するため、注入エネルギーを極めて低
エネルギーにしなければならない。このため、イオンの
注入量の均一性が低下するという問題点があった。ま
た、低エネルギーで注入すると、注入プロセスに長時間
を要するという問題点もあった。
【００２６】さらに、ソース／ドレイン領域２１５ｂが
延長されて配線層として使用されている場合には、ポリ
シリコン膜２１５（２１５ａ，２１５ｂ，２１５ｃ）の
厚みを薄くすると、配線層の抵抗が高くなるという不都
合があった。この結果、トランジスタの高速化を図るこ
とができないという問題点があった。
延長されて配線層として使用されている場合には、ポリ
シリコン膜２１５（２１５ａ，２１５ｂ，２１５ｃ）の
厚みを薄くすると、配線層の抵抗が高くなるという不都
合があった。この結果、トランジスタの高速化を図るこ
とができないという問題点があった。
【００２７】つまり、従来では、ＴＦＴトランジスタの
ＯＦＦ時のリーク電流を減少させるためにポリシリコン
膜２１５の厚みを薄くすると、ソース／ドレイン領域２
１５ｂへの不純物の導入の際に長時間を必要とするこ
と、ソース／ドレイン領域２１５ｂに接続される配線層
の抵抗が高くなることなどの問題点が発生していた。こ
の結果、従来のＴＦＴ（薄膜トランジスタ）では、リー
ク電流を減少し、かつ、ソース／ドレイン領域に接続さ
れる配線層の抵抗を低下させることは困難であった。
ＯＦＦ時のリーク電流を減少させるためにポリシリコン
膜２１５の厚みを薄くすると、ソース／ドレイン領域２
１５ｂへの不純物の導入の際に長時間を必要とするこ
と、ソース／ドレイン領域２１５ｂに接続される配線層
の抵抗が高くなることなどの問題点が発生していた。こ
の結果、従来のＴＦＴ（薄膜トランジスタ）では、リー
ク電流を減少し、かつ、ソース／ドレイン領域に接続さ
れる配線層の抵抗を低下させることは困難であった。
【００２８】この発明は、上記のような課題を解決する
ためになされたもので、この発明の１つの目的は、薄膜
トランジスタにおいて、ＯＦＦ時のリーク電流を減少さ
せることである。
ためになされたもので、この発明の１つの目的は、薄膜
トランジスタにおいて、ＯＦＦ時のリーク電流を減少さ
せることである。
【００２９】この発明のもう１つの目的は、薄膜トラン
ジスタにおいて、ソース／ドレイン領域につながる配線
層の抵抗を低下させることである。
ジスタにおいて、ソース／ドレイン領域につながる配線
層の抵抗を低下させることである。
【００３０】
【課題を解決するための手段】請求項１における薄膜ト
ランジスタは、薄い半導体層内の所定領域に、ゲート絶
縁膜を介してゲート電極に対向するように形成されたチ
ャネル領域と、チャネル領域を間に挟むように薄い半導
体層内に形成された１対のソース／ドレイン領域とを備
えている。そして、その薄い半導体層は、チャネル領域
とソース／ドレイン領域とにおいて略同一の第１のチャ
ネル幅方向長さを有し、薄い半導体層はさらに、チャネ
ル領域とソース／ドレイン領域との間に、第１のチャネ
ル幅方向長さよりも短い第２のチャネル幅方向長さを有
する接合領域を備えている。
ランジスタは、薄い半導体層内の所定領域に、ゲート絶
縁膜を介してゲート電極に対向するように形成されたチ
ャネル領域と、チャネル領域を間に挟むように薄い半導
体層内に形成された１対のソース／ドレイン領域とを備
えている。そして、その薄い半導体層は、チャネル領域
とソース／ドレイン領域とにおいて略同一の第１のチャ
ネル幅方向長さを有し、薄い半導体層はさらに、チャネ
ル領域とソース／ドレイン領域との間に、第１のチャネ
ル幅方向長さよりも短い第２のチャネル幅方向長さを有
する接合領域を備えている。
【００３１】請求項２における薄膜トランジスタの製造
方法は、層間絶縁膜上に不純物を含む第１の半導体層を
形成する工程と、第１の半導体層に所定のエッチングを
施すことによって、ゲート電極と、該ゲート電極の両側
壁に所定の間隔を隔てて対向する、ソース／ドレイン領
域の一部を構成する下層ソース／ドレイン領域とを形成
する工程と、ゲート電極の上面を覆うとともに、ゲート
電極の両側壁とソース／ドレイン領域との間を埋めるよ
うに、かつ、下層ソース／ドレイン領域の上面を露出す
るように、ゲート酸化膜を形成する工程と、ゲート酸化
膜の上面および下層ソース／ドレイン領域の上面を覆う
ように第２の半導体層を形成する工程と、下層ソース／
ドレイン領域の不純物を第２の半導体層に熱拡散させる
ことによ り、下層ソース／ドレイン領域とともにソース
／ドレイン領域を構成する上層ソース／ドレイン領域を
形成する工程とを備えている。
方法は、層間絶縁膜上に不純物を含む第１の半導体層を
形成する工程と、第１の半導体層に所定のエッチングを
施すことによって、ゲート電極と、該ゲート電極の両側
壁に所定の間隔を隔てて対向する、ソース／ドレイン領
域の一部を構成する下層ソース／ドレイン領域とを形成
する工程と、ゲート電極の上面を覆うとともに、ゲート
電極の両側壁とソース／ドレイン領域との間を埋めるよ
うに、かつ、下層ソース／ドレイン領域の上面を露出す
るように、ゲート酸化膜を形成する工程と、ゲート酸化
膜の上面および下層ソース／ドレイン領域の上面を覆う
ように第２の半導体層を形成する工程と、下層ソース／
ドレイン領域の不純物を第２の半導体層に熱拡散させる
ことによ り、下層ソース／ドレイン領域とともにソース
／ドレイン領域を構成する上層ソース／ドレイン領域を
形成する工程とを備えている。
【００３２】請求項３における薄膜トランジスタの製造
方法は、層間絶縁膜上に延びるように、チャネル領域お
よび該チャネル領域を両側から挟むソース／ドレイン領
域となる第１の半導体層を形成する工程と、第１の半導
体層上にゲート酸化膜を形成する工程と、チャネル領域
となる領域の上方のゲート酸化膜上に、ゲート電極を形
成する工程と、少なくともゲート電極の上面および側壁
を覆う酸化膜を形成する工程と、ゲート電極の上面およ
び側壁を覆う酸化膜を残して、ソース／ドレイン領域と
なる領域上の酸化膜およびゲート酸化膜を除去する工程
と、第１の半導体層のソース／ドレイン領域となる部分
の上面を覆うように、第２の半導体層を形成する工程
と、第１の半導体層および第２の半導体層のソース／ド
レイン領域となる部分に、不純物をイオン注入すること
により、ソース／ドレイン領域を形成する工程とを備え
ている。
方法は、層間絶縁膜上に延びるように、チャネル領域お
よび該チャネル領域を両側から挟むソース／ドレイン領
域となる第１の半導体層を形成する工程と、第１の半導
体層上にゲート酸化膜を形成する工程と、チャネル領域
となる領域の上方のゲート酸化膜上に、ゲート電極を形
成する工程と、少なくともゲート電極の上面および側壁
を覆う酸化膜を形成する工程と、ゲート電極の上面およ
び側壁を覆う酸化膜を残して、ソース／ドレイン領域と
なる領域上の酸化膜およびゲート酸化膜を除去する工程
と、第１の半導体層のソース／ドレイン領域となる部分
の上面を覆うように、第２の半導体層を形成する工程
と、第１の半導体層および第２の半導体層のソース／ド
レイン領域となる部分に、不純物をイオン注入すること
により、ソース／ドレイン領域を形成する工程とを備え
ている。
【００３３】
【作用】請求項１に係る薄膜トランジスタにおいては、
その薄い半導体層が、チャネル領域とソース／ドレイン
領域とにおいて略同一の第１のチャネル幅方向長さを有
し、薄い半導体層はさらに、チャネル領域とソース／ド
レイン領域との間に、第１のチャネル幅方向長さよりも
短い第２のチャネル幅方向長さを有する接合領域を備え
ている。そのため、薄い半導体層がコンタクト部以外に
おいて全体に渡って均一なチャネル幅方向長さを有する
場合に比べて、チャネル領域とソース／ドレイン領域と
の接合部のチャネル幅方向長さがより小さくなり、それ
によりソース／ドレイン領域とチャネル領域との接合部
に位置する複数のシリコン結晶の表面積も全体として減
少する。これにより、ソース／ドレイン領域とチャネル
領域との接合部に生じるリーク電流がより減少される。
これと同時に、ソース／ドレイン領域の半導体層のチャ
ネル幅方向の長さを小さくする必要がないため、ソース
／ドレイン領域に接続される配線層の抵抗が従来に比べ
て低下される。また、チャネル領域のチャネル方向長さ
も、ソース／ドレイン領域と略同一にされるた め、所定
のゲート特性を得るのに十分な、ゲート電極と対向する
チャネル領域の面積を確保することができる。
その薄い半導体層が、チャネル領域とソース／ドレイン
領域とにおいて略同一の第１のチャネル幅方向長さを有
し、薄い半導体層はさらに、チャネル領域とソース／ド
レイン領域との間に、第１のチャネル幅方向長さよりも
短い第２のチャネル幅方向長さを有する接合領域を備え
ている。そのため、薄い半導体層がコンタクト部以外に
おいて全体に渡って均一なチャネル幅方向長さを有する
場合に比べて、チャネル領域とソース／ドレイン領域と
の接合部のチャネル幅方向長さがより小さくなり、それ
によりソース／ドレイン領域とチャネル領域との接合部
に位置する複数のシリコン結晶の表面積も全体として減
少する。これにより、ソース／ドレイン領域とチャネル
領域との接合部に生じるリーク電流がより減少される。
これと同時に、ソース／ドレイン領域の半導体層のチャ
ネル幅方向の長さを小さくする必要がないため、ソース
／ドレイン領域に接続される配線層の抵抗が従来に比べ
て低下される。また、チャネル領域のチャネル方向長さ
も、ソース／ドレイン領域と略同一にされるた め、所定
のゲート特性を得るのに十分な、ゲート電極と対向する
チャネル領域の面積を確保することができる。
【００３４】請求項２に係る薄膜トランジスタの製造方
法によれば、ソース／ドレイン領域を２層の半導体層に
よって形成し、チャネル領域は、そのうちの１層の半導
体層によって形成するため、チャネル領域の厚みがソー
ス／ドレイン領域の厚みよりも薄くなる。それにより、
ソース／ドレイン領域とチャネル領域との接触面積を小
さくできため、トランジスタのＯＦＦ時に、ソース／ド
レイン領域とチャネル領域との接触部分で発生するリー
ク電流を小さくできる。その結果、薄膜トランジスタの
ソース／ドレイン領域につながる配線層の抵抗を低下さ
せることができる。また、第２の半導体層への不純物の
注入を第１の半導体層からの不純物が熱拡散によって行
なうため、第２の半導体層のソース／ドレイン領域に相
当する部分へのイオン注入を省略することができる。
法によれば、ソース／ドレイン領域を２層の半導体層に
よって形成し、チャネル領域は、そのうちの１層の半導
体層によって形成するため、チャネル領域の厚みがソー
ス／ドレイン領域の厚みよりも薄くなる。それにより、
ソース／ドレイン領域とチャネル領域との接触面積を小
さくできため、トランジスタのＯＦＦ時に、ソース／ド
レイン領域とチャネル領域との接触部分で発生するリー
ク電流を小さくできる。その結果、薄膜トランジスタの
ソース／ドレイン領域につながる配線層の抵抗を低下さ
せることができる。また、第２の半導体層への不純物の
注入を第１の半導体層からの不純物が熱拡散によって行
なうため、第２の半導体層のソース／ドレイン領域に相
当する部分へのイオン注入を省略することができる。
【００３５】請求項３に係る薄膜トランジスタの製造方
法においても、ソース／ドレイン領域を２層の半導体層
によって形成し、チャネル領域は、そのうちの１層の半
導体層によって形成するため、チャネル領域の厚みがソ
ース／ドレイン領域の厚みよりも薄くなる。それによ
り、ソース／ドレイン領域とチャネル領域との接触面積
を小さくできため、トランジスタのＯＦＦ時に、ソース
／ドレイン領域とチャネル領域との接触部分で発生する
リーク電流を小さくできる。その結果、薄膜トランジス
タのソース／ドレイン領域につながる配線層の抵抗を低
下させることができる。
法においても、ソース／ドレイン領域を２層の半導体層
によって形成し、チャネル領域は、そのうちの１層の半
導体層によって形成するため、チャネル領域の厚みがソ
ース／ドレイン領域の厚みよりも薄くなる。それによ
り、ソース／ドレイン領域とチャネル領域との接触面積
を小さくできため、トランジスタのＯＦＦ時に、ソース
／ドレイン領域とチャネル領域との接触部分で発生する
リーク電流を小さくできる。その結果、薄膜トランジス
タのソース／ドレイン領域につながる配線層の抵抗を低
下させることができる。
【００３６】
【実施例】以下、本発明の実施例および参考例を図面に
基づいて説明する。
基づいて説明する。
【００３７】図１は、特許請求の範囲に記載の発明には
包含されないが、本発明にとって参考となる第１参考例
における、薄膜トランジスタ（ＴＦＴ）を有する半導体
装置を示した平面図である。図２は、図１に示した半導
体装置のＸ−Ｘにおける断面図である。
包含されないが、本発明にとって参考となる第１参考例
における、薄膜トランジスタ（ＴＦＴ）を有する半導体
装置を示した平面図である。図２は、図１に示した半導
体装置のＸ−Ｘにおける断面図である。
【００３８】図１および図２を参照して、第１参考例の
ＴＦＴを有する半導体装置について説明する。
ＴＦＴを有する半導体装置について説明する。
【００３９】第１参考例のＴＦＴを有する半導体装置
は、Ｎ型の半導体基板１と、半導体基板１の主表面上に
所定の深さで形成されたＰウェル２と、半導体基板１の
主表面に所定の間隔を隔てて形成された素子分離酸化膜
４と、素子分離酸化膜４下に形成されたｐ型の不純物領
域３と、素子分離酸化膜４間に所定の間隔を隔てて形成
された高濃度不純物領域９ａと、高濃度不純物領域９ａ
に連続するように形成された低濃度不純物領域７ａと、
隣接する低濃度不純物領域７ａ間の半導体基板１上にゲ
ート酸化膜５ａを介して形成されたゲート電極６ａと、
ゲート電極６ａの両側壁部分に形成されたサイドウォー
ル８ａとを備えている。
は、Ｎ型の半導体基板１と、半導体基板１の主表面上に
所定の深さで形成されたＰウェル２と、半導体基板１の
主表面に所定の間隔を隔てて形成された素子分離酸化膜
４と、素子分離酸化膜４下に形成されたｐ型の不純物領
域３と、素子分離酸化膜４間に所定の間隔を隔てて形成
された高濃度不純物領域９ａと、高濃度不純物領域９ａ
に連続するように形成された低濃度不純物領域７ａと、
隣接する低濃度不純物領域７ａ間の半導体基板１上にゲ
ート酸化膜５ａを介して形成されたゲート電極６ａと、
ゲート電極６ａの両側壁部分に形成されたサイドウォー
ル８ａとを備えている。
【００４０】また、第１参考例のＴＦＴを有する半導体
装置は、素子分離酸化膜４によって分離される他の領域
に所定の間隔を隔てて形成された高濃度不純物領域９ｂ
と、高濃度不純物領域９ｂに連続するように形成された
低濃度不純物領域７ｂと、隣接する低濃度不純物領域７
ｂ間の半導体基板１上にゲート酸化膜５ｂを介して形成
されたゲート電極６ｂと、ゲート電極６ｂの両側壁部分
に形成されたサイドウォール８ｂとを備えている。
装置は、素子分離酸化膜４によって分離される他の領域
に所定の間隔を隔てて形成された高濃度不純物領域９ｂ
と、高濃度不純物領域９ｂに連続するように形成された
低濃度不純物領域７ｂと、隣接する低濃度不純物領域７
ｂ間の半導体基板１上にゲート酸化膜５ｂを介して形成
されたゲート電極６ｂと、ゲート電極６ｂの両側壁部分
に形成されたサイドウォール８ｂとを備えている。
【００４１】さらに、第１参考例のＴＦＴを有する半導
体装置は、高濃度不純物領域９ｂに連続して形成された
不純物領域１０上に電気的に接続されるように形成され
たコンタクト電極１１と、コンタクト電極２１１に電気
的に接続され、層間絶縁膜１２上に延びるように形成さ
れたポリシリコン膜１５（１５ａ，１５ｂ，１５ｃ）
と、ポリシリコン膜１５（１５ａ，１５ｂ，１５ｃ）の
チャネル領域１５ａ下にゲート酸化膜１４を介して形成
されたゲート電極１３と、不純物領域１８に電気的に接
続され、層間絶縁膜１６上に延びるように形成されたバ
リアメタル層１９と、バリアメタル層１９上に重なるよ
うに形成されたアルミ配線（Ａｌ−Ｓｉ−Ｃｕ配線）
と、全面を覆うように形成されたパッシベーション膜
（ＰＳＧ膜）とを備えている。
体装置は、高濃度不純物領域９ｂに連続して形成された
不純物領域１０上に電気的に接続されるように形成され
たコンタクト電極１１と、コンタクト電極２１１に電気
的に接続され、層間絶縁膜１２上に延びるように形成さ
れたポリシリコン膜１５（１５ａ，１５ｂ，１５ｃ）
と、ポリシリコン膜１５（１５ａ，１５ｂ，１５ｃ）の
チャネル領域１５ａ下にゲート酸化膜１４を介して形成
されたゲート電極１３と、不純物領域１８に電気的に接
続され、層間絶縁膜１６上に延びるように形成されたバ
リアメタル層１９と、バリアメタル層１９上に重なるよ
うに形成されたアルミ配線（Ａｌ−Ｓｉ−Ｃｕ配線）
と、全面を覆うように形成されたパッシベーション膜
（ＰＳＧ膜）とを備えている。
【００４２】１対の高濃度不純物領域９ａと、１対の低
濃度不純物領域７ａと、ゲート酸化膜５ａと、ゲート電
極６ａとによって、Ｎ型のＭＯＳトランジスタが構成さ
れている。また、１対の高濃度不純物領域９ｂと、１対
の低濃度不純物領域７ｂと、ゲート酸化膜５ｂと、ゲー
ト電極６ｂとによって、Ｎ型のＭＯＳトランジスタが構
成されている。ポリシリコン膜１５中のチャネル領域１
５ａと、ソース／ドレイン領域１５ｂと、ゲート酸化膜
１４と、ゲート電極１３とによって、ＭＯＳ型のＴＦＴ
トランジスタが構成されている。
濃度不純物領域７ａと、ゲート酸化膜５ａと、ゲート電
極６ａとによって、Ｎ型のＭＯＳトランジスタが構成さ
れている。また、１対の高濃度不純物領域９ｂと、１対
の低濃度不純物領域７ｂと、ゲート酸化膜５ｂと、ゲー
ト電極６ｂとによって、Ｎ型のＭＯＳトランジスタが構
成されている。ポリシリコン膜１５中のチャネル領域１
５ａと、ソース／ドレイン領域１５ｂと、ゲート酸化膜
１４と、ゲート電極１３とによって、ＭＯＳ型のＴＦＴ
トランジスタが構成されている。
【００４３】ここで、第１参考例では、ＴＦＴを構成す
るチャネル領域１５ａの厚みおよびチャネル幅方向の長
さがソース／ドレイン領域１５ｂの厚み及びチャネル幅
方向の長さよりも小さくなっている。具体的には、ソー
ス／ドレイン領域１５ｂの厚みは、３００〜１０００
Å、チャネル領域１５ａの厚みは、５０〜２００Å程度
である。
るチャネル領域１５ａの厚みおよびチャネル幅方向の長
さがソース／ドレイン領域１５ｂの厚み及びチャネル幅
方向の長さよりも小さくなっている。具体的には、ソー
ス／ドレイン領域１５ｂの厚みは、３００〜１０００
Å、チャネル領域１５ａの厚みは、５０〜２００Å程度
である。
【００４４】図３は、図２に示したＴＦＴ部分の拡大平
面図である。図４は、図３に示したＴＦＴ部分の断面図
である。図５は、図２に示したＴＦＴ部分の斜視図であ
る。図２ないし図５を参照して、本参考例ではＴＦＴの
チャネル領域１５ａとソース／ドレイン領域１５ｂとの
接合部１５ｃのチャネル幅方向の長さｗ1 および厚みｔ
1 をソース／ドレイン領域１５ｂのチャネル幅方向の長
さｗ0 および厚みｔ0より小さくすることにより、接合
部１５ｃのチャネル幅方向の長さｗ1 および厚みｔ1 が
従来に比べて減少される。この結果、接合部１５ｃにお
けるＴＦＴのＯＦＦ時のリーク電流を有効に低減するこ
とができる。これと同時に、ソース／ドレイン領域１５
ｂのチャネル幅方向の長さｗ0 および厚みｔ0 は大きく
とることができるので、ソース／ドレイン領域につなが
る配線層の抵抗を従来に比べて低下させることができ
る。この結果、ＴＦＴの動作速度の向上をも期待でき
る。
面図である。図４は、図３に示したＴＦＴ部分の断面図
である。図５は、図２に示したＴＦＴ部分の斜視図であ
る。図２ないし図５を参照して、本参考例ではＴＦＴの
チャネル領域１５ａとソース／ドレイン領域１５ｂとの
接合部１５ｃのチャネル幅方向の長さｗ1 および厚みｔ
1 をソース／ドレイン領域１５ｂのチャネル幅方向の長
さｗ0 および厚みｔ0より小さくすることにより、接合
部１５ｃのチャネル幅方向の長さｗ1 および厚みｔ1 が
従来に比べて減少される。この結果、接合部１５ｃにお
けるＴＦＴのＯＦＦ時のリーク電流を有効に低減するこ
とができる。これと同時に、ソース／ドレイン領域１５
ｂのチャネル幅方向の長さｗ0 および厚みｔ0 は大きく
とることができるので、ソース／ドレイン領域につなが
る配線層の抵抗を従来に比べて低下させることができ
る。この結果、ＴＦＴの動作速度の向上をも期待でき
る。
【００４５】図６ないし図１７は、図２に示した半導体
装置の製造プロセス（第１工程〜第１２工程）を説明す
るための断面図（図１３については断面図（ａ）および
平面図（ｂ））である。図１および図６ないし図１７を
参照して、次に本参考例のＴＦＴを有する半導体装置の
製造プロセスについて説明する。
装置の製造プロセス（第１工程〜第１２工程）を説明す
るための断面図（図１３については断面図（ａ）および
平面図（ｂ））である。図１および図６ないし図１７を
参照して、次に本参考例のＴＦＴを有する半導体装置の
製造プロセスについて説明する。
【００４６】まず、図６に示す状態から図７に示すよう
に、Ｎ型の半導体基板１上に所定の深さでＰウェル２を
形成する。半導体基板１の主表面上に所定の間隔を隔て
てｐ型の不純物領域３および素子分離酸化膜４を形成す
る。全面にＮ型の不純物が導入されたポリシリコン膜６
を形成する。ポリシリコン膜６上の所定領域にレジスト
２２を形成する。
に、Ｎ型の半導体基板１上に所定の深さでＰウェル２を
形成する。半導体基板１の主表面上に所定の間隔を隔て
てｐ型の不純物領域３および素子分離酸化膜４を形成す
る。全面にＮ型の不純物が導入されたポリシリコン膜６
を形成する。ポリシリコン膜６上の所定領域にレジスト
２２を形成する。
【００４７】次に、図９に示すように、レジスト２２
（図８参照）をマスクとして、ポリシリコン膜６をエッ
チングすることにより、ゲート電極６ａおよび６ｂを形
成する。ゲート電極６ａ，６ｂをマスクとして、半導体
基板１にＮ型の不純物をイオン注入することにより、低
濃度不純物領域７ａ，７ｂを形成する。ゲート電極６
ａ，６ｂの両側壁部分にサイドウォール８ａを形成す
る。ゲート電極６ａ，６ｂおよびサイドウォール８ａ，
８ｂをマスクとして、半導体基板１にＮ型の不純物をイ
オン注入することによって、高濃度不純物領域９ａ，９
ｂを形成する。
（図８参照）をマスクとして、ポリシリコン膜６をエッ
チングすることにより、ゲート電極６ａおよび６ｂを形
成する。ゲート電極６ａ，６ｂをマスクとして、半導体
基板１にＮ型の不純物をイオン注入することにより、低
濃度不純物領域７ａ，７ｂを形成する。ゲート電極６
ａ，６ｂの両側壁部分にサイドウォール８ａを形成す
る。ゲート電極６ａ，６ｂおよびサイドウォール８ａ，
８ｂをマスクとして、半導体基板１にＮ型の不純物をイ
オン注入することによって、高濃度不純物領域９ａ，９
ｂを形成する。
【００４８】次に、図１０に示すように、全面に層間絶
縁膜１２ａを形成する。一方の高濃度不純物領域９ｂ上
に位置する層間絶縁膜１２ａに開口部を設ける。この開
口部内の高濃度不純物領域９ｂに電気的に接続するよう
にコンタクト電極１１を形成する。熱処理を施すことに
よって、不純物領域１０を形成する。
縁膜１２ａを形成する。一方の高濃度不純物領域９ｂ上
に位置する層間絶縁膜１２ａに開口部を設ける。この開
口部内の高濃度不純物領域９ｂに電気的に接続するよう
にコンタクト電極１１を形成する。熱処理を施すことに
よって、不純物領域１０を形成する。
【００４９】次に、図１１に示すように、全面に層間絶
縁膜１２ｂを形成する。層間絶縁膜１２ｂ上のゲート電
極６ａの上方に位置する領域に、ＴＦＴのゲート電極１
３を形成する。
縁膜１２ｂを形成する。層間絶縁膜１２ｂ上のゲート電
極６ａの上方に位置する領域に、ＴＦＴのゲート電極１
３を形成する。
【００５０】次に、図１２に示すように、ゲート電極１
３を覆うようにゲート酸化膜１４を形成する。コンタク
ト電極１１上に位置する層間絶縁膜１２ａおよびゲート
酸化膜１４に開口部を形成する。
３を覆うようにゲート酸化膜１４を形成する。コンタク
ト電極１１上に位置する層間絶縁膜１２ａおよびゲート
酸化膜１４に開口部を形成する。
【００５１】次に、図１３に示すように、コンタクト電
極１１に電気的に接続し、層間絶縁膜１２上に延びるよ
うに、Ｎ型の不純物がドープされたポリシリコン膜１５
を形成する。
極１１に電気的に接続し、層間絶縁膜１２上に延びるよ
うに、Ｎ型の不純物がドープされたポリシリコン膜１５
を形成する。
【００５２】ここで、図１３（ｂ）に示すように、ポリ
シリコン膜１５（１５ａ，１５ｂ）をチャネル領域１５
ａのチャネル幅方向の長さがソース／ドレイン領域１５
ｂのチャネル方向の長さよりも小さくなるようにパター
ニングする。
シリコン膜１５（１５ａ，１５ｂ）をチャネル領域１５
ａのチャネル幅方向の長さがソース／ドレイン領域１５
ｂのチャネル方向の長さよりも小さくなるようにパター
ニングする。
【００５３】次に、図１４に示すように、ポリシリコン
膜１５（１５ａ，１５ｂ）のソース／ドレイン領域１５
ｂ上にレジスト２３を形成する。レジスト２３をマスク
として、チャネル領域１５ａの位置するポリシリコン膜
１５（１５ａ，１５ｂ）をエッチングする。これによっ
て、チャネル領域１５ａに対応するポリシリコン膜１５
の膜厚を、ソース／ドレイン領域１５ｂに対応するポリ
シリコン膜１５の膜厚よりも小さくすることができる。
膜１５（１５ａ，１５ｂ）のソース／ドレイン領域１５
ｂ上にレジスト２３を形成する。レジスト２３をマスク
として、チャネル領域１５ａの位置するポリシリコン膜
１５（１５ａ，１５ｂ）をエッチングする。これによっ
て、チャネル領域１５ａに対応するポリシリコン膜１５
の膜厚を、ソース／ドレイン領域１５ｂに対応するポリ
シリコン膜１５の膜厚よりも小さくすることができる。
【００５４】次に、図１５に示すように、レジスト２３
（図１４参照）を除去した後、チャネル領域１５ａ上に
レジスト２４を形成する。レジスト２４をマスクとし
て、ポリシリコン膜１５（１５ａ，１５ｂ）のソース／
ドレイン領域１５ｂにＰ型の不純物をイオン注入する。
これによって、ソース／ドレイン領域１５ｂが形成され
る。
（図１４参照）を除去した後、チャネル領域１５ａ上に
レジスト２４を形成する。レジスト２４をマスクとし
て、ポリシリコン膜１５（１５ａ，１５ｂ）のソース／
ドレイン領域１５ｂにＰ型の不純物をイオン注入する。
これによって、ソース／ドレイン領域１５ｂが形成され
る。
【００５５】次に、図１６に示すように、全面を覆うよ
うに層間絶縁膜１６を形成する。そしてリフロー法によ
る熱処理を行なう。層間絶縁膜１６のコンタクト電極１
１の接続されない側の高濃度不純物領域９ｂ上に位置す
る領域に、コンタクトホール１６ａを形成する。コンタ
クトホール１６ａ内の露出された半導体基板１に、Ｎ型
の不純物をイオン注入することによって、不純物拡散領
域１８を形成する。
うに層間絶縁膜１６を形成する。そしてリフロー法によ
る熱処理を行なう。層間絶縁膜１６のコンタクト電極１
１の接続されない側の高濃度不純物領域９ｂ上に位置す
る領域に、コンタクトホール１６ａを形成する。コンタ
クトホール１６ａ内の露出された半導体基板１に、Ｎ型
の不純物をイオン注入することによって、不純物拡散領
域１８を形成する。
【００５６】次に、図１７に示すように、コンタクト部
２１７において、不純物拡散領域１８に電気的に接続
し、層間絶縁膜１６上に延びるようにバリアメタル層１
９を形成する。バリアメタル層１９上に重なるように、
スパッタリング法を用いてＡｌ−Ｓｉ−Ｃｕの組成を有
するアルミ配線２０を形成する。
２１７において、不純物拡散領域１８に電気的に接続
し、層間絶縁膜１６上に延びるようにバリアメタル層１
９を形成する。バリアメタル層１９上に重なるように、
スパッタリング法を用いてＡｌ−Ｓｉ−Ｃｕの組成を有
するアルミ配線２０を形成する。
【００５７】最後に、図２に示したように、全面にパッ
シベーション膜（ＰＳＧ膜）２１を形成する。このよう
にして、本参考例のＴＦＴを有する半導体装置が形成さ
れる。
シベーション膜（ＰＳＧ膜）２１を形成する。このよう
にして、本参考例のＴＦＴを有する半導体装置が形成さ
れる。
【００５８】図１８は、本発明の第１実施例によるＴＦ
Ｔ部分の平面図である。図１８を参照して、図１３
（ａ），（ｂ）で説明したプロセスにおいて、図１８に
示すような平面構造になるようにポリシリコン膜１５
（１５ｄ，１５ｅ）をパターンニングしてもよい。
Ｔ部分の平面図である。図１８を参照して、図１３
（ａ），（ｂ）で説明したプロセスにおいて、図１８に
示すような平面構造になるようにポリシリコン膜１５
（１５ｄ，１５ｅ）をパターンニングしてもよい。
【００５９】すなわち、ゲート電極１３ａに対向して形
成されたチャネル領域１５ｄとソース／ドレイン領域１
５ｅとの接合領域１５ｆのみのチャネル幅方向の長さを
小さくしてもよい。このように構成することによって
も、図１ないし図５に示した第１参考例のＴＦＴと同様
の効果を得ることができる。
成されたチャネル領域１５ｄとソース／ドレイン領域１
５ｅとの接合領域１５ｆのみのチャネル幅方向の長さを
小さくしてもよい。このように構成することによって
も、図１ないし図５に示した第１参考例のＴＦＴと同様
の効果を得ることができる。
【００６０】図１９は、本発明の第２参考例による薄膜
トランジスタを有する半導体装置の断面図である。図１
９を参照して、この第２参考例の薄膜トランジスタを有
する半導体装置では、ＴＦＴを構成するゲート電極１３
上にゲート酸化膜１４を介してポリシリコン膜２５（２
５ａ，２５ｂ）からなるチャネル領域２５ａが形成され
ている。チャネル領域２５ａを挟むように１対のソース
／ドレイン領域２５ｂが形成されている。ソース／ドレ
イン領域２５ｂ上にはシリコン窒化膜２６が形成されて
いる。チャネル領域２５ａ上には熱酸化膜２７が形成さ
れている。
トランジスタを有する半導体装置の断面図である。図１
９を参照して、この第２参考例の薄膜トランジスタを有
する半導体装置では、ＴＦＴを構成するゲート電極１３
上にゲート酸化膜１４を介してポリシリコン膜２５（２
５ａ，２５ｂ）からなるチャネル領域２５ａが形成され
ている。チャネル領域２５ａを挟むように１対のソース
／ドレイン領域２５ｂが形成されている。ソース／ドレ
イン領域２５ｂ上にはシリコン窒化膜２６が形成されて
いる。チャネル領域２５ａ上には熱酸化膜２７が形成さ
れている。
【００６１】このように、この第２参考例では、チャネ
ル領域２５ａ上に熱酸化膜２７を形成することによっ
て、チャネル領域２５ａの厚みをソース／ドレイン領域
２５ｂの厚みと比べて小さくすることができる。これに
より、ＴＦＴのＯＦＦ時のリーク電流を低減することが
でき、かつ、ソース／ドレイン領域２５ｂにつながる配
線層の抵抗を低下させることができる。
ル領域２５ａ上に熱酸化膜２７を形成することによっ
て、チャネル領域２５ａの厚みをソース／ドレイン領域
２５ｂの厚みと比べて小さくすることができる。これに
より、ＴＦＴのＯＦＦ時のリーク電流を低減することが
でき、かつ、ソース／ドレイン領域２５ｂにつながる配
線層の抵抗を低下させることができる。
【００６２】図２０ないし図２２は、図１９に示した半
導体装置の製造プロセス（第１工程〜第３工程）を説明
するための断面図である。図１９ないし図２２を参照し
て、次に第２参考例の半導体装置の製造プロセスについ
て説明する。
導体装置の製造プロセス（第１工程〜第３工程）を説明
するための断面図である。図１９ないし図２２を参照し
て、次に第２参考例の半導体装置の製造プロセスについ
て説明する。
【００６３】まず、図２０に示すプロセスまでは、図６
〜図１３に示した第１参考例の製造プロセスと同じであ
る。
〜図１３に示した第１参考例の製造プロセスと同じであ
る。
【００６４】次に、図２０に示すように、ポリシリコン
膜２５（図１３に示した１５に相当する。）上に、減圧
ＣＶＤ法を用いて、シリコン窒化膜２６を形成する。シ
リコン窒化膜２６上にレジスト２８を形成する。レジス
ト２８をマスクとして、シリコン窒化膜２６のチャネル
領域上に相当する部分を除去する。。
膜２５（図１３に示した１５に相当する。）上に、減圧
ＣＶＤ法を用いて、シリコン窒化膜２６を形成する。シ
リコン窒化膜２６上にレジスト２８を形成する。レジス
ト２８をマスクとして、シリコン窒化膜２６のチャネル
領域上に相当する部分を除去する。。
【００６５】次に、図２１に示すように、レジスト２８
（図２０参照）を除去した後、シリコン窒化膜２６をマ
スクとして、熱酸化を行なう。これにより、チャネル領
域２５ａ上に熱酸化膜２７を形成する。この熱酸化膜２
７の形成によって、チャネル領域２５ａの厚みを小さく
することができる。具体的には、ポリシリコン膜２５
（２５ａ，２５ｂ）の膜厚を３００〜１０００Åとする
と、チャネル領域２５ａの膜厚は５０〜２００Å程度と
なる。
（図２０参照）を除去した後、シリコン窒化膜２６をマ
スクとして、熱酸化を行なう。これにより、チャネル領
域２５ａ上に熱酸化膜２７を形成する。この熱酸化膜２
７の形成によって、チャネル領域２５ａの厚みを小さく
することができる。具体的には、ポリシリコン膜２５
（２５ａ，２５ｂ）の膜厚を３００〜１０００Åとする
と、チャネル領域２５ａの膜厚は５０〜２００Å程度と
なる。
【００６６】次に、図２２に示すように、熱酸化膜２７
上にレジスト２９を形成する。レジスト２９をマスクと
してソース／ドレイン領域２５ｂにＰ型の不純物（ＢＦ
2 +）をイオン注入する。
上にレジスト２９を形成する。レジスト２９をマスクと
してソース／ドレイン領域２５ｂにＰ型の不純物（ＢＦ
2 +）をイオン注入する。
【００６７】ここで、このソース／ドレイン領域２５ｂ
へのイオン注入は、シリコン窒化膜２６を介して行なわ
れるため、従来に比べてイオン注入の注入エネルギーを
高くすることができる。この結果、イオン注入の注入プ
ロセスに要する時間が短縮できる。これによって、製造
プロセス全体に必要な時間も短縮される。
へのイオン注入は、シリコン窒化膜２６を介して行なわ
れるため、従来に比べてイオン注入の注入エネルギーを
高くすることができる。この結果、イオン注入の注入プ
ロセスに要する時間が短縮できる。これによって、製造
プロセス全体に必要な時間も短縮される。
【００６８】図２３は、本発明の第３参考例による薄膜
トランジスタを有する半導体装置の断面図である。図２
３を参照して、この第３参考例では、ＴＦＴを構成する
ゲート電極１３上にゲート酸化膜１４を介してポリシリ
コン膜３５（３５ａ，３５ｂ）が形成されている。ポリ
シリコン膜３５（３５ａ，３５ｂ）のゲート電極１３上
に位置する領域には、ＴＦＴのチャネル領域３５ａが形
成されている。チャネル領３５ａを挟むように一対のソ
ース／ドレイン領域３５ｂが形成されている。ソース／
ドレイン領域３５ｂ上にはシリコン酸化膜３６が形成さ
れている。そして、チャネル領域３５ａの厚みは、ソー
ス／ドレイン領域３５ｂの厚みより小さくなるように形
成されている。このチャネル領域３５ａの厚みは、５０
〜２００Å程度である。
トランジスタを有する半導体装置の断面図である。図２
３を参照して、この第３参考例では、ＴＦＴを構成する
ゲート電極１３上にゲート酸化膜１４を介してポリシリ
コン膜３５（３５ａ，３５ｂ）が形成されている。ポリ
シリコン膜３５（３５ａ，３５ｂ）のゲート電極１３上
に位置する領域には、ＴＦＴのチャネル領域３５ａが形
成されている。チャネル領３５ａを挟むように一対のソ
ース／ドレイン領域３５ｂが形成されている。ソース／
ドレイン領域３５ｂ上にはシリコン酸化膜３６が形成さ
れている。そして、チャネル領域３５ａの厚みは、ソー
ス／ドレイン領域３５ｂの厚みより小さくなるように形
成されている。このチャネル領域３５ａの厚みは、５０
〜２００Å程度である。
【００６９】図２４は、図２３に示した半導体装置の製
造プロセスを説明するための断面図である。図２４を参
照して、この第３参考例の半導体装置の製造プロセスと
しては、ゲート電極１３上にゲート酸化膜１４を介して
均一な厚みでポリシリコン膜（図示せず）を形成する。
その後、ポリシリコン膜のソース／ドレイン領域３５ｂ
に対応する部分上にシリコン酸化膜３６を形成する。シ
リコン酸化膜３６をマスクとして、チャネル領域に対応
するポリシリコン膜をエッチングすることにより、チャ
ネル領域３５ａの厚みを薄くする。その後、チャネル領
域３５ａ上にレジスト３７を形成する。レジスト３７を
マスクとして、ソース／ドレイン領域３５ｂに対応する
ポリシリコン膜にＰ型の不純物をイオン注入する。ここ
で、このイオン注入の際、シリコン酸化膜３６によって
注入エネルギーが弱められる。したがって、従来に比べ
てソース／ドレイン領域３５ｂへのイオン注入の注入エ
ネルギーを高くすることができる。この結果、注入時間
を短縮することができる。
造プロセスを説明するための断面図である。図２４を参
照して、この第３参考例の半導体装置の製造プロセスと
しては、ゲート電極１３上にゲート酸化膜１４を介して
均一な厚みでポリシリコン膜（図示せず）を形成する。
その後、ポリシリコン膜のソース／ドレイン領域３５ｂ
に対応する部分上にシリコン酸化膜３６を形成する。シ
リコン酸化膜３６をマスクとして、チャネル領域に対応
するポリシリコン膜をエッチングすることにより、チャ
ネル領域３５ａの厚みを薄くする。その後、チャネル領
域３５ａ上にレジスト３７を形成する。レジスト３７を
マスクとして、ソース／ドレイン領域３５ｂに対応する
ポリシリコン膜にＰ型の不純物をイオン注入する。ここ
で、このイオン注入の際、シリコン酸化膜３６によって
注入エネルギーが弱められる。したがって、従来に比べ
てソース／ドレイン領域３５ｂへのイオン注入の注入エ
ネルギーを高くすることができる。この結果、注入時間
を短縮することができる。
【００７０】図２５は、本発明の第４参考例によるＴＦ
Ｔを有する半導体装置の断面図である。図２５を参照し
て、この第４参考例では、層間絶縁膜１２上に延在する
ようにポリシリコン膜４５（４５ａ，４５ｂ）が形成さ
れている。ポリシリコン膜４５（４５ａ，４５ｂ）は、
ＴＦＴを構成するチャネル領域４５ａと、チャネル領域
４５ａを挟むように形成された１対のソース／ドレイン
領域４５ｂとを含んでいる。チャネル領域４５ａの下に
はＳｉ−Ｎ膜が形成されている。チャネル領域４５ａ上
にはゲート酸化膜４４を介してＴＦＴのゲート電極４３
が形成されている。
Ｔを有する半導体装置の断面図である。図２５を参照し
て、この第４参考例では、層間絶縁膜１２上に延在する
ようにポリシリコン膜４５（４５ａ，４５ｂ）が形成さ
れている。ポリシリコン膜４５（４５ａ，４５ｂ）は、
ＴＦＴを構成するチャネル領域４５ａと、チャネル領域
４５ａを挟むように形成された１対のソース／ドレイン
領域４５ｂとを含んでいる。チャネル領域４５ａの下に
はＳｉ−Ｎ膜が形成されている。チャネル領域４５ａ上
にはゲート酸化膜４４を介してＴＦＴのゲート電極４３
が形成されている。
【００７１】このように、この第４参考例では、ゲート
電極４３がチャネル領域４５ａの上方に位置する場合
に、チャネル領域４５ａの厚みを薄くする構成を示して
いる。
電極４３がチャネル領域４５ａの上方に位置する場合
に、チャネル領域４５ａの厚みを薄くする構成を示して
いる。
【００７２】図２６および図２７は、図２５に示した半
導体装置の製造プロセス（第１工程および第２工程）を
説明するための断面図である。図２５〜図２７を参照し
て、この第４参考例の半導体装置の製造プロセスについ
て説明する。
導体装置の製造プロセス（第１工程および第２工程）を
説明するための断面図である。図２５〜図２７を参照し
て、この第４参考例の半導体装置の製造プロセスについ
て説明する。
【００７３】まず、ポリシリコン膜４５を形成するまで
のプロセスは、図６ないし図１３に示した第１参考例の
製造プロセスと同じである。ここで、ポリシリコン膜４
５の厚みは、３００〜１０００Å程度である。
のプロセスは、図６ないし図１３に示した第１参考例の
製造プロセスと同じである。ここで、ポリシリコン膜４
５の厚みは、３００〜１０００Å程度である。
【００７４】次に、図２６に示すように、ポリシリコン
膜４５上のチャネル領域４５ａを除いた部分にレジスト
４７を形成する。レジスト４７をマスクとして、露出さ
れたポリシリコン膜４５に窒素イオンをイオン注入す
る。
膜４５上のチャネル領域４５ａを除いた部分にレジスト
４７を形成する。レジスト４７をマスクとして、露出さ
れたポリシリコン膜４５に窒素イオンをイオン注入す
る。
【００７５】ここで、この窒素イオンのイオン注入条件
としては、ポリシリコン膜４５の厚みが５００Åである
場合には注入エネルギーは２０ＫｅＶ程度、ポリシリコ
ン膜４５の膜厚が１０００Åである場合には４０ＫｅＶ
程度とする。注入量は、１×１０18／ｃｍ2 以上（５×
１０18／ｃｍ2 ）、ビーム電流は、２０ｍＡ程度の条件
とする。
としては、ポリシリコン膜４５の厚みが５００Åである
場合には注入エネルギーは２０ＫｅＶ程度、ポリシリコ
ン膜４５の膜厚が１０００Åである場合には４０ＫｅＶ
程度とする。注入量は、１×１０18／ｃｍ2 以上（５×
１０18／ｃｍ2 ）、ビーム電流は、２０ｍＡ程度の条件
とする。
【００７６】このような条件下で窒素イオンをイオン注
入した後、ランプアニール（熱処理）を行なうことによ
り、イオン注入の注入ダメージを低減させるとともに、
窒素イオンを結晶化させる。これによって、チャネル領
域４５ａの下方にＳｉ−Ｎ膜４６を形成することができ
る。なお、ランプアニール条件としては、１０５０〜１
１５０℃の温度で３０秒である。
入した後、ランプアニール（熱処理）を行なうことによ
り、イオン注入の注入ダメージを低減させるとともに、
窒素イオンを結晶化させる。これによって、チャネル領
域４５ａの下方にＳｉ−Ｎ膜４６を形成することができ
る。なお、ランプアニール条件としては、１０５０〜１
１５０℃の温度で３０秒である。
【００７７】次に、図２７に示すように、ＣＶＤ法を用
いてゲート酸化膜４４およびその上にゲート電極層（図
示せず）を形成する。写真製版技術およびエッチング技
術も用いて、ＴＦＴのゲート電極４３を形成する。ゲー
ト電極４３をマスクとして、ソース／ドレイン領域４５
ｂに不純物を自己整合的に注入する。なお、ソース／ド
レイン領域４５ｂにオフセットを設けるときは、ゲート
電極４３の両側壁部分にサイドウォールを形成してイオ
ン注入を行なう。
いてゲート酸化膜４４およびその上にゲート電極層（図
示せず）を形成する。写真製版技術およびエッチング技
術も用いて、ＴＦＴのゲート電極４３を形成する。ゲー
ト電極４３をマスクとして、ソース／ドレイン領域４５
ｂに不純物を自己整合的に注入する。なお、ソース／ド
レイン領域４５ｂにオフセットを設けるときは、ゲート
電極４３の両側壁部分にサイドウォールを形成してイオ
ン注入を行なう。
【００７８】このように本第４参考例では窒素イオンを
ポリシリコン膜のチャネル領域４５ａに対応する領域に
注入することによって、チャネル領域４５ａに対応する
ポリシリコン膜を薄膜化することができる。そして、イ
オン注入は、制御性に優れているため、任意の膜厚のＳ
ｉ−Ｎ膜４６の形成が可能である。
ポリシリコン膜のチャネル領域４５ａに対応する領域に
注入することによって、チャネル領域４５ａに対応する
ポリシリコン膜を薄膜化することができる。そして、イ
オン注入は、制御性に優れているため、任意の膜厚のＳ
ｉ−Ｎ膜４６の形成が可能である。
【００７９】図２８は、本発明の第５参考例によるＴＦ
Ｔを有する半導体装置の製造プロセスを説明するための
断面図である。図２８を参照して、この第５参考例で
は、第４参考例で説明した窒素イオンを注入する工程に
おいて、窒素イオンの代わりに酸素イオンを注入する。
このように酸素イオンを注入することによっても、チャ
ネル領域５５ａに相当するポリシリコン膜の膜厚を薄く
することができる。すなわち、チャネル領域５５ａに酸
素イオンを注入し、ランプアニールを行なうことによっ
て、チャネル領域５５ａ下にシリコン酸化膜５６を形成
する。ここで、酸素イオンの注入条件およびランプアニ
ール条件は、第５実施例の窒素イオンを注入する場合と
同じである。
Ｔを有する半導体装置の製造プロセスを説明するための
断面図である。図２８を参照して、この第５参考例で
は、第４参考例で説明した窒素イオンを注入する工程に
おいて、窒素イオンの代わりに酸素イオンを注入する。
このように酸素イオンを注入することによっても、チャ
ネル領域５５ａに相当するポリシリコン膜の膜厚を薄く
することができる。すなわち、チャネル領域５５ａに酸
素イオンを注入し、ランプアニールを行なうことによっ
て、チャネル領域５５ａ下にシリコン酸化膜５６を形成
する。ここで、酸素イオンの注入条件およびランプアニ
ール条件は、第５実施例の窒素イオンを注入する場合と
同じである。
【００８０】図２９は、本発明の第６参考例によるＴＦ
Ｔを有する半導体装置の断面図である。図２９を参照し
て、この第６参考例によるＴＦＴを有する半導体装置で
は、層間絶縁膜１２上の所定領域に第１のポリシリコン
膜６３が形成されている。第１のポリシリコン膜６３お
よび層間絶縁膜１２上に第２のポリシリコン膜６４（６
４ａ，６４ｂ，６４ｃ，６４ｄ）が形成されている。層
間絶縁膜１２上に形成された第２のポリシリコン膜上に
は、ゲート酸化膜６５を介してゲート電極６６が形成さ
れている。第１のポリシリコン膜６３と、第２のポリシ
リコン膜６４のうちの第１のポリシリコン膜６３上に形
成された部分とによって、ＴＦＴのソース／ドレイン領
域が構成される。第２のポリシリコン膜６４のゲート電
極６６の下方に位置する領域には、ＴＦＴのチャネル領
域６４ａが形成されている。
Ｔを有する半導体装置の断面図である。図２９を参照し
て、この第６参考例によるＴＦＴを有する半導体装置で
は、層間絶縁膜１２上の所定領域に第１のポリシリコン
膜６３が形成されている。第１のポリシリコン膜６３お
よび層間絶縁膜１２上に第２のポリシリコン膜６４（６
４ａ，６４ｂ，６４ｃ，６４ｄ）が形成されている。層
間絶縁膜１２上に形成された第２のポリシリコン膜上に
は、ゲート酸化膜６５を介してゲート電極６６が形成さ
れている。第１のポリシリコン膜６３と、第２のポリシ
リコン膜６４のうちの第１のポリシリコン膜６３上に形
成された部分とによって、ＴＦＴのソース／ドレイン領
域が構成される。第２のポリシリコン膜６４のゲート電
極６６の下方に位置する領域には、ＴＦＴのチャネル領
域６４ａが形成されている。
【００８１】図３０は、図２９に示した半導体装置のＴ
ＦＴ部分の平面図（（ａ）、（ｂ））である。図２９お
よび図３０を参照して、図３０（ａ）に示した第６参考
例では、第２のポリシリコン膜６４（６４ａ，６４ｂ）
のチャネル幅方向の長さが、チャネル領域６４ａとソー
ス／ドレイン領域６４ｂとで異なる。すなわち、チャネ
ル領域６４ａとソース／ドレイン領域６４ｂとの接合部
６４ｅの第２のポリシリコン膜６４のチャネル幅方向の
長さは、ソース／ドレイン領域６４ｂのチャネル幅方向
の長さより小さくなるように形成されている。また、図
３０（ｂ）に示した第６参考例では、第２のポリシリコ
ン膜６４（６４ｃ，６４ｄ）のチャネル幅方向の長さ
は、チャネル領域６４ｃとソース／ドレイン領域６４ｄ
とで同じである。そして、第２のポリシリコン膜６４の
ソース／ドレイン領域６４ｄ下に形成される第１のポリ
シリコン膜６３のチャネル幅方向の長さが、第２のポリ
シリコン膜６４のソース／ドレイン領域６４ｄのチャネ
ル幅方向の長さよりも長くなるように形成されている。
この結果、チャネル領域６４ｃとソース／ドレイン領域
６４ｄとの接合部６４ｆのチャネル幅方向の長さが、ソ
ース／ドレイン領域（６３，６４ｄ）のチャネル幅方向
の長さよりも小さくなる。
ＦＴ部分の平面図（（ａ）、（ｂ））である。図２９お
よび図３０を参照して、図３０（ａ）に示した第６参考
例では、第２のポリシリコン膜６４（６４ａ，６４ｂ）
のチャネル幅方向の長さが、チャネル領域６４ａとソー
ス／ドレイン領域６４ｂとで異なる。すなわち、チャネ
ル領域６４ａとソース／ドレイン領域６４ｂとの接合部
６４ｅの第２のポリシリコン膜６４のチャネル幅方向の
長さは、ソース／ドレイン領域６４ｂのチャネル幅方向
の長さより小さくなるように形成されている。また、図
３０（ｂ）に示した第６参考例では、第２のポリシリコ
ン膜６４（６４ｃ，６４ｄ）のチャネル幅方向の長さ
は、チャネル領域６４ｃとソース／ドレイン領域６４ｄ
とで同じである。そして、第２のポリシリコン膜６４の
ソース／ドレイン領域６４ｄ下に形成される第１のポリ
シリコン膜６３のチャネル幅方向の長さが、第２のポリ
シリコン膜６４のソース／ドレイン領域６４ｄのチャネ
ル幅方向の長さよりも長くなるように形成されている。
この結果、チャネル領域６４ｃとソース／ドレイン領域
６４ｄとの接合部６４ｆのチャネル幅方向の長さが、ソ
ース／ドレイン領域（６３，６４ｄ）のチャネル幅方向
の長さよりも小さくなる。
【００８２】このように、この第６参考例では、ＴＦＴ
を構成するソース／ドレイン領域を第１のポリシリコン
膜６３と第２のポリシリコン膜６４との２層構造にする
ことにより、チャネル領域６４ａの厚みを薄くし、か
つ、チャネル領域６４ａのチャネル幅方向の長さをソー
ス／ドレイン領域のそれに比べて小さくなるように形成
している。したがって、この第６参考例においても、Ｔ
ＦＴのＯＦＦ時のリーク電流を低減できるとともに、ソ
ース／ドレイン領域につながる配線層の抵抗を低下させ
ることができる。
を構成するソース／ドレイン領域を第１のポリシリコン
膜６３と第２のポリシリコン膜６４との２層構造にする
ことにより、チャネル領域６４ａの厚みを薄くし、か
つ、チャネル領域６４ａのチャネル幅方向の長さをソー
ス／ドレイン領域のそれに比べて小さくなるように形成
している。したがって、この第６参考例においても、Ｔ
ＦＴのＯＦＦ時のリーク電流を低減できるとともに、ソ
ース／ドレイン領域につながる配線層の抵抗を低下させ
ることができる。
【００８３】図３１ないし図３３は、図２９に示した半
導体装置の製造プロセス（第１工程〜第３工程）を説明
するための断面図である。図２９ないし図３３を参照し
て、第６参考例の半導体装置の製造プロセスについて説
明する。
導体装置の製造プロセス（第１工程〜第３工程）を説明
するための断面図である。図２９ないし図３３を参照し
て、第６参考例の半導体装置の製造プロセスについて説
明する。
【００８４】また、第１のポリシリコン膜６３を形成す
るまでの工程は、図６ないし図１３に示した第１参考例
の製造プロセスと同様である。
るまでの工程は、図６ないし図１３に示した第１参考例
の製造プロセスと同様である。
【００８５】次に、図３１に示すように、第１のポリシ
リコン膜６３上の所定領域にレジスト６７を形成する。
レジスト６７をマスクとして、第１のポリシリコン膜６
３をエッチングすることによって、後にチャネル領域が
形成される領域の第１のポリシリコン膜６３を除去す
る。なお、ポリシリコン膜６３は、３００〜１０００Å
の厚みで形成されている。
リコン膜６３上の所定領域にレジスト６７を形成する。
レジスト６７をマスクとして、第１のポリシリコン膜６
３をエッチングすることによって、後にチャネル領域が
形成される領域の第１のポリシリコン膜６３を除去す
る。なお、ポリシリコン膜６３は、３００〜１０００Å
の厚みで形成されている。
【００８６】次に、図３２に示すように、レジスト６７
（図３１参照）を除去した後、第１のポリシリコン膜６
３およびチャネル領域が形成される層間絶縁膜１２上
に、第２のポリシリコン膜６４を形成する。この第２の
ポリシリコン膜６４の膜厚は、１００Å程度である。こ
の後、ＴＦＴの形成される領域にレジスト６８を形成す
る。レジスト６８をマスクとして、ＴＦＴが形成される
領域以外の第１のポリシリコン膜６３および第２のポリ
シリコン膜６４をエッチングにより除去する。
（図３１参照）を除去した後、第１のポリシリコン膜６
３およびチャネル領域が形成される層間絶縁膜１２上
に、第２のポリシリコン膜６４を形成する。この第２の
ポリシリコン膜６４の膜厚は、１００Å程度である。こ
の後、ＴＦＴの形成される領域にレジスト６８を形成す
る。レジスト６８をマスクとして、ＴＦＴが形成される
領域以外の第１のポリシリコン膜６３および第２のポリ
シリコン膜６４をエッチングにより除去する。
【００８７】次に、図３３に示すように、レジスト６８
（図３２参照）を除去した後、ゲート酸化膜６５を形成
する。ゲート酸化膜６５上にポリシリコン膜（図示せ
ず）を形成する。ポリシリコン膜（図示せず）の上の所
定領域にレジスト６９を形成する。レジスト６９をマス
クとしてエッチングを行なうことにより、ゲート電極６
６を形成する。
（図３２参照）を除去した後、ゲート酸化膜６５を形成
する。ゲート酸化膜６５上にポリシリコン膜（図示せ
ず）を形成する。ポリシリコン膜（図示せず）の上の所
定領域にレジスト６９を形成する。レジスト６９をマス
クとしてエッチングを行なうことにより、ゲート電極６
６を形成する。
【００８８】このようにして、第１のポリシリコン膜６
３と第２のポリシリコン膜６４とゲート酸化膜６５とゲ
ート電極６６とからなるＴＦＴが形成される。ここで、
ソース／ドレイン領域では、第１のポリシリコン膜６３
と第２のポリシリコン膜６４（６４ｂ，６４ｄ）とが重
なった構造になっている。このため、第１のポリシリコ
ン膜６３の不純物が熱拡散によって第２のポリシリコン
膜６４（６４ｂ，６４ｄ）に拡散する。この結果、本参
考例では、ソース／ドレイン領域に位置する第２のポリ
シリコン膜６４へのイオン注入が省略できるという効果
がある。なお、第１のポリシリコン膜６３の不純物が第
２のポリシリコン膜６４に熱拡散する際の熱処理条件と
しては、下層のデバイスに損傷を与えない温度条件で行
なわれる。
３と第２のポリシリコン膜６４とゲート酸化膜６５とゲ
ート電極６６とからなるＴＦＴが形成される。ここで、
ソース／ドレイン領域では、第１のポリシリコン膜６３
と第２のポリシリコン膜６４（６４ｂ，６４ｄ）とが重
なった構造になっている。このため、第１のポリシリコ
ン膜６３の不純物が熱拡散によって第２のポリシリコン
膜６４（６４ｂ，６４ｄ）に拡散する。この結果、本参
考例では、ソース／ドレイン領域に位置する第２のポリ
シリコン膜６４へのイオン注入が省略できるという効果
がある。なお、第１のポリシリコン膜６３の不純物が第
２のポリシリコン膜６４に熱拡散する際の熱処理条件と
しては、下層のデバイスに損傷を与えない温度条件で行
なわれる。
【００８９】図３４は、本発明の第２実施例によるＴＦ
Ｔを有する半導体装置の断面図である。図３４を参照し
て、この第２実施例の半導体装置では、層間絶縁膜１２
上のゲート電極６ａの上方に位置する領域に、ＴＦＴを
構成するゲート電極７３ａが形成されている。ゲート電
極７３ａを覆うようにゲート酸化膜７４が形成されてい
る。ゲート電極７３ａから所定の間隔を隔てた層間絶縁
膜１２上には、第１のポリシリコン膜７３ｂが形成され
ている。第１のポリシリコン膜７３ｂ上およびゲート酸
化膜７４を覆うように第２のポリシリコン膜７５（７５
ａ，７５ｂ）が形成されている。ＴＦＴのソース／ドレ
イン領域は、第１のポリシリコン膜７３ｂと、第２のポ
リシリコン膜７５（７５ｂ）の第１のポリシリコン膜７
３ｂ上に形成される領域とによって構成されている。Ｔ
ＦＴのチャネル領域は、第２のポリシリコン膜７５（７
５ａ）のゲート電極７３ａの上方に位置する領域に形成
される。この第２実施例も、第６参考例と同様に、ＴＦ
Ｔのソース／ドレイン領域が、第１のポリシリコン膜７
３ｂと第２のポリシリコン膜７５（７５ｂ）との２層構
造となっている。このように構成することによって、第
２のポリシリコン膜７５のチャネル領域７５ａの厚み
は、第１のポリシリコン膜７３ｂと第２のポリシリコン
膜７５（７５ｂ）とからなるソース／ドレイン領域の厚
みよりも小さくすることができる。これにより、ＴＦＴ
のＯＦＦ時のリーク電流を減少させることができ、か
つ、ＴＦＴのソース／ドレイン領域につながる配線層の
抵抗を低下させることができる。
Ｔを有する半導体装置の断面図である。図３４を参照し
て、この第２実施例の半導体装置では、層間絶縁膜１２
上のゲート電極６ａの上方に位置する領域に、ＴＦＴを
構成するゲート電極７３ａが形成されている。ゲート電
極７３ａを覆うようにゲート酸化膜７４が形成されてい
る。ゲート電極７３ａから所定の間隔を隔てた層間絶縁
膜１２上には、第１のポリシリコン膜７３ｂが形成され
ている。第１のポリシリコン膜７３ｂ上およびゲート酸
化膜７４を覆うように第２のポリシリコン膜７５（７５
ａ，７５ｂ）が形成されている。ＴＦＴのソース／ドレ
イン領域は、第１のポリシリコン膜７３ｂと、第２のポ
リシリコン膜７５（７５ｂ）の第１のポリシリコン膜７
３ｂ上に形成される領域とによって構成されている。Ｔ
ＦＴのチャネル領域は、第２のポリシリコン膜７５（７
５ａ）のゲート電極７３ａの上方に位置する領域に形成
される。この第２実施例も、第６参考例と同様に、ＴＦ
Ｔのソース／ドレイン領域が、第１のポリシリコン膜７
３ｂと第２のポリシリコン膜７５（７５ｂ）との２層構
造となっている。このように構成することによって、第
２のポリシリコン膜７５のチャネル領域７５ａの厚み
は、第１のポリシリコン膜７３ｂと第２のポリシリコン
膜７５（７５ｂ）とからなるソース／ドレイン領域の厚
みよりも小さくすることができる。これにより、ＴＦＴ
のＯＦＦ時のリーク電流を減少させることができ、か
つ、ＴＦＴのソース／ドレイン領域につながる配線層の
抵抗を低下させることができる。
【００９０】図３５ないし図３７は、図３４に示した半
導体装置の製造プロセス（第１工程〜第３工程）を説明
するための断面図である。図３４ないし図３７を参照し
て、第２実施例の半導体装置のＴＦＴ部分の製造プロセ
スについて説明する。
導体装置の製造プロセス（第１工程〜第３工程）を説明
するための断面図である。図３４ないし図３７を参照し
て、第２実施例の半導体装置のＴＦＴ部分の製造プロセ
スについて説明する。
【００９１】まず、コンタクト電極１１を形成する工程
までは、図６ないし図１０に示した第１参考例の製造プ
ロセスと同じである。
までは、図６ないし図１０に示した第１参考例の製造プ
ロセスと同じである。
【００９２】次に、図３５に示すように、層間絶縁膜１
２ａおよびコンタクト電極１１上に層間絶縁膜１２ｂを
形成する。層間絶縁膜１２ｂのうちのコンタクト電極１
１上に位置する部分に、コンタクトホールを形成する。
層間絶縁膜１２ｂ上およびコンタクト電極１１上に第１
のポリシリコン膜（図示せず）を形成する。第１のポリ
シリコン膜（図示せず）上の所定領域にレジスト７６を
形成する。レジスト７６をマスクとしてエッチングする
ことによって、第１のポリシリコン膜からなるゲート電
極７３ａを形成する。ゲート電極７３ａの両側方には、
ソース／ドレイン領域を構成する第１のポリシリコン膜
７３ｂが所定の間隔を隔てて残余している。
２ａおよびコンタクト電極１１上に層間絶縁膜１２ｂを
形成する。層間絶縁膜１２ｂのうちのコンタクト電極１
１上に位置する部分に、コンタクトホールを形成する。
層間絶縁膜１２ｂ上およびコンタクト電極１１上に第１
のポリシリコン膜（図示せず）を形成する。第１のポリ
シリコン膜（図示せず）上の所定領域にレジスト７６を
形成する。レジスト７６をマスクとしてエッチングする
ことによって、第１のポリシリコン膜からなるゲート電
極７３ａを形成する。ゲート電極７３ａの両側方には、
ソース／ドレイン領域を構成する第１のポリシリコン膜
７３ｂが所定の間隔を隔てて残余している。
【００９３】次に、図３６に示すように、レジスト７６
（図３５参照）を除去した後、ゲート電極７３ａおよび
第１のポリシリコン膜７３ｂを覆うようにゲート酸化膜
７４を形成する。この際、ゲート酸化膜７４は、ゲート
電極７３ａと第１のポリシリコン膜７３ｂとの間に介在
された状態となる。ゲート電極７３ａ上に位置するゲー
ト酸化膜７４上にレジスト７７を形成する。レジスト７
７をマスクとして、ゲート酸化膜７４をエッチングする
ことによって、ゲート電極７３ａを覆うように、ゲート
酸化膜７４を残余させる。
（図３５参照）を除去した後、ゲート電極７３ａおよび
第１のポリシリコン膜７３ｂを覆うようにゲート酸化膜
７４を形成する。この際、ゲート酸化膜７４は、ゲート
電極７３ａと第１のポリシリコン膜７３ｂとの間に介在
された状態となる。ゲート電極７３ａ上に位置するゲー
ト酸化膜７４上にレジスト７７を形成する。レジスト７
７をマスクとして、ゲート酸化膜７４をエッチングする
ことによって、ゲート電極７３ａを覆うように、ゲート
酸化膜７４を残余させる。
【００９４】次に、図３７に示すように、レジスト７７
（図３６参照）を除去した後、ゲート酸化膜７４および
第１のポリシリコン膜７３ｂを覆うようにＣＶＤ法を用
いて第２のポリシリコン膜７５（７５ａ，７５ｂ）を形
成する。第２のポリシリコン膜７５（７５ａ，７５ｂ）
の厚みは、１００Å程度である。ＴＦＴが形成される領
域の第２のポリシリコン膜７５上にレジスト７８を形成
する。レジスト７８を用いて第２のポリシリコン膜７５
をエッチングすることによりＴＦＴが形成される部分以
外の第２のポリシリコン膜７５を除去する。
（図３６参照）を除去した後、ゲート酸化膜７４および
第１のポリシリコン膜７３ｂを覆うようにＣＶＤ法を用
いて第２のポリシリコン膜７５（７５ａ，７５ｂ）を形
成する。第２のポリシリコン膜７５（７５ａ，７５ｂ）
の厚みは、１００Å程度である。ＴＦＴが形成される領
域の第２のポリシリコン膜７５上にレジスト７８を形成
する。レジスト７８を用いて第２のポリシリコン膜７５
をエッチングすることによりＴＦＴが形成される部分以
外の第２のポリシリコン膜７５を除去する。
【００９５】この第２実施例においても、第１のポリシ
リコン膜７３ｂの不純物が熱拡散によって第２のポリシ
リコン膜７５（７５ｂ）に拡散するため、第２のポリシ
リコン膜７５（７５ｂ）のソース／ドレイン領域に相当
する部分へのイオン注入を省略することができる。
リコン膜７３ｂの不純物が熱拡散によって第２のポリシ
リコン膜７５（７５ｂ）に拡散するため、第２のポリシ
リコン膜７５（７５ｂ）のソース／ドレイン領域に相当
する部分へのイオン注入を省略することができる。
【００９６】図３８は、本発明の第３実施例によるＴＦ
Ｔを有する半導体装置の断面図である。図３８を参照し
て、この第３実施例では、層間絶縁膜１２ａ上に第１の
ポリシリコン膜８３（８３ａ，８３ｂ）が形成されてい
る。第１のポリシリコン膜８３のチャネル領域８３ａに
相当する部分上にはゲート酸化膜８５を介してゲート電
極８６が形成されている。ゲート電極８６を覆うように
酸化膜８７が形成されている。第１のポリシリコン膜８
３のソース／ドレイン領域８３ｂ上には第２のポリシリ
コン膜８４が形成されている。第２のポリシリコン膜８
４と、第１のポリシリコン膜８３のうちのソース／ドレ
イン領域８３ｂとによって、ＴＦＴのソース／ドレイン
領域が構成される。また、第１のポリシリコン膜８３の
うちゲート電極８６の下方に位置する領域によって、Ｔ
ＦＴのチャネル領域８３ａが構成される。
Ｔを有する半導体装置の断面図である。図３８を参照し
て、この第３実施例では、層間絶縁膜１２ａ上に第１の
ポリシリコン膜８３（８３ａ，８３ｂ）が形成されてい
る。第１のポリシリコン膜８３のチャネル領域８３ａに
相当する部分上にはゲート酸化膜８５を介してゲート電
極８６が形成されている。ゲート電極８６を覆うように
酸化膜８７が形成されている。第１のポリシリコン膜８
３のソース／ドレイン領域８３ｂ上には第２のポリシリ
コン膜８４が形成されている。第２のポリシリコン膜８
４と、第１のポリシリコン膜８３のうちのソース／ドレ
イン領域８３ｂとによって、ＴＦＴのソース／ドレイン
領域が構成される。また、第１のポリシリコン膜８３の
うちゲート電極８６の下方に位置する領域によって、Ｔ
ＦＴのチャネル領域８３ａが構成される。
【００９７】このように、この第３実施例においても、
ＴＦＴのソース／ドレイン領域を２層構造に形成するこ
とにより、チャネル領域８３ａの厚みをソース／ドレイ
ン領域の厚みよりも薄くすることが可能である。
ＴＦＴのソース／ドレイン領域を２層構造に形成するこ
とにより、チャネル領域８３ａの厚みをソース／ドレイ
ン領域の厚みよりも薄くすることが可能である。
【００９８】図３９ないし図４１は、図３８に示した第
３実施例の半導体装置の製造プロセス（第１工程〜第３
工程）を説明するための断面図である。図３８ないし図
４１を参照して、この第３実施例の製造プロセスについ
て説明する。
３実施例の半導体装置の製造プロセス（第１工程〜第３
工程）を説明するための断面図である。図３８ないし図
４１を参照して、この第３実施例の製造プロセスについ
て説明する。
【００９９】まず、コンタクト電極１１を形成する工程
までは、図６ないし図１０に示した第１参考例の製造プ
ロセスと同じである。
までは、図６ないし図１０に示した第１参考例の製造プ
ロセスと同じである。
【０１００】次に、図３９に示すように、層間絶縁膜１
２ａおよびコンタクト電極１１上に層間絶縁膜１２ｂを
形成する。層間絶縁膜１２ｂのコンタクト電極１１上に
位置する領域にコンタクトホールを形成する。そのコン
タクトホール内にコンタクト電極１１に電気的に接触
し、層間絶縁膜１２ｂ上に延びるように第１のポリシリ
コン膜８３をＣＶＤ法によって形成する。この第１のポ
リシリコン膜８３の厚みは、５０〜２００Å程度であ
る。ＣＶＤ法を用いて、第１のポリシリコン膜８３上に
ゲート酸化膜８５を形成する。
２ａおよびコンタクト電極１１上に層間絶縁膜１２ｂを
形成する。層間絶縁膜１２ｂのコンタクト電極１１上に
位置する領域にコンタクトホールを形成する。そのコン
タクトホール内にコンタクト電極１１に電気的に接触
し、層間絶縁膜１２ｂ上に延びるように第１のポリシリ
コン膜８３をＣＶＤ法によって形成する。この第１のポ
リシリコン膜８３の厚みは、５０〜２００Å程度であ
る。ＣＶＤ法を用いて、第１のポリシリコン膜８３上に
ゲート酸化膜８５を形成する。
【０１０１】次に、図４０に示すように、ゲート酸化膜
８５上のチャネル領域８３ａの上方に位置する領域に、
写真製版およびエッチング技術を用いて、ゲート電極８
６を形成する。すなわち、ゲート電極８６を形成するた
めのポリシリコン膜（図示せず）の所定領域上にレジス
ト８８を形成し、そのレジスト８８をマスクとしてポリ
シリコン膜（図示せず）をエッチングする。これによっ
て、ゲート電極８６を形成する。
８５上のチャネル領域８３ａの上方に位置する領域に、
写真製版およびエッチング技術を用いて、ゲート電極８
６を形成する。すなわち、ゲート電極８６を形成するた
めのポリシリコン膜（図示せず）の所定領域上にレジス
ト８８を形成し、そのレジスト８８をマスクとしてポリ
シリコン膜（図示せず）をエッチングする。これによっ
て、ゲート電極８６を形成する。
【０１０２】次に、図４１に示すように、レジスト８８
（図４０参照）を除去した後、ゲート電極８６を覆うよ
うに酸化膜８７を形成する。すなわち、全面に酸化膜８
７を形成した後、写真製版およびエッチング技術を用い
て、ソース／ドレイン領域に形成された酸化膜８７（図
示せず）を除去する。これによって、ゲート電極８６を
取り囲むような構造を有する酸化膜８７を形成する。全
面にＣＶＤ法を用いて第２のポリシリコン膜８４を形成
する。写真製版およびエッチング技術を用いて、チャネ
ル領域８３ａの上方に位置する第２のポリシリコン膜８
４を除去する。すなわち、ポリシリコン膜８４上のソー
ス／ドレイン領域に対応する部分にレジスト８９を形成
する。レジスト８９をマスクとして第２のポリシリコン
膜８４をエッチングすることによって、チャネル領域８
３ａの上方に位置する第２のポリシリコン膜８４を除去
する。レジスト８９を除去した後、イオン注入法を用い
て、ソース／ドレイン領域を構成する第１のポリシリコ
ン膜８３および第２のポリシリコン膜８４に、不純物を
イオン注入する。
（図４０参照）を除去した後、ゲート電極８６を覆うよ
うに酸化膜８７を形成する。すなわち、全面に酸化膜８
７を形成した後、写真製版およびエッチング技術を用い
て、ソース／ドレイン領域に形成された酸化膜８７（図
示せず）を除去する。これによって、ゲート電極８６を
取り囲むような構造を有する酸化膜８７を形成する。全
面にＣＶＤ法を用いて第２のポリシリコン膜８４を形成
する。写真製版およびエッチング技術を用いて、チャネ
ル領域８３ａの上方に位置する第２のポリシリコン膜８
４を除去する。すなわち、ポリシリコン膜８４上のソー
ス／ドレイン領域に対応する部分にレジスト８９を形成
する。レジスト８９をマスクとして第２のポリシリコン
膜８４をエッチングすることによって、チャネル領域８
３ａの上方に位置する第２のポリシリコン膜８４を除去
する。レジスト８９を除去した後、イオン注入法を用い
て、ソース／ドレイン領域を構成する第１のポリシリコ
ン膜８３および第２のポリシリコン膜８４に、不純物を
イオン注入する。
【０１０３】このようにして、図３８に示した第３実施
例のＴＦＴ部分が形成される。図４２は、本発明の第７
参考例によるＴＦＴを有する半導体装置の断面図であ
る。図４２を参照して、この第７参考例のＴＦＴを有す
る半導体装置では、ＴＦＴを構成するゲート電極９３上
にゲート酸化膜９４を介してチャネル領域９５ａが形成
されている。チャネル領域９５ａを挟むようにして１対
のソース／ドレイン領域９５ｂが形成されている。チャ
ネル領域９５ａおよびソース／ドレイン領域９５ｂを覆
うように層間絶縁膜９６が形成されている。層間絶縁膜
９６を覆うように、プラズマＣＶＤ法によって、プラズ
マ窒化膜９７を形成されている。
例のＴＦＴ部分が形成される。図４２は、本発明の第７
参考例によるＴＦＴを有する半導体装置の断面図であ
る。図４２を参照して、この第７参考例のＴＦＴを有す
る半導体装置では、ＴＦＴを構成するゲート電極９３上
にゲート酸化膜９４を介してチャネル領域９５ａが形成
されている。チャネル領域９５ａを挟むようにして１対
のソース／ドレイン領域９５ｂが形成されている。チャ
ネル領域９５ａおよびソース／ドレイン領域９５ｂを覆
うように層間絶縁膜９６が形成されている。層間絶縁膜
９６を覆うように、プラズマＣＶＤ法によって、プラズ
マ窒化膜９７を形成されている。
【０１０４】ここで、この第７参考例では、ＴＦＴのチ
ャネル領域９５ａおよびソース／ドレイン領域９５ｂ
は、図５８に示した従来のＴＦＴのチャネル領域２１５
ａおよびソース／ドレイン領域２１５ｂと同じである。
すなわち、この第７参考例では、チャネル領域９５ａの
膜厚やチャネル幅方向の長さを変化させることなく、Ｔ
ＦＴのＯＦＦ時のリーク電流の低下やソース／ドレイン
領域９５ｂにつながる配線層の抵抗の低減を実現するこ
とができる。具体的には、後述するように、プラズマ窒
化膜９７の形成時に発生する、チャネル領域９５ａおよ
びソース／ドレイン領域９５ｂを構成する多結晶シリコ
ンの粒界での反応によって、上記した効果の達成が可能
である。
ャネル領域９５ａおよびソース／ドレイン領域９５ｂ
は、図５８に示した従来のＴＦＴのチャネル領域２１５
ａおよびソース／ドレイン領域２１５ｂと同じである。
すなわち、この第７参考例では、チャネル領域９５ａの
膜厚やチャネル幅方向の長さを変化させることなく、Ｔ
ＦＴのＯＦＦ時のリーク電流の低下やソース／ドレイン
領域９５ｂにつながる配線層の抵抗の低減を実現するこ
とができる。具体的には、後述するように、プラズマ窒
化膜９７の形成時に発生する、チャネル領域９５ａおよ
びソース／ドレイン領域９５ｂを構成する多結晶シリコ
ンの粒界での反応によって、上記した効果の達成が可能
である。
【０１０５】図４３は、図４２に示した半導体装置の製
造プロセスを説明するための断面図である。図４４は、
図４２に示したプラズマ絶縁膜（窒化膜）を形成するた
めのプラズマＣＶＤ装置を示した概略図である。図４５
は、プラズマ絶縁膜形成時の水素ラジカルＨの導入を説
明するために図４４に示したプラズマＣＶＤ装置内のＡ
部分を拡大した断面図である。図４６は、プラズマ絶縁
膜形成後の水素ラジカルＨの導入を説明するための断面
図である。図４７は、従来のＴＦＴを構成するポリシリ
コン膜の結晶状態を示した模式図である。図４８は、図
４２に示したＴＦＴを構成するポリシリコン膜の結晶状
態を示した模式図である。
造プロセスを説明するための断面図である。図４４は、
図４２に示したプラズマ絶縁膜（窒化膜）を形成するた
めのプラズマＣＶＤ装置を示した概略図である。図４５
は、プラズマ絶縁膜形成時の水素ラジカルＨの導入を説
明するために図４４に示したプラズマＣＶＤ装置内のＡ
部分を拡大した断面図である。図４６は、プラズマ絶縁
膜形成後の水素ラジカルＨの導入を説明するための断面
図である。図４７は、従来のＴＦＴを構成するポリシリ
コン膜の結晶状態を示した模式図である。図４８は、図
４２に示したＴＦＴを構成するポリシリコン膜の結晶状
態を示した模式図である。
【０１０６】図４２ないし図４８を参照して、第７参考
例の製造プロセスについて説明する。
例の製造プロセスについて説明する。
【０１０７】まず、チャネル領域９５ａおよびソース／
ドレイン領域９５ｂを形成するまでのプロセスは、図６
２ないし図７０に示した従来のＴＦＴを有する半導体装
置の製造プロセスと同様である。
ドレイン領域９５ｂを形成するまでのプロセスは、図６
２ないし図７０に示した従来のＴＦＴを有する半導体装
置の製造プロセスと同様である。
【０１０８】次に、図４３に示すように、全面を覆うよ
うに層間絶縁膜９６を形成する。さらに、プラズマＣＶ
Ｄ法を用いて、全面を覆うようにプラズマ絶縁膜（プラ
ズマ窒化膜、プラズマ酸化膜など）９７を形成する。プ
ラズマ絶縁膜９７上のＴＦＴが形成される領域の上方に
位置する部分に、レジスト９９を形成する。レジスト９
９をマスクとしてプラズマ絶縁膜９７をエッチングする
ことによって、プラズマ絶縁膜９７のＴＦＴに対応する
部分以外の部分を除去する。
うに層間絶縁膜９６を形成する。さらに、プラズマＣＶ
Ｄ法を用いて、全面を覆うようにプラズマ絶縁膜（プラ
ズマ窒化膜、プラズマ酸化膜など）９７を形成する。プ
ラズマ絶縁膜９７上のＴＦＴが形成される領域の上方に
位置する部分に、レジスト９９を形成する。レジスト９
９をマスクとしてプラズマ絶縁膜９７をエッチングする
ことによって、プラズマ絶縁膜９７のＴＦＴに対応する
部分以外の部分を除去する。
【０１０９】ここで、図４４および図４５を参照して、
プラズマＣＶＤ装置およびそれを用いてプラズマ窒化膜
９７を形成する方法の詳細について説明する。まず、図
４４を参照して、本実施例に用いるプラズマＣＶＤ装置
３００は、コンデンサを介して高周波電力が印加される
電極３０１と、プラズマ絶縁膜が形成される半導体基板
１を保持するための基板ホルダ３０２と、基板ホルダ３
０２内に埋込まれ、基板ホルダ３０２を加熱するための
ヒータ３０３と、プラズマＣＶＤ装置３００内の圧力を
検出するための圧力計３０４と、反応ガスが導入される
反応ガス口３０５と、反応生成物が排気される排気口３
０６とを備えている。このようなプラズマＣＶＤ装置３
００を用いてプラズマ絶縁膜を形成する原理としては、
主としてプラズマ状態の化学反応を利用する。すなわ
ち、放電によって生成した励起種を反応させて薄膜を堆
積させる。具体的には、反応ガス口３０５から導入され
た反応ガス（プラズマ窒化膜の場合はＳｉＨ4 ＋Ｎ
Ｈ3 ）が、電子の衝突による衝撃によって、イオン化ま
たは解離する。これにより、原子、ラジカル、各種分子
および原子イオンなどの粒子を生成する。これらの粒子
は主に拡散によって半導体基板１の表面に到達する。す
なわち、反応ガス（ＳｉＨ4 、ＮＨ3 ）は図４５に示す
ような反応を起こす。そして、その反応によって生成さ
れた粒子が拡散して層間絶縁膜９６上にＳｉx Ｎy Ｈz
の組成を有するプラズマ窒化膜が堆積される。これと同
時に、上記発生した粒子のうち水素ラジカルＨは、層間
絶縁膜９６を通り抜けて、チャネル領域９５ａおよびソ
ース／ドレイン領域９５ｂを構成するポリシリコン膜に
侵入する。
プラズマＣＶＤ装置およびそれを用いてプラズマ窒化膜
９７を形成する方法の詳細について説明する。まず、図
４４を参照して、本実施例に用いるプラズマＣＶＤ装置
３００は、コンデンサを介して高周波電力が印加される
電極３０１と、プラズマ絶縁膜が形成される半導体基板
１を保持するための基板ホルダ３０２と、基板ホルダ３
０２内に埋込まれ、基板ホルダ３０２を加熱するための
ヒータ３０３と、プラズマＣＶＤ装置３００内の圧力を
検出するための圧力計３０４と、反応ガスが導入される
反応ガス口３０５と、反応生成物が排気される排気口３
０６とを備えている。このようなプラズマＣＶＤ装置３
００を用いてプラズマ絶縁膜を形成する原理としては、
主としてプラズマ状態の化学反応を利用する。すなわ
ち、放電によって生成した励起種を反応させて薄膜を堆
積させる。具体的には、反応ガス口３０５から導入され
た反応ガス（プラズマ窒化膜の場合はＳｉＨ4 ＋Ｎ
Ｈ3 ）が、電子の衝突による衝撃によって、イオン化ま
たは解離する。これにより、原子、ラジカル、各種分子
および原子イオンなどの粒子を生成する。これらの粒子
は主に拡散によって半導体基板１の表面に到達する。す
なわち、反応ガス（ＳｉＨ4 、ＮＨ3 ）は図４５に示す
ような反応を起こす。そして、その反応によって生成さ
れた粒子が拡散して層間絶縁膜９６上にＳｉx Ｎy Ｈz
の組成を有するプラズマ窒化膜が堆積される。これと同
時に、上記発生した粒子のうち水素ラジカルＨは、層間
絶縁膜９６を通り抜けて、チャネル領域９５ａおよびソ
ース／ドレイン領域９５ｂを構成するポリシリコン膜に
侵入する。
【０１１０】なお、プラズマ絶縁膜（プラズマ窒化膜）
９７を形成する際のプラズマＣＶＤ条件としては、温度
が３００℃程度、圧力が２．５Ｔｏｒｒ程度、ＲＦパワ
ーが２５０〜５００Ｗ、反応ガスがＳｉＨ4 ／ＮＨ
3 （プラズマ窒化膜の場合）である。上記のような条件
でプラズマ絶縁膜９７を形成すると、チャネル領域９５
ａおよびソース／ドレイン領域９５ｂを構成するポリシ
リコン膜は、図４８に示したような結晶構造となる。す
なわち、プラズマ絶縁膜９７形成時にプラズマ装置３０
０内に発生した水素ラジカルＨが、ポリシリコンの結晶
粒界（グレインバウンダリ）近傍に位置するダングリン
グボンド（未結合種）を埋める。この水素ラジカルＨと
シリコンＳｉとの結合によって、結晶粒界を流れるリー
ク電流を低減することができる。
９７を形成する際のプラズマＣＶＤ条件としては、温度
が３００℃程度、圧力が２．５Ｔｏｒｒ程度、ＲＦパワ
ーが２５０〜５００Ｗ、反応ガスがＳｉＨ4 ／ＮＨ
3 （プラズマ窒化膜の場合）である。上記のような条件
でプラズマ絶縁膜９７を形成すると、チャネル領域９５
ａおよびソース／ドレイン領域９５ｂを構成するポリシ
リコン膜は、図４８に示したような結晶構造となる。す
なわち、プラズマ絶縁膜９７形成時にプラズマ装置３０
０内に発生した水素ラジカルＨが、ポリシリコンの結晶
粒界（グレインバウンダリ）近傍に位置するダングリン
グボンド（未結合種）を埋める。この水素ラジカルＨと
シリコンＳｉとの結合によって、結晶粒界を流れるリー
ク電流を低減することができる。
【０１１１】なお、プラズマＣＶＤ条件のうち、圧力が
高いほど水素ラジカルが発生しやすい。また、ＳｉＨ4
ガスの流量が多いほど、水素ラジカルが発生しやすい。
さらに、Ｎ−ＨよりＳｉ−Ｈのほうが解離しやすい。ま
た、図４８に示したような水素ラジカルとＳｉ（シリコ
ン）との結合が行なわれることによって、図４３に示し
たチャネル領域９５ａおよびソース／ドレイン領域９５
ｂの結晶構造は、シリコン基板により近似した構造とな
る。この結果、図４７に示した従来の結晶構造に比べ
て、ＴＦＴのＯＮ時の電流量を増加させることができ
る。これにより、ＴＦＴの電流駆動能力を向上させるこ
とができる。なお、アルミ配線２０上に形成されるパッ
シベーション膜（ＰＳＧ膜）２１をプラズマＣＶＤ法を
用いることによって形成した場合には、水素ラジカルの
働きによって、チャネル領域１０５ａおよびソース／ド
レイン領域１０５ｂを構成するポリシリコン膜の膜質が
さらに改善される。
高いほど水素ラジカルが発生しやすい。また、ＳｉＨ4
ガスの流量が多いほど、水素ラジカルが発生しやすい。
さらに、Ｎ−ＨよりＳｉ−Ｈのほうが解離しやすい。ま
た、図４８に示したような水素ラジカルとＳｉ（シリコ
ン）との結合が行なわれることによって、図４３に示し
たチャネル領域９５ａおよびソース／ドレイン領域９５
ｂの結晶構造は、シリコン基板により近似した構造とな
る。この結果、図４７に示した従来の結晶構造に比べ
て、ＴＦＴのＯＮ時の電流量を増加させることができ
る。これにより、ＴＦＴの電流駆動能力を向上させるこ
とができる。なお、アルミ配線２０上に形成されるパッ
シベーション膜（ＰＳＧ膜）２１をプラズマＣＶＤ法を
用いることによって形成した場合には、水素ラジカルの
働きによって、チャネル領域１０５ａおよびソース／ド
レイン領域１０５ｂを構成するポリシリコン膜の膜質が
さらに改善される。
【０１１２】また、図４６に示すように、プラズマＣＶ
Ｄ装置によって形成された窒化膜９７の中には、水素ラ
ジカルＨが存在するので、プラズマ窒化膜９７形成後に
も、プラズマ窒化膜９７内の水素ラジカルＨが層間絶縁
膜９６を通り抜けてチャネル領域９５ａおよびソース／
ドレイン領域９５ｂを構成するポリシリコン膜に侵入す
る。
Ｄ装置によって形成された窒化膜９７の中には、水素ラ
ジカルＨが存在するので、プラズマ窒化膜９７形成後に
も、プラズマ窒化膜９７内の水素ラジカルＨが層間絶縁
膜９６を通り抜けてチャネル領域９５ａおよびソース／
ドレイン領域９５ｂを構成するポリシリコン膜に侵入す
る。
【０１１３】このように、ＴＦＴを構成するポリシリコ
ン膜には、プラズマ窒化膜９７の形成時および形成後に
おいて水素ラジカルＨが導入される。
ン膜には、プラズマ窒化膜９７の形成時および形成後に
おいて水素ラジカルＨが導入される。
【０１１４】図４９は、本発明の第８参考例によるＴＦ
Ｔを有する半導体装置の断面図である。図４９を参照し
て、この第８参考例では、ＴＦＴを構成するゲート電極
１０３上にゲート酸化膜１０４を介してチャネル領域１
０５ａが形成されている。チャネル領域１０５ａを挟む
ように１対のソース／ドレイン領域１０５ｂが形成され
ている。
Ｔを有する半導体装置の断面図である。図４９を参照し
て、この第８参考例では、ＴＦＴを構成するゲート電極
１０３上にゲート酸化膜１０４を介してチャネル領域１
０５ａが形成されている。チャネル領域１０５ａを挟む
ように１対のソース／ドレイン領域１０５ｂが形成され
ている。
【０１１５】ここで、この第８参考例のチャネル領域１
０５ａおよびソース／ドレイン領域１０５ｂは、図６１
に示した従来のＴＦＴ部分のチャネル領域２１５ａおよ
びソース／ドレイン領域２１５ｂと同じである。
０５ａおよびソース／ドレイン領域１０５ｂは、図６１
に示した従来のＴＦＴ部分のチャネル領域２１５ａおよ
びソース／ドレイン領域２１５ｂと同じである。
【０１１６】チャネル領域１０５ａおよびソース／ドレ
イン領域１０５ｂ上に密着するようにプラズマ絶縁膜１
０６が形成されている。このようにチャネル領域１０５
ａおよびソース／ドレイン領域１０５ｂ上に密着するよ
うにプラズマ絶縁膜１０６を形成した場合には、図４５
に示した第７参考例と同等またはそれ以上の効果を得る
ことができる。なお、この第８参考例においても、第７
参考例と同様、アルミ配線２０上に形成されるパッシベ
ーション膜（ＰＳＧ膜）２１をプラズマＣＶＤ法を用い
ることによって形成した場合には、水素ラジカルの働き
によって、チャネル領域１０５ａおよびソース／ドレイ
ン領域１０５ｂを構成するポリシリコン膜の膜質がさら
に改善される。
イン領域１０５ｂ上に密着するようにプラズマ絶縁膜１
０６が形成されている。このようにチャネル領域１０５
ａおよびソース／ドレイン領域１０５ｂ上に密着するよ
うにプラズマ絶縁膜１０６を形成した場合には、図４５
に示した第７参考例と同等またはそれ以上の効果を得る
ことができる。なお、この第８参考例においても、第７
参考例と同様、アルミ配線２０上に形成されるパッシベ
ーション膜（ＰＳＧ膜）２１をプラズマＣＶＤ法を用い
ることによって形成した場合には、水素ラジカルの働き
によって、チャネル領域１０５ａおよびソース／ドレイ
ン領域１０５ｂを構成するポリシリコン膜の膜質がさら
に改善される。
【０１１７】図５０は、図４９に示した半導体装置の製
造プロセスを説明するための断面図である。図５０を参
照して、この第１１実施例のプラズマ絶縁膜１０６を形
成する方法は、図４６で説明した条件および方法と同じ
である。すなわち、図４６で説明したプラズマＣＶＤ条
件の下、チャネル領域１０５ａおよびソース／ドレイン
領域１０５ｂ上にプラズマ絶縁膜１０６を形成する。プ
ラズマ絶縁膜１０６上のＴＦＴの上方に相当する部分に
レジスト１０８を形成する。レジスト１０８をマスクと
して、プラズマ絶縁膜１０６をエッチングすることによ
って、ＴＦＴに相当する部分以外のプラズマ絶縁膜１０
６を除去する。このようにして、第８参考例のＴＦＴ部
分が形成される。
造プロセスを説明するための断面図である。図５０を参
照して、この第１１実施例のプラズマ絶縁膜１０６を形
成する方法は、図４６で説明した条件および方法と同じ
である。すなわち、図４６で説明したプラズマＣＶＤ条
件の下、チャネル領域１０５ａおよびソース／ドレイン
領域１０５ｂ上にプラズマ絶縁膜１０６を形成する。プ
ラズマ絶縁膜１０６上のＴＦＴの上方に相当する部分に
レジスト１０８を形成する。レジスト１０８をマスクと
して、プラズマ絶縁膜１０６をエッチングすることによ
って、ＴＦＴに相当する部分以外のプラズマ絶縁膜１０
６を除去する。このようにして、第８参考例のＴＦＴ部
分が形成される。
【０１１８】図５１は、本発明の第９参考例によるＴＦ
Ｔを有する半導体装置の断面図である。図５１を参照し
て、この第９参考例では、ＴＦＴを構成するゲート電極
１１３上にゲート酸化膜１１４を介してチャネル領域１
１５ａが形成されている。チャネル領域１１５ａの両側
を挟むようにソース／ドレイン領域１１５ｂが形成され
ている。チャネル領域１１５ａ上にはプラズマ絶縁膜１
１６が形成されている。
Ｔを有する半導体装置の断面図である。図５１を参照し
て、この第９参考例では、ＴＦＴを構成するゲート電極
１１３上にゲート酸化膜１１４を介してチャネル領域１
１５ａが形成されている。チャネル領域１１５ａの両側
を挟むようにソース／ドレイン領域１１５ｂが形成され
ている。チャネル領域１１５ａ上にはプラズマ絶縁膜１
１６が形成されている。
【０１１９】この第９参考例のチャネル領域１１５ａお
よびソース／ドレイン領域１１５ｂは、図６１に示した
従来のＴＦＴ部分のチャネル領域２１５ａおよびソース
／ドレイン領域２１５ｂと同じである。
よびソース／ドレイン領域１１５ｂは、図６１に示した
従来のＴＦＴ部分のチャネル領域２１５ａおよびソース
／ドレイン領域２１５ｂと同じである。
【０１２０】このように、チャネル領域１１５ａ上のみ
にプラズマ絶縁膜１１６を構成しても、図４５に示した
第７参考例および図４９に示した第８参考例と同様の効
果を得ることができる。
にプラズマ絶縁膜１１６を構成しても、図４５に示した
第７参考例および図４９に示した第８参考例と同様の効
果を得ることができる。
【０１２１】図５２は、図５１に示した半導体装置の製
造プロセスを説明するための断面図である。図５２を参
照して、まず従来と同様のプロセスでチャネル領域１１
５ａおよびソース／ドレイン領域１１５ｂを形成する。
その後、プラズマＣＶＤ法を用いて、プラズマ絶縁膜
（プラズマ窒化膜）１１６を形成する。プラズマ絶縁膜
１１６上のチャネル領域１１５ａの上方に相当する部分
に、レジスト１１７を形成する。レジスト１１７をマス
クとして、プラズマ絶縁膜１１６をエッチングすること
によって、チャネル領域１１５ａ上に形成された部分以
外のプラズマ絶縁膜１１６を除去する。続いて、レジス
ト１１７をマスクとして、不純物（ＢＦ2 + ）をソース
／ドレイン領域１１５ｂにイオン注入する。このように
して第１２実施例の半導体装置のＴＦＴ部分が形成され
る。
造プロセスを説明するための断面図である。図５２を参
照して、まず従来と同様のプロセスでチャネル領域１１
５ａおよびソース／ドレイン領域１１５ｂを形成する。
その後、プラズマＣＶＤ法を用いて、プラズマ絶縁膜
（プラズマ窒化膜）１１６を形成する。プラズマ絶縁膜
１１６上のチャネル領域１１５ａの上方に相当する部分
に、レジスト１１７を形成する。レジスト１１７をマス
クとして、プラズマ絶縁膜１１６をエッチングすること
によって、チャネル領域１１５ａ上に形成された部分以
外のプラズマ絶縁膜１１６を除去する。続いて、レジス
ト１１７をマスクとして、不純物（ＢＦ2 + ）をソース
／ドレイン領域１１５ｂにイオン注入する。このように
して第１２実施例の半導体装置のＴＦＴ部分が形成され
る。
【０１２２】図５３は、本発明の第１０参考例によるＴ
ＦＴを有する半導体装置の断面図である。図５３を参照
して、この第１０参考例では、ＴＦＴを構成するゲート
電極１２３上にゲート酸化膜１２４を介してチャネル領
域１２５ａが形成されている。チャネル領域１２５ａを
挟むように１対のソース／ドレイン領域１２５ｂが形成
されている。チャネル領域１２５ａ上には熱酸化膜１２
６が形成されている。ソース／ドレイン領域１２５ｂ上
にはシリコン窒化膜１２７が形成されている。シリコン
窒化膜１２７および熱酸化膜１２６上にはプラズマ窒化
膜１２８が形成されている。
ＦＴを有する半導体装置の断面図である。図５３を参照
して、この第１０参考例では、ＴＦＴを構成するゲート
電極１２３上にゲート酸化膜１２４を介してチャネル領
域１２５ａが形成されている。チャネル領域１２５ａを
挟むように１対のソース／ドレイン領域１２５ｂが形成
されている。チャネル領域１２５ａ上には熱酸化膜１２
６が形成されている。ソース／ドレイン領域１２５ｂ上
にはシリコン窒化膜１２７が形成されている。シリコン
窒化膜１２７および熱酸化膜１２６上にはプラズマ窒化
膜１２８が形成されている。
【０１２３】この第１０参考例の半導体装置は、図１９
に示した第２参考例と図４９に示した第８参考例とを組
合せたような構造を有している。すなわち、チャネル領
域１２５ａの厚みおよびチャネル幅方向の長さがソース
／ドレイン領域１２５ｂの厚み及びチャネル幅方向の長
さに比べて小さくなるように形成されている。そして、
チャネル領域１２５ａおよびソース／ドレイン領域１２
５ｂの上方にはプラズマ窒化膜１２８が形成されてい
る。このように、この第１０参考例では、チャネル領域
１２５ａのチャネル幅方向の断面積をソース／ドレイン
領域１２５ｂのチャネル幅をこの断面積に対して減少
し、かつ、プラズマ窒化膜１２８を形成することによっ
て、ＴＦＴのＯＦＦ時のリーク電流の低減という効果が
さらに高められる。
に示した第２参考例と図４９に示した第８参考例とを組
合せたような構造を有している。すなわち、チャネル領
域１２５ａの厚みおよびチャネル幅方向の長さがソース
／ドレイン領域１２５ｂの厚み及びチャネル幅方向の長
さに比べて小さくなるように形成されている。そして、
チャネル領域１２５ａおよびソース／ドレイン領域１２
５ｂの上方にはプラズマ窒化膜１２８が形成されてい
る。このように、この第１０参考例では、チャネル領域
１２５ａのチャネル幅方向の断面積をソース／ドレイン
領域１２５ｂのチャネル幅をこの断面積に対して減少
し、かつ、プラズマ窒化膜１２８を形成することによっ
て、ＴＦＴのＯＦＦ時のリーク電流の低減という効果が
さらに高められる。
【０１２４】図５４は、図５３に示した第１０参考例の
半導体装置の製造プロセスを説明するための断面図であ
る。図５４を参照して、シリコン窒化膜１２７をマスク
として熱酸化膜１２６を形成するプロセスまでは、図２
０ないし図２２に示した第２ 参考例の製造プロセスと同
様である。その後、プラズマＣＶＤ法を用いて、プラズ
マ絶縁膜１２８を形成する。プラズマ絶縁膜上のＴＦＴ
が形成される上方の領域にレジスト１２９を形成する。
レジスト１２９をマスクとして、プラズマ絶縁膜１２８
をエッチングすることにより、ＴＦＴが形成される領域
以外のプラズマ絶縁膜１２８を除去する。なお、プラズ
マ絶縁膜１２８の形成条件は、図４３で説明したプラズ
マＣＶＤ条件と同じである。
半導体装置の製造プロセスを説明するための断面図であ
る。図５４を参照して、シリコン窒化膜１２７をマスク
として熱酸化膜１２６を形成するプロセスまでは、図２
０ないし図２２に示した第２ 参考例の製造プロセスと同
様である。その後、プラズマＣＶＤ法を用いて、プラズ
マ絶縁膜１２８を形成する。プラズマ絶縁膜上のＴＦＴ
が形成される上方の領域にレジスト１２９を形成する。
レジスト１２９をマスクとして、プラズマ絶縁膜１２８
をエッチングすることにより、ＴＦＴが形成される領域
以外のプラズマ絶縁膜１２８を除去する。なお、プラズ
マ絶縁膜１２８の形成条件は、図４３で説明したプラズ
マＣＶＤ条件と同じである。
【０１２５】図５５は、本発明の第１１参考例によるＴ
ＦＴを有する半導体装置の断面図である。図５５を参照
して、この第１１参考例では、ゲート電極１３３上にゲ
ート酸化膜１３４を介してチャネル領域１３５ａが形成
されている。チャネル領域１３５ａを挟むようにソース
／ドレイン領域１３５ｂが形成されている。チャネル領
域１３５ａ上には熱酸化膜１３７が形成されている。熱
酸化膜１３７上には、プラズマ絶縁膜（プラズマ窒化
膜）１３８が形成されている。ソース／ドレイン領域１
３５ｂ上にはシリコン窒化膜１３６が形成されている。
ＦＴを有する半導体装置の断面図である。図５５を参照
して、この第１１参考例では、ゲート電極１３３上にゲ
ート酸化膜１３４を介してチャネル領域１３５ａが形成
されている。チャネル領域１３５ａを挟むようにソース
／ドレイン領域１３５ｂが形成されている。チャネル領
域１３５ａ上には熱酸化膜１３７が形成されている。熱
酸化膜１３７上には、プラズマ絶縁膜（プラズマ窒化
膜）１３８が形成されている。ソース／ドレイン領域１
３５ｂ上にはシリコン窒化膜１３６が形成されている。
【０１２６】このように、第１１参考例の半導体装置
は、図１９に示した第２参考例と、図５１に示した第９
参考例とを組合せたような構造を有している。このよう
に、チャネル領域１３５ａの膜厚およびチャネル幅方向
の長さの減少と、プラズマ絶縁膜１３８との組合せによ
って、ＴＦＴのＯＦＦ時のさらなるリーク電流の減少が
図られる。
は、図１９に示した第２参考例と、図５１に示した第９
参考例とを組合せたような構造を有している。このよう
に、チャネル領域１３５ａの膜厚およびチャネル幅方向
の長さの減少と、プラズマ絶縁膜１３８との組合せによ
って、ＴＦＴのＯＦＦ時のさらなるリーク電流の減少が
図られる。
【０１２７】図５６は、図５５に示した半導体装置の製
造プロセスを説明するための断面図である。図５６を参
照して、シリコン窒化膜１３６をマスクとして熱酸化膜
１３７を形成するプロセスまでは、図２０ないし図２２
に示した第３の実施例の製造プロセスと同様である。そ
の後、図４３で説明したプラズマＣＶＤ条件下で、プラ
ズマ絶縁膜１３８を形成する。プラズマ絶縁膜１３８上
の熱酸化膜１３７の上部に位置する領域に、レジスト１
３９を形成する。レジスト１３９をマスクとして、プラ
ズマ絶縁膜１３８をエッチングすることによって、熱酸
化膜１３７上のみにプラズマ絶縁膜１３８を残余させ
る。続いて、レジスト１３９をマスクとして、ソース／
ドレイン領域１３５ｂに不純物（ＢＦ2 ）をイオン注入
する。この際、シリコン窒化膜１３６が注入エネルギー
を和らげる役割を果たすので、ソース／ドレイン領域１
３５ｂへの注入エネルギーを増加させることができる。
これにより、イオン注入に必要とする時間を短縮するこ
とができる。このようにして、第１１参考例のＴＦＴを
有する半導体装置が形成される。
造プロセスを説明するための断面図である。図５６を参
照して、シリコン窒化膜１３６をマスクとして熱酸化膜
１３７を形成するプロセスまでは、図２０ないし図２２
に示した第３の実施例の製造プロセスと同様である。そ
の後、図４３で説明したプラズマＣＶＤ条件下で、プラ
ズマ絶縁膜１３８を形成する。プラズマ絶縁膜１３８上
の熱酸化膜１３７の上部に位置する領域に、レジスト１
３９を形成する。レジスト１３９をマスクとして、プラ
ズマ絶縁膜１３８をエッチングすることによって、熱酸
化膜１３７上のみにプラズマ絶縁膜１３８を残余させ
る。続いて、レジスト１３９をマスクとして、ソース／
ドレイン領域１３５ｂに不純物（ＢＦ2 ）をイオン注入
する。この際、シリコン窒化膜１３６が注入エネルギー
を和らげる役割を果たすので、ソース／ドレイン領域１
３５ｂへの注入エネルギーを増加させることができる。
これにより、イオン注入に必要とする時間を短縮するこ
とができる。このようにして、第１１参考例のＴＦＴを
有する半導体装置が形成される。
【０１２８】図５７は、本発明の第１２参考例によるＴ
ＦＴを有する半導体装置の断面図である。図５７を参照
して、この第１２参考例では、ＴＦＴを構成するゲート
電極１４３上にゲート酸化膜１４４を介してチャネル領
域１４５ａが形成されている。チャネル領域１４５ａを
挟むように１対のソース／ドレイン領域１４５ｂが形成
されている。チャネル領域１４５ａ上には熱酸化膜１４
６が形成されている。ソース／ドレイン領域１４５ｂ上
にはシリコン窒化膜１４７が形成されている。熱酸化膜
１４６およびシリコン窒化膜１４７を覆うように層間絶
縁膜１４８が形成されている。層間絶縁膜１４８上には
プラズマ絶縁膜１４９が形成されている。
ＦＴを有する半導体装置の断面図である。図５７を参照
して、この第１２参考例では、ＴＦＴを構成するゲート
電極１４３上にゲート酸化膜１４４を介してチャネル領
域１４５ａが形成されている。チャネル領域１４５ａを
挟むように１対のソース／ドレイン領域１４５ｂが形成
されている。チャネル領域１４５ａ上には熱酸化膜１４
６が形成されている。ソース／ドレイン領域１４５ｂ上
にはシリコン窒化膜１４７が形成されている。熱酸化膜
１４６およびシリコン窒化膜１４７を覆うように層間絶
縁膜１４８が形成されている。層間絶縁膜１４８上には
プラズマ絶縁膜１４９が形成されている。
【０１２９】この第１２参考例は、図１９に示した第２
参考例と、図４２に示した第７参考例とを組合せたよう
な構造を有している。したがって、より効果的に、ＴＦ
ＴのＯＦＦ時のリーク電流の低減およびソース／ドレイ
ン領域１４５ｂにつながる配線層の抵抗の低減を図るこ
とができる。
参考例と、図４２に示した第７参考例とを組合せたよう
な構造を有している。したがって、より効果的に、ＴＦ
ＴのＯＦＦ時のリーク電流の低減およびソース／ドレイ
ン領域１４５ｂにつながる配線層の抵抗の低減を図るこ
とができる。
【０１３０】図５８は、図５７に示した半導体装置の製
造プロセスを説明するための断面図である。図５８を参
照して、シリコン窒化膜１４７をマスクとして熱酸化膜
１４６を形成する工程までは、図２０ないし図２２に示
した第２参考例の製造プロセスと同様である。その後、
全面に層間絶縁膜１４８を形成する。層間絶縁膜１４８
上にプラズマＣＶＤ法を用いて、プラズマ絶縁膜（プラ
ズマ窒化膜）１４９を形成する。なお、このプラズマＣ
ＶＤ条件は、図４２で説明した条件と同じである。プラ
ズマ絶縁膜１４９上のＴＦＴが形成される領域の上部に
位置する領域にレジスト１５０を形成する。レジスト１
５０をマスクとして、プラズマ絶縁膜をエッチングす
る。これによって、ＴＦＴが形成される領域の上部にの
みプラズマ絶縁膜１４９が形成される。このようにし
て、第１２参考例のＴＦＴ部分が形成される。
造プロセスを説明するための断面図である。図５８を参
照して、シリコン窒化膜１４７をマスクとして熱酸化膜
１４６を形成する工程までは、図２０ないし図２２に示
した第２参考例の製造プロセスと同様である。その後、
全面に層間絶縁膜１４８を形成する。層間絶縁膜１４８
上にプラズマＣＶＤ法を用いて、プラズマ絶縁膜（プラ
ズマ窒化膜）１４９を形成する。なお、このプラズマＣ
ＶＤ条件は、図４２で説明した条件と同じである。プラ
ズマ絶縁膜１４９上のＴＦＴが形成される領域の上部に
位置する領域にレジスト１５０を形成する。レジスト１
５０をマスクとして、プラズマ絶縁膜をエッチングす
る。これによって、ＴＦＴが形成される領域の上部にの
みプラズマ絶縁膜１４９が形成される。このようにし
て、第１２参考例のＴＦＴ部分が形成される。
【０１３１】
【発明の効果】請求項１に係る薄膜トランジスタによれ
ば、ソース／ドレイン領域とチャネル領域との接合部に
生じるリーク電流がより減少される。また、ソース／ド
レイン領域の半導体層のチャネル幅方向の長さを小さく
する必要がないため、ソース／ドレイン領域に接続され
る配線層の抵抗が従来に比べて低下される。さらに、チ
ャネル領域のチャネル方向長さも、ソース／ドレイン領
域と略同一にされるため、所定のゲート特性を得るのに
十分な、ゲート電極と対向するチャネル領域の面積を確
保することができる。
ば、ソース／ドレイン領域とチャネル領域との接合部に
生じるリーク電流がより減少される。また、ソース／ド
レイン領域の半導体層のチャネル幅方向の長さを小さく
する必要がないため、ソース／ドレイン領域に接続され
る配線層の抵抗が従来に比べて低下される。さらに、チ
ャネル領域のチャネル方向長さも、ソース／ドレイン領
域と略同一にされるため、所定のゲート特性を得るのに
十分な、ゲート電極と対向するチャネル領域の面積を確
保することができる。
【０１３２】請求項２に係る薄膜トランジスタの製造方
法によれば、ソース／ドレイン領域とチャネル領域との
接触面積を小さくできため、トランジスタのＯＦＦ時
に、ソース／ドレイン領域とチャネル領域との接触部分
で発生するリーク電流を小さくできる。その結果、薄膜
トランジスタのソース／ドレイン領域につながる配線層
の抵抗を低下させることができる。また、第２の半導体
層への不純物の注入を第１の半導体層からの不純物が熱
拡散によって行なうため、第２の半導体層のソース／ド
レイン領域に相当する部分へのイオン注入を省略するこ
とができる。
法によれば、ソース／ドレイン領域とチャネル領域との
接触面積を小さくできため、トランジスタのＯＦＦ時
に、ソース／ドレイン領域とチャネル領域との接触部分
で発生するリーク電流を小さくできる。その結果、薄膜
トランジスタのソース／ドレイン領域につながる配線層
の抵抗を低下させることができる。また、第２の半導体
層への不純物の注入を第１の半導体層からの不純物が熱
拡散によって行なうため、第２の半導体層のソース／ド
レイン領域に相当する部分へのイオン注入を省略するこ
とができる。
【０１３３】請求項３に係る薄膜トランジスタの製造方
法によっても、ソース／ドレイン領域とチャネル領域と
の接触面積を小さくできため、トランジスタのＯＦＦ時
に、ソース／ドレイン領域とチャネル領域との接触部分
で発生するリーク電流を小さくでき、その結果、薄膜ト
ランジスタのソース／ドレイン領域につながる配線層の
抵抗を低下させることができる。
法によっても、ソース／ドレイン領域とチャネル領域と
の接触面積を小さくできため、トランジスタのＯＦＦ時
に、ソース／ドレイン領域とチャネル領域との接触部分
で発生するリーク電流を小さくでき、その結果、薄膜ト
ランジスタのソース／ドレイン領域につながる配線層の
抵抗を低下させることができる。
【図１】本発明の第１参考例による薄膜トランジスタ
（ＴＦＴ）を有する半導体装置を示した平面図である。
（ＴＦＴ）を有する半導体装置を示した平面図である。
【図２】図１に示した半導体装置のＸ−Ｘにおける断面
図である。
図である。
【図３】図２に示したＴＦＴ部分の拡大平面図である。
【図４】図３に示したＴＦＴ部分の断面図である。
【図５】図２に示したＴＦＴ部分の斜視図である。
【図６】図２に示した半導体装置の製造プロセスの第１
工程を説明するための断面図である。
工程を説明するための断面図である。
【図７】図２に示した半導体装置の製造プロセスの第２
工程を説明するための断面図である。
工程を説明するための断面図である。
【図８】図２に示した半導体装置の製造プロセスの第３
工程を説明するための断面図である。
工程を説明するための断面図である。
【図９】図２に示した半導体装置の製造プロセスの第４
工程を説明するための断面図である。
工程を説明するための断面図である。
【図１０】図２に示した半導体装置の製造プロセスの第
５工程を説明するための断面図である。
５工程を説明するための断面図である。
【図１１】図２に示した半導体装置の製造プロセスの第
６工程を説明するための断面図である。
６工程を説明するための断面図である。
【図１２】図２に示した半導体装置の製造プロセスの第
７工程を説明するための断面図である。
７工程を説明するための断面図である。
【図１３】図２に示した半導体装置の製造プロセスの第
８工程を説明するための断面図（ａ）および平面図
（ｂ）である。
８工程を説明するための断面図（ａ）および平面図
（ｂ）である。
【図１４】図２に示した半導体装置の製造プロセスの第
９工程を説明するための断面図である。
９工程を説明するための断面図である。
【図１５】図２に示した半導体装置の製造プロセスの第
１０工程を説明するための断面図である。
１０工程を説明するための断面図である。
【図１６】図２に示した半導体装置の製造プロセスの第
１１工程を説明するための断面図である。
１１工程を説明するための断面図である。
【図１７】図２に示した半導体装置の製造プロセスの第
１２工程を説明するための断面図である。
１２工程を説明するための断面図である。
【図１８】本発明の第１実施例による薄膜トランジスタ
（ＴＦＴ）の平面図である。
（ＴＦＴ）の平面図である。
【図１９】本発明の第２参考例によるＴＦＴを有する半
導体装置の断面図である。
導体装置の断面図である。
【図２０】図１９に示した半導体装置の製造プロセスの
第１工程を説明するための断面図である。
第１工程を説明するための断面図である。
【図２１】図１９に示した半導体装置の製造プロセスの
第２工程を説明するための断面図である。
第２工程を説明するための断面図である。
【図２２】図１９に示した半導体装置の製造プロセスの
第３工程を説明するための断面図である。
第３工程を説明するための断面図である。
【図２３】本発明の第３参考例によるＴＦＴを有する半
導体装置の断面図である。
導体装置の断面図である。
【図２４】図２３に示した半導体装置の製造プロセスを
説明するための断面図である。
説明するための断面図である。
【図２５】本発明の第４参考例によるＴＦＴを有する半
導体装置の断面図である。
導体装置の断面図である。
【図２６】図２５に示した半導体装置の製造プロセスの
第１工程を説明するための断面図である。
第１工程を説明するための断面図である。
【図２７】図２５に示した半導体装置の製造プロセスの
第２工程を説明するための断面図である。
第２工程を説明するための断面図である。
【図２８】本発明の第５参考例によるＴＦＴを有する半
導体装置の製造プロセスを説明するための断面図であ
る。
導体装置の製造プロセスを説明するための断面図であ
る。
【図２９】本発明の第６参考例によるＴＦＴを有する半
導体装置の断面図である。
導体装置の断面図である。
【図３０】図２９に示した半導体装置の平面図
（（ａ）、（ｂ））である。
（（ａ）、（ｂ））である。
【図３１】図２９に示した半導体装置の製造プロセスの
第１工程を説明するための断面図である。
第１工程を説明するための断面図である。
【図３２】図２９に示した半導体装置の製造プロセスの
第２工程を説明するための断面図である。
第２工程を説明するための断面図である。
【図３３】図２９に示した半導体装置の製造プロセスの
第３工程を説明するための断面図である。
第３工程を説明するための断面図である。
【図３４】本発明の第２実施例によるＴＦＴを有する半
導体装置の断面図である。
導体装置の断面図である。
【図３５】図３４に示した半導体装置の製造プロセスの
第１工程を説明するための断面図である。
第１工程を説明するための断面図である。
【図３６】図３４に示した半導体装置の製造プロセスの
第２工程を説明するための断面図である。
第２工程を説明するための断面図である。
【図３７】図３４に示した半導体装置の製造プロセスの
第３工程を説明するための断面図である。
第３工程を説明するための断面図である。
【図３８】本発明の第３実施例によるＴＦＴを有する半
導体装置の断面図である。
導体装置の断面図である。
【図３９】図３８に示した半導体装置の製造プロセスの
第１工程を説明するための断面図である。
第１工程を説明するための断面図である。
【図４０】図３８に示した半導体装置の製造プロセスの
第２工程を説明するための断面図である。
第２工程を説明するための断面図である。
【図４１】図３８に示した半導体装置の製造プロセスの
第３工程を説明するための断面図である。
第３工程を説明するための断面図である。
【図４２】本発明の第７参考例によるＴＦＴを有する半
導体装置の断面図である。
導体装置の断面図である。
【図４３】図４２に示した半導体装置の製造プロセスを
説明するための断面図である。
説明するための断面図である。
【図４４】図４２に示したプラズマ絶縁膜（窒化膜）を
形成するためのプラズマＣＶＤ装置を示した概略図であ
る。
形成するためのプラズマＣＶＤ装置を示した概略図であ
る。
【図４５】プラズマ絶縁膜形成時の水素ラジカルＨの導
入を説明するために図４４に示したプラズマＣＶＤ装置
内のＡ部分を拡大した断面図である。
入を説明するために図４４に示したプラズマＣＶＤ装置
内のＡ部分を拡大した断面図である。
【図４６】プラズマ絶縁膜形成後の水素ラジカルＨの導
入を説明するための断面図である。
入を説明するための断面図である。
【図４７】従来のＴＦＴを構成するポリシリコン膜の結
晶状態を示した模式図である。
晶状態を示した模式図である。
【図４８】図４２に示したＴＦＴを構成するポリシリコ
ン膜の結晶状態を示した模式図である。
ン膜の結晶状態を示した模式図である。
【図４９】本発明の第８参考例によるＴＦＴを有する半
導体装置の断面図である。
導体装置の断面図である。
【図５０】図４９に示した半導体装置の製造プロセスを
説明するための断面図である。
説明するための断面図である。
【図５１】本発明の第９参考例によるＴＦＴを有する半
導体装置の断面図である。
導体装置の断面図である。
【図５２】図５１に示した半導体装置の製造プロセスを
説明するための断面図である。
説明するための断面図である。
【図５３】本発明の第１０参考例によるＴＦＴを有する
半導体装置の断面図である。
半導体装置の断面図である。
【図５４】図５３に示した半導体装置の製造プロセスを
説明するための断面図である。
説明するための断面図である。
【図５５】本発明の第１１参考例によるＴＦＴを有する
半導体装置の断面図である。
半導体装置の断面図である。
【図５６】図５５に示した半導体装置の製造プロセスを
説明するための断面図である。
説明するための断面図である。
【図５７】本発明の第１２参考例によるＴＦＴを有する
半導体装置の断面図である。
半導体装置の断面図である。
【図５８】図５７に示した半導体装置の製造プロセスを
説明するための断面図である。
説明するための断面図である。
【図５９】従来のＳＲＡＭのメモリセルの一例を示した
回路図である。
回路図である。
【図６０】従来のＴＦＴを有する半導体装置（ＳＲＡ
Ｍ）の平面図である。
Ｍ）の平面図である。
【図６１】図６０に示した半導体装置のＸ−Ｘにおける
断面図である。
断面図である。
【図６２】図６１に示した半導体装置の製造プロセスの
第１工程を説明するための断面図である。
第１工程を説明するための断面図である。
【図６３】図６１に示した半導体装置の製造プロセスの
第２工程を説明するための断面図である。
第２工程を説明するための断面図である。
【図６４】図６１に示した半導体装置の製造プロセスの
第３工程を説明するための断面図である。
第３工程を説明するための断面図である。
【図６５】図６１に示した半導体装置の製造プロセスの
第４工程を説明するための断面図である。
第４工程を説明するための断面図である。
【図６６】図６１に示した半導体装置の製造プロセスの
第５工程を説明するための断面図である。
第５工程を説明するための断面図である。
【図６７】図６１に示した半導体装置の製造プロセスの
第６工程を説明するための断面図である。
第６工程を説明するための断面図である。
【図６８】図６１に示した半導体装置の製造プロセスの
第７工程を説明するための断面図である。
第７工程を説明するための断面図である。
【図６９】図６１に示した半導体装置の製造プロセスの
第８工程を説明するための断面図である。
第８工程を説明するための断面図である。
【図７０】図６１に示した半導体装置の製造プロセスの
第９工程を説明するための断面図である。
第９工程を説明するための断面図である。
【図７１】図６１に示した半導体装置の製造プロセスの
第１０工程を説明するための断面図である。
第１０工程を説明するための断面図である。
【図７２】図６１に示した半導体装置の製造プロセスの
第１１工程を説明するための断面図である。
第１１工程を説明するための断面図である。
【図７３】図６１に示したＴＦＴ部分の拡大平面図であ
る。
る。
【図７４】図７３に示したＴＦＴ部分の拡大断面図であ
る。
る。
１：半導体基板 ２：Ｐウェル ３：不純物領域 ４：素子分離酸化膜 ５ａ，５ｂ：ゲート酸化膜 ６ａ，６ｂ：ゲート電極 ７ａ，７ｂ：低濃度不純物領域 ８ａ，８ｂ：サイドウォール ９ａ，９ｂ：高濃度不純物領域 １１：コンタクト電極 １２：層間絶縁膜 １３：ゲート電極 １４：ゲート酸化膜 １５（１５ａ，１５ｂ，１５ｃ）：ポリシリコン膜 １５ａ：チャネル領域 １５ｂ：ソース／ドレイン領域 １５ｃ：接合部 １９：バリアメタル層 ２０：アルミ配線 ２１：パッシベーション膜（ＰＳＧ膜） ２６：シリコン窒化膜 ２７：熱酸化膜 ４６：Ｓｉ−Ｎ膜 なお、各図中、同一符号は同一または相当部分を示す。
フロントページの続き (56)参考文献 特開 平３−101271（ＪＰ，Ａ) 特開 平２−56966（ＪＰ，Ａ) 特開 昭61−252667（ＪＰ，Ａ) 特開 平２−5572（ＪＰ，Ａ) 特開 平１−99261（ＪＰ，Ａ) 特開 昭61−100967（ＪＰ，Ａ) 特開 昭61−187274（ＪＰ，Ａ) 特開 昭60−136259（ＪＰ，Ａ) 特開 昭63−165（ＪＰ，Ａ) 特開 昭62−84562（ＪＰ，Ａ) 特開 昭63−258057（ＪＰ，Ａ) 特開 平２−272763（ＪＰ，Ａ) 特開 平３−102875（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 薄い半導体層内の所定領域に、ゲート絶
縁膜を介してゲート電極に対向するように形成されたチ
ャネル領域と、 前記チャネル領域を間に挟むように前記薄い半導体層内
に形成された１対のソース／ドレイン領域とを備えた薄
膜トランジスタであって、前記薄い半導体層は、前記チャネル領域と前記ソース／
ドレイン領域とにおいて略同一の第１のチャネル幅方向
長さを有し、 前記薄い半導体層はさらに、前記チャネル領域と前記ソ
ース／ドレイン領域との間に、前記第１のチャネル幅方
向長さよりも短い第２のチャネル幅方向長さを有する接
合領域を備えた 、薄膜トランジスタ。 - 【請求項２】 層間絶縁膜上に不純物を含む第１の半導
体層を形成する工程と、 前記第１の半導体層に所定のエッチングを施すことによ
って、ゲート電極と、該ゲート電極の両側壁に所定の間
隔を隔てて対向する、前記ソース／ドレイン領域の一部
を構成する下層ソース／ドレイン領域とを形成する工程
と、 前記ゲート電極の上面を覆うとともに、前記ゲート電極
の両側壁と前記ソース／ドレイン領域との間を埋めるよ
うに、かつ、前記下層ソース／ドレイン領域の上面を露
出するように、ゲート酸化膜を形成する工程と、 前記ゲート酸化膜の上面および前記下層ソース／ドレイ
ン領域の上面を覆うように第２の半導体層を形成する工
程と、 前記下層ソース／ドレイン領域の不純物を前記第２の半
導体層に熱拡散させることにより、前記下層ソース／ド
レイン領域とともに前記ソース／ドレイン領域を構成す
る上層ソース／ドレイン領域を形成する工程とを備え
る、薄膜トランジスタの製造方法。 - 【請求項３】 層間絶縁膜上に延びるように、チャネル
領域および該チャネル領域を両側から挟むソース／ドレ
イン領域となる第１の半導体層を形成する工程と、 前記第１の半導体層上にゲート酸化膜を形成する工程
と、 前記チャネル領域となる領域の上方の前記ゲート酸化膜
上に、ゲート電極を形成する工程と、 少なくとも前記ゲート電極の上面および側壁を覆う酸化
膜を形成する工程と、 前記ゲート電極の上面および側壁を覆う前記酸化膜を残
して、前記ソース／ドレイン領域となる領域上の前記酸
化膜および前記ゲート酸化膜を除去する工程と、 前記第１の半導体層の前記ソース／ドレイン領域となる
部分の上面を覆うように、第２の半導体層を形成する工
程と、 前記第１の半導体層および前記第２の半導体層の前記ソ
ース／ドレイン領域となる部分に、不純物をイオン注入
することにより、前記ソース／ドレイン領域を形成する
工程とを備える、薄膜トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014007A JP2894391B2 (ja) | 1991-09-20 | 1992-01-29 | 薄膜トランジスタおよびその製造方法 |
| US07/942,492 US5281828A (en) | 1991-09-20 | 1992-09-09 | Thin film transistor with reduced leakage current |
| DE4231152A DE4231152C2 (de) | 1991-09-20 | 1992-09-17 | Dünnfilmtransistor und Herstellungsverfahren dafür |
| KR1019920017134A KR0121192B1 (ko) | 1991-09-20 | 1992-09-19 | 박막트랜지스터 및 그 제조방법 |
| US08/155,608 US5436184A (en) | 1991-09-20 | 1993-11-22 | Thin film transistor and manufacturing method thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-242087 | 1991-09-20 | ||
| JP24208791 | 1991-09-20 | ||
| JP4014007A JP2894391B2 (ja) | 1991-09-20 | 1992-01-29 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136167A JPH05136167A (ja) | 1993-06-01 |
| JP2894391B2 true JP2894391B2 (ja) | 1999-05-24 |
Family
ID=26349881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014007A Expired - Lifetime JP2894391B2 (ja) | 1991-09-20 | 1992-01-29 | 薄膜トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5281828A (ja) |
| JP (1) | JP2894391B2 (ja) |
| KR (1) | KR0121192B1 (ja) |
| DE (1) | DE4231152C2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350933A (en) * | 1990-02-21 | 1994-09-27 | Sony Corporation | Semiconductor CMOS static RAM with overlapping thin film transistors |
| JPH06140631A (ja) * | 1992-10-28 | 1994-05-20 | Ryoden Semiconductor Syst Eng Kk | 電界効果型薄膜トランジスタおよびその製造方法 |
| KR960010072B1 (ko) * | 1992-11-18 | 1996-07-25 | 김광호 | 반도체 메모리장치 |
| DE4435461C2 (de) * | 1993-10-06 | 2001-09-20 | Micron Technology Inc N D Ges | Dünnfilmtransistor und dessen Herstellverfahren |
| JP4801488B2 (ja) * | 1993-11-22 | 2011-10-26 | 株式会社半導体エネルギー研究所 | フリップフロップ回路及びそれを用いたスタティックｒａｍ |
| JP2570609B2 (ja) * | 1993-11-30 | 1997-01-08 | 日本電気株式会社 | 半導体集積回路装置 |
| US6582996B1 (en) * | 1998-07-13 | 2003-06-24 | Fujitsu Limited | Semiconductor thin film forming method |
| US7679131B1 (en) * | 1999-08-31 | 2010-03-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic device |
| CN100555375C (zh) * | 2004-09-17 | 2009-10-28 | 日本电气株式会社 | 半导体器件、使用该器件的电路和显示设备及其驱动方法 |
| JP2007167391A (ja) * | 2005-12-22 | 2007-07-05 | Sanyo Electric Co Ltd | ドラム式洗濯機 |
| KR100650867B1 (ko) * | 2005-12-29 | 2006-11-28 | 동부일렉트로닉스 주식회사 | 협채널 금속 산화물 반도체 트랜지스터 |
| KR20080000202A (ko) | 2006-06-27 | 2008-01-02 | 삼성전자주식회사 | 표시기판 및 이를 갖는 표시패널 |
| KR101443215B1 (ko) | 2007-06-13 | 2014-09-24 | 삼성전자주식회사 | 앰비폴라 물질을 이용한 전계효과 트랜지스터 및 논리회로 |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3028718C2 (de) * | 1979-07-31 | 1982-08-19 | Sharp K.K., Osaka | Dünnfilmtransistor in Verbindung mit einer Anzeigevorrichtung |
| GB2081018B (en) * | 1980-07-31 | 1985-06-26 | Suwa Seikosha Kk | Active matrix assembly for display device |
| JPS57211267A (en) * | 1981-06-22 | 1982-12-25 | Toshiba Corp | Semiconductor device and manufacture thereof |
| FR2527385B1 (fr) * | 1982-04-13 | 1987-05-22 | Suwa Seikosha Kk | Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor |
| US4619034A (en) * | 1983-05-02 | 1986-10-28 | Ncr Corporation | Method of making laser recrystallized silicon-on-insulator nonvolatile memory device |
| US4633284A (en) * | 1983-11-08 | 1986-12-30 | Energy Conversion Devices, Inc. | Thin film transistor having an annealed gate oxide and method of making same |
| US5162892A (en) * | 1983-12-24 | 1992-11-10 | Sony Corporation | Semiconductor device with polycrystalline silicon active region and hydrogenated passivation layer |
| JPS60136259A (ja) * | 1983-12-24 | 1985-07-19 | Sony Corp | 電界効果型トランジスタの製造方法 |
| JPS611900A (ja) * | 1984-06-11 | 1986-01-07 | Kobe Steel Ltd | 混濁液移送装置 |
| JPH0612826B2 (ja) * | 1984-10-22 | 1994-02-16 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
| JPS61187274A (ja) * | 1985-02-14 | 1986-08-20 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPS61252667A (ja) * | 1985-05-01 | 1986-11-10 | Seiko Epson Corp | 薄膜トランジスタ及びその製造方法 |
| JPS6284562A (ja) * | 1985-10-08 | 1987-04-18 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JPS6298669A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63165A (ja) * | 1986-06-19 | 1988-01-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH07120805B2 (ja) * | 1987-10-12 | 1995-12-20 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2699401B2 (ja) * | 1988-04-25 | 1998-01-19 | セイコーエプソン株式会社 | 相補型半導体装置及びその製造方法 |
| JPH01295464A (ja) * | 1988-05-24 | 1989-11-29 | Sony Corp | 薄膜トランジスタ |
| JPH025572A (ja) * | 1988-06-24 | 1990-01-10 | Matsushita Electron Corp | 半導体装置 |
| DE3823521A1 (de) * | 1988-07-12 | 1990-02-15 | Basf Ag | Cyclopropancarboxamide, verfahren zu ihrer herstellung und ihre verwendung zur bekaempfung von schaedlingen |
| JPH0277246A (ja) * | 1988-07-14 | 1990-03-16 | Advanced Interventional Syst Inc | 高エネルギーのレーザ光の誘導伝送システム |
| JPH0227769A (ja) * | 1988-07-15 | 1990-01-30 | Seiko Epson Corp | 半導体装置 |
| JPH0256966A (ja) * | 1988-08-22 | 1990-02-26 | Seiko Epson Corp | 半導体記憶装置 |
| US5116771A (en) * | 1989-03-20 | 1992-05-26 | Massachusetts Institute Of Technology | Thick contacts for ultra-thin silicon on insulator films |
| JPH0388321A (ja) * | 1989-08-31 | 1991-04-12 | Tonen Corp | 多結晶シリコン薄膜 |
| JP2805888B2 (ja) * | 1989-09-14 | 1998-09-30 | セイコーエプソン株式会社 | 薄膜トランジスタ |
| JP2543416B2 (ja) * | 1989-11-11 | 1996-10-16 | 猛英 白土 | 半導体装置 |
| US5172200A (en) * | 1990-01-12 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | MOS memory device having a LDD structure and a visor-like insulating layer |
| US5350933A (en) * | 1990-02-21 | 1994-09-27 | Sony Corporation | Semiconductor CMOS static RAM with overlapping thin film transistors |
| DE69125886T2 (de) * | 1990-05-29 | 1997-11-20 | Semiconductor Energy Lab | Dünnfilmtransistoren |
| US5153142A (en) * | 1990-09-04 | 1992-10-06 | Industrial Technology Research Institute | Method for fabricating an indium tin oxide electrode for a thin film transistor |
-
1992
- 1992-01-29 JP JP4014007A patent/JP2894391B2/ja not_active Expired - Lifetime
- 1992-09-09 US US07/942,492 patent/US5281828A/en not_active Expired - Fee Related
- 1992-09-17 DE DE4231152A patent/DE4231152C2/de not_active Expired - Fee Related
- 1992-09-19 KR KR1019920017134A patent/KR0121192B1/ko not_active IP Right Cessation
-
1993
- 1993-11-22 US US08/155,608 patent/US5436184A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0121192B1 (ko) | 1997-11-10 |
| JPH05136167A (ja) | 1993-06-01 |
| US5436184A (en) | 1995-07-25 |
| DE4231152A1 (de) | 1993-04-08 |
| DE4231152C2 (de) | 1997-01-09 |
| US5281828A (en) | 1994-01-25 |
| KR930006979A (ko) | 1993-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5607869A (en) | Method for manufacturing asymmetrical LDD type MIS device | |
| JP2894391B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR930011232A (ko) | 불휘발성 반도체메모리장치 및 그 제조방법 | |
| US6747321B2 (en) | Semiconductor memory device with a silicide layer formed on regions other than source regions | |
| JPH05102490A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2585140B2 (ja) | 半導体装置の配線接触構造 | |
| US6780715B2 (en) | Method for fabricating merged dram with logic semiconductor device | |
| US5497022A (en) | Semiconductor device and a method of manufacturing thereof | |
| JP2658844B2 (ja) | 半導体記憶装置 | |
| US5840618A (en) | Method of manufacturing semiconductor device using an amorphous material | |
| JPS60113460A (ja) | ダイナミックメモリ素子の製造方法 | |
| US5482889A (en) | Method for producing of semiconductor device having of channel stopper under field insulating layer | |
| JP2751893B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3154130B2 (ja) | 半導体メモリ | |
| JP4010425B2 (ja) | 半導体装置及びその製造方法 | |
| JP3067186B2 (ja) | 半導体装置 | |
| JP2621824B2 (ja) | 半導体装置の製造方法 | |
| JP3039475B2 (ja) | 半導体装置およびその製造方法 | |
| KR100281346B1 (ko) | 도핑된 영역내 비아 홀 제조방법 | |
| JPH08340052A (ja) | 半導体メモリ装置およびその製造方法 | |
| JP3259265B2 (ja) | イオン注入プログラム方式のマスクｒｏｍの製造方法 | |
| JPH05218440A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH06260495A (ja) | 半導体装置及びその製造方法 | |
| JPH05102409A (ja) | Ｃｍｏｓトランジスタの構造およびその製造方法 | |
| JPH06132495A (ja) | 半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970311 |