JPH05102409A - Ｃｍｏｓトランジスタの構造およびその製造方法 - Google Patents
Ｃｍｏｓトランジスタの構造およびその製造方法Info
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- JPH05102409A JPH05102409A JP3257817A JP25781791A JPH05102409A JP H05102409 A JPH05102409 A JP H05102409A JP 3257817 A JP3257817 A JP 3257817A JP 25781791 A JP25781791 A JP 25781791A JP H05102409 A JPH05102409 A JP H05102409A
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- Japan
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- gate electrode
- drain
- source
- cmos transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体装置におけるＣＭＯＳトラ
ンジスタに関するものであり、そのＮｃｈＭＯＳＦＥＴ
の駆動力低下およびＰｃｈＭＯＳＦＥＴのチャネル長の
ばらつきの問題を解決することを目的とするものであ
る。 【構成】 本発明は前記目的のために、ＮｃｈＭＯＳＦ
ＥＴとしてのＮ型不純物を注入した後、ソース、ドレイ
ン層となる高濃度なＮ型不純物の熱処理で決まる横方向
拡散長と同じ膜厚の絶縁膜を堆積し、サイドウォール形
成エッチングを行なわず、ＮおよびＰｃｈＭＯＳＦＥＴ
のソース、ドレイン層形成のための不純物を、前記絶縁
膜を通して注入するようにし、Ｎ- 層を完全にゲート電
極の下に接するようにし、Ｎ+ 層をゲート電極の端部下
に在るようにしたものである。
ンジスタに関するものであり、そのＮｃｈＭＯＳＦＥＴ
の駆動力低下およびＰｃｈＭＯＳＦＥＴのチャネル長の
ばらつきの問題を解決することを目的とするものであ
る。 【構成】 本発明は前記目的のために、ＮｃｈＭＯＳＦ
ＥＴとしてのＮ型不純物を注入した後、ソース、ドレイ
ン層となる高濃度なＮ型不純物の熱処理で決まる横方向
拡散長と同じ膜厚の絶縁膜を堆積し、サイドウォール形
成エッチングを行なわず、ＮおよびＰｃｈＭＯＳＦＥＴ
のソース、ドレイン層形成のための不純物を、前記絶縁
膜を通して注入するようにし、Ｎ- 層を完全にゲート電
極の下に接するようにし、Ｎ+ 層をゲート電極の端部下
に在るようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置における
主としてＣＭＯＳトランジスタ部の構造とその製法に関
するものである。
主としてＣＭＯＳトランジスタ部の構造とその製法に関
するものである。
【０００２】
【従来の技術】４ＭｂＤＲＡＭに代表される超ＬＳＩで
は、そこで使用されるＭＯＳＦＥＴ（ＭＯＳ型電界効果
型トランジスタ）のゲート長がサブミクロンとなり、ま
た、消費電力を抑える意味でもＣＭＯＳトランジスタの
使用が主流となっている。ゲート長がサブミクロンとな
ると、特にＮｃｈＭＯＳＦＥＴにおいて内部電界増大に
起因したホット・キャリヤ発生による素子特性劣化が問
題となり、その対策として、Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ（ＬＤＤ）構造が採用されている。
は、そこで使用されるＭＯＳＦＥＴ（ＭＯＳ型電界効果
型トランジスタ）のゲート長がサブミクロンとなり、ま
た、消費電力を抑える意味でもＣＭＯＳトランジスタの
使用が主流となっている。ゲート長がサブミクロンとな
ると、特にＮｃｈＭＯＳＦＥＴにおいて内部電界増大に
起因したホット・キャリヤ発生による素子特性劣化が問
題となり、その対策として、Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ（ＬＤＤ）構造が採用されている。
【０００３】図２に、従来使用されているＣＭＯＳトラ
ンジスタの製造工程の要所を示し、以下順に説明する。
ンジスタの製造工程の要所を示し、以下順に説明する。
【０００４】（ａ）Ｐ型シリコン基板１の一部に、通常
のフォトリソグラフィ・エッチング（以下フォト・エッ
チと略す）、及びイオン・インプランテーションにより
Ｎ型不純物（リン等）を導入し、Ｎウェル領域２を作
る。次いで通常のＬＯＣＯＳ法により、フィールド酸化
膜３を形成する。そして熱酸化により、シリコン基板１
露出面全面にゲート酸化膜４を形成し、ゲート電極とな
るポリシリコン５を全面に堆積し、通常のフォト・エッ
チによりゲート電極のパターニングを行なう。通常のフ
ォトリソ（フォトリソグラフィ）工程によりＰｃｈ（Ｐ
チャネル）ＭＯＳＦＥＴ形成領域をフォトレジスト６で
おおい、全面に、Ｌｉｇｈｔｌｙ Ｄｏｐｅ層（Ｎ
- 層）となるリンをイオン・インプランテーションによ
り注入することでＮｃｈ（Ｎチャネル）ＭＯＳＦＥＴ領
域にのみ、Ｎ- 層７を形成する。
のフォトリソグラフィ・エッチング（以下フォト・エッ
チと略す）、及びイオン・インプランテーションにより
Ｎ型不純物（リン等）を導入し、Ｎウェル領域２を作
る。次いで通常のＬＯＣＯＳ法により、フィールド酸化
膜３を形成する。そして熱酸化により、シリコン基板１
露出面全面にゲート酸化膜４を形成し、ゲート電極とな
るポリシリコン５を全面に堆積し、通常のフォト・エッ
チによりゲート電極のパターニングを行なう。通常のフ
ォトリソ（フォトリソグラフィ）工程によりＰｃｈ（Ｐ
チャネル）ＭＯＳＦＥＴ形成領域をフォトレジスト６で
おおい、全面に、Ｌｉｇｈｔｌｙ Ｄｏｐｅ層（Ｎ
- 層）となるリンをイオン・インプランテーションによ
り注入することでＮｃｈ（Ｎチャネル）ＭＯＳＦＥＴ領
域にのみ、Ｎ- 層７を形成する。
【０００５】（ｂ）全面に、ＣＶＤ法（化学的気相成長
法）により酸化膜を堆積し、その後、異方性エッチング
により、ゲート側壁にのみ、サイド・ウォールとなる酸
化膜８を残す。その後、上記と同様にフォトレジストに
よりＰｃｈＭＯＳＦＥＴ側、ＮｃｈＭＯＳＦＥＴ側をそ
れぞれおおい、Ｎｃｈ側、Ｐｃｈ側にそれぞれ、イオン
・インプランテーションによりソース・ドレインとなる
不純物、ヒ素（Ｎ+ 層）９及びボロン（Ｐ+ 層）１０を
注入する。
法）により酸化膜を堆積し、その後、異方性エッチング
により、ゲート側壁にのみ、サイド・ウォールとなる酸
化膜８を残す。その後、上記と同様にフォトレジストに
よりＰｃｈＭＯＳＦＥＴ側、ＮｃｈＭＯＳＦＥＴ側をそ
れぞれおおい、Ｎｃｈ側、Ｐｃｈ側にそれぞれ、イオン
・インプランテーションによりソース・ドレインとなる
不純物、ヒ素（Ｎ+ 層）９及びボロン（Ｐ+ 層）１０を
注入する。
【０００６】（ｃ）ＣＶＤ法により絶縁膜１１を堆積
し、通常のフォト・エッチによりコンタクトホール１２
を開口し、配線となる金属を全面に堆積し、通常のフォ
ト・エッチ工程により配線１３のパターニングを行な
い、全面に保護膜となる絶縁膜１４を堆積する。
し、通常のフォト・エッチによりコンタクトホール１２
を開口し、配線となる金属を全面に堆積し、通常のフォ
ト・エッチ工程により配線１３のパターニングを行な
い、全面に保護膜となる絶縁膜１４を堆積する。
【０００７】以上によりＮｃｈＭＯＳＦＥＴは、ＬＤＤ
構造、ＰｃｈＭＯＳＦＥＴは、サイド・ウォール付のＳ
ｉｎｇｌｅ Ｄｒａｉｎ構造であるＣＭＯＳトランジス
タとなる。
構造、ＰｃｈＭＯＳＦＥＴは、サイド・ウォール付のＳ
ｉｎｇｌｅ Ｄｒａｉｎ構造であるＣＭＯＳトランジス
タとなる。
【０００８】
【発明が解決しようとする課題】以上述べた、現在一般
的に使われているＣＭＯＳトランジスタ構造では、次世
代以降、ゲート長が０．５μｍ以下と縮小化されるに従
い、以下の問題点が顕在化してくる。まず、ＮｃｈＭＯ
ＳＦＥＴにおいては、現状、サイド・ウォール長（図２
の（ｂ）参照）として０．２〜０．３μｍが使用されて
いるが、そのＮ- 層の寄生抵抗が、ＮｃｈＭＯＳＦＥＴ
の電流駆動力を低下させる効果が無視し得なくなること
である。さらに、ＰｃｈＭＯＳＦＥＴにおいては、サイ
ド・ウォール形成後、ソース・ドレイン形成不純物ボロ
ンを導入して拡散させるが、この場合、チャネル長は、
サイド・ウォールのエッヂからのボロンの横方向拡散長
により決まる（図２の（ｂ）参照）。従って、チャネル
長は、サイド・ウォール長のばらつきに直接影響されて
ばらつくことになり、ゲート長が短くなるに従い、この
チャネル長のばらつきも無視し得なくなる。
的に使われているＣＭＯＳトランジスタ構造では、次世
代以降、ゲート長が０．５μｍ以下と縮小化されるに従
い、以下の問題点が顕在化してくる。まず、ＮｃｈＭＯ
ＳＦＥＴにおいては、現状、サイド・ウォール長（図２
の（ｂ）参照）として０．２〜０．３μｍが使用されて
いるが、そのＮ- 層の寄生抵抗が、ＮｃｈＭＯＳＦＥＴ
の電流駆動力を低下させる効果が無視し得なくなること
である。さらに、ＰｃｈＭＯＳＦＥＴにおいては、サイ
ド・ウォール形成後、ソース・ドレイン形成不純物ボロ
ンを導入して拡散させるが、この場合、チャネル長は、
サイド・ウォールのエッヂからのボロンの横方向拡散長
により決まる（図２の（ｂ）参照）。従って、チャネル
長は、サイド・ウォール長のばらつきに直接影響されて
ばらつくことになり、ゲート長が短くなるに従い、この
チャネル長のばらつきも無視し得なくなる。
【０００９】この発明は、以上述べたＮｃｈＭＯＳＦＥ
Ｔの駆動力低下及びＰｃｈＭＯＳＦＥＴのチャネル長の
ばらつきの問題をともに解決し、ホット・キャリヤによ
る素子特性の劣化を回避しながら、駆動力が大きく、さ
らにばらつきの小さいＣＭＯＳ・ＦＥＴの構造及び製造
方法を提供することを目的とする。
Ｔの駆動力低下及びＰｃｈＭＯＳＦＥＴのチャネル長の
ばらつきの問題をともに解決し、ホット・キャリヤによ
る素子特性の劣化を回避しながら、駆動力が大きく、さ
らにばらつきの小さいＣＭＯＳ・ＦＥＴの構造及び製造
方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明は前述の目的の
ため、ＣＭＯＳトランジスタにおいて、ＮｃｈＭＯＳＦ
ＥＴのＬｉｇｈｔｌｙ Ｄｏｐｅ層とるＮ型不純物を注
入した後、全面に、ソース・ドレイン層となるＮ型不純
物の全工程の熱処理を通して決まる横方向拡散長と同じ
膜厚の絶縁膜を堆積し、サイド・ウォール形成エッチン
グは行なわず、その後、ＮｃｈＭＯＳＦＥＴ、ＰｃｈＭ
ＯＳＦＥＴのソース・ドレイン層形成のための不純物
を、この絶縁膜を通してイオン・インプランテーション
によりシリコン基板中に導入するようにした。
ため、ＣＭＯＳトランジスタにおいて、ＮｃｈＭＯＳＦ
ＥＴのＬｉｇｈｔｌｙ Ｄｏｐｅ層とるＮ型不純物を注
入した後、全面に、ソース・ドレイン層となるＮ型不純
物の全工程の熱処理を通して決まる横方向拡散長と同じ
膜厚の絶縁膜を堆積し、サイド・ウォール形成エッチン
グは行なわず、その後、ＮｃｈＭＯＳＦＥＴ、ＰｃｈＭ
ＯＳＦＥＴのソース・ドレイン層形成のための不純物
を、この絶縁膜を通してイオン・インプランテーション
によりシリコン基板中に導入するようにした。
【００１１】
【作用】以上のように本発明の方法によれば、ＮｃｈＭ
ＯＳＦＥＴについては、サイド・ウォール相当幅分を、
Ｎ+ 層となる不純物注入後、その後の熱処理で決まる前
記不純物の横方向拡散長とほぼ同等とするようにしたの
で、Ｎ- 層は、常にゲート電極とオーバラップした構造
となる。従って、動作時においては、ゲート電極により
Ｎ- 層は、常に蓄積状態とすることができ、Ｎ- 層の寄
生抵抗により電流駆動力が低下するという問題を回避す
ることができる。
ＯＳＦＥＴについては、サイド・ウォール相当幅分を、
Ｎ+ 層となる不純物注入後、その後の熱処理で決まる前
記不純物の横方向拡散長とほぼ同等とするようにしたの
で、Ｎ- 層は、常にゲート電極とオーバラップした構造
となる。従って、動作時においては、ゲート電極により
Ｎ- 層は、常に蓄積状態とすることができ、Ｎ- 層の寄
生抵抗により電流駆動力が低下するという問題を回避す
ることができる。
【００１２】
【実施例】図１は、本発明の実施例を示すＣＭＯＳトラ
ンジスタの構造及び製造方法である。以下順に説明す
る。
ンジスタの構造及び製造方法である。以下順に説明す
る。
【００１３】（ａ）Ｐ型シリコン基板１を熱酸化により
酸化し、６０００Å程度のシリコン酸化膜２を形成す
る。その後通常のフォトリソ・エッチング工程により一
部のシリコン酸化膜２を除去し、イオン・インプランテ
ーションによりＮ型不純物であるリンを注入し、熱処理
によりリンを拡散し、Ｎウェル領域３を形成する。
酸化し、６０００Å程度のシリコン酸化膜２を形成す
る。その後通常のフォトリソ・エッチング工程により一
部のシリコン酸化膜２を除去し、イオン・インプランテ
ーションによりＮ型不純物であるリンを注入し、熱処理
によりリンを拡散し、Ｎウェル領域３を形成する。
【００１４】（ｂ）シリコン酸化膜２を除去した後、Ｌ
ＯＣＯＳ法により５０００Å程度のフィールド酸化膜４
を形成する。
ＯＣＯＳ法により５０００Å程度のフィールド酸化膜４
を形成する。
【００１５】（ｃ）熱酸化により、シリコン基板１露出
面を酸化し、１００Å程度のゲート酸化膜５を形成す
る。次いで全面にＬＰＣＶＤ（減圧ＣＶＤ）法によりポ
リシリコン２０００Å程度を堆積し、ポリシリコン中に
不純物を導入し、通常のフォトリソ・エッチング工程に
より、ゲート電極６のパターニングを行なう。フォトレ
ジスト７で、ＰｃｈＭＯＳＦＥＴ側をおおい、ＮｃｈＭ
ＯＳＦＥＴ側にのみ、イオン・インプランテーションに
よりリン８をドーズ量４．０×１０13／ｃｍ2 、エネル
ギー３０ＫｅＶで注入する。これが、Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ層（Ｎ- 層）となる。
面を酸化し、１００Å程度のゲート酸化膜５を形成す
る。次いで全面にＬＰＣＶＤ（減圧ＣＶＤ）法によりポ
リシリコン２０００Å程度を堆積し、ポリシリコン中に
不純物を導入し、通常のフォトリソ・エッチング工程に
より、ゲート電極６のパターニングを行なう。フォトレ
ジスト７で、ＰｃｈＭＯＳＦＥＴ側をおおい、ＮｃｈＭ
ＯＳＦＥＴ側にのみ、イオン・インプランテーションに
よりリン８をドーズ量４．０×１０13／ｃｍ2 、エネル
ギー３０ＫｅＶで注入する。これが、Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ層（Ｎ- 層）となる。
【００１６】（ｄ）次いで、フォトレジスト７を除去
後、Ｏ3 −ＴＥＯＳ（テトラエチルオルソシリケート）
ガスをソースとするＣＶＤ法（化学的気相成長）によ
り、５００Å程度の酸化膜９を全面に堆積する。このガ
スをソースとするＣＶＤ法により、５００Åと薄い酸化
膜をコンフォーマルに堆積することが可能となる。ま
た、この場合、ＣＶＤ法による膜厚は±１０％程度以内
のばらつきにおさえることができる。
後、Ｏ3 −ＴＥＯＳ（テトラエチルオルソシリケート）
ガスをソースとするＣＶＤ法（化学的気相成長）によ
り、５００Å程度の酸化膜９を全面に堆積する。このガ
スをソースとするＣＶＤ法により、５００Åと薄い酸化
膜をコンフォーマルに堆積することが可能となる。ま
た、この場合、ＣＶＤ法による膜厚は±１０％程度以内
のばらつきにおさえることができる。
【００１７】その後、この酸化膜を残したまま、Ｐｃｈ
ＭＯＳＦＥＴ側をフォトレジストでおおい、ＮｃｈＭＯ
ＳＦＥＴ側にソース・ドレイン層１０（Ｎ+ 層）となる
不純物（ヒ素）を、その酸化膜９を通して、シリコン基
板中に注入する。ヒ素をエネルギー１００ＫｅＶ、ドー
ズ量５．０×１０15／ｃｍ2 程度で注入すれば、５００
Åの酸化膜を通過してシリコン基板中に注入することが
できる。さらに引き続き、ＮｃｈＭＯＳＦＥＴ側をフォ
トレジストでおおい、ＰｃｈＭＯＳＦＥＴ側にソース・
ドレイン層（Ｐ+ 層）となる不純物（ボロン）を、同じ
く酸化膜９を通してシリコン基板中に注入する。ボロン
は、ＢＦ2 を使用しエネルギー５０ＫｅＶ（ドーズ量
４．０×１０15／ｃｍ2 ）で注入すれば、５００Åの酸
化膜９を通過して、シリコン基板中に注入することがで
きる。その後、注入した不純物の活性化等の熱処理をト
ータルで９００℃、２０分程度にすれば、注入したヒ素
の横方向拡散長は、ほぼ５００Å程度となり、図１
（ｄ）に示す様にＮ+ 層１０のエッヂはゲート電極６と
重なる。逆に言うと、Ｎ- 層８はゲート電極６と完全に
オーバラップした構造とすることができる。その後は、
図２の（ｃ）と同様に、絶縁膜（図２の１１）を堆積
し、コンタクト・ホール（図２の１２）を開口し、配線
層（図２の１３）を形成し、最後に保護膜（図２の14)
を形成する。
ＭＯＳＦＥＴ側をフォトレジストでおおい、ＮｃｈＭＯ
ＳＦＥＴ側にソース・ドレイン層１０（Ｎ+ 層）となる
不純物（ヒ素）を、その酸化膜９を通して、シリコン基
板中に注入する。ヒ素をエネルギー１００ＫｅＶ、ドー
ズ量５．０×１０15／ｃｍ2 程度で注入すれば、５００
Åの酸化膜を通過してシリコン基板中に注入することが
できる。さらに引き続き、ＮｃｈＭＯＳＦＥＴ側をフォ
トレジストでおおい、ＰｃｈＭＯＳＦＥＴ側にソース・
ドレイン層（Ｐ+ 層）となる不純物（ボロン）を、同じ
く酸化膜９を通してシリコン基板中に注入する。ボロン
は、ＢＦ2 を使用しエネルギー５０ＫｅＶ（ドーズ量
４．０×１０15／ｃｍ2 ）で注入すれば、５００Åの酸
化膜９を通過して、シリコン基板中に注入することがで
きる。その後、注入した不純物の活性化等の熱処理をト
ータルで９００℃、２０分程度にすれば、注入したヒ素
の横方向拡散長は、ほぼ５００Å程度となり、図１
（ｄ）に示す様にＮ+ 層１０のエッヂはゲート電極６と
重なる。逆に言うと、Ｎ- 層８はゲート電極６と完全に
オーバラップした構造とすることができる。その後は、
図２の（ｃ）と同様に、絶縁膜（図２の１１）を堆積
し、コンタクト・ホール（図２の１２）を開口し、配線
層（図２の１３）を形成し、最後に保護膜（図２の14)
を形成する。
【００１８】ＰｃｈＭＯＳＦＥＴソース・ドレイン形成
のイオン・インプランテーションにおいて、加速電圧を
３０ＫｅＶ程度に下げ、ＢＦ2 をドーズ量４×１０15／
ｃｍ2 で注入すれば、５００Åの酸化膜９中へのボロン
の注入となり、その酸化膜からのシリコン基板１中への
ボロンの拡散によりソース・ドレイン層が形成されるこ
ととなり、前記９００℃、２０分の熱処理で、シート抵
抗３００Ω／口程度と、前記５０ＫｅＶの場合（１００
Ω／口）より高くなるものの、浅いソース・ドレインが
形成できる。
のイオン・インプランテーションにおいて、加速電圧を
３０ＫｅＶ程度に下げ、ＢＦ2 をドーズ量４×１０15／
ｃｍ2 で注入すれば、５００Åの酸化膜９中へのボロン
の注入となり、その酸化膜からのシリコン基板１中への
ボロンの拡散によりソース・ドレイン層が形成されるこ
ととなり、前記９００℃、２０分の熱処理で、シート抵
抗３００Ω／口程度と、前記５０ＫｅＶの場合（１００
Ω／口）より高くなるものの、浅いソース・ドレインが
形成できる。
【００１９】Ｎ- 層８となる不純物を注入後、９００
℃、６０分程度窒素中でアニールすることにより、Ｎ-
層８の不純物を拡散し、接合をｇｒａｄｅｄにし、電界
を弱めホット・キャリヤ耐性をさらに高めることも可能
である。
℃、６０分程度窒素中でアニールすることにより、Ｎ-
層８の不純物を拡散し、接合をｇｒａｄｅｄにし、電界
を弱めホット・キャリヤ耐性をさらに高めることも可能
である。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
ＮｃｈＭＯＳＦＥＴについては、サイド・ウォール相当
幅分を、Ｎ+ 層となる不純物注入後、その後の熱処理で
決まるその不純物のキャリヤ濃度が１０19／ｃｍ3 以上
の所で定義した横方向拡散長と同等あるいは±１０％以
内とするようにしたので、Ｎ- 層は、常にゲート電極と
オーバラップした構造となる。従って、動作時において
は、ゲート電極によりＮ- 層は、常に蓄積状態とするこ
とができ、Ｎ- 層の寄生抵抗により電流駆動力が低下す
るという問題を回避することができる。
ＮｃｈＭＯＳＦＥＴについては、サイド・ウォール相当
幅分を、Ｎ+ 層となる不純物注入後、その後の熱処理で
決まるその不純物のキャリヤ濃度が１０19／ｃｍ3 以上
の所で定義した横方向拡散長と同等あるいは±１０％以
内とするようにしたので、Ｎ- 層は、常にゲート電極と
オーバラップした構造となる。従って、動作時において
は、ゲート電極によりＮ- 層は、常に蓄積状態とするこ
とができ、Ｎ- 層の寄生抵抗により電流駆動力が低下す
るという問題を回避することができる。
【００２１】また、この構造を取ることにより、通常型
ＬＤＤ（サイド・ウォール長≒０．２μｍ）と比較し
て、ゲート長＝０．５μｍの時、線型領域のドレイン電
流３０％向上、飽和領域の電流２０％向上することがで
きる。
ＬＤＤ（サイド・ウォール長≒０．２μｍ）と比較し
て、ゲート長＝０．５μｍの時、線型領域のドレイン電
流３０％向上、飽和領域の電流２０％向上することがで
きる。
【００２２】また、Ｎ+ 層となる領域（キャリヤ濃度が
約１０19／ｃｍ3 以上の所）が、ゲート電極とオーバラ
ップすることをさけることにより、バンド間トンネルに
よるドレイン・リーク電流の発生を回避することも可能
である。
約１０19／ｃｍ3 以上の所）が、ゲート電極とオーバラ
ップすることをさけることにより、バンド間トンネルに
よるドレイン・リーク電流の発生を回避することも可能
である。
【００２３】ＰｃｈＭＯＳＦＥＴについては、サイド・
ウォールのエッチングをしないため、ＰｃｈＭＯＳＦＥ
Ｔのゲート長のばらつきを決める主要因であったサイド
・ウォールエッチングのばらつきをゲート長のばらつき
要因より省くことができ、ばらつきの小さいＰｃｈＭＯ
ＳＦＥＴの特性を得ることができる。また、ＰｃｈＭＯ
ＳＦＥＴ、ソース・ドレイン不純物注入時に、加速エネ
ルギーを下げることにより、接合深さの浅いソース・ド
レインを形成することができる。
ウォールのエッチングをしないため、ＰｃｈＭＯＳＦＥ
Ｔのゲート長のばらつきを決める主要因であったサイド
・ウォールエッチングのばらつきをゲート長のばらつき
要因より省くことができ、ばらつきの小さいＰｃｈＭＯ
ＳＦＥＴの特性を得ることができる。また、ＰｃｈＭＯ
ＳＦＥＴ、ソース・ドレイン不純物注入時に、加速エネ
ルギーを下げることにより、接合深さの浅いソース・ド
レインを形成することができる。
【図１】本発明の実施例を示す図。
【図２】従来例を示す図。
１ 基板 ２ シリコン酸化膜 ３ Ｎウェル領域 ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ゲート電極 ７ レジスト ８ Ｎ- 層（リン） ９ 酸化膜 １０ Ｎ+ 層
Claims (3)
- 【請求項１】 半導体装置におけるＬＤＤ構造のＮチャ
ネルＭＯＳ型電界効果型トランジスタ（以下ＮｃｈＭＯ
ＳＦＥＴと記す）を有するＣＭＯＳトランジスタの構造
として、 少なくとも前記ＮｃｈＭＯＳＦＥＴトランジスタのゲー
ト電極を形成した半導体基板に、前記ＮｃｈＭＯＳＦＥ
Ｔのソース、ドレインとなる高濃度不純物を注入する領
域の前記ゲート電極との位置関係が、該不純物層注入後
の熱処理で決まる前記不純物層の横方向拡散長と同一あ
るいは±１０％以内の厚さを有し、かつその横方向拡散
長を決める素子全面に形成された絶縁膜によって定めら
れていることを特徴とするＣＭＯＳトランジスタの構
造。 - 【請求項２】 半導体装置におけるＣＭＯＳトランジス
タのＮｃｈＭＯＳＦＥＴのソース、ドレインとなる高濃
度不純物層のゲート電極側端部が該ゲート電極端部下に
接しており、かつ低濃度不純物層端部は前記ゲート電極
下部に充分接していることを特徴とするＣＭＯＳトラン
ジスタの構造。 - 【請求項３】 半導体装置のＣＭＯＳトランジスタ部の
製造方法として、 （ａ）半導体基板上に、ゲート電極を形成し、 （ｂ）ＮｃｈＭＯＳＦＥＴソース、ドレインとしての低
濃度不純物層を形成し、 （ｃ）その後の全体の熱処理で決まるＮｃｈソース・ド
レイン形成用の高濃度不純物の横方向拡散長と同程度あ
るいは±１０％以内の厚さを有する絶縁膜を前記ゲート
電極を含めて全面に堆積し、 （ｄ）前記絶縁膜を通してＮｃｈ、ＰｃｈＭＯＳＦＥＴ
のソース、ドレインとなる高濃度不純物を注入する工程
を含むことを特徴とするＣＭＯＳトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257817A JPH05102409A (ja) | 1991-10-04 | 1991-10-04 | Ｃｍｏｓトランジスタの構造およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257817A JPH05102409A (ja) | 1991-10-04 | 1991-10-04 | Ｃｍｏｓトランジスタの構造およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102409A true JPH05102409A (ja) | 1993-04-23 |
Family
ID=17311541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257817A Pending JPH05102409A (ja) | 1991-10-04 | 1991-10-04 | Ｃｍｏｓトランジスタの構造およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102409A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488540B1 (ko) * | 2002-08-29 | 2005-05-11 | 삼성전자주식회사 | 반도체소자 및 이를 제조하는 방법 |
-
1991
- 1991-10-04 JP JP3257817A patent/JPH05102409A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488540B1 (ko) * | 2002-08-29 | 2005-05-11 | 삼성전자주식회사 | 반도체소자 및 이를 제조하는 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000822 |