JPH06140631A - 電界効果型薄膜トランジスタおよびその製造方法 - Google Patents
電界効果型薄膜トランジスタおよびその製造方法Info
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- JPH06140631A JPH06140631A JP4290293A JP29029392A JPH06140631A JP H06140631 A JPH06140631 A JP H06140631A JP 4290293 A JP4290293 A JP 4290293A JP 29029392 A JP29029392 A JP 29029392A JP H06140631 A JPH06140631 A JP H06140631A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【目的】 微細化されたＴＦＴ負荷型完全ＣＭＯＳ・Ｓ
ＲＡＭにおいてメモリセルの読出および書込動作を安定
化させ、かつ消費電力を低減させることが可能な電界効
果型薄膜トランジスタ（ＴＦＴ）を得る。 【構成】 絶縁体の上に形成された電界効果型薄膜トラ
ンジスタは、活性層５５とゲート電極６０とを備える。
ゲート電極６０は活性層５５のチャネル領域５５ａの上
にゲート絶縁膜を介在して形成される。活性層５５はチ
ャネル領域５５ａとソース・ドレイン領域５５ｂから構
成される。チャネル領域５５ａは単結晶シリコン層から
形成され結晶粒界を含まず、ソース・ドレイン領域５５
ｂは多結晶シリコン層から形成される。また、チャネル
領域５５ａは１０9 個／ｃｍ2 未満の結晶欠陥密度を有
する。薄膜トランジスタはチャネル幅１μｍ当り、０．
２５μＡ／μｍ以上のＯＮ電流と１５ｆＡ／μｍ以下の
ＯＦＦ電流を示す。
ＲＡＭにおいてメモリセルの読出および書込動作を安定
化させ、かつ消費電力を低減させることが可能な電界効
果型薄膜トランジスタ（ＴＦＴ）を得る。 【構成】 絶縁体の上に形成された電界効果型薄膜トラ
ンジスタは、活性層５５とゲート電極６０とを備える。
ゲート電極６０は活性層５５のチャネル領域５５ａの上
にゲート絶縁膜を介在して形成される。活性層５５はチ
ャネル領域５５ａとソース・ドレイン領域５５ｂから構
成される。チャネル領域５５ａは単結晶シリコン層から
形成され結晶粒界を含まず、ソース・ドレイン領域５５
ｂは多結晶シリコン層から形成される。また、チャネル
領域５５ａは１０9 個／ｃｍ2 未満の結晶欠陥密度を有
する。薄膜トランジスタはチャネル幅１μｍ当り、０．
２５μＡ／μｍ以上のＯＮ電流と１５ｆＡ／μｍ以下の
ＯＦＦ電流を示す。
Description
【０００１】
【産業上の利用分野】この発明は、一般的には電界効果
型薄膜トランジスタおよびその製造方法に関し、より特
定的には、絶縁ゲート型電界効果トランジスタ（ＭＯＳ
ＦＥＴ）を用いてメモリセルを構成するスタティック型
半導体記憶装置に適用可能な電界効果型薄膜トランジス
タ（ＴＦＴ）およびその製造方法に関するものである。
型薄膜トランジスタおよびその製造方法に関し、より特
定的には、絶縁ゲート型電界効果トランジスタ（ＭＯＳ
ＦＥＴ）を用いてメモリセルを構成するスタティック型
半導体記憶装置に適用可能な電界効果型薄膜トランジス
タ（ＴＦＴ）およびその製造方法に関するものである。
【０００２】
【従来の技術】スタティック型半導体記憶装置として、
いわゆるスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）は既によく知られている。この発明はＳＲ
ＡＭに適用されたとき、最も好ましい効果が得られるの
で、以下、ＳＲＡＭについて説明する。
いわゆるスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）は既によく知られている。この発明はＳＲ
ＡＭに適用されたとき、最も好ましい効果が得られるの
で、以下、ＳＲＡＭについて説明する。
【０００３】ＳＲＡＭにおいては、高集積化の努力とと
もに、スタンバイ電流（待機時電流）を低減させる努力
が行なわれている。従来より高集積化を実現するために
高抵抗負荷型メモリセルが採用されている。しかしなが
ら、高抵抗負荷型メモリセルのＳＲＡＭの消費電力を低
減させるためには、そのメモリセルに用いられている高
抵抗負荷の抵抗値を増大させる必要がある。また、ＳＲ
ＡＭのメモリセルの集積度が上ると、その分だけ高抵抗
負荷の抵抗値を上げる必要がある。一方、高抵抗負荷の
抵抗値を増大させると、メモリセルの動作の不安定性が
増加する。このため、集積度が４メガビット以上のＳＲ
ＡＭでは、このメモリセルの動作の不安定性を解消する
ために高抵抗負荷型からＣＭＯＳ型のメモリセルへの変
更が検討されている。
もに、スタンバイ電流（待機時電流）を低減させる努力
が行なわれている。従来より高集積化を実現するために
高抵抗負荷型メモリセルが採用されている。しかしなが
ら、高抵抗負荷型メモリセルのＳＲＡＭの消費電力を低
減させるためには、そのメモリセルに用いられている高
抵抗負荷の抵抗値を増大させる必要がある。また、ＳＲ
ＡＭのメモリセルの集積度が上ると、その分だけ高抵抗
負荷の抵抗値を上げる必要がある。一方、高抵抗負荷の
抵抗値を増大させると、メモリセルの動作の不安定性が
増加する。このため、集積度が４メガビット以上のＳＲ
ＡＭでは、このメモリセルの動作の不安定性を解消する
ために高抵抗負荷型からＣＭＯＳ型のメモリセルへの変
更が検討されている。
【０００４】ＣＭＯＳ型のメモリセルは４個のｎチャネ
ルＭＯＳトランジスタと２個のｐチャネルＭＯＳトラン
ジスタから構成される。これら６個のトランジスタをシ
リコン単結晶基板上に形成すると、メモリセルの占有面
積が高抵抗負荷型メモリセルに比較して約１．５倍に大
きくなり、メモリセル占有面積の縮小が困難となる。集
積度をさらに向上させるため、２個のｐチャネルＭＯＳ
トランジスタを多結晶シリコンを用いた薄膜トランジス
タで構成し、シリコン単結晶基板上に形成された４個の
ｎチャネルＭＯＳトランジスタの上に配置した三次元構
造の、いわゆるＴＦＴ負荷型完全ＣＭＯＳメモリセルの
開発が行なわれている。
ルＭＯＳトランジスタと２個のｐチャネルＭＯＳトラン
ジスタから構成される。これら６個のトランジスタをシ
リコン単結晶基板上に形成すると、メモリセルの占有面
積が高抵抗負荷型メモリセルに比較して約１．５倍に大
きくなり、メモリセル占有面積の縮小が困難となる。集
積度をさらに向上させるため、２個のｐチャネルＭＯＳ
トランジスタを多結晶シリコンを用いた薄膜トランジス
タで構成し、シリコン単結晶基板上に形成された４個の
ｎチャネルＭＯＳトランジスタの上に配置した三次元構
造の、いわゆるＴＦＴ負荷型完全ＣＭＯＳメモリセルの
開発が行なわれている。
【０００５】図８３は、従来の完全ＣＭＯＳ型のＳＲＡ
Ｍの１つのメモリセルを示す等価回路図である。図８３
に示すように、２個のｎチャネル駆動（ドライバ）ＭＯ
ＳトランジスタＱ２，Ｑ４と２個のｐチャネル負荷（ロ
ード）ＭＯＳトランジスタＱ１，Ｑ３からなるインバー
タ回路をそれぞれ交差接続することにより、フリップフ
ロップ回路が構成されている。このフリップフロップ回
路の２つの記憶ノード（Ｎ１，Ｎ２）にｎチャネル転送
（アクセス）トランジスタＱ５，Ｑ６が接続されてい
る。フリップフロップ回路には電源電圧Ｖｃｃと接地電
位Ｖｓｓが供給されている。アクセストランジスタＱ
５，Ｑ６のドレインにはビット線３３，３４が接続され
ている。アクセストランジスタＱ５，Ｑ６のゲート電極
はワード線３５に接続されている。このようなＳＲＡＭ
のメモリセルの動作はよく知られているように、待機時
には、ワード線３５、ビット線３３，３４が０Ｖに保持
され、アクセストランジスタＱ５，Ｑ６はＯＦＦ状態に
あり、フリップフロップ回路は孤立している。これによ
り、記憶ノードＮ１（またはＮ２）に“Ｈｉｇｈ”（３
Ｖ）、記憶ノードＮ２（またはＮ１）には“Ｌｏｗ”
（０Ｖ）がデータとして保持されている。データの保持
は、記憶ノードＮ１，Ｎ２の浮遊容量に蓄積された電荷
を保持することにより行なわれている。
Ｍの１つのメモリセルを示す等価回路図である。図８３
に示すように、２個のｎチャネル駆動（ドライバ）ＭＯ
ＳトランジスタＱ２，Ｑ４と２個のｐチャネル負荷（ロ
ード）ＭＯＳトランジスタＱ１，Ｑ３からなるインバー
タ回路をそれぞれ交差接続することにより、フリップフ
ロップ回路が構成されている。このフリップフロップ回
路の２つの記憶ノード（Ｎ１，Ｎ２）にｎチャネル転送
（アクセス）トランジスタＱ５，Ｑ６が接続されてい
る。フリップフロップ回路には電源電圧Ｖｃｃと接地電
位Ｖｓｓが供給されている。アクセストランジスタＱ
５，Ｑ６のドレインにはビット線３３，３４が接続され
ている。アクセストランジスタＱ５，Ｑ６のゲート電極
はワード線３５に接続されている。このようなＳＲＡＭ
のメモリセルの動作はよく知られているように、待機時
には、ワード線３５、ビット線３３，３４が０Ｖに保持
され、アクセストランジスタＱ５，Ｑ６はＯＦＦ状態に
あり、フリップフロップ回路は孤立している。これによ
り、記憶ノードＮ１（またはＮ２）に“Ｈｉｇｈ”（３
Ｖ）、記憶ノードＮ２（またはＮ１）には“Ｌｏｗ”
（０Ｖ）がデータとして保持されている。データの保持
は、記憶ノードＮ１，Ｎ２の浮遊容量に蓄積された電荷
を保持することにより行なわれている。
【０００６】所望のメモリセルが選択されたとき、すな
わち、ワード線３５が“Ｈｉｇｈ”レベルの時、アクセ
ストランジスタＱ５，Ｑ６がＯＮ状態にされる。これに
より、記憶ノードＮ１，Ｎ２がビット線３３，３４と導
通状態にされる。このとき、ビット線３３，３４に、そ
れぞれの記憶ノードＮ１，Ｎ２の状態に対応した電圧が
アクセストランジスタＱ５，Ｑ６を介して現れる。この
ようにして、メモリセルに保持された情報が読出され
る。メモリセルにデータの書込みを行なうときは、アク
セストランジスタＱ５，Ｑ６がＯＮ状態において、ビッ
ト線３３，３４の各々に所望の書込まれるべき状態に対
応した電圧が印加される。このように、読出／書込時に
はワード線３５を立上げ、アクセストランジスタＱ５，
Ｑ６を介してビット線３３，３４から“Ｈｉｇｈ”また
は“Ｌｏｗ”の情報を記憶ノードＮ１，Ｎ２に記憶させ
たり、逆に記憶ノードＮ１，Ｎ２の情報を読出すことに
より、このメモリセルはスタティック記憶装置として機
能している。なお、このようなＣＭＯＳ回路を有するＳ
ＲＡＭのメモリセルは、待機時にはＭＯＳトランジスタ
のリーク電流が流れるだけである。そのため、完全ＣＭ
ＯＳ型のＳＲＡＭは極めて、その消費電力が小さいとい
う特徴を有している。
わち、ワード線３５が“Ｈｉｇｈ”レベルの時、アクセ
ストランジスタＱ５，Ｑ６がＯＮ状態にされる。これに
より、記憶ノードＮ１，Ｎ２がビット線３３，３４と導
通状態にされる。このとき、ビット線３３，３４に、そ
れぞれの記憶ノードＮ１，Ｎ２の状態に対応した電圧が
アクセストランジスタＱ５，Ｑ６を介して現れる。この
ようにして、メモリセルに保持された情報が読出され
る。メモリセルにデータの書込みを行なうときは、アク
セストランジスタＱ５，Ｑ６がＯＮ状態において、ビッ
ト線３３，３４の各々に所望の書込まれるべき状態に対
応した電圧が印加される。このように、読出／書込時に
はワード線３５を立上げ、アクセストランジスタＱ５，
Ｑ６を介してビット線３３，３４から“Ｈｉｇｈ”また
は“Ｌｏｗ”の情報を記憶ノードＮ１，Ｎ２に記憶させ
たり、逆に記憶ノードＮ１，Ｎ２の情報を読出すことに
より、このメモリセルはスタティック記憶装置として機
能している。なお、このようなＣＭＯＳ回路を有するＳ
ＲＡＭのメモリセルは、待機時にはＭＯＳトランジスタ
のリーク電流が流れるだけである。そのため、完全ＣＭ
ＯＳ型のＳＲＡＭは極めて、その消費電力が小さいとい
う特徴を有している。
【０００７】図８４は従来のＴＦＴ負荷型完全ＣＭＯＳ
・ＳＲＡＭのメモリセルの等価回路を三次元配置で示し
たものである。図８５と図８６は従来のＴＦＴ負荷型Ｓ
ＲＡＭのメモリセルを示す平面図と模式的な断面図であ
る。図８４〜図８６を参照して、従来のＴＦＴ負荷型Ｓ
ＲＡＭのメモリセルの構造について説明する。
・ＳＲＡＭのメモリセルの等価回路を三次元配置で示し
たものである。図８５と図８６は従来のＴＦＴ負荷型Ｓ
ＲＡＭのメモリセルを示す平面図と模式的な断面図であ
る。図８４〜図８６を参照して、従来のＴＦＴ負荷型Ｓ
ＲＡＭのメモリセルの構造について説明する。
【０００８】図８４を参照して、上側の能動素子層（以
下、上層と称する）には、ｐチャネルＭＯＳトランジス
タＱ１，Ｑ３が形成され、それらの一方電極が電源Ｖｃ
ｃに一体的に接続されている。また、上層では、ｐチャ
ネルＭＯＳトランジスタＱ１のゲート電極とｐチャネル
ＭＯＳトランジスタＱ３の他方電極とがノードＮ２１で
一体的に接続され、ｐチャネルＭＯＳトランジスタＱ３
のゲート電極とｐチャネルＭＯＳトランジスタＱ１の他
方電極とがノードＮ１１で一体的に接続されている。さ
らに上層にはビット線３３と３４が設けられている。
下、上層と称する）には、ｐチャネルＭＯＳトランジス
タＱ１，Ｑ３が形成され、それらの一方電極が電源Ｖｃ
ｃに一体的に接続されている。また、上層では、ｐチャ
ネルＭＯＳトランジスタＱ１のゲート電極とｐチャネル
ＭＯＳトランジスタＱ３の他方電極とがノードＮ２１で
一体的に接続され、ｐチャネルＭＯＳトランジスタＱ３
のゲート電極とｐチャネルＭＯＳトランジスタＱ１の他
方電極とがノードＮ１１で一体的に接続されている。さ
らに上層にはビット線３３と３４が設けられている。
【０００９】次に、下側の能動素子層（以下、下層と称
する）には、ｎチャネルＭＯＳトランジスタＱ２，Ｑ
４，Ｑ５，Ｑ６が形成されている。ｎチャネルＭＯＳト
ランジスタＱ２とＱ４の一方電極は接地電極Ｖｓｓに一
体的に接続されている。また、下層では、ｎチャネルＭ
ＯＳトランジスタＱ２のゲート電極とｎチャネルＭＯＳ
トランジスタＱ４の他方電極とがノードＮ２２で一体的
に接続され、ｎチャネルＭＯＳトランジスタＱ４のゲー
ト電極とｎチャネルＭＯＳトランジスタＱ２の他方電極
とがノードＮ１２で一体的に接続されている。さらに、
下層にはワード線３５が設けられている。
する）には、ｎチャネルＭＯＳトランジスタＱ２，Ｑ
４，Ｑ５，Ｑ６が形成されている。ｎチャネルＭＯＳト
ランジスタＱ２とＱ４の一方電極は接地電極Ｖｓｓに一
体的に接続されている。また、下層では、ｎチャネルＭ
ＯＳトランジスタＱ２のゲート電極とｎチャネルＭＯＳ
トランジスタＱ４の他方電極とがノードＮ２２で一体的
に接続され、ｎチャネルＭＯＳトランジスタＱ４のゲー
ト電極とｎチャネルＭＯＳトランジスタＱ２の他方電極
とがノードＮ１２で一体的に接続されている。さらに、
下層にはワード線３５が設けられている。
【００１０】上層と下層は絶縁層により分離されてい
る。上層のノードＮ１１と下層のノードＮ１２を電気的
に接続するためにスルーホール５１が絶縁層内に設けら
れ、上層のノードＮ２１と下層のノードＮ２２とを接続
するためにスルーホール５２が設けられている。このよ
うにして、ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４
がスルーホール５１，５２を介して接続されることによ
り、ＣＭＯＳ型フリップフロップ回路が構成されてい
る。
る。上層のノードＮ１１と下層のノードＮ１２を電気的
に接続するためにスルーホール５１が絶縁層内に設けら
れ、上層のノードＮ２１と下層のノードＮ２２とを接続
するためにスルーホール５２が設けられている。このよ
うにして、ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４
がスルーホール５１，５２を介して接続されることによ
り、ＣＭＯＳ型フリップフロップ回路が構成されてい
る。
【００１１】さらに、下層では、アクセス用のｎチャネ
ルＭＯＳトランジスタＱ５の一方電極がノードＮ１２に
接続され、ゲート電極がワード線３５に接続されてい
る。同様に、ｎチャネルＭＯＳトランジスタＱ６の一方
電極がノードＮ２２に接続され、ゲート電極がワード線
３５に接続されている。ｎチャネルＭＯＳトランジスタ
Ｑ５の他方電極は、絶縁層内に設けられたスルーホール
５３を介して、上層に設けられたビット線３３と電気的
に接続されている。同様に、ｎチャネルＭＯＳトランジ
スタＱ６の他方電極も、スルーホール５４を介して、上
層のビット線３４に接続されている。
ルＭＯＳトランジスタＱ５の一方電極がノードＮ１２に
接続され、ゲート電極がワード線３５に接続されてい
る。同様に、ｎチャネルＭＯＳトランジスタＱ６の一方
電極がノードＮ２２に接続され、ゲート電極がワード線
３５に接続されている。ｎチャネルＭＯＳトランジスタ
Ｑ５の他方電極は、絶縁層内に設けられたスルーホール
５３を介して、上層に設けられたビット線３３と電気的
に接続されている。同様に、ｎチャネルＭＯＳトランジ
スタＱ６の他方電極も、スルーホール５４を介して、上
層のビット線３４に接続されている。
【００１２】図８５の（Ａ）と（Ｂ）は、図８４に示さ
れたＳＲＡＭのメモリセルのそれぞれ上層、下層の能動
素子の平面的配置を示す図である。図８５の（Ａ）を参
照して、上層では、ゲート電極６０の上にゲート絶縁膜
を介して、多結晶シリコンからなる活性層５５が形成さ
れている。ゲート電極６０と重なっていない領域の活性
層５５にはボロン（Ｂ）が多量に導入されてｐ+ 領域が
形成されている。この結果、ｐチャネルＭＯＳトランジ
スタ（ＴＦＴ）Ｑ１，Ｑ３が形成されている。上層の能
動素子は、ゲート電極６０が活性層５５の下部にあるボ
トムゲート型構造をとっている。
れたＳＲＡＭのメモリセルのそれぞれ上層、下層の能動
素子の平面的配置を示す図である。図８５の（Ａ）を参
照して、上層では、ゲート電極６０の上にゲート絶縁膜
を介して、多結晶シリコンからなる活性層５５が形成さ
れている。ゲート電極６０と重なっていない領域の活性
層５５にはボロン（Ｂ）が多量に導入されてｐ+ 領域が
形成されている。この結果、ｐチャネルＭＯＳトランジ
スタ（ＴＦＴ）Ｑ１，Ｑ３が形成されている。上層の能
動素子は、ゲート電極６０が活性層５５の下部にあるボ
トムゲート型構造をとっている。
【００１３】他方、図８５の（Ｂ）を参照して、下層で
は、半導体基板のｐ- 領域内に活性層５６が形成されて
いる。活性層５６の上にはゲート絶縁膜を介してゲート
電極７１が形成されている。ゲート電極７１と重なって
いない領域の活性層５６には砒素（Ａｓ）が多量に導入
されてｎ+ 領域が形成されている。この結果、ｎチャネ
ルＭＯＳトランジスタＱ２，Ｑ４，Ｑ５，Ｑ６が形成さ
れている。
は、半導体基板のｐ- 領域内に活性層５６が形成されて
いる。活性層５６の上にはゲート絶縁膜を介してゲート
電極７１が形成されている。ゲート電極７１と重なって
いない領域の活性層５６には砒素（Ａｓ）が多量に導入
されてｎ+ 領域が形成されている。この結果、ｎチャネ
ルＭＯＳトランジスタＱ２，Ｑ４，Ｑ５，Ｑ６が形成さ
れている。
【００１４】また、前述のように、上下層を電気的に接
続するためにスルーホール５１，５２，５３，５４が設
けられている。なお、ノードＮ１１とノードＮ１２、お
よびこれらを接続するスルーホール５１は配置の関係上
２個ずつ設けられている。また、図８５においては、接
地線（Ｖｓｓ線）、ビット線３３，３４を形成するアル
ミニウム配線、およびワード線（ゲート電極）７１を数
十ビットごとに補強するためのアルミニウム配線は示さ
れていない。ビット線３３，３４を形成するアルミニウ
ム配線は、図８５中でそれぞれスルーホール５３，５４
を含むようにＬ−Ｌ線に平行に２本設けられる。ワード
線７１を補強するためのアルミニウム配線は図８５の
（Ｂ）中でワード線７１の上に平行に設けられ、ワード
線７１の電気抵抗による電位降下を防止する。
続するためにスルーホール５１，５２，５３，５４が設
けられている。なお、ノードＮ１１とノードＮ１２、お
よびこれらを接続するスルーホール５１は配置の関係上
２個ずつ設けられている。また、図８５においては、接
地線（Ｖｓｓ線）、ビット線３３，３４を形成するアル
ミニウム配線、およびワード線（ゲート電極）７１を数
十ビットごとに補強するためのアルミニウム配線は示さ
れていない。ビット線３３，３４を形成するアルミニウ
ム配線は、図８５中でそれぞれスルーホール５３，５４
を含むようにＬ−Ｌ線に平行に２本設けられる。ワード
線７１を補強するためのアルミニウム配線は図８５の
（Ｂ）中でワード線７１の上に平行に設けられ、ワード
線７１の電気抵抗による電位降下を防止する。
【００１５】図８６は、図８５のＬ−Ｌ線に沿った断面
構造を示す模式的な断面図である。図８６を参照して、
従来のＳＲＡＭのメモリセルの断面構造と、その製造方
法について簡単に説明する。
構造を示す模式的な断面図である。図８６を参照して、
従来のＳＲＡＭのメモリセルの断面構造と、その製造方
法について簡単に説明する。
【００１６】単結晶シリコン基板１は、メモリセル領域
内の主表面側で１０18／ｃｍ3 程度の不純物濃度のｐ-
領域を形成する。シリコン基板１の主表面にはＬＯＣＯ
Ｓ法により、厚み４０００Åの分離酸化膜２１が形成さ
れている。また、シリコン基板１の主表面上には厚み１
００Åのゲート酸化膜４１が形成されている。分離酸化
膜２１で分離された領域が活性層５６となる。活性層５
６の領域の上にリンを１０20／ｃｍ3 の濃度で含む厚み
１５００Åの多結晶シリコン層と厚み２０００Åのタン
グステンシリサイド（ＷＳｉ2 ）層からなるゲート電極
７１が所定のパターンに従って形成される。パターニン
グされたゲート電極７１の上方から、Ａｓが２×１０15
／ｃｍ2 の注入量で注入されることにより、ｎチャネル
ＭＯＳトランジスタＱ２，Ｑ４，Ｑ５，Ｑ６のソース・
ドレイン領域（ｎ+ 領域、すなわち図８６中、活性層５
６のうち、その上にゲート電極７１のない領域）５６ｂ
が形成される。活性層５６のうち、ゲート電極７１と重
なっている領域はチャネル領域５６ａである。絶縁膜と
してＣＶＤ法による酸化膜がゲート電極７１の上に堆積
され、表面の平坦化が行なわれることにより、層間絶縁
膜４２が形成される。層間絶縁膜４２の厚みは約３００
０Åである。
内の主表面側で１０18／ｃｍ3 程度の不純物濃度のｐ-
領域を形成する。シリコン基板１の主表面にはＬＯＣＯ
Ｓ法により、厚み４０００Åの分離酸化膜２１が形成さ
れている。また、シリコン基板１の主表面上には厚み１
００Åのゲート酸化膜４１が形成されている。分離酸化
膜２１で分離された領域が活性層５６となる。活性層５
６の領域の上にリンを１０20／ｃｍ3 の濃度で含む厚み
１５００Åの多結晶シリコン層と厚み２０００Åのタン
グステンシリサイド（ＷＳｉ2 ）層からなるゲート電極
７１が所定のパターンに従って形成される。パターニン
グされたゲート電極７１の上方から、Ａｓが２×１０15
／ｃｍ2 の注入量で注入されることにより、ｎチャネル
ＭＯＳトランジスタＱ２，Ｑ４，Ｑ５，Ｑ６のソース・
ドレイン領域（ｎ+ 領域、すなわち図８６中、活性層５
６のうち、その上にゲート電極７１のない領域）５６ｂ
が形成される。活性層５６のうち、ゲート電極７１と重
なっている領域はチャネル領域５６ａである。絶縁膜と
してＣＶＤ法による酸化膜がゲート電極７１の上に堆積
され、表面の平坦化が行なわれることにより、層間絶縁
膜４２が形成される。層間絶縁膜４２の厚みは約３００
０Åである。
【００１７】ノードＮ１２，Ｎ２２のためのスルーホー
ル５１，５２およびスルーホール５３，５４（スルーホ
ール５１，５３は図８６中には示されていない）が層間
絶縁膜４２内に開口される。スルーホール５１，５２，
５３，５４内に、Ａｓを２×１０20／ｃｍ3 の濃度で含
む厚み２０００Åの多結晶シリコン層と厚み２０００Å
のタングステンシリサイド層からなる導電膜８１が形成
される。スルーホール５１，５２の上には、Ａｓを２×
１０20／ｃｍ3 の濃度で含む厚み２０００Åの多結晶シ
リコン層を堆積し、パターニングすることにより、上層
のゲート電極６０が形成される。このゲート電極６０の
上にＣＶＤ法による厚み２００Åの酸化膜がゲート絶縁
膜４３として形成される。そのゲート絶縁膜４３の上に
厚み３００Åの多結晶シリコン層をＣＶＤ法によって堆
積し、パターニングすることにより、上層の活性層５５
が形成される。この多結晶シリコン層の堆積は６２０℃
の温度で行なう。スルーホール５１，５２の上におい
て、下層との電気的接続を図るため、ゲート絶縁膜４３
は除去されている。活性層５５において、スルーホール
５１，５２の上と、ゲート絶縁膜４３との重なりがない
部分にボロン（Ｂ）を２×１０20／ｃｍ3 の濃度で導入
することにより、ｐチャネルＭＯＳトランジスタＱ１，
Ｑ３のソース・ドレイン領域５５ｂ（図８５参照）が形
成される。下層の場合と同様に、厚み約３０００Åの平
坦化された層間絶縁膜４４が形成される。スルーホール
５３，５４を再び開口して、厚み７０００Åのアルミニ
ウム配線層９１が堆積され、パターニングされることに
より、ビット線３４（図８４）が形成される。なお、ビ
ット線３３は図８６中には現れない。さらに、厚み７０
００ÅのプラズマＣＶＤ法による酸化膜からなる層間絶
縁膜４５が形成される。この層間絶縁膜４５の上に、ワ
ード線３５（図８５、図８６中ではゲート電極７１）を
補強するためのアルミニウム配線層９２が８０００Åの
厚みで堆積され、パターニングされて形成される。この
ようにして従来のＴＦＴ負荷型完全ＣＭＯＳ・ＳＲＡＭ
のメモリセルが構成される。なお、図８６においては、
接地線（Ｖｓｓ線）は示されていない。
ル５１，５２およびスルーホール５３，５４（スルーホ
ール５１，５３は図８６中には示されていない）が層間
絶縁膜４２内に開口される。スルーホール５１，５２，
５３，５４内に、Ａｓを２×１０20／ｃｍ3 の濃度で含
む厚み２０００Åの多結晶シリコン層と厚み２０００Å
のタングステンシリサイド層からなる導電膜８１が形成
される。スルーホール５１，５２の上には、Ａｓを２×
１０20／ｃｍ3 の濃度で含む厚み２０００Åの多結晶シ
リコン層を堆積し、パターニングすることにより、上層
のゲート電極６０が形成される。このゲート電極６０の
上にＣＶＤ法による厚み２００Åの酸化膜がゲート絶縁
膜４３として形成される。そのゲート絶縁膜４３の上に
厚み３００Åの多結晶シリコン層をＣＶＤ法によって堆
積し、パターニングすることにより、上層の活性層５５
が形成される。この多結晶シリコン層の堆積は６２０℃
の温度で行なう。スルーホール５１，５２の上におい
て、下層との電気的接続を図るため、ゲート絶縁膜４３
は除去されている。活性層５５において、スルーホール
５１，５２の上と、ゲート絶縁膜４３との重なりがない
部分にボロン（Ｂ）を２×１０20／ｃｍ3 の濃度で導入
することにより、ｐチャネルＭＯＳトランジスタＱ１，
Ｑ３のソース・ドレイン領域５５ｂ（図８５参照）が形
成される。下層の場合と同様に、厚み約３０００Åの平
坦化された層間絶縁膜４４が形成される。スルーホール
５３，５４を再び開口して、厚み７０００Åのアルミニ
ウム配線層９１が堆積され、パターニングされることに
より、ビット線３４（図８４）が形成される。なお、ビ
ット線３３は図８６中には現れない。さらに、厚み７０
００ÅのプラズマＣＶＤ法による酸化膜からなる層間絶
縁膜４５が形成される。この層間絶縁膜４５の上に、ワ
ード線３５（図８５、図８６中ではゲート電極７１）を
補強するためのアルミニウム配線層９２が８０００Åの
厚みで堆積され、パターニングされて形成される。この
ようにして従来のＴＦＴ負荷型完全ＣＭＯＳ・ＳＲＡＭ
のメモリセルが構成される。なお、図８６においては、
接地線（Ｖｓｓ線）は示されていない。
【００１８】
【発明が解決しようとする課題】従来のＴＦＴ（ｐチャ
ネルＭＯＳトランジスタ）の電気的特性を図８７に示
す。図８７は、チャネル長０．８μｍ、チャネル幅０．
４μｍのＴＦＴのドレイン電圧ＶD ＝−３Ｖを印加した
場合のドレイン電流（ＩD ）−ゲート電圧（ＶG ）の関
係を示す。ゲート電圧ＶG ＝−３Ｖのとき（ＯＮ状態）
のドレイン電流ＩDは１ｎＡ（１０-9Ａ）、ゲート電圧
ＶG ＝０Ｖのとき（ＯＦＦ状態）のドレイン電流ＩD は
１００ｆＡ（１０-13 Ａ）である。
ネルＭＯＳトランジスタ）の電気的特性を図８７に示
す。図８７は、チャネル長０．８μｍ、チャネル幅０．
４μｍのＴＦＴのドレイン電圧ＶD ＝−３Ｖを印加した
場合のドレイン電流（ＩD ）−ゲート電圧（ＶG ）の関
係を示す。ゲート電圧ＶG ＝−３Ｖのとき（ＯＮ状態）
のドレイン電流ＩDは１ｎＡ（１０-9Ａ）、ゲート電圧
ＶG ＝０Ｖのとき（ＯＦＦ状態）のドレイン電流ＩD は
１００ｆＡ（１０-13 Ａ）である。
【００１９】ところで、ＳＲＡＭの高集積化に伴って、
メモリセルを構成する素子の微細化が当然要求される。
たとえば、１６メガビットのＳＲＡＭにおいては、素子
の設計寸法は０．３５〜０．４μｍになる。この程度の
寸法まで素子を微細化すると、ＳＲＡＭのメモリセルが
動作しなくなるという問題点が生じた。１６メガビット
のＳＲＡＭのメモリセルが動作しない原因は以下の理由
による。
メモリセルを構成する素子の微細化が当然要求される。
たとえば、１６メガビットのＳＲＡＭにおいては、素子
の設計寸法は０．３５〜０．４μｍになる。この程度の
寸法まで素子を微細化すると、ＳＲＡＭのメモリセルが
動作しなくなるという問題点が生じた。１６メガビット
のＳＲＡＭのメモリセルが動作しない原因は以下の理由
による。
【００２０】素子の寸法が０．４μｍ以下に微細化され
ると、トランジスタの信頼性を確保するために使用され
る電源電圧は３．３Ｖ、または３Ｖまで低減される。さ
らに、下層のドライバトランジスタＱ２またはＱ４のβ
（βD と表示する）とアクセストランジスタＱ５または
Ｑ６のβ（βA と表示する）の比βD ／βA （以下β比
と称する）が２程度の値になり、大きくとれなくなって
くる。ここで、βはトランジスタのコンダクタンスを表
わす量で、β＝μεOXε0 Ｗ／（ｔOXＬ）で与えられ
る。μは移動度、εOXはゲート絶縁膜の比誘電率、ε0
は真空の誘電率、ｔOXはゲート酸化膜の膜厚、Ｗはゲー
ト幅、Ｌはゲート長である。
ると、トランジスタの信頼性を確保するために使用され
る電源電圧は３．３Ｖ、または３Ｖまで低減される。さ
らに、下層のドライバトランジスタＱ２またはＱ４のβ
（βD と表示する）とアクセストランジスタＱ５または
Ｑ６のβ（βA と表示する）の比βD ／βA （以下β比
と称する）が２程度の値になり、大きくとれなくなって
くる。ここで、βはトランジスタのコンダクタンスを表
わす量で、β＝μεOXε0 Ｗ／（ｔOXＬ）で与えられ
る。μは移動度、εOXはゲート絶縁膜の比誘電率、ε0
は真空の誘電率、ｔOXはゲート酸化膜の膜厚、Ｗはゲー
ト幅、Ｌはゲート長である。
【００２１】図８３の等価回路において、メモリセル内
の記憶情報の読出時には、ビット線３３，３４の両方に
電圧Ｖｃｃを印加し、ワード線３５に正の電圧を与えて
アクセストランジスタＱ５，Ｑ６を導通状態にする。こ
れにより、メモリセルの“Ｌｏｗ”レベル側のドライバ
トランジスタＱ２（またはＱ４）（“Ｌｏｗ”レベル側
のドライバトランジスタはＯＮ状態にある）でビット線
を放電して、メモリセルの“Ｌｏｗ”レベル側に繋がる
ビット線の電位を“Ｈｉｇｈ”レベル側に流れるビット
線の電位より低くして、メモリセルに保持された情報を
ビット線に伝達する。このように読出時には、たとえば
ノードＮ２が“Ｌｏｗ”レベル（０Ｖ）、ノードＮ１が
“Ｈｉｇｈ”レベル（３Ｖ）の電位を保持しているとす
ると、トランジスタＱ４，Ｑ６がＯＮ状態のため、ビッ
ト線３４からトランジスタＱ６，Ｑ４を通って接地電位
Ｖｓｓ（０Ｖ）に電流が流れる。電圧Ｖｃｃ（３Ｖ）が
印加されたビット線３４のトランジスタＱ６との交点の
電位は、ビット線３４自身の抵抗のために３Ｖから１．
５Ｖまで低下する。β比が十分大きければ、ノードＮ２
の電位は０Ｖに近い値に保持される。しかしながら、β
比が２の場合、トランジスタＱ６のＯＮ状態の抵抗（コ
ンダクタンスの逆数）はトランジスタＱ４の抵抗の２倍
であるため、それらの抵抗分割によりノードＮ２の電位
は０．５Ｖまで上昇する。
の記憶情報の読出時には、ビット線３３，３４の両方に
電圧Ｖｃｃを印加し、ワード線３５に正の電圧を与えて
アクセストランジスタＱ５，Ｑ６を導通状態にする。こ
れにより、メモリセルの“Ｌｏｗ”レベル側のドライバ
トランジスタＱ２（またはＱ４）（“Ｌｏｗ”レベル側
のドライバトランジスタはＯＮ状態にある）でビット線
を放電して、メモリセルの“Ｌｏｗ”レベル側に繋がる
ビット線の電位を“Ｈｉｇｈ”レベル側に流れるビット
線の電位より低くして、メモリセルに保持された情報を
ビット線に伝達する。このように読出時には、たとえば
ノードＮ２が“Ｌｏｗ”レベル（０Ｖ）、ノードＮ１が
“Ｈｉｇｈ”レベル（３Ｖ）の電位を保持しているとす
ると、トランジスタＱ４，Ｑ６がＯＮ状態のため、ビッ
ト線３４からトランジスタＱ６，Ｑ４を通って接地電位
Ｖｓｓ（０Ｖ）に電流が流れる。電圧Ｖｃｃ（３Ｖ）が
印加されたビット線３４のトランジスタＱ６との交点の
電位は、ビット線３４自身の抵抗のために３Ｖから１．
５Ｖまで低下する。β比が十分大きければ、ノードＮ２
の電位は０Ｖに近い値に保持される。しかしながら、β
比が２の場合、トランジスタＱ６のＯＮ状態の抵抗（コ
ンダクタンスの逆数）はトランジスタＱ４の抵抗の２倍
であるため、それらの抵抗分割によりノードＮ２の電位
は０．５Ｖまで上昇する。
【００２２】ノードＮ２はｎチャネルＭＯＳトランジス
タＱ２のゲート電極に接続されている。ｎチャネルＭＯ
ＳトランジスタＱ２，Ｑ４のしきい値電圧（Ｖｔｈ）は
０．７Ｖであるので、ｎチャネルＭＯＳトランジスタＱ
２には１ｎＡ程度のサブスレッショルド電流が流れるこ
とになる。このときに、ｎチャネルＭＯＳトランジスタ
Ｑ２に接続されてインバータを構成しているｐチャネル
ＭＯＳトランジスタＱ１は、ゲート電圧（ノードＮ２の
電位）が０．５ＶのためＯＮ状態にある。すなわち、ｐ
チャネルＭＯＳトランジスタＱ１のソースには電圧Ｖｃ
ｃ（３Ｖ）が印加されており、ソースから見たゲート電
圧は−２．５Ｖ（＝０．５Ｖ−３Ｖ）となる。このこと
から、図８７に示すように、ｐチャネルＭＯＳトランジ
スタＱ１はＯＮ状態にある。このＯＮ状態にあるｐチャ
ネルＭＯＳトランジスタＱ１のドレイン電流は、図８７
によれば０．５ｎＡ程度であり、最大でも１ｎＡ程度で
ある。
タＱ２のゲート電極に接続されている。ｎチャネルＭＯ
ＳトランジスタＱ２，Ｑ４のしきい値電圧（Ｖｔｈ）は
０．７Ｖであるので、ｎチャネルＭＯＳトランジスタＱ
２には１ｎＡ程度のサブスレッショルド電流が流れるこ
とになる。このときに、ｎチャネルＭＯＳトランジスタ
Ｑ２に接続されてインバータを構成しているｐチャネル
ＭＯＳトランジスタＱ１は、ゲート電圧（ノードＮ２の
電位）が０．５ＶのためＯＮ状態にある。すなわち、ｐ
チャネルＭＯＳトランジスタＱ１のソースには電圧Ｖｃ
ｃ（３Ｖ）が印加されており、ソースから見たゲート電
圧は−２．５Ｖ（＝０．５Ｖ−３Ｖ）となる。このこと
から、図８７に示すように、ｐチャネルＭＯＳトランジ
スタＱ１はＯＮ状態にある。このＯＮ状態にあるｐチャ
ネルＭＯＳトランジスタＱ１のドレイン電流は、図８７
によれば０．５ｎＡ程度であり、最大でも１ｎＡ程度で
ある。
【００２３】このように、ｎチャネルＭＯＳトランジス
タＱ２にサブスレッショルド電流として流れる電流と、
ｐチャネルＭＯＳトランジスタＱ１に流れる電流が同程
度である。このことは、読出時には“Ｈｉｇｈ”レベル
のノード側（この場合はＮ１）のｐチャネルＭＯＳトラ
ンジスタＱ１とｎチャネルトランジスタＱ２の抵抗が等
しくなるということを表わしている。したがって、ノー
ドＮ１の電位は抵抗分割により、電源電圧Ｖｃｃの半
分、すなわち１．５Ｖにまで下降し、メモリセルの動作
が不安定になるか、最悪の場合はデータが反転してしま
う。別の言葉で表現すると、ノードＮ１の浮遊容量に蓄
積された“Ｈｉｇｈ”のレベルの電荷は、サブスレッシ
ョルド電流が流れているｎチャネルＭＯＳトランジスタ
Ｑ２によって、接地電位Ｖｓｓ（０Ｖ）側に漏れでてし
まう。待機時には、ｎチャネルＭＯＳトランジスタＱ２
のリーク電流は非常に小さい（１ｆＡ以下）ので、リー
ク電流による減少分の電荷はＯＮ状態のｐチャネルＭＯ
ＳトランジスタＱ１によって補充される。しかし、読出
時には、ｎチャネルＭＯＳトランジスタＱ２から漏れる
電流のほうがｐチャネルＭＯＳトランジスタＱ１から供
給される電流より多いので、データが破壊されることに
なる。
タＱ２にサブスレッショルド電流として流れる電流と、
ｐチャネルＭＯＳトランジスタＱ１に流れる電流が同程
度である。このことは、読出時には“Ｈｉｇｈ”レベル
のノード側（この場合はＮ１）のｐチャネルＭＯＳトラ
ンジスタＱ１とｎチャネルトランジスタＱ２の抵抗が等
しくなるということを表わしている。したがって、ノー
ドＮ１の電位は抵抗分割により、電源電圧Ｖｃｃの半
分、すなわち１．５Ｖにまで下降し、メモリセルの動作
が不安定になるか、最悪の場合はデータが反転してしま
う。別の言葉で表現すると、ノードＮ１の浮遊容量に蓄
積された“Ｈｉｇｈ”のレベルの電荷は、サブスレッシ
ョルド電流が流れているｎチャネルＭＯＳトランジスタ
Ｑ２によって、接地電位Ｖｓｓ（０Ｖ）側に漏れでてし
まう。待機時には、ｎチャネルＭＯＳトランジスタＱ２
のリーク電流は非常に小さい（１ｆＡ以下）ので、リー
ク電流による減少分の電荷はＯＮ状態のｐチャネルＭＯ
ＳトランジスタＱ１によって補充される。しかし、読出
時には、ｎチャネルＭＯＳトランジスタＱ２から漏れる
電流のほうがｐチャネルＭＯＳトランジスタＱ１から供
給される電流より多いので、データが破壊されることに
なる。
【００２４】データが破壊されるときの状況をもう少し
詳しく説明してみる。ノードＮ１はトランジスタＱ３，
Ｑ４のゲート電極に接続されている。ノードＮ１の電位
が３Ｖから１．５Ｖまで下降すると、ｐチャネルＭＯＳ
トランジスタＱ３のゲート電極に１．５Ｖの電圧が印加
される。このとき、トランジスタＱ３のソース側から見
たゲート電圧は−１．５Ｖ（＝１．５Ｖ−３Ｖ）であ
る。そのため、読出前、ＯＦＦ状態であったトランジス
タＱ３は読出時にＯＮ状態になる（図８７参照）。それ
と同時に、ｎチャネルＭＯＳトランジスタＱ４のゲート
電圧も３Ｖから１．５Ｖまで低下する。これにより、ト
ランジスタＱ４に流れる電流が減少し、トランジスタＱ
３に電流が流れるので、ノードＮ２の電位が上昇する。
ノードＮ２の電位がトランジスタＱ２のしきい値電圧
０．７Ｖよりも高くなると、トランジスタＱ２はＯＮ状
態になり、サブスレッショルド電流よりもさらに多くの
電流を流すことになる。その結果、ノードＮ１の電位は
さらに低下する。ノードＮ１の電位が０．７Ｖ以下にな
ると、トランジスタＱ４に印加されるゲート電圧がしき
い値以下になり、トランジスタＱ４はＯＦＦ状態にな
る。その結果、ノードＮ２の電位は３Ｖまで上昇し、ノ
ードＮ１の電位は０Ｖにまで下降する。このようにし
て、最悪の場合はデータが反転してしまう。すなわち、
メモリセルに保持された情報が破壊される。
詳しく説明してみる。ノードＮ１はトランジスタＱ３，
Ｑ４のゲート電極に接続されている。ノードＮ１の電位
が３Ｖから１．５Ｖまで下降すると、ｐチャネルＭＯＳ
トランジスタＱ３のゲート電極に１．５Ｖの電圧が印加
される。このとき、トランジスタＱ３のソース側から見
たゲート電圧は−１．５Ｖ（＝１．５Ｖ−３Ｖ）であ
る。そのため、読出前、ＯＦＦ状態であったトランジス
タＱ３は読出時にＯＮ状態になる（図８７参照）。それ
と同時に、ｎチャネルＭＯＳトランジスタＱ４のゲート
電圧も３Ｖから１．５Ｖまで低下する。これにより、ト
ランジスタＱ４に流れる電流が減少し、トランジスタＱ
３に電流が流れるので、ノードＮ２の電位が上昇する。
ノードＮ２の電位がトランジスタＱ２のしきい値電圧
０．７Ｖよりも高くなると、トランジスタＱ２はＯＮ状
態になり、サブスレッショルド電流よりもさらに多くの
電流を流すことになる。その結果、ノードＮ１の電位は
さらに低下する。ノードＮ１の電位が０．７Ｖ以下にな
ると、トランジスタＱ４に印加されるゲート電圧がしき
い値以下になり、トランジスタＱ４はＯＦＦ状態にな
る。その結果、ノードＮ２の電位は３Ｖまで上昇し、ノ
ードＮ１の電位は０Ｖにまで下降する。このようにし
て、最悪の場合はデータが反転してしまう。すなわち、
メモリセルに保持された情報が破壊される。
【００２５】上述のようなβ比の減少によるメモリセル
の不安定性については、Ｈ．Ｓｈｉｎｏｈａｒａ ｅｔ
ａｌ．，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ，Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ１０６−１０７に詳しく述
べられている。
の不安定性については、Ｈ．Ｓｈｉｎｏｈａｒａ ｅｔ
ａｌ．，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ，Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ１０６−１０７に詳しく述
べられている。
【００２６】次に、データ書込時の問題点について考え
てみる。書込時においては、ワード線３５に正の電圧を
与えて、アクセストランジスタＱ５，Ｑ６を導通状態に
する。そして、ビット線３３または３４のいずれかで
“Ｌｏｗ”レベルを書込みたい方のビット線を０Ｖの電
位にすることによりデータの書込みを行なう。ノードＮ
２に“Ｌｏｗ”レベルのデータを書込んだ直後の場合を
考えてみる。ノードＮ１の電位は“Ｈｉｇｈ”レベルで
あるが、アクセストランジスタＱ５がＯＮ状態にあるた
めに、Ｖｃｃ（３Ｖ）からＶｃｃ−Ｖｔｈ（＝２Ｖ：Ｖ
ｔｈはアクセストランジスタＱ５のしきい値電圧＝１
Ｖ）まで低下して、メモリセルが不安定になる。したが
って、ノードＮ１の電位をｐチャネルＭＯＳトランジス
タＱ１によって（Ｖｃｃ−Ｖｔｈ）からＶｃｃまで充電
しなければならない。ノードＮ１の容量は約１ｆＦであ
り、ｐチャネルＭＯＳトランジスタＱ１のＯＮ電流は１
ｎＡであるので、充電に必要な時間ｔは、ｔ＝１ｆＦ×
１Ｖ／１ｎＡ＝１μｓｅｃとなる。すなわち、メモリセ
ルが安定な状態になるまで１μｓｅｃ程度の長い時間が
必要となる。この時間の間は、メモリセルの情報を読出
すことはできない。ＳＲＡＭのデータ書込、データ読出
のアクセス時間は通常５０ｎｓｅｃ程度の時間であるこ
とが必要である。そのため、ＯＮ電流が１ｎＡ程度のＴ
ＦＴ（ｐチャネルＭＯＳトランジスタ）では、産業上利
用することが可能なＳＲＡＭのメモリセルを構成するこ
とは不可能である。
てみる。書込時においては、ワード線３５に正の電圧を
与えて、アクセストランジスタＱ５，Ｑ６を導通状態に
する。そして、ビット線３３または３４のいずれかで
“Ｌｏｗ”レベルを書込みたい方のビット線を０Ｖの電
位にすることによりデータの書込みを行なう。ノードＮ
２に“Ｌｏｗ”レベルのデータを書込んだ直後の場合を
考えてみる。ノードＮ１の電位は“Ｈｉｇｈ”レベルで
あるが、アクセストランジスタＱ５がＯＮ状態にあるた
めに、Ｖｃｃ（３Ｖ）からＶｃｃ−Ｖｔｈ（＝２Ｖ：Ｖ
ｔｈはアクセストランジスタＱ５のしきい値電圧＝１
Ｖ）まで低下して、メモリセルが不安定になる。したが
って、ノードＮ１の電位をｐチャネルＭＯＳトランジス
タＱ１によって（Ｖｃｃ−Ｖｔｈ）からＶｃｃまで充電
しなければならない。ノードＮ１の容量は約１ｆＦであ
り、ｐチャネルＭＯＳトランジスタＱ１のＯＮ電流は１
ｎＡであるので、充電に必要な時間ｔは、ｔ＝１ｆＦ×
１Ｖ／１ｎＡ＝１μｓｅｃとなる。すなわち、メモリセ
ルが安定な状態になるまで１μｓｅｃ程度の長い時間が
必要となる。この時間の間は、メモリセルの情報を読出
すことはできない。ＳＲＡＭのデータ書込、データ読出
のアクセス時間は通常５０ｎｓｅｃ程度の時間であるこ
とが必要である。そのため、ＯＮ電流が１ｎＡ程度のＴ
ＦＴ（ｐチャネルＭＯＳトランジスタ）では、産業上利
用することが可能なＳＲＡＭのメモリセルを構成するこ
とは不可能である。
【００２７】次に、１６メガビットのＳＲＡＭのスタン
バイ電流についての問題点を考える。ＴＦＴ負荷型完全
ＣＭＯＳ・ＳＲＡＭのメモリセルはＣＭＯＳインバータ
の構成を採用している。そのため、直流の電流パスがな
く、待機時にはトランジスタのリーク電流のみがＳＲＡ
Ｍの消費電力に寄与する。図８３のメモリセルにおい
て、ノードＮ１，Ｎ２は一方が“Ｈｉｇｈ”レベル、他
方が“Ｌｏｗ”レベルの電位を有する。“Ｈｉｇｈ”レ
ベルの電位を保持しているノードではｎチャネルＭＯＳ
トランジスタＱ２またはＱ４がＯＦＦ状態にあり、“Ｌ
ｏｗ”レベルの電位を有するノードではｐチャネルＭＯ
ＳトランジスタＱ１またはＱ３がＯＦＦ状態にある。ｎ
チャネルＭＯＳトランジスタＱ２，Ｑ４のリーク電流は
１ｆＡ以下、ｐチャネルＭＯＳトランジスタ（ＴＦＴ）
Ｑ１，Ｑ３のリーク電流は１００ｆＡ（図８７）であ
る。そのため、メモリセルのスタンバイ電流は、セル１
個あたり、ほぼｐチャネルＭＯＳトランジスタ（ＴＦ
Ｔ）１個分のリーク電流となる。したがって、１６メガ
ビットのＳＲＡＭのスタンバイ電流は１．７μＡ（＝１
００ｆＡ×２24セル）と１μＡを越え、低消費電力のＳ
ＲＡＭとはいい難いものになっている。低消費電力を実
現するためには、スタンバイ電流を１μＡ以下（できれ
ば０．１μＡ以下）にする必要がある。そのためには、
ＳＲＡＭのメモリセルを構成するＴＦＴのリーク電流は
６０ｆＡ以下（できれば６ｆＡ以下）でなければならな
い。
バイ電流についての問題点を考える。ＴＦＴ負荷型完全
ＣＭＯＳ・ＳＲＡＭのメモリセルはＣＭＯＳインバータ
の構成を採用している。そのため、直流の電流パスがな
く、待機時にはトランジスタのリーク電流のみがＳＲＡ
Ｍの消費電力に寄与する。図８３のメモリセルにおい
て、ノードＮ１，Ｎ２は一方が“Ｈｉｇｈ”レベル、他
方が“Ｌｏｗ”レベルの電位を有する。“Ｈｉｇｈ”レ
ベルの電位を保持しているノードではｎチャネルＭＯＳ
トランジスタＱ２またはＱ４がＯＦＦ状態にあり、“Ｌ
ｏｗ”レベルの電位を有するノードではｐチャネルＭＯ
ＳトランジスタＱ１またはＱ３がＯＦＦ状態にある。ｎ
チャネルＭＯＳトランジスタＱ２，Ｑ４のリーク電流は
１ｆＡ以下、ｐチャネルＭＯＳトランジスタ（ＴＦＴ）
Ｑ１，Ｑ３のリーク電流は１００ｆＡ（図８７）であ
る。そのため、メモリセルのスタンバイ電流は、セル１
個あたり、ほぼｐチャネルＭＯＳトランジスタ（ＴＦ
Ｔ）１個分のリーク電流となる。したがって、１６メガ
ビットのＳＲＡＭのスタンバイ電流は１．７μＡ（＝１
００ｆＡ×２24セル）と１μＡを越え、低消費電力のＳ
ＲＡＭとはいい難いものになっている。低消費電力を実
現するためには、スタンバイ電流を１μＡ以下（できれ
ば０．１μＡ以下）にする必要がある。そのためには、
ＳＲＡＭのメモリセルを構成するＴＦＴのリーク電流は
６０ｆＡ以下（できれば６ｆＡ以下）でなければならな
い。
【００２８】以上のように、ＴＦＴのＯＮ電流が小さい
と、微細化されたＳＲＡＭのデータの読出、書込時にお
いてメモリセルの動作が不安定となるという問題点が明
らかになった。この問題点を回避するために、ドライバ
トランジスタとアクセストランジスタのβ比を上げる試
みがなされている。そのためには、アクセストランジス
タＱ５，Ｑ６のゲート幅Ｗを小さくし、ドライバトラン
ジスタＱ２，Ｑ４のゲート幅Ｗを大きくする必要があ
る。ところが、ゲート幅Ｗの最小値は可能な最小加工寸
法で決まるために、アクセストランジスタＱ５，Ｑ６の
ゲート幅Ｗをこれ以上小さくすることは不可能となる。
そのため、β比を上げるためにはドライバトランジスタ
Ｑ２，Ｑ４のゲート幅Ｗを大きくしなければならない。
しかしながら、このことはＳＲＡＭのチップ面積の増大
を招き、微細化が不可能となることを意味する。また、
β比を上げるためにアクセストランジスタＱ５，Ｑ６の
しきい値電圧ＶｔｈをドライバトランジスタＱ２，Ｑ４
のそれよりも大きく設定するという手段も考えられる。
しかし、素子の微細化に伴って、電源電圧Ｖｃｃを低減
させる必要があるため、アクセストランジスタＱ５，Ｑ
６のしきい値電圧Ｖｔｈを大きく設定することはＳＲＡ
Ｍの集積度の向上につれて困難となっている。
と、微細化されたＳＲＡＭのデータの読出、書込時にお
いてメモリセルの動作が不安定となるという問題点が明
らかになった。この問題点を回避するために、ドライバ
トランジスタとアクセストランジスタのβ比を上げる試
みがなされている。そのためには、アクセストランジス
タＱ５，Ｑ６のゲート幅Ｗを小さくし、ドライバトラン
ジスタＱ２，Ｑ４のゲート幅Ｗを大きくする必要があ
る。ところが、ゲート幅Ｗの最小値は可能な最小加工寸
法で決まるために、アクセストランジスタＱ５，Ｑ６の
ゲート幅Ｗをこれ以上小さくすることは不可能となる。
そのため、β比を上げるためにはドライバトランジスタ
Ｑ２，Ｑ４のゲート幅Ｗを大きくしなければならない。
しかしながら、このことはＳＲＡＭのチップ面積の増大
を招き、微細化が不可能となることを意味する。また、
β比を上げるためにアクセストランジスタＱ５，Ｑ６の
しきい値電圧ＶｔｈをドライバトランジスタＱ２，Ｑ４
のそれよりも大きく設定するという手段も考えられる。
しかし、素子の微細化に伴って、電源電圧Ｖｃｃを低減
させる必要があるため、アクセストランジスタＱ５，Ｑ
６のしきい値電圧Ｖｔｈを大きく設定することはＳＲＡ
Ｍの集積度の向上につれて困難となっている。
【００２９】また、ＴＦＴのＯＦＦ電流が大きいと、Ｓ
ＲＡＭの消費電力が上昇する。ＳＲＡＭの消費電力はＴ
ＦＴの数に比例するので（正確には、（ＴＦＴの個数）
×（ゲート幅）で計算される。集積度が４倍になると消
費電力は約３倍になる。）、ＴＦＴの性能が同じである
なら、ＳＲＡＭの集積度が向上するにつれて消費電力が
大きくなるのは必然的な問題である。
ＲＡＭの消費電力が上昇する。ＳＲＡＭの消費電力はＴ
ＦＴの数に比例するので（正確には、（ＴＦＴの個数）
×（ゲート幅）で計算される。集積度が４倍になると消
費電力は約３倍になる。）、ＴＦＴの性能が同じである
なら、ＳＲＡＭの集積度が向上するにつれて消費電力が
大きくなるのは必然的な問題である。
【００３０】以上のように、微細化されたＳＲＡＭが正
常に動作しないという問題点は、ＴＦＴの性能に問題が
あることが理解される。単結晶シリコン基板上に形成さ
れたトランジスタに比較して、ＴＦＴのＯＮ電流が小さ
く、ＯＦＦ電流が大きいのは、ＴＦＴのチャネル部分に
存在する多結晶シリコンの結晶粒界のためである。
常に動作しないという問題点は、ＴＦＴの性能に問題が
あることが理解される。単結晶シリコン基板上に形成さ
れたトランジスタに比較して、ＴＦＴのＯＮ電流が小さ
く、ＯＦＦ電流が大きいのは、ＴＦＴのチャネル部分に
存在する多結晶シリコンの結晶粒界のためである。
【００３１】微細化されたＳＲＡＭに用いられるＴＦＴ
のチャネル領域およびその周辺部分を図８８に示す。図
８８の（Ａ）はＴＦＴの平面図、（Ｂ）は斜視図を示
す。活性層５５はゲート電極６０の上にゲート絶縁膜を
介在して形成されている。活性層５５はドレイン領域と
チャネル領域とソース領域とから構成される。チャネル
領域はゲート電極６０に重なっている。図８８の（Ｂ）
の斜視図に示すように、厚み３００Åの多結晶シリコン
膜の結晶粒径は、透過型電子顕微鏡（ＴＥＭ）による観
察で調べたところ、平均２００Åであることが分かっ
た。ゲート幅は０．４μｍ、ゲート長は０．８μｍであ
る。したがって、０．４μｍ×０．８μｍのチャネル領
域には約８００個の結晶粒が存在しており、チャネル長
に平行な方向には４０個の結晶粒が存在していることに
なる。よく知られているように、結晶粒界はチャネル領
域中のキャリア（正孔）のトラップとして作用する。ト
ラップに固定されたキャリアは粒界付近のキャリアを排
除して電位障壁を作る。この電位障壁の存在により、Ｔ
ＦＴの電気的特性は、単結晶シリコン基板上に形成され
たトランジスタに比較してドレイン電流の低下、移動度
の低下などの現象を示す。このために、ＴＦＴのＯＮ電
流が減少する。また、結晶粒界にはシリコン原子の未結
合手（ダングリングボンド）が多数存在する。この未結
合手がシリコンのエネルギバンド構造中に多くのミッド
ギャップ準位を形成する。このミッドギャップ準位を介
して熱励起により電子が価電子帯から伝導帯へ励起さ
れ、ドレインからソースへ流れることによりＴＦＴのＯ
ＦＦ電流が増加する。したがって、ＴＦＴのＯＮ電流を
増大させ、ＯＦＦ電流を低減するためには多結晶シリコ
ンの結晶粒径を大きくして結晶粒界の数を低減させるこ
とが必要である。
のチャネル領域およびその周辺部分を図８８に示す。図
８８の（Ａ）はＴＦＴの平面図、（Ｂ）は斜視図を示
す。活性層５５はゲート電極６０の上にゲート絶縁膜を
介在して形成されている。活性層５５はドレイン領域と
チャネル領域とソース領域とから構成される。チャネル
領域はゲート電極６０に重なっている。図８８の（Ｂ）
の斜視図に示すように、厚み３００Åの多結晶シリコン
膜の結晶粒径は、透過型電子顕微鏡（ＴＥＭ）による観
察で調べたところ、平均２００Åであることが分かっ
た。ゲート幅は０．４μｍ、ゲート長は０．８μｍであ
る。したがって、０．４μｍ×０．８μｍのチャネル領
域には約８００個の結晶粒が存在しており、チャネル長
に平行な方向には４０個の結晶粒が存在していることに
なる。よく知られているように、結晶粒界はチャネル領
域中のキャリア（正孔）のトラップとして作用する。ト
ラップに固定されたキャリアは粒界付近のキャリアを排
除して電位障壁を作る。この電位障壁の存在により、Ｔ
ＦＴの電気的特性は、単結晶シリコン基板上に形成され
たトランジスタに比較してドレイン電流の低下、移動度
の低下などの現象を示す。このために、ＴＦＴのＯＮ電
流が減少する。また、結晶粒界にはシリコン原子の未結
合手（ダングリングボンド）が多数存在する。この未結
合手がシリコンのエネルギバンド構造中に多くのミッド
ギャップ準位を形成する。このミッドギャップ準位を介
して熱励起により電子が価電子帯から伝導帯へ励起さ
れ、ドレインからソースへ流れることによりＴＦＴのＯ
ＦＦ電流が増加する。したがって、ＴＦＴのＯＮ電流を
増大させ、ＯＦＦ電流を低減するためには多結晶シリコ
ンの結晶粒径を大きくして結晶粒界の数を低減させるこ
とが必要である。
【００３２】多結晶シリコンの結晶粒径を増大させる方
法としては、非晶質（アモルファス）シリコンを堆積
し、６００℃程度の温度で数時間アニールすることによ
り、固相成長させ、大粒径の多結晶シリコン膜を得る方
法がある。このアモルファスシリコンの形成方法は種々
存在するが、たとえばジシラン（Ｓｉ2 Ｈ6 ）ガスを材
料にした低温度（〜４５０℃）でのＣＶＤ法によってア
モルファスシリコンを形成する方法がある。ところが、
この方法では多結晶シリコンの粒径を〜１μｍ以上に増
大させることは可能であるが、結晶粒界の発生位置を制
御することはできない。
法としては、非晶質（アモルファス）シリコンを堆積
し、６００℃程度の温度で数時間アニールすることによ
り、固相成長させ、大粒径の多結晶シリコン膜を得る方
法がある。このアモルファスシリコンの形成方法は種々
存在するが、たとえばジシラン（Ｓｉ2 Ｈ6 ）ガスを材
料にした低温度（〜４５０℃）でのＣＶＤ法によってア
モルファスシリコンを形成する方法がある。ところが、
この方法では多結晶シリコンの粒径を〜１μｍ以上に増
大させることは可能であるが、結晶粒界の発生位置を制
御することはできない。
【００３３】たとえば、特開昭６２−２８７６１４号公
報には、アモルファスシリコン膜を１０００Å以上の厚
みで形成することにより、固相成長させた多結晶シリコ
ン膜の結晶粒径を大きくする方法が開示されている。ま
た、特開平２−８４７７３号公報には、結晶粒界部分を
除いた結晶領域をチャネル領域とする薄膜トランジスタ
が開示されている。しかしながら、これらの公報にはア
モルファスシリコン膜から大粒径の多結晶シリコン膜を
得る方法が開示されているだけであり、結晶粒界の発生
位置そのものを制御する方法は何ら開示されていない。
報には、アモルファスシリコン膜を１０００Å以上の厚
みで形成することにより、固相成長させた多結晶シリコ
ン膜の結晶粒径を大きくする方法が開示されている。ま
た、特開平２−８４７７３号公報には、結晶粒界部分を
除いた結晶領域をチャネル領域とする薄膜トランジスタ
が開示されている。しかしながら、これらの公報にはア
モルファスシリコン膜から大粒径の多結晶シリコン膜を
得る方法が開示されているだけであり、結晶粒界の発生
位置そのものを制御する方法は何ら開示されていない。
【００３４】そのため、微細化されたＴＦＴにおいて
は、チャネル領域内にある程度の割合で結晶粒界が存在
することは避けられなかった。また、大きなＯＮ電流と
小さなＯＦＦ電流を示すように制御された結晶組織から
なるチャネル領域を備えたＴＦＴは従来の固相成長法に
よっては得ることができなかった。
は、チャネル領域内にある程度の割合で結晶粒界が存在
することは避けられなかった。また、大きなＯＮ電流と
小さなＯＦＦ電流を示すように制御された結晶組織から
なるチャネル領域を備えたＴＦＴは従来の固相成長法に
よっては得ることができなかった。
【００３５】この発明の目的は、上述のような問題点を
解消することであり、微細化された完全ＣＭＯＳ型ＳＲ
ＡＭにおいて読出書込動作を安定化し、かつ消費電力を
低減させることが可能な薄膜トランジスタおよびその製
造方法を提供することである。
解消することであり、微細化された完全ＣＭＯＳ型ＳＲ
ＡＭにおいて読出書込動作を安定化し、かつ消費電力を
低減させることが可能な薄膜トランジスタおよびその製
造方法を提供することである。
【００３６】
【課題を解決するための手段】請求項１に係る電界効果
型薄膜トランジスタは、絶縁体の上に形成されるもので
あって、半導体薄膜とソースおよびドレイン領域とゲー
ト絶縁膜とゲート電極とを備える。半導体薄膜は、所定
のチャネル幅を有するチャネル領域を形成する部分を含
む。ソースおよびドレイン領域は、チャネル領域によっ
てチャネル幅と交差する方向に分離された半導体薄膜の
部分内に形成されている。ゲート絶縁膜はチャネル領域
の上に形成されている。ゲート電極はゲート絶縁膜の上
に形成されている。チャネル幅１μｍあたりのソースお
よびドレイン領域の間に流れる電流値が、ソースおよび
ドレイン領域の間に−３Ｖの電圧、ゲート電極とソース
領域の間に−３Ｖの電圧を印加した場合、−０．２５μ
Ａ以上であり、かつソースおよびドレイン領域の間に−
３Ｖの電圧、ゲート電極とソース領域の間に０Ｖの電圧
を印加した場合、−１５ｆＡ以下であるように制御され
た結晶組織から、半導体薄膜のチャネル領域は構成され
ている。
型薄膜トランジスタは、絶縁体の上に形成されるもので
あって、半導体薄膜とソースおよびドレイン領域とゲー
ト絶縁膜とゲート電極とを備える。半導体薄膜は、所定
のチャネル幅を有するチャネル領域を形成する部分を含
む。ソースおよびドレイン領域は、チャネル領域によっ
てチャネル幅と交差する方向に分離された半導体薄膜の
部分内に形成されている。ゲート絶縁膜はチャネル領域
の上に形成されている。ゲート電極はゲート絶縁膜の上
に形成されている。チャネル幅１μｍあたりのソースお
よびドレイン領域の間に流れる電流値が、ソースおよび
ドレイン領域の間に−３Ｖの電圧、ゲート電極とソース
領域の間に−３Ｖの電圧を印加した場合、−０．２５μ
Ａ以上であり、かつソースおよびドレイン領域の間に−
３Ｖの電圧、ゲート電極とソース領域の間に０Ｖの電圧
を印加した場合、−１５ｆＡ以下であるように制御され
た結晶組織から、半導体薄膜のチャネル領域は構成され
ている。
【００３７】請求項２に係る電界効果型薄膜トランジス
タは、半導体薄膜とソースおよびドレイン領域とゲート
絶縁膜とゲート電極とを備える。半導体薄膜はチャネル
領域を形成する部分を含む。ソースおよびドレイン領域
はチャネル領域によって分離された半導体薄膜の部分内
に形成されている。ゲート絶縁膜はチャネル領域の上に
形成されている。ゲート電極はゲート絶縁膜の上に形成
されている。半導体薄膜のチャネル領域は単結晶から構
成され、かつ１０9 個／ｃｍ2 未満の結晶欠陥密度を有
する請求項３に係る電界効果型薄膜トランジスタの製造
方法においては、まず、多結晶半導体膜が形成される。
多結晶半導体膜には選択的に所定の注入量で半導体イオ
ンが注入されることによって一部領域の結晶核発生個数
が１以下に制御された非晶質半導体膜が形成される。こ
の非晶質半導体膜を熱処理することにより、一部領域が
単結晶からなる結晶質半導体薄膜が形成される。その一
部領域の上にゲート絶縁膜が形成される。ゲート絶縁膜
の上にゲート電極が形成される。結晶質半導体薄膜の一
部領域を挟む２つの領域に不純物を導入することによっ
てソースおよびドレイン領域が形成される。
タは、半導体薄膜とソースおよびドレイン領域とゲート
絶縁膜とゲート電極とを備える。半導体薄膜はチャネル
領域を形成する部分を含む。ソースおよびドレイン領域
はチャネル領域によって分離された半導体薄膜の部分内
に形成されている。ゲート絶縁膜はチャネル領域の上に
形成されている。ゲート電極はゲート絶縁膜の上に形成
されている。半導体薄膜のチャネル領域は単結晶から構
成され、かつ１０9 個／ｃｍ2 未満の結晶欠陥密度を有
する請求項３に係る電界効果型薄膜トランジスタの製造
方法においては、まず、多結晶半導体膜が形成される。
多結晶半導体膜には選択的に所定の注入量で半導体イオ
ンが注入されることによって一部領域の結晶核発生個数
が１以下に制御された非晶質半導体膜が形成される。こ
の非晶質半導体膜を熱処理することにより、一部領域が
単結晶からなる結晶質半導体薄膜が形成される。その一
部領域の上にゲート絶縁膜が形成される。ゲート絶縁膜
の上にゲート電極が形成される。結晶質半導体薄膜の一
部領域を挟む２つの領域に不純物を導入することによっ
てソースおよびドレイン領域が形成される。
【００３８】請求項４に係る電界効果型薄膜トランジス
タの製造方法においては、主表面を有し、所定領域あた
りの結晶核発生個数が１以下に制御された非晶質半導体
膜が形成される。非晶質半導体膜を選択的に除去するこ
とにより、主表面に対して鋭角をなすように非晶質半導
体膜の側面が形成される。非晶質半導体膜を熱処理する
ことにより、一部領域が単結晶からなる結晶質半導体薄
膜が形成される。その一部領域の上にゲート絶縁膜が形
成され、ゲート絶縁膜の上にゲート電極が形成される。
結晶質半導体薄膜の一部領域を挟む２つの領域に不純物
を導入することによってソースおよびドレイン領域が形
成される。
タの製造方法においては、主表面を有し、所定領域あた
りの結晶核発生個数が１以下に制御された非晶質半導体
膜が形成される。非晶質半導体膜を選択的に除去するこ
とにより、主表面に対して鋭角をなすように非晶質半導
体膜の側面が形成される。非晶質半導体膜を熱処理する
ことにより、一部領域が単結晶からなる結晶質半導体薄
膜が形成される。その一部領域の上にゲート絶縁膜が形
成され、ゲート絶縁膜の上にゲート電極が形成される。
結晶質半導体薄膜の一部領域を挟む２つの領域に不純物
を導入することによってソースおよびドレイン領域が形
成される。
【００３９】請求項５に係る電界効果型薄膜トランジス
タの製造方法においては、まず、所定領域あたりの結晶
核発生個数が１以下に制御された非晶質半導体膜が形成
される。非晶質半導体膜の一部領域に水素イオンまたは
フッ素イオンを注入することにより微小な結晶核が発生
させられる。非晶質半導体膜を熱処理することにより、
前記一部領域以外の他の領域が単結晶からなる結晶質半
導体薄膜が形成される。その他の領域の上にゲート絶縁
膜が形成される。ゲート絶縁膜の上にゲート電極が形成
される。結晶質半導体薄膜の他の領域を挟む２つの領域
に不純物を導入することによってソースおよびドレイン
領域が形成される。
タの製造方法においては、まず、所定領域あたりの結晶
核発生個数が１以下に制御された非晶質半導体膜が形成
される。非晶質半導体膜の一部領域に水素イオンまたは
フッ素イオンを注入することにより微小な結晶核が発生
させられる。非晶質半導体膜を熱処理することにより、
前記一部領域以外の他の領域が単結晶からなる結晶質半
導体薄膜が形成される。その他の領域の上にゲート絶縁
膜が形成される。ゲート絶縁膜の上にゲート電極が形成
される。結晶質半導体薄膜の他の領域を挟む２つの領域
に不純物を導入することによってソースおよびドレイン
領域が形成される。
【００４０】請求項６に係る電界効果型薄膜トランジス
タの製造方法においては、まず、所定領域あたりの結晶
核発生個数が１以下に制御された非晶質半導体膜が形成
される。非晶質半導体膜の一部領域に電子線が照射され
る。非晶質半導体膜を熱処理することにより、一部領域
が単結晶からなる結晶質半導体薄膜が形成される。一部
領域の上にゲート絶縁膜が形成され、ゲート絶縁膜の上
にゲート電極が形成される。結晶質半導体薄膜の一部領
域を挟む２つの領域に不純物を導入することによってソ
ースおよびドレイン領域が形成される。
タの製造方法においては、まず、所定領域あたりの結晶
核発生個数が１以下に制御された非晶質半導体膜が形成
される。非晶質半導体膜の一部領域に電子線が照射され
る。非晶質半導体膜を熱処理することにより、一部領域
が単結晶からなる結晶質半導体薄膜が形成される。一部
領域の上にゲート絶縁膜が形成され、ゲート絶縁膜の上
にゲート電極が形成される。結晶質半導体薄膜の一部領
域を挟む２つの領域に不純物を導入することによってソ
ースおよびドレイン領域が形成される。
【００４１】請求項７に係る電界効果型薄膜トランジス
タの製造方法においては、まず、所定領域あたりの結晶
核発生個数が１以下に制御された非晶質半導体膜が形成
される。非晶質半導体膜の一部領域に圧縮応力が残留さ
せられる。非晶質半導体膜を熱処理することにより、そ
の一部領域が単結晶からなる結晶質半導体薄膜が形成さ
れる。一部領域の上にゲート絶縁膜が形成され、ゲート
絶縁膜の上にゲート電極が形成される。結晶質半導体薄
膜の一部領域を挟む２つの領域に不純物を導入すること
によってソースおよびドレイン領域が形成される。
タの製造方法においては、まず、所定領域あたりの結晶
核発生個数が１以下に制御された非晶質半導体膜が形成
される。非晶質半導体膜の一部領域に圧縮応力が残留さ
せられる。非晶質半導体膜を熱処理することにより、そ
の一部領域が単結晶からなる結晶質半導体薄膜が形成さ
れる。一部領域の上にゲート絶縁膜が形成され、ゲート
絶縁膜の上にゲート電極が形成される。結晶質半導体薄
膜の一部領域を挟む２つの領域に不純物を導入すること
によってソースおよびドレイン領域が形成される。
【００４２】請求項８に係る電界効果型薄膜トランジス
タの製造方法においては、まず、多結晶半導体膜が形成
される。多結晶半導体膜に選択的に所定の注入量で半導
体イオンを注入することによって、結晶核発生個数が１
以下に制御された非晶質領域と、その非晶質領域の一部
領域と点接触する部分を有する結晶質領域とからなる半
導体膜が形成される。その半導体膜を熱処理することに
より、一部領域が単結晶からなる結晶質半導体薄膜が形
成される。一部領域の上にゲート絶縁膜が形成される。
ゲート絶縁膜の上にゲート電極が形成される。結晶質半
導体薄膜の一部領域を挟む２つの領域に不純物を導入す
ることによってソースおよびドレイン領域が形成され
る。
タの製造方法においては、まず、多結晶半導体膜が形成
される。多結晶半導体膜に選択的に所定の注入量で半導
体イオンを注入することによって、結晶核発生個数が１
以下に制御された非晶質領域と、その非晶質領域の一部
領域と点接触する部分を有する結晶質領域とからなる半
導体膜が形成される。その半導体膜を熱処理することに
より、一部領域が単結晶からなる結晶質半導体薄膜が形
成される。一部領域の上にゲート絶縁膜が形成される。
ゲート絶縁膜の上にゲート電極が形成される。結晶質半
導体薄膜の一部領域を挟む２つの領域に不純物を導入す
ることによってソースおよびドレイン領域が形成され
る。
【００４３】請求項９に係る電界効果型薄膜トランジス
タの製造方法においては、一部領域のみに１個の結晶核
を残留させた非晶質半導体膜が形成される。非晶質半導
体膜を熱処理することにより、一部領域が単結晶からな
る結晶質半導体薄膜が形成される。一部領域の上にゲー
ト絶縁膜が形成される。ゲート絶縁膜の上にゲート電極
が形成される。結晶質半導体薄膜の一部領域を挟む２つ
の領域に不純物を導入することによってソースおよびド
レイン領域が形成される。
タの製造方法においては、一部領域のみに１個の結晶核
を残留させた非晶質半導体膜が形成される。非晶質半導
体膜を熱処理することにより、一部領域が単結晶からな
る結晶質半導体薄膜が形成される。一部領域の上にゲー
ト絶縁膜が形成される。ゲート絶縁膜の上にゲート電極
が形成される。結晶質半導体薄膜の一部領域を挟む２つ
の領域に不純物を導入することによってソースおよびド
レイン領域が形成される。
【００４４】請求項１０に係る電界効果型薄膜トランジ
スタの製造方法においては、第１の膜厚を有する領域と
その第１の膜厚よりも大きい第２の膜厚を有する領域と
を含む非晶質半導体膜が形成される。この非晶質半導体
膜は、所定領域あたりの結晶核発生個数が１以下に制御
されている。この非晶質半導体膜を熱処理することによ
り、第２の膜厚を有する領域が単結晶からなる結晶質半
導体薄膜が形成される。第２の膜厚を有する領域の上に
ゲート絶縁膜が形成され、そのゲート絶縁膜の上にゲー
ト電極が形成される。前記結晶質半導体薄膜の第２の膜
厚を有する領域を挟む２つの領域に不純物を導入するこ
とによってソースおよびドレイン領域が形成される。
スタの製造方法においては、第１の膜厚を有する領域と
その第１の膜厚よりも大きい第２の膜厚を有する領域と
を含む非晶質半導体膜が形成される。この非晶質半導体
膜は、所定領域あたりの結晶核発生個数が１以下に制御
されている。この非晶質半導体膜を熱処理することによ
り、第２の膜厚を有する領域が単結晶からなる結晶質半
導体薄膜が形成される。第２の膜厚を有する領域の上に
ゲート絶縁膜が形成され、そのゲート絶縁膜の上にゲー
ト電極が形成される。前記結晶質半導体薄膜の第２の膜
厚を有する領域を挟む２つの領域に不純物を導入するこ
とによってソースおよびドレイン領域が形成される。
【００４５】
【作用】請求項１に係る電界効果型薄膜トランジスタに
おいては、ゲート幅１μｍあたりのＯＮ電流が０．２５
μＡ以上である。そのため、１６メガビット以上に高集
積化され、微細化されたＳＲＡＭに本発明の薄膜トラン
ジスタを負荷トランジスタとして用いた場合、ＳＲＡＭ
の読出書込動作を安定化させる。また、請求項１に係る
薄膜トランジスタでは、ゲート幅１μｍあたりのＯＦＦ
電流が１５ｆＡ以下である。そのため、この薄膜トラン
ジスタが、１６メガビット以上に高集積化され、微細化
されたＳＲＡＭの負荷トランジスタに適用された場合
に、ＳＲＡＭの消費電力を低減させる。
おいては、ゲート幅１μｍあたりのＯＮ電流が０．２５
μＡ以上である。そのため、１６メガビット以上に高集
積化され、微細化されたＳＲＡＭに本発明の薄膜トラン
ジスタを負荷トランジスタとして用いた場合、ＳＲＡＭ
の読出書込動作を安定化させる。また、請求項１に係る
薄膜トランジスタでは、ゲート幅１μｍあたりのＯＦＦ
電流が１５ｆＡ以下である。そのため、この薄膜トラン
ジスタが、１６メガビット以上に高集積化され、微細化
されたＳＲＡＭの負荷トランジスタに適用された場合
に、ＳＲＡＭの消費電力を低減させる。
【００４６】請求項２に係る電界効果型薄膜トランジス
タにおいては、半導体薄膜のチャネル領域が単結晶から
構成され、かつ１０9 個／ｃｍ2 未満の結晶欠陥密度を
有している。そのため、この薄膜トランジスタは大きな
ＯＮ電流を示すとともに低減されたＯＦＦ電流を示す。
したがって、この薄膜トランジスタは、高集積化され、
微細化されたＳＲＡＭの読出書込動作を安定化させると
ともに、ＳＲＡＭの消費電力を低減させるのに寄与す
る。
タにおいては、半導体薄膜のチャネル領域が単結晶から
構成され、かつ１０9 個／ｃｍ2 未満の結晶欠陥密度を
有している。そのため、この薄膜トランジスタは大きな
ＯＮ電流を示すとともに低減されたＯＦＦ電流を示す。
したがって、この薄膜トランジスタは、高集積化され、
微細化されたＳＲＡＭの読出書込動作を安定化させると
ともに、ＳＲＡＭの消費電力を低減させるのに寄与す
る。
【００４７】請求項３ないし１０に係る電界効果型薄膜
トランジスタの製造方法においては、チャネル領域が単
結晶から形成されるように制御される。また、チャネル
領域に含まれる結晶欠陥密度も低減される。その結果、
従来より高いＯＮ電流を示すとともに、より低減された
ＯＦＦ電流を示す薄膜トランジスタが製造され得る。
トランジスタの製造方法においては、チャネル領域が単
結晶から形成されるように制御される。また、チャネル
領域に含まれる結晶欠陥密度も低減される。その結果、
従来より高いＯＮ電流を示すとともに、より低減された
ＯＦＦ電流を示す薄膜トランジスタが製造され得る。
【００４８】
【実施例】図１の（Ａ）は本発明の一実施例によるＴＦ
Ｔを示す平面図、図１の（Ｂ）はその斜視図である。図
１においては、微細化されたＳＲＡＭに適用可能な本発
明のＴＦＴの構造が模式的に示されている。ｐチャネル
ＭＯＳトランジスタとしてのＴＦＴはゲート電極６０と
活性層５５を備えている。ゲート電極６０は活性層５５
の上にゲート絶縁膜を介在して設けられている。活性層
５５はチャネル領域５５ａとソース・ドレイン領域５５
ｂから構成される。チャネル領域５５ａは結晶粒界を含
まず、単結晶シリコン層から形成されている。ソース・
ドレイン領域５５ｂは多結晶シリコン層から形成されて
いる。チャネル領域５５ａは低い値に制御された結晶欠
陥密度を有する。
Ｔを示す平面図、図１の（Ｂ）はその斜視図である。図
１においては、微細化されたＳＲＡＭに適用可能な本発
明のＴＦＴの構造が模式的に示されている。ｐチャネル
ＭＯＳトランジスタとしてのＴＦＴはゲート電極６０と
活性層５５を備えている。ゲート電極６０は活性層５５
の上にゲート絶縁膜を介在して設けられている。活性層
５５はチャネル領域５５ａとソース・ドレイン領域５５
ｂから構成される。チャネル領域５５ａは結晶粒界を含
まず、単結晶シリコン層から形成されている。ソース・
ドレイン領域５５ｂは多結晶シリコン層から形成されて
いる。チャネル領域５５ａは低い値に制御された結晶欠
陥密度を有する。
【００４９】表１は、種々の製造方法による活性層を備
えたＴＦＴの特性を示す。表１においては、ＴＦＴのＯ
Ｎ電流、ＯＦＦ電流の値と、それぞれのＴＦＴのチャネ
ル領域を横切る結晶粒界の数とチャネル領域の結晶性
（欠陥密度）の関係を示している。表１においてＮｏ．
１〜３は、本発明の製造方法Ａ〜Ｈによる活性層を用い
たＴＦＴの特性を示している。Ｎｏ．４，５は従来の固
相成長法による活性層を用いたＴＦＴの特性を示してい
る。Ｎｏ．６〜８は比較例として他の製造方法による活
性層を用いたＴＦＴの特性を示している。電流値はチャ
ネル幅１μｍあたりに換算した値が示されている。ＯＮ
電流が０．２５μＡ／μｍ以上、ＯＦＦ電流が１５ｆＡ
／μｍ以下の両方の条件を満たすＴＦＴについて○印、
満たさないものは×印と判定されている。
えたＴＦＴの特性を示す。表１においては、ＴＦＴのＯ
Ｎ電流、ＯＦＦ電流の値と、それぞれのＴＦＴのチャネ
ル領域を横切る結晶粒界の数とチャネル領域の結晶性
（欠陥密度）の関係を示している。表１においてＮｏ．
１〜３は、本発明の製造方法Ａ〜Ｈによる活性層を用い
たＴＦＴの特性を示している。Ｎｏ．４，５は従来の固
相成長法による活性層を用いたＴＦＴの特性を示してい
る。Ｎｏ．６〜８は比較例として他の製造方法による活
性層を用いたＴＦＴの特性を示している。電流値はチャ
ネル幅１μｍあたりに換算した値が示されている。ＯＮ
電流が０．２５μＡ／μｍ以上、ＯＦＦ電流が１５ｆＡ
／μｍ以下の両方の条件を満たすＴＦＴについて○印、
満たさないものは×印と判定されている。
【００５０】
【表１】 表１を参照して、Ｎｏ．４，５は、結晶粒界の位置を制
御することなく固相成長法だけで形成された活性層を用
いたＴＦＴの特性を示している。特にＮｏ．４によれ
ば、結晶粒界がチャネル領域内に存在しなくても、結晶
欠陥密度が大きいため、上記の所定の電流値の条件を満
足しない。このように、チャネル領域内に結晶粒界が存
在していなくても、欠陥密度が１×１０9 個／ｃｍ2 程
度である場合、ＯＮ電流とＯＦＦ電流の要求値を満たす
ことができないことが理解される。
御することなく固相成長法だけで形成された活性層を用
いたＴＦＴの特性を示している。特にＮｏ．４によれ
ば、結晶粒界がチャネル領域内に存在しなくても、結晶
欠陥密度が大きいため、上記の所定の電流値の条件を満
足しない。このように、チャネル領域内に結晶粒界が存
在していなくても、欠陥密度が１×１０9 個／ｃｍ2 程
度である場合、ＯＮ電流とＯＦＦ電流の要求値を満たす
ことができないことが理解される。
【００５１】これに対して、本発明の製造方法による活
性層を用いたＴＦＴ（Ｎｏ．１，２，３）はＯＮ電流と
ＯＦＦ電流の要求値を満足する。本発明の製造方法によ
るチャネル領域は結晶粒界を含まず、１×１０9 個／ｃ
ｍ2 未満の結晶欠陥密度を有する。
性層を用いたＴＦＴ（Ｎｏ．１，２，３）はＯＮ電流と
ＯＦＦ電流の要求値を満足する。本発明の製造方法によ
るチャネル領域は結晶粒界を含まず、１×１０9 個／ｃ
ｍ2 未満の結晶欠陥密度を有する。
【００５２】他の例としてレーザアニール法による活性
層を用いたＴＦＴの特性を参照する。Ｎｏ．６は多結晶
シリコンが溶融する程度までレーザの出力が大きい場
合、Ｎｏ．７は多結晶シリコンが溶融しない程度のレー
ザ出力が小さい場合を示す。Ｎｏ．６の場合、活性層を
構成するシリコン結晶粒の大きさは約０．５μｍ程度で
粒径も揃っている。チャネル領域内には１本の結晶粒界
が存在する。しかし、結晶欠陥密度は非常に低い値に抑
えられるので、ＯＮ電流とＯＦＦ電流の要求値を満たす
ＴＦＴを得ることができる。Ｎｏ．７の場合には、得ら
れる活性層の結晶粒径が小さく、結晶欠陥密度も高いた
め、所定の電流値の要求を満たすことができない。
層を用いたＴＦＴの特性を参照する。Ｎｏ．６は多結晶
シリコンが溶融する程度までレーザの出力が大きい場
合、Ｎｏ．７は多結晶シリコンが溶融しない程度のレー
ザ出力が小さい場合を示す。Ｎｏ．６の場合、活性層を
構成するシリコン結晶粒の大きさは約０．５μｍ程度で
粒径も揃っている。チャネル領域内には１本の結晶粒界
が存在する。しかし、結晶欠陥密度は非常に低い値に抑
えられるので、ＯＮ電流とＯＦＦ電流の要求値を満たす
ＴＦＴを得ることができる。Ｎｏ．７の場合には、得ら
れる活性層の結晶粒径が小さく、結晶欠陥密度も高いた
め、所定の電流値の要求を満たすことができない。
【００５３】また、Ｎｏ．８は、ＬＰＣＶＤ法による多
結晶シリコン層を活性層として用いたＴＦＴの特性を示
している。この場合、活性層を構成する結晶粒径は１５
０Å程度で微小である。このＴＦＴは所定の電流値の要
求を満たすことができない。
結晶シリコン層を活性層として用いたＴＦＴの特性を示
している。この場合、活性層を構成する結晶粒径は１５
０Å程度で微小である。このＴＦＴは所定の電流値の要
求を満たすことができない。
【００５４】図２は本発明の一実施例によるＴＦＴの電
気的特性を従来例に重ねて示したものである。図２に
は、チャネル長０．８μｍ、チャネル幅０．４μｍのＴ
ＦＴのドレイン電圧ＶD ＝−３Ｖを印加した場合のドレ
イン電流ＩD とゲート電圧ＶGの関係が示されている。
本発明のＴＦＴによれば、ゲート電圧ＶG ＝−３Ｖのと
き（ＯＮ状態）のドレイン電流ＩD は−０．１μＡ（１
０-7Ａ）、ゲート電圧ＶG ＝０Ｖのとき（ＯＦＦ状態）
のドレイン電流ＩD は−６ｆＡ（６×１０-15 Ａ）であ
る。これらの値は、ゲート幅１μｍあたりに換算すれ
ば、それぞれ、−０．２５μＡ／μｍ、−１５ｆＡ／μ
ｍである。従来のＴＦＴに比べて、本発明のＴＦＴは高
いＯＮ電流と低いＯＦＦ電流を示すことが理解される。
気的特性を従来例に重ねて示したものである。図２に
は、チャネル長０．８μｍ、チャネル幅０．４μｍのＴ
ＦＴのドレイン電圧ＶD ＝−３Ｖを印加した場合のドレ
イン電流ＩD とゲート電圧ＶGの関係が示されている。
本発明のＴＦＴによれば、ゲート電圧ＶG ＝−３Ｖのと
き（ＯＮ状態）のドレイン電流ＩD は−０．１μＡ（１
０-7Ａ）、ゲート電圧ＶG ＝０Ｖのとき（ＯＦＦ状態）
のドレイン電流ＩD は−６ｆＡ（６×１０-15 Ａ）であ
る。これらの値は、ゲート幅１μｍあたりに換算すれ
ば、それぞれ、−０．２５μＡ／μｍ、−１５ｆＡ／μ
ｍである。従来のＴＦＴに比べて、本発明のＴＦＴは高
いＯＮ電流と低いＯＦＦ電流を示すことが理解される。
【００５５】図３の（Ａ）と（Ｂ）は、本発明の一実施
例によるＴＦＴ負荷型完全ＣＭＯＳ・ＳＲＡＭのメモリ
セルのそれぞれ、上層、下層の能動素子の平面的配置を
示す平面図である。なお、本発明のＳＲＡＭのメモリセ
ルの等価回路図は従来例を示す図８３、図８４と同一で
ある。
例によるＴＦＴ負荷型完全ＣＭＯＳ・ＳＲＡＭのメモリ
セルのそれぞれ、上層、下層の能動素子の平面的配置を
示す平面図である。なお、本発明のＳＲＡＭのメモリセ
ルの等価回路図は従来例を示す図８３、図８４と同一で
ある。
【００５６】図３（Ａ）を参照して、上層では、活性層
５５の上にゲート絶縁膜を介在して、ゲート電極６０が
形成されている。ゲート電極６０と重なっていない領域
の活性層には、ボロン（Ｂ）が導入されてｐ型のソース
・ドレイン領域５５ｂが形成されている。ソース・ドレ
イン領域５５ｂは多結晶シリコン層から形成される。こ
れにより、ｐチャネルＭＯＳトランジスタ（ＴＦＴ）Ｑ
１，Ｑ３が形成されている。上層の能動素子は、ゲート
電極６０が活性層５５の上にあるトップゲート型構造を
採用している。
５５の上にゲート絶縁膜を介在して、ゲート電極６０が
形成されている。ゲート電極６０と重なっていない領域
の活性層には、ボロン（Ｂ）が導入されてｐ型のソース
・ドレイン領域５５ｂが形成されている。ソース・ドレ
イン領域５５ｂは多結晶シリコン層から形成される。こ
れにより、ｐチャネルＭＯＳトランジスタ（ＴＦＴ）Ｑ
１，Ｑ３が形成されている。上層の能動素子は、ゲート
電極６０が活性層５５の上にあるトップゲート型構造を
採用している。
【００５７】他方、図３（ｂ）に示されるように、下層
では、半導体基板のｐ- 領域内に活性層５６が形成され
ている。活性層５６の上にはゲート絶縁膜を介在して、
ゲート電極７１が形成されている。ゲート電極７１と重
なっていない領域の活性層には砒素（Ａｓ）が導入され
ることによりｎ+ ソース・ドレイン領域５６ｂが形成さ
れている。このようにして、ｎチャネルＭＯＳトランジ
スタＱ２，Ｑ４，Ｑ５，Ｑ６が形成されている。また、
上下層を電気的に接続するためにスルーホール５１ａ，
５１ｂ，５２，５３，５４が設けられている。スルーホ
ール５２の領域において、ゲート電極６０と活性層５５
は互いに重ならないように設けられている。
では、半導体基板のｐ- 領域内に活性層５６が形成され
ている。活性層５６の上にはゲート絶縁膜を介在して、
ゲート電極７１が形成されている。ゲート電極７１と重
なっていない領域の活性層には砒素（Ａｓ）が導入され
ることによりｎ+ ソース・ドレイン領域５６ｂが形成さ
れている。このようにして、ｎチャネルＭＯＳトランジ
スタＱ２，Ｑ４，Ｑ５，Ｑ６が形成されている。また、
上下層を電気的に接続するためにスルーホール５１ａ，
５１ｂ，５２，５３，５４が設けられている。スルーホ
ール５２の領域において、ゲート電極６０と活性層５５
は互いに重ならないように設けられている。
【００５８】図４は図３のＫ−Ｋ線に沿った方向から見
た断面を示す。図４を参照して、本発明のＴＦＴが適用
されたＳＲＡＭのメモリセルの一実施例の断面構造につ
いて説明する。下層の構造は従来例（図８６）と同様で
あるので簡単に説明する。シリコン単結晶基板１には活
性層５６を分離するように分離酸化膜２１が形成されて
いる。チャネル領域５６ａの上にはゲート絶縁膜４１が
形成されている。ゲート絶縁膜４１の上にはゲート電極
７１が形成されている。ゲート電極７１によって隔てら
れた活性層の領域にはｎ型のソース・ドレイン領域５６
ｂが形成されている。ゲート電極７１の上には層間絶縁
膜４２が形成されている。層間絶縁膜４２内にはスルー
ホール５１ａ，５１ｂ，５２，５３，５４が開口されて
いる。各スルーホール内に導電膜８１が形成されてい
る。導電膜８１は多結晶シリコン層とタングステンシリ
サイド層からなる。層間絶縁膜４２の上に、スルーホー
ル５２の一部分とスルーホール５１ｂの領域内を充填す
るように、チャネル領域内に結晶粒界を含まない厚み１
０００Åの多結晶シリコン層からなる活性層５５が形成
されている（図３参照）。活性層５５中にＡｓが３×１
０18／ｃｍ2 の注入量でイオン注入法で導入することに
より、ｎ型のチャネル領域５５ａが形成される。活性層
５５の上にはＣＶＤ法による厚み２００Åの酸化膜から
なるゲート絶縁膜４３が形成されている。ゲート電極６
０は、層間絶縁膜４２の上でスルーホール５２の一部領
域とスルーホール５１ａの領域内を充填するようにそれ
ぞれ、形成されている。活性層５５にはｐ型のソース・
ドレイン領域５５ｂが形成されている。ソース・ドレイ
ン領域５５ｂをＬＤＤ構造として構成する場合には、ま
ず、ゲート電極６０近傍のソース・ドレイン領域５５ｂ
内にボロン（Ｂ）を１０ｋｅＶの注入エネルギで１×１
０13／ｃｍ2 の注入量でイオン注入することによりｐ-
領域が形成される。その後、ゲート電極６０の側壁に絶
縁膜スペーサを形成した後、ボロン（Ｂ）を注入エネル
ギ１０ｋｅＶで注入量１×１０15／ｃｍ2 でソース・ド
レイン領域５５ｂに注入することによりｐ+ 領域が形成
される。このようにして、上層のｐチャネルＭＯＳトラ
ンジスタ（ＴＦＴ）Ｑ１，Ｑ３が構成されている。
た断面を示す。図４を参照して、本発明のＴＦＴが適用
されたＳＲＡＭのメモリセルの一実施例の断面構造につ
いて説明する。下層の構造は従来例（図８６）と同様で
あるので簡単に説明する。シリコン単結晶基板１には活
性層５６を分離するように分離酸化膜２１が形成されて
いる。チャネル領域５６ａの上にはゲート絶縁膜４１が
形成されている。ゲート絶縁膜４１の上にはゲート電極
７１が形成されている。ゲート電極７１によって隔てら
れた活性層の領域にはｎ型のソース・ドレイン領域５６
ｂが形成されている。ゲート電極７１の上には層間絶縁
膜４２が形成されている。層間絶縁膜４２内にはスルー
ホール５１ａ，５１ｂ，５２，５３，５４が開口されて
いる。各スルーホール内に導電膜８１が形成されてい
る。導電膜８１は多結晶シリコン層とタングステンシリ
サイド層からなる。層間絶縁膜４２の上に、スルーホー
ル５２の一部分とスルーホール５１ｂの領域内を充填す
るように、チャネル領域内に結晶粒界を含まない厚み１
０００Åの多結晶シリコン層からなる活性層５５が形成
されている（図３参照）。活性層５５中にＡｓが３×１
０18／ｃｍ2 の注入量でイオン注入法で導入することに
より、ｎ型のチャネル領域５５ａが形成される。活性層
５５の上にはＣＶＤ法による厚み２００Åの酸化膜から
なるゲート絶縁膜４３が形成されている。ゲート電極６
０は、層間絶縁膜４２の上でスルーホール５２の一部領
域とスルーホール５１ａの領域内を充填するようにそれ
ぞれ、形成されている。活性層５５にはｐ型のソース・
ドレイン領域５５ｂが形成されている。ソース・ドレイ
ン領域５５ｂをＬＤＤ構造として構成する場合には、ま
ず、ゲート電極６０近傍のソース・ドレイン領域５５ｂ
内にボロン（Ｂ）を１０ｋｅＶの注入エネルギで１×１
０13／ｃｍ2 の注入量でイオン注入することによりｐ-
領域が形成される。その後、ゲート電極６０の側壁に絶
縁膜スペーサを形成した後、ボロン（Ｂ）を注入エネル
ギ１０ｋｅＶで注入量１×１０15／ｃｍ2 でソース・ド
レイン領域５５ｂに注入することによりｐ+ 領域が形成
される。このようにして、上層のｐチャネルＭＯＳトラ
ンジスタ（ＴＦＴ）Ｑ１，Ｑ３が構成されている。
【００５９】なお、図３の（Ａ）でスルーホール５２の
領域でゲート電極６０と活性層５５が互いに重ならない
ように設けられるのは、活性層５５と下層との電気的接
続を図るためである。活性層５５内にソース・ドレイン
領域５５ｂを形成するためのイオン注入はゲート電極６
０の上方から行なわれる。そのため、スルーホール５２
の全領域内にゲート電極６０が設けられていると、ボロ
ンは、スルーホール５２の領域内において、ゲート電極
６０の下に位置する活性層５５まで達しない。その結
果、活性層５５と下層との電気的接続が図れない。
領域でゲート電極６０と活性層５５が互いに重ならない
ように設けられるのは、活性層５５と下層との電気的接
続を図るためである。活性層５５内にソース・ドレイン
領域５５ｂを形成するためのイオン注入はゲート電極６
０の上方から行なわれる。そのため、スルーホール５２
の全領域内にゲート電極６０が設けられていると、ボロ
ンは、スルーホール５２の領域内において、ゲート電極
６０の下に位置する活性層５５まで達しない。その結
果、活性層５５と下層との電気的接続が図れない。
【００６０】上層のＴＦＴを被覆するように、層間絶縁
膜４４が形成されている。スルーホール５３，５４を介
してソース・ドレイン領域５６ｂに接続するようにアル
ミニウム配線層９１が形成される。さらに、酸化膜から
なる層間絶縁膜４５がアルミニウム配線層９１の上に形
成される。層間絶縁膜４５の上には、ワード線補強のた
めのアルミニウム配線層９２が形成される。このように
して、本発明のＴＦＴ負荷型完全ＣＭＯＳ・ＳＲＡＭの
メモリセルが構成されている。
膜４４が形成されている。スルーホール５３，５４を介
してソース・ドレイン領域５６ｂに接続するようにアル
ミニウム配線層９１が形成される。さらに、酸化膜から
なる層間絶縁膜４５がアルミニウム配線層９１の上に形
成される。層間絶縁膜４５の上には、ワード線補強のた
めのアルミニウム配線層９２が形成される。このように
して、本発明のＴＦＴ負荷型完全ＣＭＯＳ・ＳＲＡＭの
メモリセルが構成されている。
【００６１】本発明のＴＦＴ（ｐチャネルＭＯＳトラン
ジスタ）Ｑ１，Ｑ３のＯＮ電流は０．１μＡ（図２）で
ある。そのため、データの読出時において、“Ｈｉｇ
ｈ”レベル側のノードのドライバトランジスタＱ２（ま
たはＱ４）に１ｎＡのサブスレッショルド電流が流れて
も、“Ｈｉｇｈ”レベルのノード側のｐチャネルＭＯＳ
トランジスタ（ＴＦＴ）Ｑ１（またはＱ３）がサブスレ
ッショルド電流より２桁大きいＯＮ電流（０．１μＡ）
を供給することができる。したがって、半導体製造プロ
セスにおいて、素子寸法がばらつくことにより素子特性
（β比）が変化しても、十分なマージンをもったメモリ
セルの読出動作が保証される。
ジスタ）Ｑ１，Ｑ３のＯＮ電流は０．１μＡ（図２）で
ある。そのため、データの読出時において、“Ｈｉｇ
ｈ”レベル側のノードのドライバトランジスタＱ２（ま
たはＱ４）に１ｎＡのサブスレッショルド電流が流れて
も、“Ｈｉｇｈ”レベルのノード側のｐチャネルＭＯＳ
トランジスタ（ＴＦＴ）Ｑ１（またはＱ３）がサブスレ
ッショルド電流より２桁大きいＯＮ電流（０．１μＡ）
を供給することができる。したがって、半導体製造プロ
セスにおいて、素子寸法がばらつくことにより素子特性
（β比）が変化しても、十分なマージンをもったメモリ
セルの読出動作が保証される。
【００６２】また、データの書込時においても、“Ｈｉ
ｇｈ”レベルのノードの電位を（Ｖｃｃ−Ｖｔｈ）から
Ｖｃｃまで充電するのに必要な時間ｔ1 は、ｔ1 ＝１ｆ
Ｆ×１Ｖ／０．１μＡ＝１０ｎｓｅｃ（１０-8ｓｅｃ）
となる。その結果、半導体メモリに要求される書込時間
を十分満足する時間で本発明のＳＲＡＭのメモリセルに
おけるデータの書込が可能となる。
ｇｈ”レベルのノードの電位を（Ｖｃｃ−Ｖｔｈ）から
Ｖｃｃまで充電するのに必要な時間ｔ1 は、ｔ1 ＝１ｆ
Ｆ×１Ｖ／０．１μＡ＝１０ｎｓｅｃ（１０-8ｓｅｃ）
となる。その結果、半導体メモリに要求される書込時間
を十分満足する時間で本発明のＳＲＡＭのメモリセルに
おけるデータの書込が可能となる。
【００６３】さらに、本発明によるｐチャネルＭＯＳト
ランジスタ（ＴＦＴ）Ｑ１，Ｑ３のＯＦＦ電流は６ｆＡ
（図２）である。そのため、たとえば１６メガビットの
ＳＲＡＭに本発明のＴＦＴを適用すると、そのスタンバ
イ電流は０．１μＡ（＝６ｆＡ×２24セル）となる。こ
のようにＳＲＡＭのスタンバイ電流を１μＡ以下にする
ことができるので、低消費電力のＳＲＡＭが得られる。
ランジスタ（ＴＦＴ）Ｑ１，Ｑ３のＯＦＦ電流は６ｆＡ
（図２）である。そのため、たとえば１６メガビットの
ＳＲＡＭに本発明のＴＦＴを適用すると、そのスタンバ
イ電流は０．１μＡ（＝６ｆＡ×２24セル）となる。こ
のようにＳＲＡＭのスタンバイ電流を１μＡ以下にする
ことができるので、低消費電力のＳＲＡＭが得られる。
【００６４】なお、上記実施例ではＴＦＴ負荷型完全Ｃ
ＭＯＳ・ＳＲＡＭとして、トップゲート型の構造（ゲー
ト電極６０が活性層５５の上にある構造）を採用してい
る。しかし、本発明のＴＦＴとしてＯＮ電流が０．２５
μＡ／μｍ以上で、ＯＦＦ電流が１５ｆＡ／μｍ以下を
満足するのであれば、本発明のＴＦＴをボトムゲート型
構造（ゲート電極６０が活性層５５の下にある構造）に
してＳＲＡＭに適用しても同様の効果を奏する。
ＭＯＳ・ＳＲＡＭとして、トップゲート型の構造（ゲー
ト電極６０が活性層５５の上にある構造）を採用してい
る。しかし、本発明のＴＦＴとしてＯＮ電流が０．２５
μＡ／μｍ以上で、ＯＦＦ電流が１５ｆＡ／μｍ以下を
満足するのであれば、本発明のＴＦＴをボトムゲート型
構造（ゲート電極６０が活性層５５の下にある構造）に
してＳＲＡＭに適用しても同様の効果を奏する。
【００６５】次に、本発明のＴＦＴの活性層として用い
られる半導体薄膜の製造方法Ａ〜Ｈの各々について説明
する。
られる半導体薄膜の製造方法Ａ〜Ｈの各々について説明
する。
【００６６】Ａ．シリコンイオンを多結晶シリコン層に
注入することによって一部領域の結晶核発生密度を減少
させてから単結晶を固相成長させる方法 実施例Ａ１ 図５〜図７は半導体薄膜の製造方法Ａの第１実施例によ
る工程を順に示す平面図である。図５を参照して、多結
晶シリコン領域に注入エネルギ１００ｋｅＶ、注入量２
×１０15／ｃｍ2 でシリコンがイオン注入されることに
より、結晶核発生密度の大きい非晶質領域１０２が形成
される。また、注入エネルギ１００ｋｅＶ、注入量５×
１０15／ｃｍ2 でシリコンがイオン注入されることによ
り、結晶核発生密度の小さい非晶質領域１０１が形成さ
れる。このようにして、チャネル領域１０３内の結晶核
発生個数が１個以下にされる。
注入することによって一部領域の結晶核発生密度を減少
させてから単結晶を固相成長させる方法 実施例Ａ１ 図５〜図７は半導体薄膜の製造方法Ａの第１実施例によ
る工程を順に示す平面図である。図５を参照して、多結
晶シリコン領域に注入エネルギ１００ｋｅＶ、注入量２
×１０15／ｃｍ2 でシリコンがイオン注入されることに
より、結晶核発生密度の大きい非晶質領域１０２が形成
される。また、注入エネルギ１００ｋｅＶ、注入量５×
１０15／ｃｍ2 でシリコンがイオン注入されることによ
り、結晶核発生密度の小さい非晶質領域１０１が形成さ
れる。このようにして、チャネル領域１０３内の結晶核
発生個数が１個以下にされる。
【００６７】その後、この非晶質シリコン膜が温度６０
０℃の窒素雰囲気中で５時間程度、熱処理される。その
熱処理中において固相成長の途中で図６に示すように、
シリコン単結晶の核１０４は結晶核発生密度の大きい領
域１０２内で多数個発生する。また、結晶核発生密度の
小さい領域１０１ではチャネル領域１０３内に１個の核
１０４が発生する。
０℃の窒素雰囲気中で５時間程度、熱処理される。その
熱処理中において固相成長の途中で図６に示すように、
シリコン単結晶の核１０４は結晶核発生密度の大きい領
域１０２内で多数個発生する。また、結晶核発生密度の
小さい領域１０１ではチャネル領域１０３内に１個の核
１０４が発生する。
【００６８】固相成長が終了すると、非晶質シリコンが
すべて結晶化し、図７に示すように結晶粒界１０５で区
切られた多数個の結晶粒が形成される。チャネル領域１
０３内では１個の核１０４から結晶成長が起こるため、
チャネル領域１０３全域を占める単結晶シリコンが形成
される。
すべて結晶化し、図７に示すように結晶粒界１０５で区
切られた多数個の結晶粒が形成される。チャネル領域１
０３内では１個の核１０４から結晶成長が起こるため、
チャネル領域１０３全域を占める単結晶シリコンが形成
される。
【００６９】実施例Ａ２ 図８〜図９は本発明の半導体薄膜の製造方法Ａの第２実
施例を工程順に示す平面図である。図８を参照して、非
晶質シリコン薄膜において実施例Ａ１と同様に結晶核発
生密度の小さい領域１０１と結晶核発生密度の大きい領
域１０２が形成される。結晶核発生密度の小さい領域１
０１はチャネル領域１０３を含む。結晶核発生密度の小
さい領域１０１のうち、チャネル領域１０３の外側の領
域の大きさｙは、チャネル領域１０３の短辺ｘに対して
ｙ≧ｘとなるように設定される。
施例を工程順に示す平面図である。図８を参照して、非
晶質シリコン薄膜において実施例Ａ１と同様に結晶核発
生密度の小さい領域１０１と結晶核発生密度の大きい領
域１０２が形成される。結晶核発生密度の小さい領域１
０１はチャネル領域１０３を含む。結晶核発生密度の小
さい領域１０１のうち、チャネル領域１０３の外側の領
域の大きさｙは、チャネル領域１０３の短辺ｘに対して
ｙ≧ｘとなるように設定される。
【００７０】その後、非晶質シリコン薄膜に実施例Ａ１
と同様の熱処理が施されることにより、固相成長が起こ
る。このとき、図９に示すように、結晶核発生密度の小
さい領域１０１で発生した核１０４の位置がチャネル領
域１０３の外に存在する場合にも、結晶核発生密度の大
きい領域１０２から結晶粒界１０５がチャネル領域１０
３内へ侵入するのが抑制され得る。これは、結晶核発生
密度の大きい領域１０２からチャネル領域１０３までの
距離がチャネル領域１０３の短辺に対して十分大きく設
定されているからである。このようにして、成長した結
晶はチャネル領域１０３全域に及び、チャネル領域１０
３全域において単結晶シリコン薄膜が形成される。
と同様の熱処理が施されることにより、固相成長が起こ
る。このとき、図９に示すように、結晶核発生密度の小
さい領域１０１で発生した核１０４の位置がチャネル領
域１０３の外に存在する場合にも、結晶核発生密度の大
きい領域１０２から結晶粒界１０５がチャネル領域１０
３内へ侵入するのが抑制され得る。これは、結晶核発生
密度の大きい領域１０２からチャネル領域１０３までの
距離がチャネル領域１０３の短辺に対して十分大きく設
定されているからである。このようにして、成長した結
晶はチャネル領域１０３全域に及び、チャネル領域１０
３全域において単結晶シリコン薄膜が形成される。
【００７１】Ｂ．傾斜形状の側壁を有するアモルファス
シリコン薄膜から単結晶シリコンを固相成長させる方法 実施例Ｂ１ 図１０は本発明の半導体薄膜の製造方法Ｂの第１実施例
を工程順に示す断面図である。図１０の（Ａ）を参照し
て、絶縁基板２０２上にアモルファスシリコン薄膜２０
３が形成される。アモルファスシリコン薄膜２０３はＳ
ｉ2 Ｈ6 ／Ｎ2の混合ガスを用いて温度４５０℃で形成
される。この混合ガス比を調整することにより、１００
〜８０００Åの範囲の膜厚を有するアモルファスシリコ
ン薄膜を形成することは可能である。この実施例では、
膜厚２０００Åのアモルファスシリコン薄膜２０３が形
成される。
シリコン薄膜から単結晶シリコンを固相成長させる方法 実施例Ｂ１ 図１０は本発明の半導体薄膜の製造方法Ｂの第１実施例
を工程順に示す断面図である。図１０の（Ａ）を参照し
て、絶縁基板２０２上にアモルファスシリコン薄膜２０
３が形成される。アモルファスシリコン薄膜２０３はＳ
ｉ2 Ｈ6 ／Ｎ2の混合ガスを用いて温度４５０℃で形成
される。この混合ガス比を調整することにより、１００
〜８０００Åの範囲の膜厚を有するアモルファスシリコ
ン薄膜を形成することは可能である。この実施例では、
膜厚２０００Åのアモルファスシリコン薄膜２０３が形
成される。
【００７２】図１０の（Ｂ）を参照して、アモルファス
シリコン薄膜２０３の上でＴＦＴのチャネル領域に相当
する領域にパターニングされたレジスト膜２０８が形成
される。このレジスト膜２０８の大きさは、本来、ＴＦ
Ｔのチャネル領域となるべき面積よりも大きい。たとえ
ば、レジスト膜２０８の大きさは、縦と横の幅がそれぞ
れ０．３μｍ程度大きくなっている。つまり、チャネル
長０．８μｍ、チャネル幅０．４μｍのＴＦＴを形成す
る場合、レジスト膜２０８の大きさは１．１μｍ×０．
７μｍである。
シリコン薄膜２０３の上でＴＦＴのチャネル領域に相当
する領域にパターニングされたレジスト膜２０８が形成
される。このレジスト膜２０８の大きさは、本来、ＴＦ
Ｔのチャネル領域となるべき面積よりも大きい。たとえ
ば、レジスト膜２０８の大きさは、縦と横の幅がそれぞ
れ０．３μｍ程度大きくなっている。つまり、チャネル
長０．８μｍ、チャネル幅０．４μｍのＴＦＴを形成す
る場合、レジスト膜２０８の大きさは１．１μｍ×０．
７μｍである。
【００７３】次に、図１０の（Ｃ）に示すように、レジ
スト膜２０８をマスクとして用いて、アモルファスシリ
コン薄膜２０３がＨＣｌ系のプラズマガス雰囲気中でレ
ジスト後退法により、傾斜形状の側壁が形成されるよう
にパターニングされる。この側壁の傾斜角度は、小さな
角度であるほど好ましい。たとえば、側壁の傾斜角度は
４５度になるようにアモルファスシリコン薄膜２０３は
パターニングされる。
スト膜２０８をマスクとして用いて、アモルファスシリ
コン薄膜２０３がＨＣｌ系のプラズマガス雰囲気中でレ
ジスト後退法により、傾斜形状の側壁が形成されるよう
にパターニングされる。この側壁の傾斜角度は、小さな
角度であるほど好ましい。たとえば、側壁の傾斜角度は
４５度になるようにアモルファスシリコン薄膜２０３は
パターニングされる。
【００７４】図１０の（Ｄ）に示すように、側壁面が傾
斜形状になるようにパターニングされたアモルファスシ
リコン薄膜２０３を窒素雰囲気中で温度６００℃で１２
時間、熱処理する。アモルファスシリコンを熱処理し、
結晶質化する過程において、熱処理されるアモルファス
シリコンの膜厚と形成される多結晶シリコンの結晶化速
度との間には相関関係が存在する。たとえば、膜厚２０
００Åのアモルファスシリコンを温度６００℃で熱処理
する場合、３時間で１００％結晶化し、その結晶粒径は
１．２〜１．５μｍである。また、膜厚５００Åのアモ
ルファスシリコンを温度６００℃で１２時間熱処理する
と、アモルファスシリコンは１００％結晶化する。つま
り、傾斜側壁部を有するアモルファスシリコン薄膜を熱
処理する場合、アモルファスシリコン薄膜の中央部の結
晶成長速度は速く、傾斜側壁部のの結晶成長速度は遅
い。したがって、図１０の（Ｄ）に示すように、中央部
には結晶粒界のない多結晶シリコン薄膜２０７が形成さ
れ得る。
斜形状になるようにパターニングされたアモルファスシ
リコン薄膜２０３を窒素雰囲気中で温度６００℃で１２
時間、熱処理する。アモルファスシリコンを熱処理し、
結晶質化する過程において、熱処理されるアモルファス
シリコンの膜厚と形成される多結晶シリコンの結晶化速
度との間には相関関係が存在する。たとえば、膜厚２０
００Åのアモルファスシリコンを温度６００℃で熱処理
する場合、３時間で１００％結晶化し、その結晶粒径は
１．２〜１．５μｍである。また、膜厚５００Åのアモ
ルファスシリコンを温度６００℃で１２時間熱処理する
と、アモルファスシリコンは１００％結晶化する。つま
り、傾斜側壁部を有するアモルファスシリコン薄膜を熱
処理する場合、アモルファスシリコン薄膜の中央部の結
晶成長速度は速く、傾斜側壁部のの結晶成長速度は遅
い。したがって、図１０の（Ｄ）に示すように、中央部
には結晶粒界のない多結晶シリコン薄膜２０７が形成さ
れ得る。
【００７５】以上の実施例Ｂ１において、用いられるレ
ジストパターンの寸法はＴＦＴのチャネル面積より縦横
の寸法が０．３μｍ大きなものを用いている。これは、
チャネル領域を形成するための写真製版工程で、パター
ニングされた多結晶シリコン薄膜に再びマスクを形成す
るときの重ね合せ寸法のずれを考慮したためである。図
１０の（Ｄ）に示すように、多結晶シリコン薄膜２０７
の傾斜側壁部に結晶粒界を有するＴＦＴを形成する場合
には、上記のような大きなサイズのレジストパターンは
必要ではない。また、側壁の傾斜角度は４５度に設定し
たが、ＴＦＴのチャネル領域内に結晶粒界を含まないよ
うにアモルファスシリコンを結晶化できるのであれば、
この角度に限定されない。上記実施例では、傾斜した側
壁面を有する膜厚２０００Åのアモルファスシリコン薄
膜を温度６００℃で１２時間、熱処理しているが、膜厚
２０００Åの領域のみを結晶化させるのであれば、３時
間の熱処理でもよい。
ジストパターンの寸法はＴＦＴのチャネル面積より縦横
の寸法が０．３μｍ大きなものを用いている。これは、
チャネル領域を形成するための写真製版工程で、パター
ニングされた多結晶シリコン薄膜に再びマスクを形成す
るときの重ね合せ寸法のずれを考慮したためである。図
１０の（Ｄ）に示すように、多結晶シリコン薄膜２０７
の傾斜側壁部に結晶粒界を有するＴＦＴを形成する場合
には、上記のような大きなサイズのレジストパターンは
必要ではない。また、側壁の傾斜角度は４５度に設定し
たが、ＴＦＴのチャネル領域内に結晶粒界を含まないよ
うにアモルファスシリコンを結晶化できるのであれば、
この角度に限定されない。上記実施例では、傾斜した側
壁面を有する膜厚２０００Åのアモルファスシリコン薄
膜を温度６００℃で１２時間、熱処理しているが、膜厚
２０００Åの領域のみを結晶化させるのであれば、３時
間の熱処理でもよい。
【００７６】アモルファス状態とは、通常の固体結晶の
ような規則的な結晶構造を持たない状態である。ところ
が実際には、低温ＣＶＤ法で堆積したアモルファスシリ
コンの中には、極微小な領域だけに限れば、「微小結晶
核」と呼ばれるような規則的な結晶構造が存在している
ため、完全なアモルファス状態とはいえない。このよう
なアモルファスシリコンを固相成長法を用いて単結晶シ
リコンにする場合には、主にこの微小結晶核から核発生
してシリコン結晶は成長する。もし、固相成長の熱処理
中に、ある領域内に１個しか核発生しなければ、この領
域を１個の単結晶シリコンから構成することができる。
ような規則的な結晶構造を持たない状態である。ところ
が実際には、低温ＣＶＤ法で堆積したアモルファスシリ
コンの中には、極微小な領域だけに限れば、「微小結晶
核」と呼ばれるような規則的な結晶構造が存在している
ため、完全なアモルファス状態とはいえない。このよう
なアモルファスシリコンを固相成長法を用いて単結晶シ
リコンにする場合には、主にこの微小結晶核から核発生
してシリコン結晶は成長する。もし、固相成長の熱処理
中に、ある領域内に１個しか核発生しなければ、この領
域を１個の単結晶シリコンから構成することができる。
【００７７】微小結晶核を減らす方法として、シリコン
をイオン注入して、微小結晶核の結合を切断し、規則的
な構造を壊す方法が知られている。Ｒ．Ｂ．Ｉｖｅｒｓ
ｏｎａｎｄ Ｒ．Ｒｅｉｆ Ｊ．Ａｐｐｌ．Ｐｈｙｓ．
６２（５），１ Ｓｅｐｔｅｍｂｅｒ １９８７，ｐ．
１６７５〜１６８１では、シリコンをイオン注入するこ
とによって、アモルファスシリコン中の結合の状態を変
えることができると報告されている。本発明の半導体薄
膜の製造方法の実施例Ｂ２においては、上述のことを利
用して結晶粒界の発生位置が制御される。
をイオン注入して、微小結晶核の結合を切断し、規則的
な構造を壊す方法が知られている。Ｒ．Ｂ．Ｉｖｅｒｓ
ｏｎａｎｄ Ｒ．Ｒｅｉｆ Ｊ．Ａｐｐｌ．Ｐｈｙｓ．
６２（５），１ Ｓｅｐｔｅｍｂｅｒ １９８７，ｐ．
１６７５〜１６８１では、シリコンをイオン注入するこ
とによって、アモルファスシリコン中の結合の状態を変
えることができると報告されている。本発明の半導体薄
膜の製造方法の実施例Ｂ２においては、上述のことを利
用して結晶粒界の発生位置が制御される。
【００７８】実施例Ｂ２ 図１１〜図１４は、本発明の半導体薄膜の製造方法Ｂの
第２実施例を工程順に示す断面図である。図１１を参照
して、半導体基板２０１の上に絶縁膜２０２が形成され
ている。絶縁膜２０２の上にアモルファスシリコン薄膜
２０３が膜厚２０００Åで実施例Ｂ１と同様に形成され
る。図１１には、レジスト膜２０８をマスクとして用い
てアモルファスシリコン薄膜２０３がエッチングされた
状態が示されている。レジスト膜２０８を除去する前
に、アモルファスシリコン薄膜２０３のパターンの周辺
部だけに注入エネルギ１００ｋｅＶで法線方向に対して
３０度の回転斜め注入（矢印２１４）でシリコンイオン
が３×１０15／ｃｍ2 程度の注入量で注入される。これ
により、アモルファスシリコン薄膜２０３の周辺部２１
２中の微小結晶核をなくすことができる。また、シリコ
ンがイオン注入されていない中央部２０３においては、
固相成長中に１個だけしか核発生しない状態が実現され
得る。図２１はアモルファスシリコン薄膜の領域を上か
ら見た平面図である。図２１に示すように、アモルファ
スシリコン薄膜の全面積をＳｃｍ2 、アモルファスシリ
コン自体の核発生密度をρ／ｃｍ2 ／ｍｉｎ、シリコン
がイオン注入された領域をΔＳｃｍ2 、シリコンがイオ
ン注入された領域の核発生密度を０／ｃｍ2 ／ｍｉｎ、
固相成長の熱処理時間をＴｍｉｎとした場合、 ρＴ（Ｓ−ΔＳ）＜１ となるように、ΔＳを決めればよい。ΔＳは、回転斜め
注入角度と注入エネルギによって決定することができ
る。
第２実施例を工程順に示す断面図である。図１１を参照
して、半導体基板２０１の上に絶縁膜２０２が形成され
ている。絶縁膜２０２の上にアモルファスシリコン薄膜
２０３が膜厚２０００Åで実施例Ｂ１と同様に形成され
る。図１１には、レジスト膜２０８をマスクとして用い
てアモルファスシリコン薄膜２０３がエッチングされた
状態が示されている。レジスト膜２０８を除去する前
に、アモルファスシリコン薄膜２０３のパターンの周辺
部だけに注入エネルギ１００ｋｅＶで法線方向に対して
３０度の回転斜め注入（矢印２１４）でシリコンイオン
が３×１０15／ｃｍ2 程度の注入量で注入される。これ
により、アモルファスシリコン薄膜２０３の周辺部２１
２中の微小結晶核をなくすことができる。また、シリコ
ンがイオン注入されていない中央部２０３においては、
固相成長中に１個だけしか核発生しない状態が実現され
得る。図２１はアモルファスシリコン薄膜の領域を上か
ら見た平面図である。図２１に示すように、アモルファ
スシリコン薄膜の全面積をＳｃｍ2 、アモルファスシリ
コン自体の核発生密度をρ／ｃｍ2 ／ｍｉｎ、シリコン
がイオン注入された領域をΔＳｃｍ2 、シリコンがイオ
ン注入された領域の核発生密度を０／ｃｍ2 ／ｍｉｎ、
固相成長の熱処理時間をＴｍｉｎとした場合、 ρＴ（Ｓ−ΔＳ）＜１ となるように、ΔＳを決めればよい。ΔＳは、回転斜め
注入角度と注入エネルギによって決定することができ
る。
【００７９】たとえば、面積Ｓ＝０．３２μｍ2 （縦
０．８μｍ、横０．４μｍ）、核発生密度ρ＝３×１０
6 ／ｃｍ2 ／ｍｉｎのアモルファスシリコンを、Ｔ＝１
８０ｍｉｎで処理して固相成長させる場合、上の式よ
り、ΔＳ＞０．１１μｍ2 でなければならない。注入エ
ネルギ１００ｋｅＶのとき、シリコンイオンの飛程は約
０．２０μｍである。この注入エネルギで、注入角度３
０度で回転斜め注入を行なえば、アモルファスシリコン
の周辺部に、幅約０．１μｍのシリコン注入された領域
が形成される。このとき、ΔＳ＝０．２μｍ2 であり、
上の式を満足している。
０．８μｍ、横０．４μｍ）、核発生密度ρ＝３×１０
6 ／ｃｍ2 ／ｍｉｎのアモルファスシリコンを、Ｔ＝１
８０ｍｉｎで処理して固相成長させる場合、上の式よ
り、ΔＳ＞０．１１μｍ2 でなければならない。注入エ
ネルギ１００ｋｅＶのとき、シリコンイオンの飛程は約
０．２０μｍである。この注入エネルギで、注入角度３
０度で回転斜め注入を行なえば、アモルファスシリコン
の周辺部に、幅約０．１μｍのシリコン注入された領域
が形成される。このとき、ΔＳ＝０．２μｍ2 であり、
上の式を満足している。
【００８０】次に、図１２を参照して、レジスト膜２０
８を除去し、固相成長の熱処理が開始された状態が示さ
れている。微小結晶核２０６が成長し始めている。この
場合の熱処理温度は６００℃程度に設定する。その後、
図１３に示すように、結晶成長が行なわれ、微小結晶核
２０６は大きな結晶２０７に成長する。最後に、アモル
ファスシリコンの領域が図１４に示すように、単結晶シ
リコン２０７で埋め尽くされる。
８を除去し、固相成長の熱処理が開始された状態が示さ
れている。微小結晶核２０６が成長し始めている。この
場合の熱処理温度は６００℃程度に設定する。その後、
図１３に示すように、結晶成長が行なわれ、微小結晶核
２０６は大きな結晶２０７に成長する。最後に、アモル
ファスシリコンの領域が図１４に示すように、単結晶シ
リコン２０７で埋め尽くされる。
【００８１】なお、面積Ｓと核発生密度ρが大きく、上
の式を満足することが難しい場合、アモルファスシリコ
ン領域全体に予めシリコンをイオン注入（たとえば、１
×１０15／ｃｍ2 程度の注入量）し、ρを小さくしてお
けばよい。
の式を満足することが難しい場合、アモルファスシリコ
ン領域全体に予めシリコンをイオン注入（たとえば、１
×１０15／ｃｍ2 程度の注入量）し、ρを小さくしてお
けばよい。
【００８２】実施例Ｂ３ この実施例は、実施例Ｂ１に実施例Ｂ２を適用した場合
を示す。図１５〜図１７は本発明のシリコン薄膜の製造
方法Ｂの第３実施例を工程順に示す断面図である。図１
５を参照して、絶縁膜２０２の上にアモルファスシリコ
ン薄膜２０９が形成されている。レジスト膜２０８をマ
スクにしてアモルファスシリコン薄膜２０９の領域が絶
縁膜２０２に近付くにつれて広くなるようにエッチング
された状態が示されている。すなわち、アモルファスシ
リコン薄膜２０９の側壁面は傾斜形状を有する。レジス
ト膜２０８を除去する前に、矢印２０５で示されるよう
にシリコンイオンがアモルファスシリコン薄膜２０９の
周辺部に注入される。これにより、アモルファスシリコ
ン薄膜２０９の周辺部の微小結晶核をなくすことができ
る。
を示す。図１５〜図１７は本発明のシリコン薄膜の製造
方法Ｂの第３実施例を工程順に示す断面図である。図１
５を参照して、絶縁膜２０２の上にアモルファスシリコ
ン薄膜２０９が形成されている。レジスト膜２０８をマ
スクにしてアモルファスシリコン薄膜２０９の領域が絶
縁膜２０２に近付くにつれて広くなるようにエッチング
された状態が示されている。すなわち、アモルファスシ
リコン薄膜２０９の側壁面は傾斜形状を有する。レジス
ト膜２０８を除去する前に、矢印２０５で示されるよう
にシリコンイオンがアモルファスシリコン薄膜２０９の
周辺部に注入される。これにより、アモルファスシリコ
ン薄膜２０９の周辺部の微小結晶核をなくすことができ
る。
【００８３】図１６を参照して、レジスト膜２０８が除
去され、固相成長の熱処理が開始された状態が示されて
いる。実施例Ｂ２の式を満たすように、レジスト膜２０
８の大きさと、テーパエッチングの度合を設定してやる
と、アモルファスシリコン薄膜２０９の領域中に核発生
が１個のみの状況を作ることができる。このようにし
て、固相成長を行なうと、最後に図１７に示すように、
微小結晶核２０６が成長して単結晶シリコン２０７にな
る。
去され、固相成長の熱処理が開始された状態が示されて
いる。実施例Ｂ２の式を満たすように、レジスト膜２０
８の大きさと、テーパエッチングの度合を設定してやる
と、アモルファスシリコン薄膜２０９の領域中に核発生
が１個のみの状況を作ることができる。このようにし
て、固相成長を行なうと、最後に図１７に示すように、
微小結晶核２０６が成長して単結晶シリコン２０７にな
る。
【００８４】上記の実施例Ｂ３で、万が一、アモルファ
スシリコン薄膜の周辺部で核が発生したとしても、周辺
部では結晶成長速度が遅いので、この核による結晶粒の
粒界が中央部に達することはない。これは、アモルファ
スシリコンを固相成長させて単結晶シリコンを作る場
合、核発生密度と並んで重要なこととして、結晶成長速
度のファクターが存在するからである。結晶成長速度に
ついては、アモルファスシリコンの膜厚が厚いほど、大
きくなることが鋭意研究の結果わかっている。なお、周
辺部に形成された小さな結晶粒が問題になるような場合
には、ウェットエッチング、あるいは表面酸化等で除去
すればよい。
スシリコン薄膜の周辺部で核が発生したとしても、周辺
部では結晶成長速度が遅いので、この核による結晶粒の
粒界が中央部に達することはない。これは、アモルファ
スシリコンを固相成長させて単結晶シリコンを作る場
合、核発生密度と並んで重要なこととして、結晶成長速
度のファクターが存在するからである。結晶成長速度に
ついては、アモルファスシリコンの膜厚が厚いほど、大
きくなることが鋭意研究の結果わかっている。なお、周
辺部に形成された小さな結晶粒が問題になるような場合
には、ウェットエッチング、あるいは表面酸化等で除去
すればよい。
【００８５】実施例Ｂ４ 図１８〜図２０は本発明の半導体薄膜の製造方法Ｂの第
４実施例を工程順に示す断面図である。図１８を参照し
て、絶縁膜２０２の上にはアモルファスシリコン薄膜２
１０が形成される。このアモルファスシリコン薄膜２１
０の領域は、逆テーパエッチングによって絶縁膜２０２
に向かうほど小さくなるように形成されている。すなわ
ち、アモルファスシリコン薄膜２１０は傾斜された側壁
面を周辺部に有する。
４実施例を工程順に示す断面図である。図１８を参照し
て、絶縁膜２０２の上にはアモルファスシリコン薄膜２
１０が形成される。このアモルファスシリコン薄膜２１
０の領域は、逆テーパエッチングによって絶縁膜２０２
に向かうほど小さくなるように形成されている。すなわ
ち、アモルファスシリコン薄膜２１０は傾斜された側壁
面を周辺部に有する。
【００８６】図１９を参照して、アモルファスシリコン
薄膜に熱処理を施すことにより、固相成長が開始した状
態が示されている。アモルファスシリコン中の微小結晶
核は、酸化膜とアモルファスシリコンの界面に特に多く
存在することが鋭意研究の結果わかっている。そのた
め、アモルファスシリコン薄膜２１０と絶縁膜（酸化
膜）２０２とが接する領域２１１を、アモルファスシリ
コン薄膜２１０の逆テーパエッチングによって小さくし
てやると、周辺部２１３から核発生することがなく、中
央部に発生した核２０６のみが成長する。このようにし
て、図２０に示すように、中央部に発生した核２０６を
単結晶シリコン２０７に成長させることができる。この
実施例Ｂ４では、特にシリコンをイオン注入することに
よってアモルファスシリコン薄膜の周辺部の核発生密度
を小さくすることなく、その領域全体を単結晶にするこ
とができる。なお、逆テーパにエッチングされたアモル
ファスシリコン薄膜の形状は、テーパエッチングにより
酸化膜に形成された溝にアモルファスシリコンを堆積し
て埋込み、酸化膜とアモルファスシリコンとの界面まで
エッチバックした後、ウェットエッチングにより酸化膜
を除去すること等の方法で形成され得る。
薄膜に熱処理を施すことにより、固相成長が開始した状
態が示されている。アモルファスシリコン中の微小結晶
核は、酸化膜とアモルファスシリコンの界面に特に多く
存在することが鋭意研究の結果わかっている。そのた
め、アモルファスシリコン薄膜２１０と絶縁膜（酸化
膜）２０２とが接する領域２１１を、アモルファスシリ
コン薄膜２１０の逆テーパエッチングによって小さくし
てやると、周辺部２１３から核発生することがなく、中
央部に発生した核２０６のみが成長する。このようにし
て、図２０に示すように、中央部に発生した核２０６を
単結晶シリコン２０７に成長させることができる。この
実施例Ｂ４では、特にシリコンをイオン注入することに
よってアモルファスシリコン薄膜の周辺部の核発生密度
を小さくすることなく、その領域全体を単結晶にするこ
とができる。なお、逆テーパにエッチングされたアモル
ファスシリコン薄膜の形状は、テーパエッチングにより
酸化膜に形成された溝にアモルファスシリコンを堆積し
て埋込み、酸化膜とアモルファスシリコンとの界面まで
エッチバックした後、ウェットエッチングにより酸化膜
を除去すること等の方法で形成され得る。
【００８７】Ｃ．アモルファスシリコンの一部領域に水
素またはフッ素のイオンを注入することにより微小核を
発生させ、その領域以外の核発生密度の小さい領域を固
相成長させて単結晶化する方法 図２２は本発明の半導体薄膜の製造方法Ｃの一実施例を
工程順に示す断面図である。図２２の（Ａ）を参照し
て、半導体基板３０１の上に酸化膜３０２が形成され
る。酸化膜３０２の上にはアモルファスシリコン膜３０
８が、たとえば、ＬＰＣＶＤ法により温度４５０℃でジ
シラン（Ｓｉ2 Ｈ6 ）ガスを用いて形成される。その
後、図２２の（Ｂ）で示されるようにアモルファスシリ
コン膜３０８のチャネル領域に相当する部分の上にレジ
スト膜３０９が形成される。このレジスト膜３０９をマ
スクとして用いて、水素イオンまたはフッ素イオンが矢
印３１０で示されるように数ｋｅＶの注入エネルギで、
１．０×１０15／ｃｍ2 程度の注入量で選択的にアモル
ファスシリコン膜３０８に注入される。レジスト膜３０
９を除去した後、たとえば６００℃程度の温度で窒素雰
囲気中で熱処理が施されることにより、核発生密度が高
い領域３０７では小さな結晶粒３０４が多数個でき、チ
ャネル領域に相当する部分３０６内では大きな結晶粒３
１１が形成される。このように、図２２の（Ｃ）に示す
ようにチャネル領域３０６内では粒界３０５が存在せ
ず、１つの結晶粒３１１がその領域を占有することがで
きる。
素またはフッ素のイオンを注入することにより微小核を
発生させ、その領域以外の核発生密度の小さい領域を固
相成長させて単結晶化する方法 図２２は本発明の半導体薄膜の製造方法Ｃの一実施例を
工程順に示す断面図である。図２２の（Ａ）を参照し
て、半導体基板３０１の上に酸化膜３０２が形成され
る。酸化膜３０２の上にはアモルファスシリコン膜３０
８が、たとえば、ＬＰＣＶＤ法により温度４５０℃でジ
シラン（Ｓｉ2 Ｈ6 ）ガスを用いて形成される。その
後、図２２の（Ｂ）で示されるようにアモルファスシリ
コン膜３０８のチャネル領域に相当する部分の上にレジ
スト膜３０９が形成される。このレジスト膜３０９をマ
スクとして用いて、水素イオンまたはフッ素イオンが矢
印３１０で示されるように数ｋｅＶの注入エネルギで、
１．０×１０15／ｃｍ2 程度の注入量で選択的にアモル
ファスシリコン膜３０８に注入される。レジスト膜３０
９を除去した後、たとえば６００℃程度の温度で窒素雰
囲気中で熱処理が施されることにより、核発生密度が高
い領域３０７では小さな結晶粒３０４が多数個でき、チ
ャネル領域に相当する部分３０６内では大きな結晶粒３
１１が形成される。このように、図２２の（Ｃ）に示す
ようにチャネル領域３０６内では粒界３０５が存在せ
ず、１つの結晶粒３１１がその領域を占有することがで
きる。
【００８８】Ｄ．アモルファスシリコンに電子線を照射
することにより微小結晶粒の発生位置を制御し、固相成
長により単結晶化する方法 図２３〜図２７は本発明の半導体薄膜の製造方法Ｄの一
実施例を工程順に示す断面図である。図２３を参照し
て、半導体基板４０１の上に絶縁膜４０２が形成されて
いる。絶縁膜４０２の上にはアモルファスシリコン膜４
０３が２０００Å程度の膜厚で形成されている。レジス
ト膜をマスクにして、領域４０４にシリコンイオンを１
４０ｋｅＶの注入エネルギで１×１０16／ｃｍ2 程度の
注入量で注入することにより、アモルファスシリコン膜
中に存在する微小結晶核を破壊する。これにより、領域
４０４内の核発生密度は１個以下にされる。
することにより微小結晶粒の発生位置を制御し、固相成
長により単結晶化する方法 図２３〜図２７は本発明の半導体薄膜の製造方法Ｄの一
実施例を工程順に示す断面図である。図２３を参照し
て、半導体基板４０１の上に絶縁膜４０２が形成されて
いる。絶縁膜４０２の上にはアモルファスシリコン膜４
０３が２０００Å程度の膜厚で形成されている。レジス
ト膜をマスクにして、領域４０４にシリコンイオンを１
４０ｋｅＶの注入エネルギで１×１０16／ｃｍ2 程度の
注入量で注入することにより、アモルファスシリコン膜
中に存在する微小結晶核を破壊する。これにより、領域
４０４内の核発生密度は１個以下にされる。
【００８９】その後、図２４に示すように、アモルファ
スシリコン膜の領域４０４の表面中央部分に電子線４０
５が照射位置を制御して照射される。これにより、アモ
ルファスシリコンが溶かされ、固相成長時のシリコンの
微小結晶核４０６が形成される。このとき、照射される
電子線の直径は０．０５μｍに絞られており、注入エネ
ルギは１０ｋｅＶ、電流は５０μＡ（出力０．５Ｗ）、
照射時間は１ｎｓｅｃ／１点である。
スシリコン膜の領域４０４の表面中央部分に電子線４０
５が照射位置を制御して照射される。これにより、アモ
ルファスシリコンが溶かされ、固相成長時のシリコンの
微小結晶核４０６が形成される。このとき、照射される
電子線の直径は０．０５μｍに絞られており、注入エネ
ルギは１０ｋｅＶ、電流は５０μＡ（出力０．５Ｗ）、
照射時間は１ｎｓｅｃ／１点である。
【００９０】図２５は固相成長の熱処理が開始された状
態を示している。電子線４０５の照射によって形成され
た領域４０４内での唯一の微小結晶核４０６をもとに、
単結晶シリコンが成長し始めている。熱処理の温度は６
００℃程度に設定される。その後、図２６に示すよう
に、微小結晶核４０６は単結晶シリコン４０７に成長す
る。最後に図２７に示すように領域４０４を占有する単
結晶シリコン４０７が形成される。領域４０４以外のア
モルファスシリコンは多結晶シリコン４０８になる。
態を示している。電子線４０５の照射によって形成され
た領域４０４内での唯一の微小結晶核４０６をもとに、
単結晶シリコンが成長し始めている。熱処理の温度は６
００℃程度に設定される。その後、図２６に示すよう
に、微小結晶核４０６は単結晶シリコン４０７に成長す
る。最後に図２７に示すように領域４０４を占有する単
結晶シリコン４０７が形成される。領域４０４以外のア
モルファスシリコンは多結晶シリコン４０８になる。
【００９１】なお、上記実施例では、核発生のために電
子線を照射したが、核を発生できる荷電粒子であれば何
でもよい。
子線を照射したが、核を発生できる荷電粒子であれば何
でもよい。
【００９２】Ｅ．アモルファスシリコンに部分的に圧縮
応力を加えることにより結晶成長速度を制御して単結晶
化させる方法 実施例Ｅ１ 図２８〜図３３は本発明の半導体薄膜の製造方法Ｅの第
１実施例を工程順に示す断面図である。図２８を参照し
て、絶縁膜としての厚いシリコン酸化膜（熱酸化膜）５
０１の上にアモルファスシリコン膜５０２が形成され
る。このアモルファスシリコン膜５０２はプラズマＣＶ
Ｄ法等により、温度Ｔ1 （４００〜６００℃）で形成さ
れる。たとえば、アモルファスシリコン膜５０２はジシ
ラン（Ｓｉ2 Ｈ6 ）を原料ガスとして用いて温度４５０
℃で形成される。図２９を参照して、アモルファスシリ
コン膜５０２の上にシリコン酸化膜５０３ａが形成され
る。このシリコン酸化膜５０３ａはアモルファスシリコ
ンの単結晶化温度Ｔ3 （通常６００℃以上）よりも低い
温度Ｔ2 で内部応力が蓄えられる条件で形成される。
応力を加えることにより結晶成長速度を制御して単結晶
化させる方法 実施例Ｅ１ 図２８〜図３３は本発明の半導体薄膜の製造方法Ｅの第
１実施例を工程順に示す断面図である。図２８を参照し
て、絶縁膜としての厚いシリコン酸化膜（熱酸化膜）５
０１の上にアモルファスシリコン膜５０２が形成され
る。このアモルファスシリコン膜５０２はプラズマＣＶ
Ｄ法等により、温度Ｔ1 （４００〜６００℃）で形成さ
れる。たとえば、アモルファスシリコン膜５０２はジシ
ラン（Ｓｉ2 Ｈ6 ）を原料ガスとして用いて温度４５０
℃で形成される。図２９を参照して、アモルファスシリ
コン膜５０２の上にシリコン酸化膜５０３ａが形成され
る。このシリコン酸化膜５０３ａはアモルファスシリコ
ンの単結晶化温度Ｔ3 （通常６００℃以上）よりも低い
温度Ｔ2 で内部応力が蓄えられる条件で形成される。
【００９３】その後、図３０に示すように、アモルファ
スシリコン膜５０２の単結晶化させるべき領域の周辺部
にのみ、レジスト膜５０４がシリコン酸化膜５０３ａの
上に形成される。図３１を参照して、レジスト膜５０４
をマスクとして用いて、シリコン酸化膜５０３ａをパタ
ーニングすることにより、シリコン酸化膜５０３ｂが形
成される。その後、レジスト膜５０４が除去される。
スシリコン膜５０２の単結晶化させるべき領域の周辺部
にのみ、レジスト膜５０４がシリコン酸化膜５０３ａの
上に形成される。図３１を参照して、レジスト膜５０４
をマスクとして用いて、シリコン酸化膜５０３ａをパタ
ーニングすることにより、シリコン酸化膜５０３ｂが形
成される。その後、レジスト膜５０４が除去される。
【００９４】次に、図３２に示すように、シリコン酸化
膜５０３ｂがアモルファスシリコン膜５０２の上に付着
した状態で、温度Ｔ3 で熱処理が施される。アモルファ
スシリコン膜５０２は全体的に単結晶化しようとする
が、シリコン酸化膜５０３ｂ中に蓄えられた内部応力が
熱処理によって解放されるため、シリコン酸化膜５０３
ｂによって覆われていないアモルファスシリコン膜５０
２の領域ではその応力解放の影響を受ける。そのため、
逆にアモルファスシリコン酸化膜５０２中に矢印５０７
で示されるように内部応力（圧縮応力）が加わる。その
結果、シリコン酸か膜５０３ｂによって覆われていない
アモルファスシリコン膜５０２の領域の単結晶化が促進
される。このようにして、図３３に示されるように、シ
リコン酸化膜５０３ｂによって覆われていない領域に単
結晶シリコン膜５０５が形成され、シリコン酸化膜５０
３ｂによって覆われた領域に多結晶シリコン膜５０６が
形成される。
膜５０３ｂがアモルファスシリコン膜５０２の上に付着
した状態で、温度Ｔ3 で熱処理が施される。アモルファ
スシリコン膜５０２は全体的に単結晶化しようとする
が、シリコン酸化膜５０３ｂ中に蓄えられた内部応力が
熱処理によって解放されるため、シリコン酸化膜５０３
ｂによって覆われていないアモルファスシリコン膜５０
２の領域ではその応力解放の影響を受ける。そのため、
逆にアモルファスシリコン酸化膜５０２中に矢印５０７
で示されるように内部応力（圧縮応力）が加わる。その
結果、シリコン酸か膜５０３ｂによって覆われていない
アモルファスシリコン膜５０２の領域の単結晶化が促進
される。このようにして、図３３に示されるように、シ
リコン酸化膜５０３ｂによって覆われていない領域に単
結晶シリコン膜５０５が形成され、シリコン酸化膜５０
３ｂによって覆われた領域に多結晶シリコン膜５０６が
形成される。
【００９５】図２９において、内部応力がシリコン酸化
膜５０３ａに蓄えられる条件の例としては次のような場
合が考えられる。相対密度ρまたは内部応力Ｓが、パタ
ーニングされたシリコン酸化膜５０３ｂの下で図４０
（Ａ）または（Ｃ）のような分布を示す。
膜５０３ａに蓄えられる条件の例としては次のような場
合が考えられる。相対密度ρまたは内部応力Ｓが、パタ
ーニングされたシリコン酸化膜５０３ｂの下で図４０
（Ａ）または（Ｃ）のような分布を示す。
【００９６】（Ｉ）Ｔ2 ＜Ｔ1 ＜Ｔ3 の場合。シリコン
酸化膜５０３ａの成長は下地のアモルファスシリコン膜
５０２の影響を受けると同時に、相対的にアモルファス
シリコン膜の形成温度よりも低いので、シリコン酸化膜
５０３ａには内部応力がたまりやすくなる。その結果、
アモルファスシリコン膜の下地である熱酸化膜５０１中
の内部応力Ｓ1 、アモルファスシリコン膜５０２の内部
応力Ｓ2 、アモルファスシリコン膜５０２上のＣＶＤシ
リコン酸化膜５０３ａ中の内部応力Ｓ3 の関係は、図４
０の（Ａ）におけるＳ2＜Ｓ1 ＜Ｓ3 または図４０の
（Ｃ）のＳ1 ＜Ｓ2 ＜Ｓ3 のいずれかになる。いずれの
場合においても、内部応力の関係はＳ2 ＜Ｓ3 の関係に
ある。
酸化膜５０３ａの成長は下地のアモルファスシリコン膜
５０２の影響を受けると同時に、相対的にアモルファス
シリコン膜の形成温度よりも低いので、シリコン酸化膜
５０３ａには内部応力がたまりやすくなる。その結果、
アモルファスシリコン膜の下地である熱酸化膜５０１中
の内部応力Ｓ1 、アモルファスシリコン膜５０２の内部
応力Ｓ2 、アモルファスシリコン膜５０２上のＣＶＤシ
リコン酸化膜５０３ａ中の内部応力Ｓ3 の関係は、図４
０の（Ａ）におけるＳ2＜Ｓ1 ＜Ｓ3 または図４０の
（Ｃ）のＳ1 ＜Ｓ2 ＜Ｓ3 のいずれかになる。いずれの
場合においても、内部応力の関係はＳ2 ＜Ｓ3 の関係に
ある。
【００９７】（ＩＩ）ＣＶＤシリコン酸化膜５０３ａが
非化学量論的組成になっており、相対密度がアモルファ
スシリコン膜５０２の相対密度よりも大きい場合。
非化学量論的組成になっており、相対密度がアモルファ
スシリコン膜５０２の相対密度よりも大きい場合。
【００９８】アモルファスシリコン膜は化学量論的には
単一元素よりなる。しかし、アモルファスシリコン膜の
結晶格子は大きく乱れているために、同じ原子数からな
る単結晶シリコン膜と体積を比較すると、格子の乱れ方
にある程度比例して体積が大きくなる。そのため、アモ
ルファスシリコン膜の密度は単結晶シリコン膜の密度に
比べて小さくなる。したがって、アモルファスシリコン
膜の相対密度ρ2 はわずかではあるが、ρ2 ＜１の関係
にある。また、多くの場合、アモルファスシリコンはシ
リコン水素化物または水素雰囲気中の化学反応により形
成されるので、その組成はＳｉ：Ｈと化学式で示される
ように水素を含み、その相対密度は１より小さい。一
方、化学量論的なシリコン酸化膜は化学式ＳｉＯ2 で示
されるように、ＳｉとＯの構成比が１対２となってい
る。しかしながら、シリコン酸化膜が単結晶シリコンの
熱酸化によって形成されるような平衡系の反応以外の条
件で形成される場合には、ＳｉＯX （Ｘは２ではない）
の組成を持つ非化学量論的なものとなる。ここで、Ｎ2
Ｏ、ＳｉＨ4 系のプラズマＣＶＤ法による膜形成の場合
のようにＸ＜２であれば、シリコンが過剰状態にあり、
そのシリコン酸化膜の相対密度は１より大きくなる。こ
のとき、図４０の（Ａ）のρ2 ＜ρ1 ＜ρ3 または図４
０の（Ｃ）のρ1 ＜ρ2 ＜ρ3 の場合にあたり、（Ｉ）
の場合と同様にρ2 ＜ρ3 の関係になる。
単一元素よりなる。しかし、アモルファスシリコン膜の
結晶格子は大きく乱れているために、同じ原子数からな
る単結晶シリコン膜と体積を比較すると、格子の乱れ方
にある程度比例して体積が大きくなる。そのため、アモ
ルファスシリコン膜の密度は単結晶シリコン膜の密度に
比べて小さくなる。したがって、アモルファスシリコン
膜の相対密度ρ2 はわずかではあるが、ρ2 ＜１の関係
にある。また、多くの場合、アモルファスシリコンはシ
リコン水素化物または水素雰囲気中の化学反応により形
成されるので、その組成はＳｉ：Ｈと化学式で示される
ように水素を含み、その相対密度は１より小さい。一
方、化学量論的なシリコン酸化膜は化学式ＳｉＯ2 で示
されるように、ＳｉとＯの構成比が１対２となってい
る。しかしながら、シリコン酸化膜が単結晶シリコンの
熱酸化によって形成されるような平衡系の反応以外の条
件で形成される場合には、ＳｉＯX （Ｘは２ではない）
の組成を持つ非化学量論的なものとなる。ここで、Ｎ2
Ｏ、ＳｉＨ4 系のプラズマＣＶＤ法による膜形成の場合
のようにＸ＜２であれば、シリコンが過剰状態にあり、
そのシリコン酸化膜の相対密度は１より大きくなる。こ
のとき、図４０の（Ａ）のρ2 ＜ρ1 ＜ρ3 または図４
０の（Ｃ）のρ1 ＜ρ2 ＜ρ3 の場合にあたり、（Ｉ）
の場合と同様にρ2 ＜ρ3 の関係になる。
【００９９】このように、上記（Ｉ）（ＩＩ）の少なく
ともいずれかの条件下で、シリコン酸化膜５０３ａを形
成した場合には、シリコン酸化膜５０３ｂによって覆わ
れていない領域のアモルファスシリコン膜５０２中に、
固相成長時の熱処理中に上述の圧縮応力が発生する。こ
れにより、その該当部分の単結晶化が、圧縮応力が存在
しない場合に比べて促進される。
ともいずれかの条件下で、シリコン酸化膜５０３ａを形
成した場合には、シリコン酸化膜５０３ｂによって覆わ
れていない領域のアモルファスシリコン膜５０２中に、
固相成長時の熱処理中に上述の圧縮応力が発生する。こ
れにより、その該当部分の単結晶化が、圧縮応力が存在
しない場合に比べて促進される。
【０１００】また、上記説明では、単結晶化という表現
を用いているが、アモルファスシリコン相が多結晶体へ
と転移する場合も広い意味での単結晶化である。したが
って、圧縮応力の存在によって単結晶化が促進されるこ
とにより、多結晶体化する場合でも、多結晶体を構成す
る各々の結晶粒が、通常の圧縮応力が存在しない場合に
比べて急速に成長するため、各々の粒径が比較的大きく
なり、単位体積あたりの粒界面積が減少する。実施例Ｅ２ 図３４〜図３９は本発明の半導体薄膜の製造方法Ｅの第
２実施例を工程順に示す断面図である。図３４を参照し
て、熱酸化膜からなる絶縁膜５０１の上にアモルファス
シリコン膜５０２がプラズマＣＶＤ法により温度Ｔ1 で
形成される。図３５に示すように、アモルファスシリコ
ン膜５０２の上に、後の熱処理工程で収縮しやすいＣＶ
Ｄシリコン酸化膜５０３ｃが温度Ｔ２で形成される。こ
のときの温度条件は、実施例Ｅ１の条件（Ｉ）に対応す
るものとして、Ｔ1 ＜Ｔ2 ＜Ｔ3となる。この温度条件
を条件（ＩＩＩ）とする。
を用いているが、アモルファスシリコン相が多結晶体へ
と転移する場合も広い意味での単結晶化である。したが
って、圧縮応力の存在によって単結晶化が促進されるこ
とにより、多結晶体化する場合でも、多結晶体を構成す
る各々の結晶粒が、通常の圧縮応力が存在しない場合に
比べて急速に成長するため、各々の粒径が比較的大きく
なり、単位体積あたりの粒界面積が減少する。実施例Ｅ２ 図３４〜図３９は本発明の半導体薄膜の製造方法Ｅの第
２実施例を工程順に示す断面図である。図３４を参照し
て、熱酸化膜からなる絶縁膜５０１の上にアモルファス
シリコン膜５０２がプラズマＣＶＤ法により温度Ｔ1 で
形成される。図３５に示すように、アモルファスシリコ
ン膜５０２の上に、後の熱処理工程で収縮しやすいＣＶ
Ｄシリコン酸化膜５０３ｃが温度Ｔ２で形成される。こ
のときの温度条件は、実施例Ｅ１の条件（Ｉ）に対応す
るものとして、Ｔ1 ＜Ｔ2 ＜Ｔ3となる。この温度条件
を条件（ＩＩＩ）とする。
【０１０１】図３６に示すように、アモルファスシリコ
ン膜５０２の単結晶化されるべき領域にのみ、レジスト
膜５０４がＣＶＤシリコン酸化膜５０３ｃの上に形成さ
れる。その後、図３７に示すように、レジスト膜５０４
をマスクとして用いてＣＶＤシリコン酸化膜５０３ｃが
エッチングされることにより、ＣＶＤシリコン酸化膜５
０３ｄが形成される。そして、レジスト膜５０４が除去
される。
ン膜５０２の単結晶化されるべき領域にのみ、レジスト
膜５０４がＣＶＤシリコン酸化膜５０３ｃの上に形成さ
れる。その後、図３７に示すように、レジスト膜５０４
をマスクとして用いてＣＶＤシリコン酸化膜５０３ｃが
エッチングされることにより、ＣＶＤシリコン酸化膜５
０３ｄが形成される。そして、レジスト膜５０４が除去
される。
【０１０２】図３８に示すように、パターニングされた
ＣＶＤシリコン酸化膜５０３ｄがアモルファスシリコン
膜５０２の上に付着された状態で、温度Ｔ3 で熱処理が
施される。これにより、パターニングされたシリコン酸
化膜５０３ｄが収縮し、下地のアモルファスシリコン膜
５０２中に圧縮応力が誘起される。その結果、圧縮応力
が誘起された部分の単結晶化または単結晶体の粒径の拡
大が促進される。図３８において圧縮応力の発生は矢印
５０７で示されている。このようにして、図３９に示さ
れるように単結晶シリコン膜５０５と多結晶シリコン膜
５０６とが形成される。
ＣＶＤシリコン酸化膜５０３ｄがアモルファスシリコン
膜５０２の上に付着された状態で、温度Ｔ3 で熱処理が
施される。これにより、パターニングされたシリコン酸
化膜５０３ｄが収縮し、下地のアモルファスシリコン膜
５０２中に圧縮応力が誘起される。その結果、圧縮応力
が誘起された部分の単結晶化または単結晶体の粒径の拡
大が促進される。図３８において圧縮応力の発生は矢印
５０７で示されている。このようにして、図３９に示さ
れるように単結晶シリコン膜５０５と多結晶シリコン膜
５０６とが形成される。
【０１０３】また、図３５における条件（ＩＩＩ）の下
では、各膜中の内部応力の関係は、図４０の（Ｂ）のＳ
3 ＜Ｓ2 ＜Ｓ1 または図４０の（Ｄ）のＳ1 ＜Ｓ3 ＜Ｓ
2 のいずれかである。いずれの場合においても、内部応
力の関係はＳ3 ＜Ｓ2 である。
では、各膜中の内部応力の関係は、図４０の（Ｂ）のＳ
3 ＜Ｓ2 ＜Ｓ1 または図４０の（Ｄ）のＳ1 ＜Ｓ3 ＜Ｓ
2 のいずれかである。いずれの場合においても、内部応
力の関係はＳ3 ＜Ｓ2 である。
【０１０４】さらに、実施例Ｅ１の（ＩＩ）の条件に対
応する条件（ＩＶ）は、ＣＶＤシリコン酸化膜５０３ｃ
が比較的高い温度で減圧ＣＶＤ法により形成され、酸素
成分が過剰のＳｉＯX （Ｘ＞２）から構成され、その相
対密度はアモルファスシリコン膜５０２の相対密度より
も低い場合である。この場合も、各膜の相対密度の関係
が図４０の（Ｂ）のρ3 ＜ρ2 ＜ρ1 または図４０の
（Ｄ）のρ1 ＜ρ3 ＜ρ2 のいずれかである。いずれに
しても、相対密度の関係は必ずρ3 ＜ρ2 となる。
応する条件（ＩＶ）は、ＣＶＤシリコン酸化膜５０３ｃ
が比較的高い温度で減圧ＣＶＤ法により形成され、酸素
成分が過剰のＳｉＯX （Ｘ＞２）から構成され、その相
対密度はアモルファスシリコン膜５０２の相対密度より
も低い場合である。この場合も、各膜の相対密度の関係
が図４０の（Ｂ）のρ3 ＜ρ2 ＜ρ1 または図４０の
（Ｄ）のρ1 ＜ρ3 ＜ρ2 のいずれかである。いずれに
しても、相対密度の関係は必ずρ3 ＜ρ2 となる。
【０１０５】このように実施例Ｅ２の場合も実施例Ｅ１
と同様の効果を奏する。上記の説明においては、ＳＲＡ
Ｍに適用されるＴＦＴの製造工程を念頭において説明し
たが、上記の製造方法はあらゆる構造の半導体装置の製
造工程にも適用可能である。
と同様の効果を奏する。上記の説明においては、ＳＲＡ
Ｍに適用されるＴＦＴの製造工程を念頭において説明し
たが、上記の製造方法はあらゆる構造の半導体装置の製
造工程にも適用可能である。
【０１０６】また、図４１は、図３１または図３７に対
応する別の工程を示す断面図である。図４１に示すよう
に、シリコン酸化膜５０３ｅは、金属マスク５０９によ
って原料ガスの流れ５０８が遮られることにより、アモ
ルファスシリコン膜５０２の上に選択的に形成される。
このように、原料ガスの流れを部分的に遮蔽しながら、
シリコン酸化膜５０３ｅを形成すれば、シリコン酸化膜
５０３ｅのアモルファスシリコン膜５０２上への選択的
な形成が可能になる。
応する別の工程を示す断面図である。図４１に示すよう
に、シリコン酸化膜５０３ｅは、金属マスク５０９によ
って原料ガスの流れ５０８が遮られることにより、アモ
ルファスシリコン膜５０２の上に選択的に形成される。
このように、原料ガスの流れを部分的に遮蔽しながら、
シリコン酸化膜５０３ｅを形成すれば、シリコン酸化膜
５０３ｅのアモルファスシリコン膜５０２上への選択的
な形成が可能になる。
【０１０７】なお、上記実施例では、半導体膜の材料と
してシリコンを想定しているが、上記実施例の製造方法
は、シリコン以外にＧｅ、Ｃ（ダイヤモンド、グラファ
イト等）などの単一材質のものでも、ＳｉＧｅ、Ｓｉ
Ｃ、ＴｉＣに代表されるＩＶ−ＩＶ族化合物半導体材
料、ＧａＡｓ、ＧａＰ、ＩｎＰに代表されるＩＩＩ−Ｖ
族化合物半導体材料、ＣｄＴｅに代表されるＩＩ−ＶＩ
族化合物半導体材料、ＡｓＳｅ、ＨｇＣｄＴｅ、ＩｎＧ
ａＡｓＰのような二元以上の元素からなる半導体材料
等、いかなる組成の化合物半導体にも適用される。ま
た、上記の製造方法は、多結晶、微結晶およびそれらの
いかなる混合物等のいかなる状態の半導体材料でも同様
の効果を奏する。また、ｐ型、ｎ型、真性半導体のいず
れの場合にも上記の製造方法は同様の効果を奏する。
してシリコンを想定しているが、上記実施例の製造方法
は、シリコン以外にＧｅ、Ｃ（ダイヤモンド、グラファ
イト等）などの単一材質のものでも、ＳｉＧｅ、Ｓｉ
Ｃ、ＴｉＣに代表されるＩＶ−ＩＶ族化合物半導体材
料、ＧａＡｓ、ＧａＰ、ＩｎＰに代表されるＩＩＩ−Ｖ
族化合物半導体材料、ＣｄＴｅに代表されるＩＩ−ＶＩ
族化合物半導体材料、ＡｓＳｅ、ＨｇＣｄＴｅ、ＩｎＧ
ａＡｓＰのような二元以上の元素からなる半導体材料
等、いかなる組成の化合物半導体にも適用される。ま
た、上記の製造方法は、多結晶、微結晶およびそれらの
いかなる混合物等のいかなる状態の半導体材料でも同様
の効果を奏する。また、ｐ型、ｎ型、真性半導体のいず
れの場合にも上記の製造方法は同様の効果を奏する。
【０１０８】さらに、アモルファスシリコン膜の製造方
法は、固相成長により単結晶になるか、または単結晶に
近い性質を持つようになるものを形成できるのであれ
ば、プラズマＣＶＤ、ＥＣＲ（Electron Cycrotron Res
onance）ＣＶＤ、光ＣＶＤ、スパッターデポジション、
蒸着、液相成長、貼り合わせ、電子ビーム蒸着、分子線
蒸着、クラスタイオンビーム蒸着等、いかなる手段でも
よく、特に限定されるものではない。
法は、固相成長により単結晶になるか、または単結晶に
近い性質を持つようになるものを形成できるのであれ
ば、プラズマＣＶＤ、ＥＣＲ（Electron Cycrotron Res
onance）ＣＶＤ、光ＣＶＤ、スパッターデポジション、
蒸着、液相成長、貼り合わせ、電子ビーム蒸着、分子線
蒸着、クラスタイオンビーム蒸着等、いかなる手段でも
よく、特に限定されるものではない。
【０１０９】また、基板として用いられる絶縁膜５０１
としてシリコン酸化膜の例について説明しているが、こ
れに限定されるものではなく、いかなる材質の絶縁膜で
もよい。
としてシリコン酸化膜の例について説明しているが、こ
れに限定されるものではなく、いかなる材質の絶縁膜で
もよい。
【０１１０】さらに、内部応力を発生させる膜としてＣ
ＶＤシリコン酸化膜が上記実施例では用いられている
が、固相成長時の熱処理工程により内部応力や体積や形
状に変化が生じる性質を有するものであれば、いかなる
種類の半導体材料でも絶縁性材料でも金属材料でも半金
属材料でもよい。Ｆ．アモルファスシリコン領域と多結晶シリコン領域と
を微小部分で接触させることにより、その接触部の多結
晶シリコン領域の結晶粒を核として固相成長させて単結
晶化させる方法 図４２は本発明の半導体薄膜の製造方法Ｆの一実施例を
工程順に示す平面図である。図４２の（Ａ）を参照し
て、多結晶シリコン領域６０１に対してレジスト等によ
りマスクを形成した状態で、たとえば１００ｋｅＶの注
入エネルギで５×１０15／ｃｍ2 の注入量でシリコンが
イオン注入される。これにより、イオン注入された領域
にアモルファスシリコン領域６０３が形成される。この
とき、シリコンがイオン注入されなかった領域６０２は
多結晶シリコンのままである。多結晶シリコンの領域６
０２の先端部は、ＴＦＴのチャネル領域６０４に対して
接触した位置関係になるようにされる。なお、多結晶シ
リコンの膜厚は１０００Åである。
ＶＤシリコン酸化膜が上記実施例では用いられている
が、固相成長時の熱処理工程により内部応力や体積や形
状に変化が生じる性質を有するものであれば、いかなる
種類の半導体材料でも絶縁性材料でも金属材料でも半金
属材料でもよい。Ｆ．アモルファスシリコン領域と多結晶シリコン領域と
を微小部分で接触させることにより、その接触部の多結
晶シリコン領域の結晶粒を核として固相成長させて単結
晶化させる方法 図４２は本発明の半導体薄膜の製造方法Ｆの一実施例を
工程順に示す平面図である。図４２の（Ａ）を参照し
て、多結晶シリコン領域６０１に対してレジスト等によ
りマスクを形成した状態で、たとえば１００ｋｅＶの注
入エネルギで５×１０15／ｃｍ2 の注入量でシリコンが
イオン注入される。これにより、イオン注入された領域
にアモルファスシリコン領域６０３が形成される。この
とき、シリコンがイオン注入されなかった領域６０２は
多結晶シリコンのままである。多結晶シリコンの領域６
０２の先端部は、ＴＦＴのチャネル領域６０４に対して
接触した位置関係になるようにされる。なお、多結晶シ
リコンの膜厚は１０００Åである。
【０１１１】次に、温度６００℃で熱処理が施されるこ
とにより、アモルファスシリコンの固相成長が行なわれ
る。これにより、図４２の（Ｂ）に示すように、アモル
ファスシリコン領域６０３と多結晶シリコン領域６０２
との境界が直線的である部分には、ほぼ大きさの揃った
結晶粒６０６がその境界部から一様に成長する。これに
対して、多結晶シリコン領域６０２の先端部分では、結
晶成長しようとする核が単一となるため、他の部分に比
べて大きな結晶粒６０５が成長する。
とにより、アモルファスシリコンの固相成長が行なわれ
る。これにより、図４２の（Ｂ）に示すように、アモル
ファスシリコン領域６０３と多結晶シリコン領域６０２
との境界が直線的である部分には、ほぼ大きさの揃った
結晶粒６０６がその境界部から一様に成長する。これに
対して、多結晶シリコン領域６０２の先端部分では、結
晶成長しようとする核が単一となるため、他の部分に比
べて大きな結晶粒６０５が成長する。
【０１１２】さらに熱処理を続けると、アモルファスシ
リコン領域６０３内でもランダムに核が発生し、結晶粒
６０７が成長し始める。しかしながら、多結晶シリコン
領域６０２の先端部で単一核から発生した結晶粒６０５
はさらに大きくなり、チャネル領域６０４の大部分を占
有するように成長する。このとき、この大粒径になった
結晶粒６０５内にチャネル領域６０４の全体を含めるよ
うに制御することにより、形成されるＴＦＴのＯＦＦ電
流を低減させるとともにＯＮ電流を高めることが可能と
なる。
リコン領域６０３内でもランダムに核が発生し、結晶粒
６０７が成長し始める。しかしながら、多結晶シリコン
領域６０２の先端部で単一核から発生した結晶粒６０５
はさらに大きくなり、チャネル領域６０４の大部分を占
有するように成長する。このとき、この大粒径になった
結晶粒６０５内にチャネル領域６０４の全体を含めるよ
うに制御することにより、形成されるＴＦＴのＯＦＦ電
流を低減させるとともにＯＮ電流を高めることが可能と
なる。
【０１１３】なお、上記実施例では、多結晶シリコン領
域６０２の突起部の形状を三角形状にしているが、図４
３の（Ａ）に示すように、矩形の突起部の先端のみに三
角形状を付加したものや、図４３の（Ｂ）に示すように
極端に幅の狭い多結晶シリコン領域を形成しても、その
境界部において単一の核を結晶成長させることが可能で
ある。Ｇ．部分的に結晶核を残留させて固相成長させ、単結晶
化する方法 実施例Ｇ１ 図４４は本発明の半導体薄膜の製造方法Ｇの第１実施例
を工程順に示す断面図である。図４４の（Ａ）を参照し
て、シリコン基板７０１の上にシリコン酸化膜７０２が
形成される。シリコン酸化膜７０２の上には膜厚の異な
る部分を含むアモルファスシリコン層が形成される。た
とえば、厚み１０００Åのアモルファスシリコン層７０
３と厚み２０００Åのアモルファスシリコン層７０３ａ
がシリコン酸化膜７０２の上に形成される。
域６０２の突起部の形状を三角形状にしているが、図４
３の（Ａ）に示すように、矩形の突起部の先端のみに三
角形状を付加したものや、図４３の（Ｂ）に示すように
極端に幅の狭い多結晶シリコン領域を形成しても、その
境界部において単一の核を結晶成長させることが可能で
ある。Ｇ．部分的に結晶核を残留させて固相成長させ、単結晶
化する方法 実施例Ｇ１ 図４４は本発明の半導体薄膜の製造方法Ｇの第１実施例
を工程順に示す断面図である。図４４の（Ａ）を参照し
て、シリコン基板７０１の上にシリコン酸化膜７０２が
形成される。シリコン酸化膜７０２の上には膜厚の異な
る部分を含むアモルファスシリコン層が形成される。た
とえば、厚み１０００Åのアモルファスシリコン層７０
３と厚み２０００Åのアモルファスシリコン層７０３ａ
がシリコン酸化膜７０２の上に形成される。
【０１１４】その後、図４４の（Ｂ）に示すように、ア
モルファスシリコン層内に結晶核を発生させるために、
アモルファスシリコン層全体が結晶化しない程度の短時
間の熱処理が行なわれる。たとえば、温度６２０℃で２
時間程度の熱処理がアモルファスシリコン層に施され
る。この熱処理により、結晶核７０５が発生する。この
とき、熱処理温度、熱処理時間は厚い膜厚のアモルファ
スシリコン層７０３ａに結晶核が１つだけ発生するよう
に調整される。
モルファスシリコン層内に結晶核を発生させるために、
アモルファスシリコン層全体が結晶化しない程度の短時
間の熱処理が行なわれる。たとえば、温度６２０℃で２
時間程度の熱処理がアモルファスシリコン層に施され
る。この熱処理により、結晶核７０５が発生する。この
とき、熱処理温度、熱処理時間は厚い膜厚のアモルファ
スシリコン層７０３ａに結晶核が１つだけ発生するよう
に調整される。
【０１１５】次に図４４の（Ｃ）に示すようにレジスト
膜７４１をマスクとして厚い膜厚のアモルファスシリコ
ン層の部分７０３ａのみが残るようにエッチングされ
る。レジスト膜７４１が除去された後、６００℃程度の
温度で数時間、熱処理が施されることにより、結晶核が
成長する。これにより、図４４の（Ｄ）に示すように、
大きな結晶粒からなる単結晶半導体層７０６が形成され
る。第１の熱処理で発生した結晶核以外の結晶核が、こ
の第２の熱処理で形成されるのを避けるため、第２の熱
処理温度を第１の熱処理温度以下に設定することが好ま
しい。実施例Ｇ２ 図４５は本発明の半導体薄膜の製造方法Ｇの第２実施例
を工程順に示す断面図である。図４５の（Ａ）に示すよ
うに、シリコン基板７０１の上にシリコン酸化膜７０２
が形成される。シリコン酸化膜７０２の上にはアモルフ
ァスシリコン層が形成される。このアモルファスシリコ
ン層に第１の熱処理を施すことにより、多結晶シリコン
層７０７が形成される。多結晶シリコン層７０７には結
晶粒界７１０が存在する。
膜７４１をマスクとして厚い膜厚のアモルファスシリコ
ン層の部分７０３ａのみが残るようにエッチングされ
る。レジスト膜７４１が除去された後、６００℃程度の
温度で数時間、熱処理が施されることにより、結晶核が
成長する。これにより、図４４の（Ｄ）に示すように、
大きな結晶粒からなる単結晶半導体層７０６が形成され
る。第１の熱処理で発生した結晶核以外の結晶核が、こ
の第２の熱処理で形成されるのを避けるため、第２の熱
処理温度を第１の熱処理温度以下に設定することが好ま
しい。実施例Ｇ２ 図４５は本発明の半導体薄膜の製造方法Ｇの第２実施例
を工程順に示す断面図である。図４５の（Ａ）に示すよ
うに、シリコン基板７０１の上にシリコン酸化膜７０２
が形成される。シリコン酸化膜７０２の上にはアモルフ
ァスシリコン層が形成される。このアモルファスシリコ
ン層に第１の熱処理を施すことにより、多結晶シリコン
層７０７が形成される。多結晶シリコン層７０７には結
晶粒界７１０が存在する。
【０１１６】図４５の（Ｂ）に示すように、レジスト膜
７０４が選択的に多結晶シリコン層７０７の上に形成さ
れる。図４５の（Ｃ）に示すように、このレジスト膜７
０４をマスクとして用いて、シリコンイオン等の半導体
イオンが矢印７２０に示されるようにレジスト膜７０４
の直下以外の領域に注入される。これにより、レジスト
膜７０４の直下の領域に結晶核７０５が残留する。レジ
スト膜７０４の直下以外の領域はアモルファスシリコン
領域７０３になる。イオン注入はウェハに対して垂直に
行なわれてもよく、回転斜め注入法によってウェハに対
して傾斜された角度で行なわれてもよい。
７０４が選択的に多結晶シリコン層７０７の上に形成さ
れる。図４５の（Ｃ）に示すように、このレジスト膜７
０４をマスクとして用いて、シリコンイオン等の半導体
イオンが矢印７２０に示されるようにレジスト膜７０４
の直下以外の領域に注入される。これにより、レジスト
膜７０４の直下の領域に結晶核７０５が残留する。レジ
スト膜７０４の直下以外の領域はアモルファスシリコン
領域７０３になる。イオン注入はウェハに対して垂直に
行なわれてもよく、回転斜め注入法によってウェハに対
して傾斜された角度で行なわれてもよい。
【０１１７】レジスト膜７０４を除去した後、第２の熱
処理が施されることにより、残留させられた結晶核７０
５が成長する。これにより、図４５の（Ｄ）に示すよう
に、大きな粒径を有する結晶からなる半導体層７０６が
形成される。半導体層７０６は結晶粒界７１０を有す
る。第２の熱処理温度は、核発生を押える意味でできる
だけ低い温度が有効と考えられるが、熱処理時間との関
係を考慮して設定される。
処理が施されることにより、残留させられた結晶核７０
５が成長する。これにより、図４５の（Ｄ）に示すよう
に、大きな粒径を有する結晶からなる半導体層７０６が
形成される。半導体層７０６は結晶粒界７１０を有す
る。第２の熱処理温度は、核発生を押える意味でできる
だけ低い温度が有効と考えられるが、熱処理時間との関
係を考慮して設定される。
【０１１８】レジスト膜７０４の大きさは最小寸法程度
の微小なものが好ましい。形成される結晶粒のサイズは
アモルファスシリコン層の厚みに依存する。そのため、
一概には言えないが、トランジスタのチャネル領域を単
結晶シリコン層から構成するために、必ずしもレジスト
膜７０４の位置とトランジスタのチャネル領域とを一致
させる必要はない。図４６は、レジスト膜７０４とチャ
ネル領域７４０との位置関係を示す平面図である。たと
えば、アモルファスシリコン層の厚みを０．２μｍとす
れば、形成される結晶粒の粒径は〜２μｍ程度となるこ
とを考慮すれば、１つの結晶粒７５０に対して図４６に
示すようにチャネル領域７４０とレジスト膜７０４の位
置を配置しても、チャネル領域７４０は単結晶から構成
され得る。実施例Ｇ３ 図４７は本発明の半導体薄膜の製造方法Ｇの第３実施例
を工程順に示す断面図である。図４７の（Ａ）に示すよ
うに、シリコン基板７０１の上にシリコン酸化膜７０２
が形成されている。このシリコン酸化膜７０２の上に多
結晶シリコン層７０７が形成される。次に図４７の
（Ｂ）に示すように多結晶シリコン層７０７の上に選択
的に反射防止膜７０８が形成される。この反射防止膜７
０８はシリコン酸化膜やシリコン窒化膜等で形成され
る。また、反射防止膜７０８の厚みは、後工程で行なわ
れるイオン注入のマスクとしても用いられるように設定
するのが好ましい。この反射防止膜７０８をマスクとし
て用いてレーザ光が矢印７３０で示されるように多結晶
シリコン層７０７に照射される。これにより、反射防止
膜７０８の下とその近傍が選択的に加熱される。レーザ
光の出力を調整することにより、反射防止膜７０８の直
下とその近傍の結晶粒径を増加させることができる。こ
の様子は図４７の（Ｃ）に示される。すなわち、反射防
止膜７０８の直下とその近傍には大きな粒径を有する結
晶粒７０５が形成される。それ以外の領域には微小な結
晶粒からなる多結晶シリコン層７０７が形成されてい
る。
の微小なものが好ましい。形成される結晶粒のサイズは
アモルファスシリコン層の厚みに依存する。そのため、
一概には言えないが、トランジスタのチャネル領域を単
結晶シリコン層から構成するために、必ずしもレジスト
膜７０４の位置とトランジスタのチャネル領域とを一致
させる必要はない。図４６は、レジスト膜７０４とチャ
ネル領域７４０との位置関係を示す平面図である。たと
えば、アモルファスシリコン層の厚みを０．２μｍとす
れば、形成される結晶粒の粒径は〜２μｍ程度となるこ
とを考慮すれば、１つの結晶粒７５０に対して図４６に
示すようにチャネル領域７４０とレジスト膜７０４の位
置を配置しても、チャネル領域７４０は単結晶から構成
され得る。実施例Ｇ３ 図４７は本発明の半導体薄膜の製造方法Ｇの第３実施例
を工程順に示す断面図である。図４７の（Ａ）に示すよ
うに、シリコン基板７０１の上にシリコン酸化膜７０２
が形成されている。このシリコン酸化膜７０２の上に多
結晶シリコン層７０７が形成される。次に図４７の
（Ｂ）に示すように多結晶シリコン層７０７の上に選択
的に反射防止膜７０８が形成される。この反射防止膜７
０８はシリコン酸化膜やシリコン窒化膜等で形成され
る。また、反射防止膜７０８の厚みは、後工程で行なわ
れるイオン注入のマスクとしても用いられるように設定
するのが好ましい。この反射防止膜７０８をマスクとし
て用いてレーザ光が矢印７３０で示されるように多結晶
シリコン層７０７に照射される。これにより、反射防止
膜７０８の下とその近傍が選択的に加熱される。レーザ
光の出力を調整することにより、反射防止膜７０８の直
下とその近傍の結晶粒径を増加させることができる。こ
の様子は図４７の（Ｃ）に示される。すなわち、反射防
止膜７０８の直下とその近傍には大きな粒径を有する結
晶粒７０５が形成される。それ以外の領域には微小な結
晶粒からなる多結晶シリコン層７０７が形成されてい
る。
【０１１９】図４７の（Ｄ）に示すように、反射防止膜
７０８をマスクとして用いてシリコン等のイオンが矢印
７２０で示されるように多結晶シリコン層７０７に注入
される。これにより、反射防止膜７０８の直下以外の領
域が非晶質化され、アモルファスシリコン層７０３が形
成される。反射防止膜７０８の直下には結晶核７０５が
残留する。このようにして、結晶核７０５の位置が制御
される。その後、固相成長のための熱処理が施されるこ
とにより、大きな粒径を有する単結晶の半導体層が選択
的に形成され得る。すなわち、図４５の（Ｄ）に示すよ
うに結晶粒界７１０を有する半導体層７０６が形成され
る。
７０８をマスクとして用いてシリコン等のイオンが矢印
７２０で示されるように多結晶シリコン層７０７に注入
される。これにより、反射防止膜７０８の直下以外の領
域が非晶質化され、アモルファスシリコン層７０３が形
成される。反射防止膜７０８の直下には結晶核７０５が
残留する。このようにして、結晶核７０５の位置が制御
される。その後、固相成長のための熱処理が施されるこ
とにより、大きな粒径を有する単結晶の半導体層が選択
的に形成され得る。すなわち、図４５の（Ｄ）に示すよ
うに結晶粒界７１０を有する半導体層７０６が形成され
る。
【０１２０】上記実施例においては、反射防止膜を用い
た方法についてだけ述べているが、核形成をさせたくな
い領域にキャップ膜を形成することが必要な場合には、
核形成をさせたくない領域の反射率が高くなるようにそ
の膜厚を設定すればよい。図４８は図４７の（Ｂ）の工
程に対応して示す断面図である。多結晶シリコン層７０
７の上には選択的にシリコン酸化膜７８１が形成されて
いる。シリコン酸化膜７８１を覆うように多結晶シリコ
ン層７０７の上にはシリコン窒化膜７８２が形成されて
いる。このように、２種類の膜が多結晶シリコン層７０
７の上に形成されれば、後工程のイオン注入時のマスク
を形成しやすい。たとえば、アルゴンイオンレーザ（波
長４８８ｎｍ）を用いる場合には、シリコン酸化膜７８
１（厚みは１００ｎｍ）とシリコン窒化膜７８２（厚み
は１１０ｎｍ）からなる２層膜を用いると、２層の部分
の反射率は約１０％、シリコン窒化膜７８２（厚み１１
０ｎｍ）だけの部分の反射率は３５％となる。このよう
に２種類の膜が多結晶シリコン層７０７の上に形成され
た状態で、レーザを照射することにより、シリコン酸化
膜７８１の直下とその近傍のみの結晶粒径を増加させる
ことができる。レーザ照射後、シリコン窒化膜７８２の
みを除去すれば、シリコン酸化膜７８１はマスクとして
残留する。そのため、このシリコン酸化膜７８１をマス
クとして用いて後工程のイオン注入をセルフアライメン
トで行なうことができる。Ｈ．膜厚の異なる２つの部分からなるアモルファスシリ
コン層を固相成長させて単結晶化させる方法 図４９は非晶質層の厚みと、その非晶質層から固相成長
させて得られた結晶質層の結晶粒径との関係を示すグラ
フである。図４９に示すように、非晶質層の厚みが大き
いほど、結晶成長が速く、大きな結晶粒が形成されるこ
とが理解される。このことから、ＴＦＴのチャネル形成
領域に相当するアモルファスシリコン層の膜厚を予め厚
くしてから固相成長のための熱処理を施すことにより、
チャネル形成領域の結晶粒を選択的に大きくすることが
可能になる。その結果、チャネル領域を単結晶から構成
することが可能になる。
た方法についてだけ述べているが、核形成をさせたくな
い領域にキャップ膜を形成することが必要な場合には、
核形成をさせたくない領域の反射率が高くなるようにそ
の膜厚を設定すればよい。図４８は図４７の（Ｂ）の工
程に対応して示す断面図である。多結晶シリコン層７０
７の上には選択的にシリコン酸化膜７８１が形成されて
いる。シリコン酸化膜７８１を覆うように多結晶シリコ
ン層７０７の上にはシリコン窒化膜７８２が形成されて
いる。このように、２種類の膜が多結晶シリコン層７０
７の上に形成されれば、後工程のイオン注入時のマスク
を形成しやすい。たとえば、アルゴンイオンレーザ（波
長４８８ｎｍ）を用いる場合には、シリコン酸化膜７８
１（厚みは１００ｎｍ）とシリコン窒化膜７８２（厚み
は１１０ｎｍ）からなる２層膜を用いると、２層の部分
の反射率は約１０％、シリコン窒化膜７８２（厚み１１
０ｎｍ）だけの部分の反射率は３５％となる。このよう
に２種類の膜が多結晶シリコン層７０７の上に形成され
た状態で、レーザを照射することにより、シリコン酸化
膜７８１の直下とその近傍のみの結晶粒径を増加させる
ことができる。レーザ照射後、シリコン窒化膜７８２の
みを除去すれば、シリコン酸化膜７８１はマスクとして
残留する。そのため、このシリコン酸化膜７８１をマス
クとして用いて後工程のイオン注入をセルフアライメン
トで行なうことができる。Ｈ．膜厚の異なる２つの部分からなるアモルファスシリ
コン層を固相成長させて単結晶化させる方法 図４９は非晶質層の厚みと、その非晶質層から固相成長
させて得られた結晶質層の結晶粒径との関係を示すグラ
フである。図４９に示すように、非晶質層の厚みが大き
いほど、結晶成長が速く、大きな結晶粒が形成されるこ
とが理解される。このことから、ＴＦＴのチャネル形成
領域に相当するアモルファスシリコン層の膜厚を予め厚
くしてから固相成長のための熱処理を施すことにより、
チャネル形成領域の結晶粒を選択的に大きくすることが
可能になる。その結果、チャネル領域を単結晶から構成
することが可能になる。
【０１２１】図５０〜図５３は本発明の半導体薄膜の製
造方法Ｈの１つの実施例を工程順に示す断面図である。
図５０に示すように、シリコン基板８０１の上にシリコ
ン酸化膜８０２が形成される。このシリコン酸化膜８０
２の上にアモルファスシリコン層８０３が形成される。
次に図５１に示すように、レジスト膜８０４が選択的に
間隔を隔ててアモルファスシリコン層８０３ｂの上に形
成される。このレジスト膜８０４をマスクとしてアモル
ファスシリコン層８０３をエッチングすることによって
膜厚の異なる部分がアモルファスシリコン層８０３に形
成される。その後、レジスト膜８０４が除去されると、
図５２に示すように厚い膜厚を有する部分８０３ａと薄
い膜厚を有する部分８０３ｂがアモルファスシリコン層
に形成される。アモルファスシリコン層に６００℃程度
の温度で数時間〜数十時間、熱処理を施すことにより、
図５３に示すように、膜厚の厚い部分には粒径の大きな
結晶層８０６が成長する。膜厚の薄い部分には多結晶層
８０７が成長する。多結晶層８０７は結晶粒界８１０を
有する。
造方法Ｈの１つの実施例を工程順に示す断面図である。
図５０に示すように、シリコン基板８０１の上にシリコ
ン酸化膜８０２が形成される。このシリコン酸化膜８０
２の上にアモルファスシリコン層８０３が形成される。
次に図５１に示すように、レジスト膜８０４が選択的に
間隔を隔ててアモルファスシリコン層８０３ｂの上に形
成される。このレジスト膜８０４をマスクとしてアモル
ファスシリコン層８０３をエッチングすることによって
膜厚の異なる部分がアモルファスシリコン層８０３に形
成される。その後、レジスト膜８０４が除去されると、
図５２に示すように厚い膜厚を有する部分８０３ａと薄
い膜厚を有する部分８０３ｂがアモルファスシリコン層
に形成される。アモルファスシリコン層に６００℃程度
の温度で数時間〜数十時間、熱処理を施すことにより、
図５３に示すように、膜厚の厚い部分には粒径の大きな
結晶層８０６が成長する。膜厚の薄い部分には多結晶層
８０７が成長する。多結晶層８０７は結晶粒界８１０を
有する。
【０１２２】たとえば、厚い膜厚を０．２μｍくらいに
すれば、図４９に示されるように、数μｍ径程度の結晶
粒が成長する。ＵＬＳＩレベルの半導体装置にその結晶
層を使用する場合、トランジスタのサイズは数μｍ2 程
度、またチャネル領域のサイズは〜１μｍ2 程度である
ので、膜厚の厚い部分の大きさをこれらのサイズと同程
度にすれば、チャネル領域全体を単結晶で構成すること
が可能である。
すれば、図４９に示されるように、数μｍ径程度の結晶
粒が成長する。ＵＬＳＩレベルの半導体装置にその結晶
層を使用する場合、トランジスタのサイズは数μｍ2 程
度、またチャネル領域のサイズは〜１μｍ2 程度である
ので、膜厚の厚い部分の大きさをこれらのサイズと同程
度にすれば、チャネル領域全体を単結晶で構成すること
が可能である。
【０１２３】また、本実施例の特徴は、図５２に示され
た形状の非晶質層を形成した後、固相成長の熱処理を施
すことである。したがって、別の方法によって図５２に
示された形状の非晶質層を形成してもよい。たとえば、
図５４に示すようにレジスト膜８０４をマスクとしてア
モルファスシリコン層８０３を完全に島状に分離して形
成する。その後、レジスト膜８０４を除去した後、第２
のアモルファスシリコン層８３１をアモルファスシリコ
ン層８０３の表面上を覆うように形成すれば、図５５に
示すように図５２に示された形状のアモルファスシリコ
ン層が形成され得る。
た形状の非晶質層を形成した後、固相成長の熱処理を施
すことである。したがって、別の方法によって図５２に
示された形状の非晶質層を形成してもよい。たとえば、
図５４に示すようにレジスト膜８０４をマスクとしてア
モルファスシリコン層８０３を完全に島状に分離して形
成する。その後、レジスト膜８０４を除去した後、第２
のアモルファスシリコン層８３１をアモルファスシリコ
ン層８０３の表面上を覆うように形成すれば、図５５に
示すように図５２に示された形状のアモルファスシリコ
ン層が形成され得る。
【０１２４】次に、以上の半導体薄膜の各製造方法Ａ〜
ＨをＳＲＡＭのメモリセルにおけるｐチャネルＭＯＳト
ランジスタ（ＴＦＴ）の活性層の製造に適用した場合に
ついて説明する。すなわち、図３と図４に示される本発
明のＳＲＡＭのＴＦＴの活性層５５（５５ａと５５ｂ）
の形成に上述の各製造方法Ａ〜Ｈを適用した場合のＳＲ
ＡＭの製造方法について以下に説明する。ＳＲＡＭの製造方法の実施例１ この製造方法は半導体薄膜の製造方法Ａを用いたＳＲＡ
Ｍの製造方法の一実施例である。図５６〜図６４はＳＲ
ＡＭの製造方法の実施例１を工程順に示す平面図（Ａ）
と断面図（Ｂ）である。断面図（Ｂ）は平面図（Ａ）の
Ｂ−Ｂ線に沿った方向から見た断面を示す。
ＨをＳＲＡＭのメモリセルにおけるｐチャネルＭＯＳト
ランジスタ（ＴＦＴ）の活性層の製造に適用した場合に
ついて説明する。すなわち、図３と図４に示される本発
明のＳＲＡＭのＴＦＴの活性層５５（５５ａと５５ｂ）
の形成に上述の各製造方法Ａ〜Ｈを適用した場合のＳＲ
ＡＭの製造方法について以下に説明する。ＳＲＡＭの製造方法の実施例１ この製造方法は半導体薄膜の製造方法Ａを用いたＳＲＡ
Ｍの製造方法の一実施例である。図５６〜図６４はＳＲ
ＡＭの製造方法の実施例１を工程順に示す平面図（Ａ）
と断面図（Ｂ）である。断面図（Ｂ）は平面図（Ａ）の
Ｂ−Ｂ線に沿った方向から見た断面を示す。
【０１２５】図５６を参照して、単結晶シリコン基板１
をＬＯＣＯＳ法によって選択的に熱酸化することによっ
て、活性領域５６を分離するように厚み４０００Åのシ
リコン酸化膜からなる分離用酸化膜２１が形成される。
このときの熱酸化処理温度は９５０℃である。
をＬＯＣＯＳ法によって選択的に熱酸化することによっ
て、活性領域５６を分離するように厚み４０００Åのシ
リコン酸化膜からなる分離用酸化膜２１が形成される。
このときの熱酸化処理温度は９５０℃である。
【０１２６】図５７に示すように、温度８５０℃で熱酸
化処理が施されることにより、膜厚１００Åのシリコン
酸化膜からなるゲート絶縁膜４１がシリコン基板１の上
に形成される。その後、ゲート絶縁膜４１の上にゲート
電極７１が形成される。ゲート電極７１は、リンを１０
20／ｃｍ3 程度の濃度で含む膜厚１５００Åの多結晶シ
リコン層と、その上にスパッタ法によって形成された膜
厚２０００Åのタングステンシリサイド（ＷＳｉ2 ）層
とからなる。ゲート電極７１をパターニングした後、リ
ンが注入エネルギ５０ｋｅＶで１×１０13／ｃｍ2 の注
入量でシリコン基板１に選択的に注入される。その後、
ゲート電極７１の側壁にＣＶＤ法によって酸化膜からな
るサイドウォール２２が形成される。サイドウォール２
２がゲート絶縁膜４１と接している領域の幅は２０００
Åである。その後、砒素が注入エネルギ５０ｋｅＶで２
×１０15／ｃｍ2 の注入量でイオン注入される。温度８
５０℃で窒素雰囲気中で３０分間の熱処理が施されるこ
とにより、ＬＤＤ構造のｎ型ソース・ドレイン領域５６
ｂが形成される。ゲート電極７１の直下のシリコン基板
１の領域はチャネル領域５６ａとなる。
化処理が施されることにより、膜厚１００Åのシリコン
酸化膜からなるゲート絶縁膜４１がシリコン基板１の上
に形成される。その後、ゲート絶縁膜４１の上にゲート
電極７１が形成される。ゲート電極７１は、リンを１０
20／ｃｍ3 程度の濃度で含む膜厚１５００Åの多結晶シ
リコン層と、その上にスパッタ法によって形成された膜
厚２０００Åのタングステンシリサイド（ＷＳｉ2 ）層
とからなる。ゲート電極７１をパターニングした後、リ
ンが注入エネルギ５０ｋｅＶで１×１０13／ｃｍ2 の注
入量でシリコン基板１に選択的に注入される。その後、
ゲート電極７１の側壁にＣＶＤ法によって酸化膜からな
るサイドウォール２２が形成される。サイドウォール２
２がゲート絶縁膜４１と接している領域の幅は２０００
Åである。その後、砒素が注入エネルギ５０ｋｅＶで２
×１０15／ｃｍ2 の注入量でイオン注入される。温度８
５０℃で窒素雰囲気中で３０分間の熱処理が施されるこ
とにより、ＬＤＤ構造のｎ型ソース・ドレイン領域５６
ｂが形成される。ゲート電極７１の直下のシリコン基板
１の領域はチャネル領域５６ａとなる。
【０１２７】図５８に示すように、ＣＶＤ法による酸化
膜が１００００Åの膜厚で形成され、エッチバック法に
より約７０００Åの厚みだけエッチングされることによ
り平坦化される。これにより、層間絶縁膜４２が形成さ
れる。この層間絶縁膜４２にはスルーホール５１ａ，５
１ｂ，５２，５３，５４が開口される。
膜が１００００Åの膜厚で形成され、エッチバック法に
より約７０００Åの厚みだけエッチングされることによ
り平坦化される。これにより、層間絶縁膜４２が形成さ
れる。この層間絶縁膜４２にはスルーホール５１ａ，５
１ｂ，５２，５３，５４が開口される。
【０１２８】図５９を参照して、スルーホール５１ａ，
５１ｂ，５２，５３，５４内に厚み２０００Åの多結晶
シリコン膜が形成される。砒素が注入エネルギ５０ｋｅ
Ｖ、注入量２×１０15／ｃｍ2 で多結晶シリコン膜にイ
オン注入される。多結晶シリコン膜の上に膜厚２０００
Åのタングステンシリサイド層が形成される。スルーホ
ール５１ａ，５１ｂ，５２，５３，５４，以外の領域に
形成された多結晶シリコン膜とタングステンシリサイド
層が除去される。これにより、導電膜８１がスルーホー
ル５１ａ．５１ｂ，５２〜５４内に形成される。その
後、膜厚１０００Åの酸化膜４６が各スルーホール内を
埋め込むようにＣＶＤ法によって形成される。
５１ｂ，５２，５３，５４内に厚み２０００Åの多結晶
シリコン膜が形成される。砒素が注入エネルギ５０ｋｅ
Ｖ、注入量２×１０15／ｃｍ2 で多結晶シリコン膜にイ
オン注入される。多結晶シリコン膜の上に膜厚２０００
Åのタングステンシリサイド層が形成される。スルーホ
ール５１ａ，５１ｂ，５２，５３，５４，以外の領域に
形成された多結晶シリコン膜とタングステンシリサイド
層が除去される。これにより、導電膜８１がスルーホー
ル５１ａ．５１ｂ，５２〜５４内に形成される。その
後、膜厚１０００Åの酸化膜４６が各スルーホール内を
埋め込むようにＣＶＤ法によって形成される。
【０１２９】その後、スルーホール５２，５１ｂの領域
上に形成された酸化膜４６が除去される。膜厚２０００
Åの多結晶シリコン層が全面上に形成される。図６０に
示されるように、この多結晶シリコン層の全面にシリコ
ンイオンが注入エネルギ１００ｋｅＶ、注入量２×１０
15／ｃｍ2 で注入されることにより、アモルファスシリ
コン層５８が形成される。アモルファスシリコン層５８
の上には、チャネル領域に相当する部分の表面のみが露
出するようにパターニングされたレジスト膜９９が形成
される。このレジスト膜９９をマスクとして用いて、シ
リコンイオンが１００ｋｅＶの注入エネルギで５×１０
15／ｃｍ2 の注入量でアモルファスシリコン層５８に注
入される。これにより、ｐチャネルＭＯＳトランジスタ
（ＴＦＴ）のチャネル領域に相当する部分に、シリコン
の結晶核発生密度が小さくされたアモルファスシリコン
層５８ａが形成される。レジスト膜９９が除去される。
温度６００℃の窒素雰囲気中で５時間の熱処理が施され
ることにより、アモルファスシリコン層５８ａの領域が
単結晶化する。
上に形成された酸化膜４６が除去される。膜厚２０００
Åの多結晶シリコン層が全面上に形成される。図６０に
示されるように、この多結晶シリコン層の全面にシリコ
ンイオンが注入エネルギ１００ｋｅＶ、注入量２×１０
15／ｃｍ2 で注入されることにより、アモルファスシリ
コン層５８が形成される。アモルファスシリコン層５８
の上には、チャネル領域に相当する部分の表面のみが露
出するようにパターニングされたレジスト膜９９が形成
される。このレジスト膜９９をマスクとして用いて、シ
リコンイオンが１００ｋｅＶの注入エネルギで５×１０
15／ｃｍ2 の注入量でアモルファスシリコン層５８に注
入される。これにより、ｐチャネルＭＯＳトランジスタ
（ＴＦＴ）のチャネル領域に相当する部分に、シリコン
の結晶核発生密度が小さくされたアモルファスシリコン
層５８ａが形成される。レジスト膜９９が除去される。
温度６００℃の窒素雰囲気中で５時間の熱処理が施され
ることにより、アモルファスシリコン層５８ａの領域が
単結晶化する。
【０１３０】なお、図６０から図６４までの平面図
（Ａ）はスルーホールの位置より上方の部分のみが示さ
れている。
（Ａ）はスルーホールの位置より上方の部分のみが示さ
れている。
【０１３１】図６１に示すように、結晶化したシリコン
層を所定のパターンにしたがって除去することにより、
活性層を構成する単結晶シリコン層５９ａ（５５ａ）と
多結晶シリコン層５９ｂ（５５ｂ）が形成される。
層を所定のパターンにしたがって除去することにより、
活性層を構成する単結晶シリコン層５９ａ（５５ａ）と
多結晶シリコン層５９ｂ（５５ｂ）が形成される。
【０１３２】図６２を参照して、単結晶シリコン層５９
ａと多結晶シリコン層５９ｂを被覆するように、温度８
５０℃でＣＶＤ法によって厚み２００Åのシリコン酸化
膜からなるゲート絶縁膜４３が形成される。スルーホー
ル５２，５１ａの領域の上のシリコン酸化膜４６が除去
される。ＣＶＤ法により、厚み２０００Åの多結晶シリ
コン層が全面上に形成される。砒素が注入エネルギ５０
ｋｅＶ、注入量４×１０15／ｃｍ2 で多結晶シリコン層
にイオン注入される。この多結晶シリコン層をパターニ
ングすることにより、ゲート電極６０が形成される。ゲ
ート電極６０をマスクとして用いて、ボロン（Ｂ）が注
入エネルギ５０ｋｅＶ、注入量２×１０14／ｃｍ2 で多
結晶シリコン層５９ｂにイオン注入される。温度８５０
℃の窒素雰囲気中で３０分間、熱処理が施されることに
より、ｐチャネルＭＯＳトランジスタ（ＴＦＴ）のｐ型
ソース・ドレイン領域５５ｂが形成される。
ａと多結晶シリコン層５９ｂを被覆するように、温度８
５０℃でＣＶＤ法によって厚み２００Åのシリコン酸化
膜からなるゲート絶縁膜４３が形成される。スルーホー
ル５２，５１ａの領域の上のシリコン酸化膜４６が除去
される。ＣＶＤ法により、厚み２０００Åの多結晶シリ
コン層が全面上に形成される。砒素が注入エネルギ５０
ｋｅＶ、注入量４×１０15／ｃｍ2 で多結晶シリコン層
にイオン注入される。この多結晶シリコン層をパターニ
ングすることにより、ゲート電極６０が形成される。ゲ
ート電極６０をマスクとして用いて、ボロン（Ｂ）が注
入エネルギ５０ｋｅＶ、注入量２×１０14／ｃｍ2 で多
結晶シリコン層５９ｂにイオン注入される。温度８５０
℃の窒素雰囲気中で３０分間、熱処理が施されることに
より、ｐチャネルＭＯＳトランジスタ（ＴＦＴ）のｐ型
ソース・ドレイン領域５５ｂが形成される。
【０１３３】図６３に示すように、全面上にＣＶＤ法に
より酸化膜４４が温度７００℃で形成される。酸化膜４
４の膜厚が約３０００Åになるように平坦化処理が施さ
れる。層間絶縁膜（酸化膜）４４にスルーホール５３，
５４が開口される。スルーホール５３，５４を充填する
ようにスパッタ法でアルミニウム配線層９１が膜厚７０
００Åで層間絶縁膜４４の上に形成される。このアルミ
ニウム配線層９１をパターニングすることにより、ビッ
ト線が形成される。
より酸化膜４４が温度７００℃で形成される。酸化膜４
４の膜厚が約３０００Åになるように平坦化処理が施さ
れる。層間絶縁膜（酸化膜）４４にスルーホール５３，
５４が開口される。スルーホール５３，５４を充填する
ようにスパッタ法でアルミニウム配線層９１が膜厚７０
００Åで層間絶縁膜４４の上に形成される。このアルミ
ニウム配線層９１をパターニングすることにより、ビッ
ト線が形成される。
【０１３４】最後に図６４に示すように酸化膜４５がプ
ラズマＣＶＤ法により温度３００℃でビット線９１の上
に形成される。その後、図６４には示されていないが、
所定の領域でゲート電極７１の表面を露出するようにス
ルーホールが開口される。そのスルーホールを通じてゲ
ート電極（ワード線）７１に接触するようにアルミニウ
ム配線層９２が膜厚８０００Åで形成される。以上のよ
うにして、本発明のＴＦＴが適用されたＳＲＡＭのメモ
リセルが完成する。
ラズマＣＶＤ法により温度３００℃でビット線９１の上
に形成される。その後、図６４には示されていないが、
所定の領域でゲート電極７１の表面を露出するようにス
ルーホールが開口される。そのスルーホールを通じてゲ
ート電極（ワード線）７１に接触するようにアルミニウ
ム配線層９２が膜厚８０００Åで形成される。以上のよ
うにして、本発明のＴＦＴが適用されたＳＲＡＭのメモ
リセルが完成する。
【０１３５】なお、上記実施例の図６０の工程におい
て、図６５に示すようにレジスト膜９９がチャネル領域
ＣＨより大きな部分のアモルファスシリコン層５８の表
面を露出するようにパターニングされてもよい。ＳＲＡＭの製造方法の実施例２ この実施例は半導体薄膜の製造方法Ｂを用いたＳＲＡＭ
の製造方法の一実施例を示す。図６６〜図７０はＳＲＡ
Ｍの製造方法を各工程順に示す平面図（Ａ）と断面図
（Ｂ）である。なお、実施例２の製造工程は実施例１の
図５６〜図５９までの製造工程については同様であるの
で、その後工程について以下に説明する。
て、図６５に示すようにレジスト膜９９がチャネル領域
ＣＨより大きな部分のアモルファスシリコン層５８の表
面を露出するようにパターニングされてもよい。ＳＲＡＭの製造方法の実施例２ この実施例は半導体薄膜の製造方法Ｂを用いたＳＲＡＭ
の製造方法の一実施例を示す。図６６〜図７０はＳＲＡ
Ｍの製造方法を各工程順に示す平面図（Ａ）と断面図
（Ｂ）である。なお、実施例２の製造工程は実施例１の
図５６〜図５９までの製造工程については同様であるの
で、その後工程について以下に説明する。
【０１３６】図６６を参照して、ジシラン（Ｓｉ
2 Ｈ6 ）ガスを原料ガスとして用いて温度４５０℃でＣ
ＶＤ法によりアモルファスシリコン層５８が２０００Å
の膜厚で層間絶縁膜４２の上に形成される。形成される
べきｐチャネルＭＯＳトランジスタ（ＴＦＴ）のチャネ
ル領域よりも周囲が０．１〜０．２μｍ程度大きな領域
にレジスト膜９９はパターニングされる。このとき、露
光時間および現像時間を長くすることにより、レジスト
膜９９の側壁面がテーパ形状（傾斜形状）にされる。
2 Ｈ6 ）ガスを原料ガスとして用いて温度４５０℃でＣ
ＶＤ法によりアモルファスシリコン層５８が２０００Å
の膜厚で層間絶縁膜４２の上に形成される。形成される
べきｐチャネルＭＯＳトランジスタ（ＴＦＴ）のチャネ
ル領域よりも周囲が０．１〜０．２μｍ程度大きな領域
にレジスト膜９９はパターニングされる。このとき、露
光時間および現像時間を長くすることにより、レジスト
膜９９の側壁面がテーパ形状（傾斜形状）にされる。
【０１３７】図６７に示すように、レジスト膜９９をマ
スクとして用いて、アモルファスシリコン層５８がエッ
チングされる。その後、レジスト膜９９が除去される。
このとき、レジスト膜９９の側壁面が傾斜形状になって
いるので、アモルファスシリコン層５８もその側壁面が
傾斜形状になるようにエッチングされる。通常、ドライ
エッチング法によれば、レジストのエッチング速度はア
モルファスシリコンのエッチング速度の２倍程度である
ので、上記のレジスト膜９９をマスクとして用いて傾斜
側面を有するアモルファスシリコン層が得られる。その
後、アモルファスシリコン層５８の周辺部にシリコンイ
オンを注入してもよく、また図６７の（Ｂ）に示される
アモルファスシリコン層５８の側壁形状と逆の傾斜形状
を形成してもよい。図６７に示されるアモルファスシリ
コン層５８の傾斜形状と逆の傾斜形状を形成する方法と
して、エッチング工程中、連続してエッチングガスの圧
力を高くすることにより、エッチングガスをより横方向
に多く供給して逆の傾斜形状を形成してもよい。
スクとして用いて、アモルファスシリコン層５８がエッ
チングされる。その後、レジスト膜９９が除去される。
このとき、レジスト膜９９の側壁面が傾斜形状になって
いるので、アモルファスシリコン層５８もその側壁面が
傾斜形状になるようにエッチングされる。通常、ドライ
エッチング法によれば、レジストのエッチング速度はア
モルファスシリコンのエッチング速度の２倍程度である
ので、上記のレジスト膜９９をマスクとして用いて傾斜
側面を有するアモルファスシリコン層が得られる。その
後、アモルファスシリコン層５８の周辺部にシリコンイ
オンを注入してもよく、また図６７の（Ｂ）に示される
アモルファスシリコン層５８の側壁形状と逆の傾斜形状
を形成してもよい。図６７に示されるアモルファスシリ
コン層５８の傾斜形状と逆の傾斜形状を形成する方法と
して、エッチング工程中、連続してエッチングガスの圧
力を高くすることにより、エッチングガスをより横方向
に多く供給して逆の傾斜形状を形成してもよい。
【０１３８】その後、アモルファスシリコン層５８は温
度６００℃の窒素雰囲気中で５時間熱処理される。これ
により、周辺領域を除いてアモルファスシリコン層５８
の中央領域は単結晶化する。なお、図６７の傾斜形状と
逆の傾斜形状を有するアモルファスシリコン層、または
周辺領域にシリコンイオンを注入したアモルファスシリ
コン層５８に上記の熱処理を施した場合には、アモルフ
ァスシリコン層５８の全体が単結晶化する。
度６００℃の窒素雰囲気中で５時間熱処理される。これ
により、周辺領域を除いてアモルファスシリコン層５８
の中央領域は単結晶化する。なお、図６７の傾斜形状と
逆の傾斜形状を有するアモルファスシリコン層、または
周辺領域にシリコンイオンを注入したアモルファスシリ
コン層５８に上記の熱処理を施した場合には、アモルフ
ァスシリコン層５８の全体が単結晶化する。
【０１３９】図６８に示すように、単結晶シリコン層５
９ａを覆うように層間絶縁膜４２の上に多結晶シリコン
層５９ｂが膜厚１０００Åで形成される。レジスト膜９
９が多結晶シリコン層５９ｂの上に形成され、ｐチャネ
ルＭＯＳトランジスタ（ＴＦＴ）のチャネル領域に相当
する部分のみが開口するようにパターニングされる。
９ａを覆うように層間絶縁膜４２の上に多結晶シリコン
層５９ｂが膜厚１０００Åで形成される。レジスト膜９
９が多結晶シリコン層５９ｂの上に形成され、ｐチャネ
ルＭＯＳトランジスタ（ＴＦＴ）のチャネル領域に相当
する部分のみが開口するようにパターニングされる。
【０１４０】図６９に示すように、レジスト膜９９をマ
スクとして用いて、単結晶シリコン層５９ａ上の多結晶
シリコン層５９ｂがエッチング除去される。その後、レ
ジスト膜９９が除去される。
スクとして用いて、単結晶シリコン層５９ａ上の多結晶
シリコン層５９ｂがエッチング除去される。その後、レ
ジスト膜９９が除去される。
【０１４１】図７０に示すように、所定のパターンに従
って単結晶シリコン層５９ａ（５５ａ）と多結晶シリコ
ン層５９ｂ（５５ｂ）が形成される。このようにして、
ｐチャネルＭＯＳトランジスタ（ＴＦＴ）の活性層が形
成される。
って単結晶シリコン層５９ａ（５５ａ）と多結晶シリコ
ン層５９ｂ（５５ｂ）が形成される。このようにして、
ｐチャネルＭＯＳトランジスタ（ＴＦＴ）の活性層が形
成される。
【０１４２】その後の製造工程は実施例１の図６２〜図
６４に従って行なわれる。ＳＲＡＭの製造方法の実施例３ 本実施例は半導体薄膜の製造方法Ｃを用いたＳＲＡＭの
メモリセルの製造方法を示す。このＳＲＡＭのメモリセ
ルの製造工程は実施例１の図５６〜図５９までの製造工
程については同様であるのでその説明を省略する。図７
１は実施例１の図５９の製造工程に続く工程を示す平面
図（Ａ）と断面図（Ｂ）である。
６４に従って行なわれる。ＳＲＡＭの製造方法の実施例３ 本実施例は半導体薄膜の製造方法Ｃを用いたＳＲＡＭの
メモリセルの製造方法を示す。このＳＲＡＭのメモリセ
ルの製造工程は実施例１の図５６〜図５９までの製造工
程については同様であるのでその説明を省略する。図７
１は実施例１の図５９の製造工程に続く工程を示す平面
図（Ａ）と断面図（Ｂ）である。
【０１４３】図７１を参照して、ジシラン（Ｓｉ
2 Ｈ6 ）ガスを原料ガスとして温度４５０℃でＣＶＤ法
によってアモルファスシリコン層５８が膜厚１０００Å
で層間絶縁膜４２の上に形成される。ｐチャネルＭＯＳ
トランジスタ（ＴＦＴ）のチャネル領域に相当する部分
のアモルファスシリコン層５８の上にのみ、レジスト膜
９９が形成される。このレジスト膜９９をマスクとして
用いてアモルファスシリコン層５８に水素イオンまたは
フッ素イオンが注入エネルギ５ｋｅＶ、注入量１×１０
15／ｃｍ2 で注入される。その後、レジスト膜９９が除
去される。アモルファスシリコン層５８に温度６００℃
の窒素雰囲気中で５時間の熱処理が施される。チャネル
領域に相当する部分のアモルファスシリコン層５８の核
発生密度は小さいので、このチャネル領域に相当する部
分が単結晶化する。シリコンイオン注入では、アモルフ
ァスシリコン中に存在する微小核を破壊してアモルファ
スシリコンの核発生密度を減少させる効果がある。これ
に対して、水素イオンまたはフッ素イオンをアモルファ
スシリコンに注入すると、注入された水素またはフッ素
がアモルファスシリコン中で微小核を発生させる効果が
ある。すなわち、水素イオンまたはフッ素イオンが注入
されていない領域、チャネル領域では微小核が発生させ
られず、核発生密度が小さいままである。そのため、こ
のチャネル領域のみが上記の熱処理によって単結晶化す
る。
2 Ｈ6 ）ガスを原料ガスとして温度４５０℃でＣＶＤ法
によってアモルファスシリコン層５８が膜厚１０００Å
で層間絶縁膜４２の上に形成される。ｐチャネルＭＯＳ
トランジスタ（ＴＦＴ）のチャネル領域に相当する部分
のアモルファスシリコン層５８の上にのみ、レジスト膜
９９が形成される。このレジスト膜９９をマスクとして
用いてアモルファスシリコン層５８に水素イオンまたは
フッ素イオンが注入エネルギ５ｋｅＶ、注入量１×１０
15／ｃｍ2 で注入される。その後、レジスト膜９９が除
去される。アモルファスシリコン層５８に温度６００℃
の窒素雰囲気中で５時間の熱処理が施される。チャネル
領域に相当する部分のアモルファスシリコン層５８の核
発生密度は小さいので、このチャネル領域に相当する部
分が単結晶化する。シリコンイオン注入では、アモルフ
ァスシリコン中に存在する微小核を破壊してアモルファ
スシリコンの核発生密度を減少させる効果がある。これ
に対して、水素イオンまたはフッ素イオンをアモルファ
スシリコンに注入すると、注入された水素またはフッ素
がアモルファスシリコン中で微小核を発生させる効果が
ある。すなわち、水素イオンまたはフッ素イオンが注入
されていない領域、チャネル領域では微小核が発生させ
られず、核発生密度が小さいままである。そのため、こ
のチャネル領域のみが上記の熱処理によって単結晶化す
る。
【０１４４】その後の製造工程は図６１〜図６４に示さ
れる実施例１に従って行なわれる。 ＳＲＡＭの製造方法の実施例４ 本実施例は半導体薄膜の製造方法Ｄを適用したＳＲＡＭ
の製造方法を示す。図７２は、実施例１の図５６〜図５
９に示される製造工程に続く製造工程を示す平面図
（Ａ）と断面図（Ｂ）である。
れる実施例１に従って行なわれる。 ＳＲＡＭの製造方法の実施例４ 本実施例は半導体薄膜の製造方法Ｄを適用したＳＲＡＭ
の製造方法を示す。図７２は、実施例１の図５６〜図５
９に示される製造工程に続く製造工程を示す平面図
（Ａ）と断面図（Ｂ）である。
【０１４５】図７２を参照して、層間絶縁膜４２の上に
アモルファスシリコン層５８が膜厚２０００Åで形成さ
れる。このアモルファスシリコン層５８はジシラン（Ｓ
ｉ2Ｈ6 ）ガスを用いて温度４５０℃でＣＶＤ法により
形成してもよく、あるいは膜厚２０００Åの多結晶シリ
コン層を形成した後、その多結晶シリコン層にシリコン
イオンを注入エネルギ１００ｋｅＶ、注入量５×１０15
／ｃｍ2 で注入することにより形成してもよい。その
後、形成されるべきＴＦＴのチャネル領域に相当する部
分の中央（図７２中Ａ点）に電子線が照射される。電子
線の直径は０．０５μｍ、加速電圧は１０ｋｅＶ、電流
は５０μＡ（出力０．５Ｗ）、照射時間は１ｎｓｅｃ／
１点である。この電子線の照射により、Ａ点のアモルフ
ァスシリコン層は溶融、固化し、微小結晶粒になる。温
度６００℃の窒素雰囲気中で５時間、熱処理が施される
ことにより、アモルファスシリコン層５８はＡ点の微小
結晶粒を結晶成長の核として結晶成長する。これによ
り、チャネル領域に相当する部分が単結晶化する。
アモルファスシリコン層５８が膜厚２０００Åで形成さ
れる。このアモルファスシリコン層５８はジシラン（Ｓ
ｉ2Ｈ6 ）ガスを用いて温度４５０℃でＣＶＤ法により
形成してもよく、あるいは膜厚２０００Åの多結晶シリ
コン層を形成した後、その多結晶シリコン層にシリコン
イオンを注入エネルギ１００ｋｅＶ、注入量５×１０15
／ｃｍ2 で注入することにより形成してもよい。その
後、形成されるべきＴＦＴのチャネル領域に相当する部
分の中央（図７２中Ａ点）に電子線が照射される。電子
線の直径は０．０５μｍ、加速電圧は１０ｋｅＶ、電流
は５０μＡ（出力０．５Ｗ）、照射時間は１ｎｓｅｃ／
１点である。この電子線の照射により、Ａ点のアモルフ
ァスシリコン層は溶融、固化し、微小結晶粒になる。温
度６００℃の窒素雰囲気中で５時間、熱処理が施される
ことにより、アモルファスシリコン層５８はＡ点の微小
結晶粒を結晶成長の核として結晶成長する。これによ
り、チャネル領域に相当する部分が単結晶化する。
【０１４６】その後の製造工程は実施例１の図６１〜図
６４に従って行なわれる。ＳＲＡＭの製造方法の実施例５ 本実施例は半導体薄膜の製造方法Ｅを用いたＳＲＡＭの
メモリセルの製造方法を示す。図７３は、実施例１の図
５６〜図５９に続く製造工程を示す平面図（Ａ）と断面
図（Ｂ）である。
６４に従って行なわれる。ＳＲＡＭの製造方法の実施例５ 本実施例は半導体薄膜の製造方法Ｅを用いたＳＲＡＭの
メモリセルの製造方法を示す。図７３は、実施例１の図
５６〜図５９に続く製造工程を示す平面図（Ａ）と断面
図（Ｂ）である。
【０１４７】図７３を参照して、層間絶縁膜４２の上に
アモルファスシリコン層５８が膜厚１０００Åで形成さ
れる。このアモルファスシリコン層５８はジシランのガ
スを用いて温度４５０℃でＣＶＤ法によって形成されて
もよく、あるいは多結晶シリコン層を形成した後、その
多結晶シリコン層にシリコンイオンが注入エネルギ１０
０ｋｅＶで注入量５×１０15／ｃｍ2 でイオン注入され
ることによって形成されてもよい。アモルファスシリコ
ン層５８のチャネル領域に相当する部分の上に選択的に
酸化膜４７が形成される。この酸化膜４７は、ＥＣＲ−
ＣＶＤ法（電子サイクロトロン共鳴−ＣＶＤ法）によっ
て温度５００℃で膜厚１０００Åで形成される。その酸
化膜４７の原料ガスとしてはＳｉＨ4 とＮ2 Ｏの混合ガ
スが用いられる。この場合、アモルファスシリコン層５
８の内部応力を変化させる膜として酸化膜４７は６００
℃以下の温度で形成されなければならない。温度６００
℃以上であると、酸化膜４７の形成中にアモルファスシ
リコン層５８が結晶化してしまうからである。この酸化
膜４７をアモルファスシリコン層５８の上に形成したま
まで、温度６００℃の窒素雰囲気中で５時間の熱処理が
施される。これにより、酸化膜４７によって覆われたア
モルファスシリコン層５８の部分、すなわちチャネル領
域が単結晶化する。その後、酸化膜４７が除去される。
アモルファスシリコン層５８が膜厚１０００Åで形成さ
れる。このアモルファスシリコン層５８はジシランのガ
スを用いて温度４５０℃でＣＶＤ法によって形成されて
もよく、あるいは多結晶シリコン層を形成した後、その
多結晶シリコン層にシリコンイオンが注入エネルギ１０
０ｋｅＶで注入量５×１０15／ｃｍ2 でイオン注入され
ることによって形成されてもよい。アモルファスシリコ
ン層５８のチャネル領域に相当する部分の上に選択的に
酸化膜４７が形成される。この酸化膜４７は、ＥＣＲ−
ＣＶＤ法（電子サイクロトロン共鳴−ＣＶＤ法）によっ
て温度５００℃で膜厚１０００Åで形成される。その酸
化膜４７の原料ガスとしてはＳｉＨ4 とＮ2 Ｏの混合ガ
スが用いられる。この場合、アモルファスシリコン層５
８の内部応力を変化させる膜として酸化膜４７は６００
℃以下の温度で形成されなければならない。温度６００
℃以上であると、酸化膜４７の形成中にアモルファスシ
リコン層５８が結晶化してしまうからである。この酸化
膜４７をアモルファスシリコン層５８の上に形成したま
まで、温度６００℃の窒素雰囲気中で５時間の熱処理が
施される。これにより、酸化膜４７によって覆われたア
モルファスシリコン層５８の部分、すなわちチャネル領
域が単結晶化する。その後、酸化膜４７が除去される。
【０１４８】このようにチャネル領域のみが単結晶化す
るのは、アモルファスシリコンに１０9 ｄｙｎｅ／ｃｍ
2 以上の圧縮応力を存在させると、結晶成長速度が２倍
以上に増大するためである。成長速度がチャネル領域の
みにおいて大きいため、チャネル領域が単結晶化する。
すなわち、酸化膜をチャネル領域の上にのみ形成するこ
とにより、ＳｉＯ2 とＳｉの熱膨張率の差により、アモ
ルファスシリコン中に応力が発生する。この実施例で
は、酸化膜４７は温度１００℃で形成されているので、
温度１００℃においてはアモルファスシリコン層５８と
酸化膜４７との間には応力は発生しない。この状態で６
００℃の温度に加熱すると、ＳｉＯ2 の熱膨張率はＳｉ
に比べて小さいため、ＳｉＯ2 はＳｉ原子の膨張を抑え
るように作用し、すなわちアモルファスシリコン層５８
中に圧縮応力が発生する。
るのは、アモルファスシリコンに１０9 ｄｙｎｅ／ｃｍ
2 以上の圧縮応力を存在させると、結晶成長速度が２倍
以上に増大するためである。成長速度がチャネル領域の
みにおいて大きいため、チャネル領域が単結晶化する。
すなわち、酸化膜をチャネル領域の上にのみ形成するこ
とにより、ＳｉＯ2 とＳｉの熱膨張率の差により、アモ
ルファスシリコン中に応力が発生する。この実施例で
は、酸化膜４７は温度１００℃で形成されているので、
温度１００℃においてはアモルファスシリコン層５８と
酸化膜４７との間には応力は発生しない。この状態で６
００℃の温度に加熱すると、ＳｉＯ2 の熱膨張率はＳｉ
に比べて小さいため、ＳｉＯ2 はＳｉ原子の膨張を抑え
るように作用し、すなわちアモルファスシリコン層５８
中に圧縮応力が発生する。
【０１４９】その後の製造工程は実施例１の図６１〜図
６４に従って行なわれる。ＳＲＡＭの製造方法の実施例６ 本実施例は半導体薄膜の製造方法Ｆが適用されたＳＲＡ
Ｍのメモリセルの製造方法を示す。図７４は、実施例１
の図５６〜図５９の製造工程に続く工程を示す平面図
（Ａ）と断面図（Ｂ）である。
６４に従って行なわれる。ＳＲＡＭの製造方法の実施例６ 本実施例は半導体薄膜の製造方法Ｆが適用されたＳＲＡ
Ｍのメモリセルの製造方法を示す。図７４は、実施例１
の図５６〜図５９の製造工程に続く工程を示す平面図
（Ａ）と断面図（Ｂ）である。
【０１５０】図７４を参照して、層間絶縁膜４２の上に
多結晶シリコン層５９ｃが膜厚１０００ＯÅで形成され
る。チャネル領域ＣＨを含む領域の多結晶シリコン層５
９ｃの表面が露出するようにレジスト膜９９が多結晶シ
リコン層５９ｃの上に選択的に形成される。このとき、
図７４の（Ａ）に示すように、レジスト膜９９の突起部
がチャネル領域ＣＨに一点で接触するようにレジスト膜
９９はパターニングされる。このレジスト膜９９をマス
クとして用いて、シリコンイオンが注入エネルギ１００
ｋｅＶ、注入量５×１０15／ｃｍ2 で多結晶シリコン層
５９ｃに注入される。これにより、レジスト膜９９によ
って覆われていない領域の多結晶シリコン層５９ｃはア
モルファスシリコンになり、レジスト膜９９によって覆
われている領域の多結晶シリコン層５９ｃは多結晶シリ
コンのままで残る。その後、レジスト膜９９が除去され
る。部分的にアモルファスシリコン化された多結晶シリ
コン層５９ｃに温度６００℃の窒素雰囲気中で５時間の
熱処理が施される。アモルファスシリコンは、多結晶シ
リコン領域と接しているところから結晶成長する。チャ
ネル領域ＣＨは多結晶シリコン領域と一点でのみ接して
いるので、アモルファスシリコンは、接している多結晶
シリコン領域の先端の結晶粒を結晶成長の核として成長
する。そのため、チャネル領域ＣＨのアモルファスシリ
コンの部分は単結晶化する。
多結晶シリコン層５９ｃが膜厚１０００ＯÅで形成され
る。チャネル領域ＣＨを含む領域の多結晶シリコン層５
９ｃの表面が露出するようにレジスト膜９９が多結晶シ
リコン層５９ｃの上に選択的に形成される。このとき、
図７４の（Ａ）に示すように、レジスト膜９９の突起部
がチャネル領域ＣＨに一点で接触するようにレジスト膜
９９はパターニングされる。このレジスト膜９９をマス
クとして用いて、シリコンイオンが注入エネルギ１００
ｋｅＶ、注入量５×１０15／ｃｍ2 で多結晶シリコン層
５９ｃに注入される。これにより、レジスト膜９９によ
って覆われていない領域の多結晶シリコン層５９ｃはア
モルファスシリコンになり、レジスト膜９９によって覆
われている領域の多結晶シリコン層５９ｃは多結晶シリ
コンのままで残る。その後、レジスト膜９９が除去され
る。部分的にアモルファスシリコン化された多結晶シリ
コン層５９ｃに温度６００℃の窒素雰囲気中で５時間の
熱処理が施される。アモルファスシリコンは、多結晶シ
リコン領域と接しているところから結晶成長する。チャ
ネル領域ＣＨは多結晶シリコン領域と一点でのみ接して
いるので、アモルファスシリコンは、接している多結晶
シリコン領域の先端の結晶粒を結晶成長の核として成長
する。そのため、チャネル領域ＣＨのアモルファスシリ
コンの部分は単結晶化する。
【０１５１】その後の製造工程は実施例１の図６１〜図
６４に従って行なわれる。ＳＲＡＭの製造方法の実施例７ 本実施例は半導体薄膜の製造方法Ｇが適用されたＳＲＡ
Ｍのメモリセルの製造方法を示す。図７５〜図７６は、
実施例１の図５６〜図５９の製造工程に続く工程を順に
示す平面図（Ａ）と断面図（Ｂ）である。図７５を参照
して、膜厚の異なる部分を含むアモルファスシリコン層
が層間絶縁膜４２の上に形成される。このアモルファス
シリコン層は厚み１０００Åのアモルファスシリコン層
５７と厚み２０００Åのアモルファスシリコン層５７ａ
とから構成される。その後、このアモルファスシリコン
層に温度６００℃の窒素雰囲気中で３０分間の熱処理が
施される。この熱処理温度と熱処理時間は、膜厚の厚い
アモルファスシリコン層５７ａの領域に１つだけ、核が
発生するように調整されている。膜厚の薄いアモルファ
スシリコン層５７の領域に核が発生しないのは、膜厚の
薄いアモルファスシリコン層においては結晶核発生に時
間遅れが存在するためである。すなわち、膜厚の薄いア
モルファスシリコン層５７の部分の成長速度は膜厚の厚
いアモルファスシリコン層５７ａの成長速度に比べて遅
いためである。このようにして、１つの結晶核Ｎが膜厚
の厚いアモルファスシリコン層５７ａの中に発生する。
６４に従って行なわれる。ＳＲＡＭの製造方法の実施例７ 本実施例は半導体薄膜の製造方法Ｇが適用されたＳＲＡ
Ｍのメモリセルの製造方法を示す。図７５〜図７６は、
実施例１の図５６〜図５９の製造工程に続く工程を順に
示す平面図（Ａ）と断面図（Ｂ）である。図７５を参照
して、膜厚の異なる部分を含むアモルファスシリコン層
が層間絶縁膜４２の上に形成される。このアモルファス
シリコン層は厚み１０００Åのアモルファスシリコン層
５７と厚み２０００Åのアモルファスシリコン層５７ａ
とから構成される。その後、このアモルファスシリコン
層に温度６００℃の窒素雰囲気中で３０分間の熱処理が
施される。この熱処理温度と熱処理時間は、膜厚の厚い
アモルファスシリコン層５７ａの領域に１つだけ、核が
発生するように調整されている。膜厚の薄いアモルファ
スシリコン層５７の領域に核が発生しないのは、膜厚の
薄いアモルファスシリコン層においては結晶核発生に時
間遅れが存在するためである。すなわち、膜厚の薄いア
モルファスシリコン層５７の部分の成長速度は膜厚の厚
いアモルファスシリコン層５７ａの成長速度に比べて遅
いためである。このようにして、１つの結晶核Ｎが膜厚
の厚いアモルファスシリコン層５７ａの中に発生する。
【０１５２】図７６に示すように、１０００Åの厚み分
だけアモルファスシリコン層をエッチングすることによ
り、膜厚の薄いアモルファスシリコン層の部分５７はな
くなり、膜厚の厚い領域で厚み１０００Åのアモルファ
スシリコン層５７ａのみが残る。このアモルファスシリ
コン層５７ａに温度６００℃の窒素雰囲気中で５時間の
熱処理が施される。この熱処理により、チャネル領域に
残ったアモルファスシリコン層５７ａが単結晶化する。
これは、アモルファスシリコン層５７ａ中には１個の結
晶核が存在するからである。
だけアモルファスシリコン層をエッチングすることによ
り、膜厚の薄いアモルファスシリコン層の部分５７はな
くなり、膜厚の厚い領域で厚み１０００Åのアモルファ
スシリコン層５７ａのみが残る。このアモルファスシリ
コン層５７ａに温度６００℃の窒素雰囲気中で５時間の
熱処理が施される。この熱処理により、チャネル領域に
残ったアモルファスシリコン層５７ａが単結晶化する。
これは、アモルファスシリコン層５７ａ中には１個の結
晶核が存在するからである。
【０１５３】その後の製造工程は実施例２の図６８〜図
７０の製造工程に従って行なわれる。図７０の後の製造
工程は実施例１の図６２〜図６４の製造工程に従って行
なわれる。
７０の製造工程に従って行なわれる。図７０の後の製造
工程は実施例１の図６２〜図６４の製造工程に従って行
なわれる。
【０１５４】図７７は、本実施例において、実施例１の
図５９に続く別の製造工程を示す平面図（Ａ）と断面図
（Ｂ）である。図７７を参照して、多結晶シリコン層５
９ｄが膜厚２０００Åで層間絶縁膜４２の上に形成され
る。この多結晶シリコン層５９ｄは結晶粒径０．８μｍ
（＝ｄ）のシリコンから形成される膜である。この多結
晶シリコン層５９ｄのチャネル領域に相当する部分の上
に選択的にレジスト膜９９が形成される。このレジスト
膜９９の平面積は０．４μｍ×０．４μｍ（＝ａ）であ
る。レジスト膜９９の膜厚は１μｍである。この際、レ
ジスト膜の代わりに酸化膜が形成されてもよい。レジス
ト膜９９をマスクとして用いてシリコンイオンが注入エ
ネルギ１００ｋｅＶ、注入量５×１０15／ｃｍ2 で多結
晶シリコン層５９ｄに注入される。このときのイオン注
入は図７７の（Ｂ）に示すように角度θ＝３０°で連続
回転注入法によって行なわれる。すなわち、ウェハを回
転させながら３０°の角度でシリコンイオンが注入され
る。これにより、レジスト膜９９の真下の三角形の断面
を有する領域にはシリコンイオンが注入されないため、
結晶が残留する。それ以外の領域はシリコンイオンの注
入によりアモルファスシリコンになる。その後、レジス
ト膜９９が除去される。温度６００℃の窒素雰囲気中で
５時間の熱処理が施されることにより、上記の三角形の
断面を有する領域が結晶化の核として結晶成長する。こ
れにより、チャネル領域ＣＨが単結晶化する。ここでａ
＜ｄ（できればａ≦ｄ／２）の条件を満足するように、
多結晶シリコン層５９ｄの結晶粒径（ｄ）とレジスト膜
９９の大きさ（ａ）を設定する必要がある。この条件下
において、レジスト膜９９の真下の三角形断面の領域が
ただ１つの結晶粒となる。
図５９に続く別の製造工程を示す平面図（Ａ）と断面図
（Ｂ）である。図７７を参照して、多結晶シリコン層５
９ｄが膜厚２０００Åで層間絶縁膜４２の上に形成され
る。この多結晶シリコン層５９ｄは結晶粒径０．８μｍ
（＝ｄ）のシリコンから形成される膜である。この多結
晶シリコン層５９ｄのチャネル領域に相当する部分の上
に選択的にレジスト膜９９が形成される。このレジスト
膜９９の平面積は０．４μｍ×０．４μｍ（＝ａ）であ
る。レジスト膜９９の膜厚は１μｍである。この際、レ
ジスト膜の代わりに酸化膜が形成されてもよい。レジス
ト膜９９をマスクとして用いてシリコンイオンが注入エ
ネルギ１００ｋｅＶ、注入量５×１０15／ｃｍ2 で多結
晶シリコン層５９ｄに注入される。このときのイオン注
入は図７７の（Ｂ）に示すように角度θ＝３０°で連続
回転注入法によって行なわれる。すなわち、ウェハを回
転させながら３０°の角度でシリコンイオンが注入され
る。これにより、レジスト膜９９の真下の三角形の断面
を有する領域にはシリコンイオンが注入されないため、
結晶が残留する。それ以外の領域はシリコンイオンの注
入によりアモルファスシリコンになる。その後、レジス
ト膜９９が除去される。温度６００℃の窒素雰囲気中で
５時間の熱処理が施されることにより、上記の三角形の
断面を有する領域が結晶化の核として結晶成長する。こ
れにより、チャネル領域ＣＨが単結晶化する。ここでａ
＜ｄ（できればａ≦ｄ／２）の条件を満足するように、
多結晶シリコン層５９ｄの結晶粒径（ｄ）とレジスト膜
９９の大きさ（ａ）を設定する必要がある。この条件下
において、レジスト膜９９の真下の三角形断面の領域が
ただ１つの結晶粒となる。
【０１５５】その後の製造工程は実施例１の図６１〜図
６４の工程に従って行なわれる。ＳＲＡＭの製造方法の実施例８ 本実施例は半導体薄膜の製造方法Ｈが適用されたＳＲＡ
Ｍのメモリセルの製造方法を示す。図７８〜図８２は、
実施例１の図５６〜図５９の製造工程に続く工程を順に
示す平面図（Ａ）と断面図（Ｂ）である。
６４の工程に従って行なわれる。ＳＲＡＭの製造方法の実施例８ 本実施例は半導体薄膜の製造方法Ｈが適用されたＳＲＡ
Ｍのメモリセルの製造方法を示す。図７８〜図８２は、
実施例１の図５６〜図５９の製造工程に続く工程を順に
示す平面図（Ａ）と断面図（Ｂ）である。
【０１５６】図７８を参照して、平坦化された層間絶縁
膜４２の上にアモルファスシリコン層５７が膜厚２００
０Åで形成される。ｐチャネルＭＯＳトランジスタ（Ｔ
ＦＴ）のチャネル領域に相当する部分でアモルファスシ
リコン層５７の上にレジスト膜９９が選択的に形成され
る。
膜４２の上にアモルファスシリコン層５７が膜厚２００
０Åで形成される。ｐチャネルＭＯＳトランジスタ（Ｔ
ＦＴ）のチャネル領域に相当する部分でアモルファスシ
リコン層５７の上にレジスト膜９９が選択的に形成され
る。
【０１５７】図７９に示すように、レジスト膜９９をマ
スクとして用いてアモルファスシリコン層５７が１００
０Åの厚みだけエッチング除去される。その後、レジス
ト膜９９が除去される。これにより、チャネル領域に相
当する部分においてのみ、膜厚の厚いアモルファスシリ
コン層５７ａが形成される。
スクとして用いてアモルファスシリコン層５７が１００
０Åの厚みだけエッチング除去される。その後、レジス
ト膜９９が除去される。これにより、チャネル領域に相
当する部分においてのみ、膜厚の厚いアモルファスシリ
コン層５７ａが形成される。
【０１５８】図８０に示すように、アモルファスシリコ
ン層５７に温度６００℃の窒素雰囲気中で５時間の熱処
理が施される。これにより、アモルファスシリコン層５
７と５７ａは結晶化する。しかしながら、膜厚の厚いア
モルファスシリコン層５７ａの部分は、その結晶成長速
度が大きいため単結晶化する。すなわち、アモルファス
シリコン層の部分５７ａは結晶化して、単結晶シリコン
層５９ａになる。これに対して、アモルファスシリコン
層５７の部分は結晶化して多結晶シリコン層５９ｂにな
る。多結晶シリコン層５９ｂには結晶粒界が模式的に示
されている。
ン層５７に温度６００℃の窒素雰囲気中で５時間の熱処
理が施される。これにより、アモルファスシリコン層５
７と５７ａは結晶化する。しかしながら、膜厚の厚いア
モルファスシリコン層５７ａの部分は、その結晶成長速
度が大きいため単結晶化する。すなわち、アモルファス
シリコン層の部分５７ａは結晶化して、単結晶シリコン
層５９ａになる。これに対して、アモルファスシリコン
層５７の部分は結晶化して多結晶シリコン層５９ｂにな
る。多結晶シリコン層５９ｂには結晶粒界が模式的に示
されている。
【０１５９】図８１に示されるように、結晶化した単結
晶シリコン層５９ａと多結晶シリコン層５９ｂが所定の
パターンに従って選択的に除去される。
晶シリコン層５９ａと多結晶シリコン層５９ｂが所定の
パターンに従って選択的に除去される。
【０１６０】図８２に示すように、酸化膜からなるゲー
ト絶縁膜４３が単結晶シリコン層５９ａと多結晶シリコ
ン層５９ｂを覆うように形成される。その後、スルーホ
ール５１ａの領域の部分とスルーホール５２の上半分の
領域の上に形成された酸化膜４３のみが除去される。ゲ
ート電極６０が所定のパターンに従ってゲート絶縁膜４
３の上に形成される。その後、ゲート電極６０をマスク
として用いて、ボロンがイオン注入されることにより、
ｐチャネルＭＯＳトランジスタのソース・ドレイン領域
５５ｂが形成される。
ト絶縁膜４３が単結晶シリコン層５９ａと多結晶シリコ
ン層５９ｂを覆うように形成される。その後、スルーホ
ール５１ａの領域の部分とスルーホール５２の上半分の
領域の上に形成された酸化膜４３のみが除去される。ゲ
ート電極６０が所定のパターンに従ってゲート絶縁膜４
３の上に形成される。その後、ゲート電極６０をマスク
として用いて、ボロンがイオン注入されることにより、
ｐチャネルＭＯＳトランジスタのソース・ドレイン領域
５５ｂが形成される。
【０１６１】その後の製造工程は実施例１の図６３〜図
６４に示される工程に従って行なわれる。
６４に示される工程に従って行なわれる。
【０１６２】以上のＳＲＡＭのメモリセルの製造方法に
おいて、ＴＦＴのチャネル領域を構成する単結晶層はア
モルファスシリコン層から製造される。以下、アモルフ
ァスシリコン層の製造方法別にアモルファスシリコン層
中の核発生密度（個／ｃｍ2）、チャネル領域（０．４
μｍ×０．８μｍ）中の結晶核の個数について説明す
る。
おいて、ＴＦＴのチャネル領域を構成する単結晶層はア
モルファスシリコン層から製造される。以下、アモルフ
ァスシリコン層の製造方法別にアモルファスシリコン層
中の核発生密度（個／ｃｍ2）、チャネル領域（０．４
μｍ×０．８μｍ）中の結晶核の個数について説明す
る。
【０１６３】（ｉ） シラン（ＳｉＨ4 ）ガスを原料ガ
スとして用いて温度５５０℃でアモルファスシリコン層
をＣＶＤ法によって形成した場合。
スとして用いて温度５５０℃でアモルファスシリコン層
をＣＶＤ法によって形成した場合。
【０１６４】核発生密度：〜１×１０10個／ｃｍ2 、チ
ャネル領域中の結晶核の個数：３２個 （ii） ジシラン（Ｓｉ2 Ｈ6 ）ガスを原料ガスとして
用いて温度４５０℃でアモルファスシリコン層をＣＶＤ
法によって形成した場合。
ャネル領域中の結晶核の個数：３２個 （ii） ジシラン（Ｓｉ2 Ｈ6 ）ガスを原料ガスとして
用いて温度４５０℃でアモルファスシリコン層をＣＶＤ
法によって形成した場合。
【０１６５】核発生密度：〜６×１０7 個／ｃｍ2 、チ
ャネル領域中の結晶核の個数：０．２個 （iii ） 多結晶シリコン層にシリコンイオンを５×１
０15／ｃｍ2 の注入量で注入することによりアモルファ
スシリコン層を形成した場合。
ャネル領域中の結晶核の個数：０．２個 （iii ） 多結晶シリコン層にシリコンイオンを５×１
０15／ｃｍ2 の注入量で注入することによりアモルファ
スシリコン層を形成した場合。
【０１６６】核発生密度：〜５×１０7 個／ｃｍ2 、チ
ャネル領域中の結晶核の個数：０．１６個 （iv） 多結晶シリコン層にシリコンイオンを２×１０
15／ｃｍ2 の注入量で注入することによりアモルファス
シリコン層を形成した場合。
ャネル領域中の結晶核の個数：０．１６個 （iv） 多結晶シリコン層にシリコンイオンを２×１０
15／ｃｍ2 の注入量で注入することによりアモルファス
シリコン層を形成した場合。
【０１６７】核発生密度：〜３×１０8 個／ｃｍ2 、チ
ャネル領域中の結晶核の個数：１個以上のアモルファス
シリコン層の製造方法別の核発生密度を考慮すれば、本
発明の微細化されたＳＲＡＭのメモリセルにおいてＴＦ
Ｔのチャネル領域（０．４μｍ×０．８μｍ）全体を単
結晶層で構成するためには、アモルファスシリコン層の
製造方法として（ii）または（iii ）を採用する必要が
ある。すなわち、アモルファスシリコン層中の結晶核の
発生密度を１以下にして、上述の各製造方法Ａ〜Ｈに従
って単結晶化すれば、微細化されたＳＲＡＭのメモリセ
ルにおいてＴＦＴの微小なチャネル領域を単結晶層によ
って形成することが可能になる。また、そのように結晶
核の発生密度が低減されたアモルファスシリコン層から
単結晶層を製造することによって、欠陥密度が低い値に
抑制された単結晶層が得られる。これにより、所望の要
求値（ＯＮ電流０．２５μＡ以上、ＯＦＦ電流１５ｆＡ
以下）を満足するＴＦＴを得ることができる。
ャネル領域中の結晶核の個数：１個以上のアモルファス
シリコン層の製造方法別の核発生密度を考慮すれば、本
発明の微細化されたＳＲＡＭのメモリセルにおいてＴＦ
Ｔのチャネル領域（０．４μｍ×０．８μｍ）全体を単
結晶層で構成するためには、アモルファスシリコン層の
製造方法として（ii）または（iii ）を採用する必要が
ある。すなわち、アモルファスシリコン層中の結晶核の
発生密度を１以下にして、上述の各製造方法Ａ〜Ｈに従
って単結晶化すれば、微細化されたＳＲＡＭのメモリセ
ルにおいてＴＦＴの微小なチャネル領域を単結晶層によ
って形成することが可能になる。また、そのように結晶
核の発生密度が低減されたアモルファスシリコン層から
単結晶層を製造することによって、欠陥密度が低い値に
抑制された単結晶層が得られる。これにより、所望の要
求値（ＯＮ電流０．２５μＡ以上、ＯＦＦ電流１５ｆＡ
以下）を満足するＴＦＴを得ることができる。
【０１６８】
【発明の効果】以上のように、請求項１に係る電界効果
型薄膜トランジスタによれば、ＳＲＡＭの微細化された
メモリセルに適用されると、読出書込動作を安定に行な
えるようにし、かつＳＲＡＭの消費電力を低減させる効
果がある。
型薄膜トランジスタによれば、ＳＲＡＭの微細化された
メモリセルに適用されると、読出書込動作を安定に行な
えるようにし、かつＳＲＡＭの消費電力を低減させる効
果がある。
【０１６９】また、請求項２に係る電界効果型薄膜トラ
ンジスタによれば、従来に比べて高いＯＮ電流と低いＯ
ＦＦ電流を備えた薄膜トランジスタが得られる。
ンジスタによれば、従来に比べて高いＯＮ電流と低いＯ
ＦＦ電流を備えた薄膜トランジスタが得られる。
【０１７０】請求項３〜１０の電界効果型薄膜トランジ
スタの製造方法によれば、チャネル領域が単結晶から構
成されるように制御され、かつ所望の低い欠陥密度を有
するように形成される。そのため、得られる薄膜トラン
ジスタは、より高いＯＮ電流とより低いＯＦＦ電流を示
す。
スタの製造方法によれば、チャネル領域が単結晶から構
成されるように制御され、かつ所望の低い欠陥密度を有
するように形成される。そのため、得られる薄膜トラン
ジスタは、より高いＯＮ電流とより低いＯＦＦ電流を示
す。
【図１】この発明の一実施例による薄膜トランジスタを
模式的に示す平面図（Ａ）と斜視図（Ｂ）である。
模式的に示す平面図（Ａ）と斜視図（Ｂ）である。
【図２】この発明の一実施例による薄膜トランジスタの
電気的特性を示すグラフである。
電気的特性を示すグラフである。
【図３】この発明の薄膜トランジスタが適用される微細
化ＳＲＡＭのメモリセルの平面図（Ａ）（Ｂ）である。
化ＳＲＡＭのメモリセルの平面図（Ａ）（Ｂ）である。
【図４】図３のＫ−Ｋ線に沿った方向から見た断面を示
す断面図である。
す断面図である。
【図５】この発明の薄膜トランジスタに用いられる半導
体薄膜の製造方法の実施例Ａ１の第１工程における平面
的配置を示す平面図である。
体薄膜の製造方法の実施例Ａ１の第１工程における平面
的配置を示す平面図である。
【図６】この発明の薄膜トランジスタに用いられる半導
体薄膜の製造方法の実施例Ａ１の第２工程における平面
的配置を示す平面図である。
体薄膜の製造方法の実施例Ａ１の第２工程における平面
的配置を示す平面図である。
【図７】この発明の薄膜トランジスタに用いられる半導
体薄膜の製造方法の実施例Ａ１の第３工程における平面
的配置を示す平面図である。
体薄膜の製造方法の実施例Ａ１の第３工程における平面
的配置を示す平面図である。
【図８】この発明の薄膜トランジスタに用いられる半導
体薄膜の製造方法の実施例Ａ２の第１工程における平面
的配置を示す平面図である。
体薄膜の製造方法の実施例Ａ２の第１工程における平面
的配置を示す平面図である。
【図９】この発明の薄膜トランジスタに用いられる半導
体薄膜の製造方法の実施例Ａ２の第２工程における平面
的配置を示す平面図である。
体薄膜の製造方法の実施例Ａ２の第２工程における平面
的配置を示す平面図である。
【図１０】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｂ１を工程順に示す断面図である。
導体薄膜の製造方法Ｂ１を工程順に示す断面図である。
【図１１】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｂ２の第１工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｂ２の第１工程における断
面構造を示す断面図である。
【図１２】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｂ２の第２工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｂ２の第２工程における断
面構造を示す断面図である。
【図１３】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｂ２の第３工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｂ２の第３工程における断
面構造を示す断面図である。
【図１４】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｂ２の第４工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｂ２の第４工程における断
面構造を示す断面図である。
【図１５】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｂ３の第１工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｂ３の第１工程における断
面構造を示す断面図である。
【図１６】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｂ３の第２工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｂ３の第２工程における断
面構造を示す断面図である。
【図１７】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｂ３の第３工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｂ３の第３工程における断
面構造を示す断面図である。
【図１８】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｂ４の第１工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｂ４の第１工程における断
面構造を示す断面図である。
【図１９】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｂ４の第２工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｂ４の第２工程における断
面構造を示す断面図である。
【図２０】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｂ４の第３工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｂ４の第３工程における断
面構造を示す断面図である。
【図２１】図１１のアモルファスシリコン層の部分の平
面的配置を示す平面図である。
面的配置を示す平面図である。
【図２２】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｃの一実施例を工程順に示す断面図
である。
導体薄膜の製造方法Ｃの一実施例を工程順に示す断面図
である。
【図２３】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｄの一実施例の第１工程における断
面構造を示す断面図である。
導体薄膜の製造方法Ｄの一実施例の第１工程における断
面構造を示す断面図である。
【図２４】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｄの一実施例の第２工程における断
面構造を示す断面図である。
導体薄膜の製造方法Ｄの一実施例の第２工程における断
面構造を示す断面図である。
【図２５】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｄの一実施例の第３工程における断
面構造を示す断面図である。
導体薄膜の製造方法Ｄの一実施例の第３工程における断
面構造を示す断面図である。
【図２６】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｄの一実施例の第４工程における断
面構造を示す断面図である。
導体薄膜の製造方法Ｄの一実施例の第４工程における断
面構造を示す断面図である。
【図２７】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｄの一実施例の第５工程における断
面構造を示す断面図である。
導体薄膜の製造方法Ｄの一実施例の第５工程における断
面構造を示す断面図である。
【図２８】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ１の第１工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｅ１の第１工程における断
面構造を示す断面図である。
【図２９】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ１の第２工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｅ１の第２工程における断
面構造を示す断面図である。
【図３０】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ１の第３工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｅ１の第３工程における断
面構造を示す断面図である。
【図３１】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ１の第４工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｅ１の第４工程における断
面構造を示す断面図である。
【図３２】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ１の第５工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｅ１の第５工程における断
面構造を示す断面図である。
【図３３】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ１の第６工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｅ１の第６工程における断
面構造を示す断面図である。
【図３４】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ２の第１工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｅ２の第１工程における断
面構造を示す断面図である。
【図３５】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ２の第２工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｅ２の第２工程における断
面構造を示す断面図である。
【図３６】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ２の第３工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｅ２の第３工程における断
面構造を示す断面図である。
【図３７】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ２の第４工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｅ２の第４工程における断
面構造を示す断面図である。
【図３８】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ２の第５工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｅ２の第５工程における断
面構造を示す断面図である。
【図３９】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ２の第６工程における断
面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｅ２の第６工程における断
面構造を示す断面図である。
【図４０】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ１とＥ２において、各膜
の内部応力の関係を示す概念図である。
導体薄膜の製造方法の実施例Ｅ１とＥ２において、各膜
の内部応力の関係を示す概念図である。
【図４１】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｅ１とＥ２に適用可能な一
部の工程を示す断面模式図である。
導体薄膜の製造方法の実施例Ｅ１とＥ２に適用可能な一
部の工程を示す断面模式図である。
【図４２】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｆの一実施例を工程順に示す断面図
である。
導体薄膜の製造方法Ｆの一実施例を工程順に示す断面図
である。
【図４３】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｆの別の実施例の一部工程における
断面構造を示す断面図である。
導体薄膜の製造方法Ｆの別の実施例の一部工程における
断面構造を示す断面図である。
【図４４】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｇ１の各工程における断面
構造を示す断面図である。
導体薄膜の製造方法の実施例Ｇ１の各工程における断面
構造を示す断面図である。
【図４５】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｇ２の各工程における断面
構造を示す断面図である。
導体薄膜の製造方法の実施例Ｇ２の各工程における断面
構造を示す断面図である。
【図４６】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｇ２における平面的配置を
示す平面図である。
導体薄膜の製造方法の実施例Ｇ２における平面的配置を
示す平面図である。
【図４７】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｇ３の各工程における断面
構造を示す断面図である。
導体薄膜の製造方法の実施例Ｇ３の各工程における断面
構造を示す断面図である。
【図４８】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法の実施例Ｇ３に適用可能な別の工程
における断面構造を示す断面図である。
導体薄膜の製造方法の実施例Ｇ３に適用可能な別の工程
における断面構造を示す断面図である。
【図４９】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｈにおいて利用される、非晶質層の
厚みと、その非晶質層から固相成長する結晶粒の粒径と
の関係を示すグラフである。
導体薄膜の製造方法Ｈにおいて利用される、非晶質層の
厚みと、その非晶質層から固相成長する結晶粒の粒径と
の関係を示すグラフである。
【図５０】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｈの一実施例の第１工程における断
面構造を示す断面図である。
導体薄膜の製造方法Ｈの一実施例の第１工程における断
面構造を示す断面図である。
【図５１】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｈの一実施例の第２工程における断
面構造を示す断面図である。
導体薄膜の製造方法Ｈの一実施例の第２工程における断
面構造を示す断面図である。
【図５２】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｈの一実施例の第３工程における断
面構造を示す断面図である。
導体薄膜の製造方法Ｈの一実施例の第３工程における断
面構造を示す断面図である。
【図５３】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｈの一実施例の第４工程における断
面構造を示す断面図である。
導体薄膜の製造方法Ｈの一実施例の第４工程における断
面構造を示す断面図である。
【図５４】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｈの別の実施例の第１工程における
断面構造を示す断面図である。
導体薄膜の製造方法Ｈの別の実施例の第１工程における
断面構造を示す断面図である。
【図５５】この発明の薄膜トランジスタに用いられる半
導体薄膜の製造方法Ｈの別の実施例の第２工程における
断面構造を示す断面図である。
導体薄膜の製造方法Ｈの別の実施例の第２工程における
断面構造を示す断面図である。
【図５６】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例１の第１工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例１の第１工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図５７】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例１の第２工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例１の第２工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図５８】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例１の第３工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例１の第３工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図５９】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例１の第４工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例１の第４工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図６０】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例１の第５工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例１の第５工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図６１】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例１の第６工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例１の第６工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図６２】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例１の第７工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例１の第７工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図６３】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例１の第８工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例１の第８工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図６４】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例１の第９工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例１の第９工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図６５】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例１の第５工程の
変形例における平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例１の第５工程の
変形例における平面図（Ａ）と断面図（Ｂ）である。
【図６６】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例２の第１工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例２の第１工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図６７】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例２の第２工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例２の第２工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図６８】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例２の第３工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例２の第３工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図６９】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例２の第４工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例２の第４工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図７０】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例２の第５工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例２の第５工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図７１】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例３の一部工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例３の一部工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図７２】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例４の一部工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例４の一部工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図７３】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例５の一部工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例５の一部工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図７４】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例６の一部工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例６の一部工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図７５】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例７の第１工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例７の第１工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図７６】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例７の第２工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例７の第２工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図７７】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例７の一部工程の
変形例における平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例７の一部工程の
変形例における平面図（Ａ）と断面図（Ｂ）である。
【図７８】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例８の第１工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例８の第１工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図７９】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例８の第２工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例８の第２工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図８０】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例８の第３工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例８の第３工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図８１】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例８の第４工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例８の第４工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図８２】この発明の薄膜トランジスタが適用されるＳ
ＲＡＭのメモリセルの製造方法の実施例８の第５工程に
おける平面図（Ａ）と断面図（Ｂ）である。
ＲＡＭのメモリセルの製造方法の実施例８の第５工程に
おける平面図（Ａ）と断面図（Ｂ）である。
【図８３】従来および本発明の微細化されたＳＲＡＭの
メモリセルを示す等価回路図である。
メモリセルを示す等価回路図である。
【図８４】従来および本発明の微細化されたＳＲＡＭの
メモリセルの等価回路を実際の３次元配置で表わした等
価回路図である。
メモリセルの等価回路を実際の３次元配置で表わした等
価回路図である。
【図８５】従来の微細化ＳＲＡＭのメモリセルを示す平
面図（Ａ）（Ｂ）である。
面図（Ａ）（Ｂ）である。
【図８６】図８５のＬ−Ｌ線に沿った方向から見た断面
構造を示す断面図である。
構造を示す断面図である。
【図８７】従来の薄膜トランジスタの電気的特性を示す
グラフである。
グラフである。
【図８８】従来の薄膜トランジスタの構造を模式的に示
す平面図（Ａ）と斜視図（Ｂ）である。
す平面図（Ａ）と斜視図（Ｂ）である。
４３ ゲート絶縁膜 ５５ 活性層 ５５ａ チャネル領域 ５５ｂ ソース・ドレイン領域 ６０ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ 9056−4Ｍ ３１１ Ｙ (72)発明者 須賀原 和之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 前田 茂伸 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 一法師 隆志 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 井上 靖朗 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 岩松 俊明 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 池田 三喜男 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 國清 辰也 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 立石 準二 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 湊 忠玄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (10)
- 【請求項１】 絶縁体の上に形成された電界効果型薄膜
トランジスタであって、 所定のチャネル幅を有するチャネル領域を形成する部分
を含む半導体薄膜と、 前記チャネル領域によって前記チャネル幅と交差する方
向に分離された前記半導体薄膜の部分内に形成されたソ
ースおよびドレイン領域と、 前記チャネル領域の上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極とを備
え、 前記チャネル幅１μｍあたりの前記ソースおよびドレイ
ン領域の間に流れる電流値が、前記ソースおよびドレイ
ン領域の間に−３Ｖの電圧、前記ゲート電極と前記ソー
ス領域の間に−３Ｖの電圧を印加した場合、−０．２５
μＡ以上であり、かつ前記ソースおよびドレイン領域の
間に−３Ｖの電圧、前記ゲート電極と前記ソース領域の
間に０Ｖの電圧を印加した場合、−１５ｆＡ以下である
ように制御された結晶組織から前記半導体薄膜のチャネ
ル領域は構成されている、電界効果型薄膜トランジス
タ。 - 【請求項２】 絶縁体の上に形成された電界効果型薄膜
トランジスタであって、 チャネル領域を形成する部分を含む半導体薄膜と、 前記チャネル領域によって分離された前記半導体薄膜の
部分内に形成されたソースおよびドレイン領域と、 前記チャネル領域の上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極とを備
え、 前記半導体薄膜のチャネル領域は、単結晶から構成さ
れ、かつ１０9 個／ｃｍ2 未満の結晶欠陥密度を有す
る、電界効果型薄膜トランジスタ。 - 【請求項３】 絶縁体の上に形成された電界効果型薄膜
トランジスタの製造方法であって、 多結晶半導体膜を形成する工程と、 前記多結晶半導体膜に選択的に所定の注入量で半導体イ
オンを注入することによって一部領域の結晶核発生個数
が１以下に制御された非晶質半導体膜を形成する工程
と、 前記非晶質半導体膜を熱処理することにより、前記一部
領域が単結晶からなる結晶質半導体薄膜を形成する工程
と、 前記一部領域の上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記結晶質半導体薄膜の一部領域を挟む２つの領域に不
純物を導入することによってソースおよびドレイン領域
を形成する工程とを備えた、電界効果型薄膜トランジス
タの製造方法。 - 【請求項４】 絶縁体の上に形成された電界効果型薄膜
トランジスタの製造方法であって、 主表面を有し、所定領域あたりの結晶核発生個数が１以
下に制御された非晶質半導体膜を形成する工程と、 前記非晶質半導体膜を選択的に除去することにより、前
記主表面に対して鋭角をなすように前記非晶質半導体膜
の側面を形成する工程と、 前記非晶質半導体膜を熱処理することにより、一部領域
が単結晶からなる結晶質半導体薄膜を形成する工程と、 前記一部領域の上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記結晶質半導体薄膜の一部領域を挟む２つの領域に不
純物を導入することによってソースおよびドレイン領域
を形成する工程とを備えた、電界効果型薄膜トランジス
タの製造方法。 - 【請求項５】 絶縁体の上に形成された電界効果型薄膜
トランジスタの製造方法であって、 所定領域あたりの結晶核発生個数が１以下に制御された
非晶質半導体膜を形成する工程と、 前記非晶質半導体膜の一部領域に水素イオンまたはフッ
素イオンを注入することにより、微小な結晶核を発生さ
せる工程と、 前記非晶質半導体膜を熱処理することにより、前記一部
領域以外の他の領域が単結晶からなる結晶質半導体薄膜
を形成する工程と、 前記他の領域の上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記結晶質半導体薄膜の他の領域を挟む２つの領域に不
純物を導入することによってソースおよびドレイン領域
を形成する工程とを備えた、電界効果型薄膜トランジス
タの製造方法。 - 【請求項６】 絶縁体の上に形成された電界効果型薄膜
トランジスタの製造方法であって、 所定領域あたりの結晶核発生個数が１以下に制御された
非晶質半導体膜を形成する工程と、 前記非晶質半導体膜の一部領域に電子線を照射する工程
と前記非晶質半導体膜を熱処理することにより、前記一
部領域が単結晶からなる結晶質半導体薄膜を形成する工
程と、 前記一部領域の上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記結晶質半導体薄膜の一部領域を挟む２つの領域に不
純物を導入することによってソースおよびドレイン領域
を形成する工程とを備えた、電界効果型薄膜トランジス
タの製造方法。 - 【請求項７】 絶縁体の上に形成された電界効果型薄膜
トランジスタの製造方法であって、 所定領域あたりの結晶核発生個数が１以下に制御された
非晶質半導体膜を形成する工程と、 前記非晶質半導体膜の一部領域に圧縮応力を残留させる
工程と、 前記非晶質半導体膜を熱処理することにより、前記一部
領域が単結晶からなる結晶質半導体薄膜を形成する工程
と、 前記一部領域の上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記結晶質半導体薄膜の一部領域を挟む２つの領域に不
純物を導入することによってソースおよびドレイン領域
を形成する工程とを備えた、電界効果型薄膜トランジス
タの製造方法。 - 【請求項８】 絶縁体の上に形成された電界効果型薄膜
トランジスタの製造方法であって、 多結晶半導体膜を形成する工程と、 前記多結晶半導体膜に選択的に所定の注入量で半導体イ
オンを注入することによって結晶核発生個数が１以下に
制御された非晶質領域と、その非晶質領域の一部領域と
点接触する部分を有する結晶質領域とからなる半導体膜
を形成する工程と、 前記半導体膜を熱処理することにより、前記一部領域が
単結晶からなる結晶質半導体薄膜を形成する工程と、 前記一部領域の上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記結晶質半導体薄膜の一部領域を挟む２つの領域に不
純物を導入することによってソースおよびドレイン領域
を形成する工程とを備えた、電界効果型薄膜トランジス
タの製造方法。 - 【請求項９】 絶縁体の上に形成された電界効果型薄膜
トランジスタの製造方法であって、 一部領域のみに１個の結晶核を残留させた非晶質半導体
膜を形成する工程と、 前記非晶質半導体膜を熱処理することにより、前記一部
領域が単結晶からなる結晶質半導体薄膜を形成する工程
と、 前記一部領域の上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記結晶質半導体薄膜の一部領域を挟む２つの領域に不
純物を導入することによってソースおよびドレイン領域
を形成する工程とを備えた、電界効果型薄膜トランジス
タの製造方法。 - 【請求項１０】 絶縁体の上に形成された電界効果型薄
膜トランジスタの製造方法であって、 第１の膜厚を有する領域と、その第１の膜厚よりも大き
い第２の膜厚を有する領域とを含み、所定領域あたりの
結晶核発生個数が１以下に制御された非晶質半導体膜を
形成する工程と、 前記非晶質半導体膜を熱処理することにより、前記第２
の膜厚を有する領域が単結晶からなる結晶質半導体薄膜
を形成する工程と、 前記一部領域の上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記結晶質半導体薄膜の一部領域を挟む２つの領域に不
純物を導入することによってソースおよびドレイン領域
を形成する工程とを備えた、電界効果型薄膜トランジス
タの製造方法。
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