JPH0799762B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0799762B2 JPH0799762B2 JP61264025A JP26402586A JPH0799762B2 JP H0799762 B2 JPH0799762 B2 JP H0799762B2 JP 61264025 A JP61264025 A JP 61264025A JP 26402586 A JP26402586 A JP 26402586A JP H0799762 B2 JPH0799762 B2 JP H0799762B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置に係り、特に情報記憶回路部
を構成する複数の第１のトランジスタと、情報の入出力
を制御するゲート部を構成する複数の第２のトランジス
タとを有する半導体メモリ装置に関する。
を構成する複数の第１のトランジスタと、情報の入出力
を制御するゲート部を構成する複数の第２のトランジス
タとを有する半導体メモリ装置に関する。
［従来技術］ 近年、情報化社会の発達に伴ってメモリ装置の需要が増
大し、特に半導体メモリ装置は性能，価格等から重要な
地位を占めている。
大し、特に半導体メモリ装置は性能，価格等から重要な
地位を占めている。
半導体メモリの一つに、情報を記憶する情報記憶回路部
と、この情報の読み出し書き込みを制御するゲート部と
を有するものがある。
と、この情報の読み出し書き込みを制御するゲート部と
を有するものがある。
第３図はスタティックRAMセルの一例を示す回路構成図
である。
である。
同図に示すようにスタティックRAMセルは情報記憶回路
部20とゲート部21a,21bとから構成される。
部20とゲート部21a,21bとから構成される。
情報記憶回路部20はCMOSインバータを構成するMOSトラ
ンジスタT1,T3とMOSトランジスタT2,T4とからなる。
ンジスタT1,T3とMOSトランジスタT2,T4とからなる。
ゲート部21a,21bはMOSトランジスタT5,T6から構成さ
れ、前記情報記憶回路部20と読み出し線D,とを結合す
るとともに、MOSトランジスタT5,T6のゲートがアドレス
線ALと接続されて、読み出し及び書き込み用のゲート素
子としての役目を果たす。
れ、前記情報記憶回路部20と読み出し線D,とを結合す
るとともに、MOSトランジスタT5,T6のゲートがアドレス
線ALと接続されて、読み出し及び書き込み用のゲート素
子としての役目を果たす。
上述したスタティックRAMのような情報記憶回路部とゲ
ート部とを有する半導体メモリを製造する場合、一般に
絶縁層上に半導体単結晶層を形成することは困難である
ために、MOSトランジスタを積層することができず、従
来は同一半導体基板上に前記情報記憶回路部と前記ゲー
ト部とを平面的に配置し、読み出し線とアドレス線を絶
縁層上に配する構造をとっていた。
ート部とを有する半導体メモリを製造する場合、一般に
絶縁層上に半導体単結晶層を形成することは困難である
ために、MOSトランジスタを積層することができず、従
来は同一半導体基板上に前記情報記憶回路部と前記ゲー
ト部とを平面的に配置し、読み出し線とアドレス線を絶
縁層上に配する構造をとっていた。
［発明が解決しようとする問題点］ しかしながら、上記の構造は配線部分の読み出し線とア
ドレス線しか積層させることができず、高集積化の障害
となっていた。本発明の目的は情報記憶回路部のトラン
ジスタとゲート部のトランジスタを絶縁層を介して積層
構造に形成し、チップサイズを減少させ、大容量で且つ
多機能な半導体メモリ装置を提供することにある。
ドレス線しか積層させることができず、高集積化の障害
となっていた。本発明の目的は情報記憶回路部のトラン
ジスタとゲート部のトランジスタを絶縁層を介して積層
構造に形成し、チップサイズを減少させ、大容量で且つ
多機能な半導体メモリ装置を提供することにある。
［問題点を解決するための手段］ 上記の問題点は、情報記憶回路部を構成する複数の第１
のトランジスタと、情報の入出力を制御するゲート部を
構成する複数の第２のトランジスタとを有する半導体メ
モリ装置において、 前記複数の第１のトランジスタと前記複数の第２のトラ
ンジスタとを絶縁層を介して積層構造に形成し、 前記絶縁層上に形成されるトランジスタを絶縁層の材料
より核形成密度が十分大きく、且つ半導体層材料の単一
の核だけが成長する程度に十分微細な異種材料が設けら
れ、この異種材料に形成された単一の核を中心に成長さ
せて設けられた半導体単結晶層又は実質的な半導体単結
晶層に形成したことを特徴とする本発明の半導体メモリ
装置によって解決される。
のトランジスタと、情報の入出力を制御するゲート部を
構成する複数の第２のトランジスタとを有する半導体メ
モリ装置において、 前記複数の第１のトランジスタと前記複数の第２のトラ
ンジスタとを絶縁層を介して積層構造に形成し、 前記絶縁層上に形成されるトランジスタを絶縁層の材料
より核形成密度が十分大きく、且つ半導体層材料の単一
の核だけが成長する程度に十分微細な異種材料が設けら
れ、この異種材料に形成された単一の核を中心に成長さ
せて設けられた半導体単結晶層又は実質的な半導体単結
晶層に形成したことを特徴とする本発明の半導体メモリ
装置によって解決される。
［作用］ 本発明は情報記憶回路部を構成する第１のトランジスタ
と、情報の入出力を制御するゲート部を構成する第２の
トランジスタとを、半導体基板上に絶縁層を介して積層
し、この絶縁層上に積層させるトランジスタを前記絶縁
層の材料より核形成密度が十分大きく、且つ半導体層材
料の単一の核だけが成長する程度に十分微細な異種材料
が設けられ、この異種材料に形成された単一の核を中心
に成長させて設けられた半導体単結晶層又は実質的な半
導体単結晶層に形成したことにより、絶縁層上に半導体
単結晶層又は実質的な半導体単結晶層を形成することを
可能とし、高集積度で且つ同一半導体基体上にトランジ
スタを形成した場合に劣らない優れた特性を有する半導
体メモリ装置を提供するものである。
と、情報の入出力を制御するゲート部を構成する第２の
トランジスタとを、半導体基板上に絶縁層を介して積層
し、この絶縁層上に積層させるトランジスタを前記絶縁
層の材料より核形成密度が十分大きく、且つ半導体層材
料の単一の核だけが成長する程度に十分微細な異種材料
が設けられ、この異種材料に形成された単一の核を中心
に成長させて設けられた半導体単結晶層又は実質的な半
導体単結晶層に形成したことにより、絶縁層上に半導体
単結晶層又は実質的な半導体単結晶層を形成することを
可能とし、高集積度で且つ同一半導体基体上にトランジ
スタを形成した場合に劣らない優れた特性を有する半導
体メモリ装置を提供するものである。
なお前記の絶縁層上に半導体単結晶層又は実質的な半導
体単結晶層を形成する工程は、後述するように通常の半
導体プロセスを用いるだけであり、何ら特別な工程を必
要としない。
体単結晶層を形成する工程は、後述するように通常の半
導体プロセスを用いるだけであり、何ら特別な工程を必
要としない。
［実施例］ 以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は本発明の半導体メモリ装置の一実施例を示す概
略的な部分断面図である。
略的な部分断面図である。
第２図は上記半導体メモリ装置の一メモリセルの回路図
である。
である。
第２図に示すように、本実施例において、情報記憶回路
部20は２つのCMOSインバータ12,13から構成されてお
り、第３図に示したスタティックRAMを構成している。C
MOSインバータ12の入力はCMOSインバータ13の出力と接
続され、且つゲート部21bのMOSトランジスタ181,182,18
3のソースと接続される。同様にCMOSインバータ13の入
力はCMOSインバータ12の出力と接続され、且つゲート部
21aのMOSトランジスタ171,172,173のソースと接続され
る。ゲート部21bのMOSトランジスタ181,182,183のゲー
トはアドレス線AL1,AL2,AL3と接続され、ドレインは読
み出し線1,2,３と接続される。同様にゲート部21
aのMOSトランジスタ171,172,173のゲートはアドレス線A
L1,AL2,AL3と接続され、ドレインは読み出し線D1,D2,D3
と接続される。
部20は２つのCMOSインバータ12,13から構成されてお
り、第３図に示したスタティックRAMを構成している。C
MOSインバータ12の入力はCMOSインバータ13の出力と接
続され、且つゲート部21bのMOSトランジスタ181,182,18
3のソースと接続される。同様にCMOSインバータ13の入
力はCMOSインバータ12の出力と接続され、且つゲート部
21aのMOSトランジスタ171,172,173のソースと接続され
る。ゲート部21bのMOSトランジスタ181,182,183のゲー
トはアドレス線AL1,AL2,AL3と接続され、ドレインは読
み出し線1,2,３と接続される。同様にゲート部21
aのMOSトランジスタ171,172,173のゲートはアドレス線A
L1,AL2,AL3と接続され、ドレインは読み出し線D1,D2,D3
と接続される。
アドレス線AL1,AL2,AL3によってゲート部21aのMOSトラ
ンジスタ171,172,173及びゲート部21bのMOSトランジス
タ181,182,183が制御され、情報記憶回路部20の情報の
書き込み、読み出しが制御される。
ンジスタ171,172,173及びゲート部21bのMOSトランジス
タ181,182,183が制御され、情報記憶回路部20の情報の
書き込み、読み出しが制御される。
なお、本実施例においては、情報記憶回路部20に多数の
MOSトランジスタ171〜173,181〜183を接続させている
が、ゲート部21a,21bのMOSトランジスタの数を増すこと
により、半導体メモリ装置をより多目的に用いることが
できる。
MOSトランジスタ171〜173,181〜183を接続させている
が、ゲート部21a,21bのMOSトランジスタの数を増すこと
により、半導体メモリ装置をより多目的に用いることが
できる。
以下、上記半導体メモリ装置の製造方法について説明す
る。
る。
まず第１図に示すように、ｎ型シリコン基板１上に公知
の半導体製造技術を用いてＰチャネルMOSトランジスタ
２、ＮチャネルMOSトランジスタ３を形成して、CMOSト
ランジスタを形成する。この時フイールド絶縁層４によ
り各素子は分離される。CMOSトランジスタ上に絶縁層た
るSiO2層５を形成し、さらにSiO2層５上に異種材料たる
Si3H4膜6,7を形成し、後述する製造方法を用いて、Si3H
4膜6,7を中心としてシリコン単結晶層又は実質的なシリ
コン単結晶層を成長させる。シリコン単結晶層又は実質
的なシリコン単結晶層の成長条件としては、水素ガスを
キャリアガスとして、SiH4，SiCl4，SiHCl3等のガスを
用いて、700℃〜1000℃程度の温度で成長させる。前記
条件にてSiO2層５上にシリコン核が形成される密度Ａに
対して、Si3H4膜6,7上にシリコン核が形成される密度Ｂ
の比Ｎ＝B/Aを104以上とすることができる。
の半導体製造技術を用いてＰチャネルMOSトランジスタ
２、ＮチャネルMOSトランジスタ３を形成して、CMOSト
ランジスタを形成する。この時フイールド絶縁層４によ
り各素子は分離される。CMOSトランジスタ上に絶縁層た
るSiO2層５を形成し、さらにSiO2層５上に異種材料たる
Si3H4膜6,7を形成し、後述する製造方法を用いて、Si3H
4膜6,7を中心としてシリコン単結晶層又は実質的なシリ
コン単結晶層を成長させる。シリコン単結晶層又は実質
的なシリコン単結晶層の成長条件としては、水素ガスを
キャリアガスとして、SiH4，SiCl4，SiHCl3等のガスを
用いて、700℃〜1000℃程度の温度で成長させる。前記
条件にてSiO2層５上にシリコン核が形成される密度Ａに
対して、Si3H4膜6,7上にシリコン核が形成される密度Ｂ
の比Ｎ＝B/Aを104以上とすることができる。
シリコン単結晶層又は実質的なシリコン単結晶層の形成
後は多角形の形状をしているので、エッチバック等の集
積回路技術を用いて平坦化を行う。シリコン単結晶層又
は実質的なシリコン単結晶層を平坦化させた後は、従来
の半導体製造技術を用いて、ソース領域８、ドレイン領
域９を形成し、さらにゲート絶縁層10を介してゲート電
極11を形成してゲート部を構成するMOSトランジスタ15,
16を形成する。下層のCMOSトランジスタとの接続はスル
ーホール12を介して配線19によって行われる。ゲート部
を構成するMOSトランジスタをさらに設ける場合には、M
OSトランジスタ15,16上に絶縁層13を形成し、同様にし
てMOSトランジスタを形成し、絶縁層13にスルーホール1
4を設けることにより、下層のCMOSトランジスタと接続
させる。
後は多角形の形状をしているので、エッチバック等の集
積回路技術を用いて平坦化を行う。シリコン単結晶層又
は実質的なシリコン単結晶層を平坦化させた後は、従来
の半導体製造技術を用いて、ソース領域８、ドレイン領
域９を形成し、さらにゲート絶縁層10を介してゲート電
極11を形成してゲート部を構成するMOSトランジスタ15,
16を形成する。下層のCMOSトランジスタとの接続はスル
ーホール12を介して配線19によって行われる。ゲート部
を構成するMOSトランジスタをさらに設ける場合には、M
OSトランジスタ15,16上に絶縁層13を形成し、同様にし
てMOSトランジスタを形成し、絶縁層13にスルーホール1
4を設けることにより、下層のCMOSトランジスタと接続
させる。
なお上記実施例においては、情報記憶回路部20を構成す
るCMOSトランジスタ上に絶縁層を介してゲート部21a,21
bを構成するMOSトランジスタを設けているが、逆にゲー
ト部を構成するMOSトランジスタ上に情報記憶回路部20
を構成するCMOSトランジスタを設けることも可能であ
る。
るCMOSトランジスタ上に絶縁層を介してゲート部21a,21
bを構成するMOSトランジスタを設けているが、逆にゲー
ト部を構成するMOSトランジスタ上に情報記憶回路部20
を構成するCMOSトランジスタを設けることも可能であ
る。
次に、半導体単結晶層又は実質的な半導体単結晶層の形
成方法について詳細に説明する。
成方法について詳細に説明する。
まず、堆積面上に選択的に堆積膜を形成する選択堆積法
について述べる。選択堆積法とは、表面エネルギ、付着
係数、脱離係数、表面拡散速度等という薄膜形成過程で
の核形成を左右する因子の材料間での差を利用して、基
板上に選択的に薄膜を形成する方法である。
について述べる。選択堆積法とは、表面エネルギ、付着
係数、脱離係数、表面拡散速度等という薄膜形成過程で
の核形成を左右する因子の材料間での差を利用して、基
板上に選択的に薄膜を形成する方法である。
第４図（Ａ）および（Ｂ）は選択堆積法の説明図であ
る。まず同図（Ａ）に示すように、基板101上に、基板1
01と上記因子の異なる材料から成る薄膜102を所望部分
に形成する。そして、適当な堆積条件によって適当な材
料から成る薄膜の堆積を行うと、薄膜103は薄膜102上に
のみ成長し、基板101上には成長しないという現象を生
じさせることができる。この現象を利用することで、自
己整合的に成形された薄膜103を成長させることがで
き、従来のようなレジストを用いたリソグラフィ工程の
省略が可能となる。
る。まず同図（Ａ）に示すように、基板101上に、基板1
01と上記因子の異なる材料から成る薄膜102を所望部分
に形成する。そして、適当な堆積条件によって適当な材
料から成る薄膜の堆積を行うと、薄膜103は薄膜102上に
のみ成長し、基板101上には成長しないという現象を生
じさせることができる。この現象を利用することで、自
己整合的に成形された薄膜103を成長させることがで
き、従来のようなレジストを用いたリソグラフィ工程の
省略が可能となる。
このような選択形成法による堆積を行うことができる材
料としては、たとえば基板101としてSiO2、薄膜102とし
てSi、GaAs、窒化シリコン、そして堆積させる薄膜103
としてSi、Ｗ、GaAs、InP等がある。
料としては、たとえば基板101としてSiO2、薄膜102とし
てSi、GaAs、窒化シリコン、そして堆積させる薄膜103
としてSi、Ｗ、GaAs、InP等がある。
第５図は、SiO2の堆積面と窒化シリコンの堆積面との核
形成密度の経時変化を示すグラフである。
形成密度の経時変化を示すグラフである。
同グラフが示すように、堆積を開始して間もなくSiO2上
での核形成密度は103cm-2以下で飽和し、20分後でもそ
の値はほとんど変化しない。
での核形成密度は103cm-2以下で飽和し、20分後でもそ
の値はほとんど変化しない。
それに対して窒化シリコン（Si3N4）上では、〜４×105
cm-2で一旦飽和し、それから10分ほど変化しないが、そ
れ以降は急激に増大する。なお、この測定例では、SiCl
4ガスをH2ガスで希釈し、圧力175Torr、温度1000℃の条
件下でCVD法により堆積した場合を示している。他にSiH
4、SiH2Cl2、SiHCl3、SiF4等を反応ガスとして用いて、
圧力、温度等を調整することで同様の作用を得ることが
できる。また、真空蒸着でも可能である。
cm-2で一旦飽和し、それから10分ほど変化しないが、そ
れ以降は急激に増大する。なお、この測定例では、SiCl
4ガスをH2ガスで希釈し、圧力175Torr、温度1000℃の条
件下でCVD法により堆積した場合を示している。他にSiH
4、SiH2Cl2、SiHCl3、SiF4等を反応ガスとして用いて、
圧力、温度等を調整することで同様の作用を得ることが
できる。また、真空蒸着でも可能である。
この場合、SiO2上の核形成はほとんど問題とならない
が、反応ガス中にHClガスを添加することで、SiO2上で
の核形成を更に抑制し、SiO2上でのSiの堆積を皆無にす
ることができる。
が、反応ガス中にHClガスを添加することで、SiO2上で
の核形成を更に抑制し、SiO2上でのSiの堆積を皆無にす
ることができる。
このような現象は、SiO2および窒化シリコンの材料表面
のSiに対する吸着係数、脱離係数、表面拡散係数等の差
によるところが大きいが、Si原子自身によってSiO2が反
応し、蒸気圧が高い一酸化シリコンが生成されることで
SiO2自身がエッチングされ、窒化シリコン上ではこのよ
うなエッチング現象は生じないということも選択堆積を
生じさせる原因となっていると考えられる（T.Yonehar
a,S.Yoshioka,S.Miyazawa Journal of Applied Physics
53,6839,1982）。
のSiに対する吸着係数、脱離係数、表面拡散係数等の差
によるところが大きいが、Si原子自身によってSiO2が反
応し、蒸気圧が高い一酸化シリコンが生成されることで
SiO2自身がエッチングされ、窒化シリコン上ではこのよ
うなエッチング現象は生じないということも選択堆積を
生じさせる原因となっていると考えられる（T.Yonehar
a,S.Yoshioka,S.Miyazawa Journal of Applied Physics
53,6839,1982）。
このように堆積面の材料としてSiO2および窒化シリコン
を選択し、堆積材料としてシリコンを選択すれば、同グ
ラフに示すように十分に大きな核形成密度差を得ること
ができる。なお、ここでは堆積面の材料としてSiO2が望
ましいが、これに限らずSiOxであっても核形成密度差を
得ることができる。
を選択し、堆積材料としてシリコンを選択すれば、同グ
ラフに示すように十分に大きな核形成密度差を得ること
ができる。なお、ここでは堆積面の材料としてSiO2が望
ましいが、これに限らずSiOxであっても核形成密度差を
得ることができる。
勿論、これらの材料に限定されるものではなく、核形成
密度の差が同グラフで示すように核の密度で103倍以上
であれば十分であり、後に例示するような材料によって
も堆積膜の十分な選択形成を行うことができる。
密度の差が同グラフで示すように核の密度で103倍以上
であれば十分であり、後に例示するような材料によって
も堆積膜の十分な選択形成を行うことができる。
この核形成密度差を得る他の方法としては、SiO2上に局
所的にSiやＮ等をイオン注入して過剰にSiやＮ等を有す
る領域を形成してもよい。
所的にSiやＮ等をイオン注入して過剰にSiやＮ等を有す
る領域を形成してもよい。
このような選択堆積法を利用し、堆積面の材料より核形
成密度の十分大きい異種材料を単一の核だけが成長する
ように十分微細に形成することによって、その微細な異
種材料の存在する箇所だけに単結晶又は実質的な単結晶
を選択的に成長させることができる。
成密度の十分大きい異種材料を単一の核だけが成長する
ように十分微細に形成することによって、その微細な異
種材料の存在する箇所だけに単結晶又は実質的な単結晶
を選択的に成長させることができる。
なお、単結晶又は実質的な単結晶の選択的成長は、堆積
面表面の電子状態、特にダングリングボンドの状態によ
って決定されるために、核形成密度の低い材料（たとえ
ばSiO2）はバルク材料である必要はなく、任意の材料や
基板等の表面のみに形成されて上記堆積面を成していれ
ばよい。
面表面の電子状態、特にダングリングボンドの状態によ
って決定されるために、核形成密度の低い材料（たとえ
ばSiO2）はバルク材料である必要はなく、任意の材料や
基板等の表面のみに形成されて上記堆積面を成していれ
ばよい。
第６図（Ａ）〜（Ｄ）は、単結晶又は実質的な単結晶の
形成方法の一例を示す形成工程図であり、第７図（Ａ）
および（Ｂ）は、第６図（Ａ）および（Ｄ）における基
板の斜視図である。
形成方法の一例を示す形成工程図であり、第７図（Ａ）
および（Ｂ）は、第６図（Ａ）および（Ｄ）における基
板の斜視図である。
まず、第６図（Ａ）および第７図（Ａ）に示すように、
基板104上に、選択堆積を可能にする核形成密度の小さ
い薄膜105を形成し、その上に核形成密度の大きい異種
材料を薄く堆積させ、リソグラフィ等によってパターニ
ングすることで異種材料106を十分微細に形成する。た
だし、基板104の大きさ、結晶構造および組成は任意の
ものでよく、機能素子が形成された基板であってもよ
い。また、異種材料106とは、上述したように、SiやＮ
等を薄膜105にイオン注入して形成される過剰にSiやＮ
等を有する変質領域も含めるものとする。
基板104上に、選択堆積を可能にする核形成密度の小さ
い薄膜105を形成し、その上に核形成密度の大きい異種
材料を薄く堆積させ、リソグラフィ等によってパターニ
ングすることで異種材料106を十分微細に形成する。た
だし、基板104の大きさ、結晶構造および組成は任意の
ものでよく、機能素子が形成された基板であってもよ
い。また、異種材料106とは、上述したように、SiやＮ
等を薄膜105にイオン注入して形成される過剰にSiやＮ
等を有する変質領域も含めるものとする。
次に、適当な堆積条件によって異種材料106だけに薄膜
材料の単一の核が形成される。すなわち、異種材料106
は、単一の核のみが形成される程度に十分微細に形成す
る必要がある。異種材料106の大きさは、材料の種類に
よって異なるが、数ミクロン以下であればよい。更に、
核は単結晶構造又は実質的な単結晶構造を保ちながら成
長し、第６図（Ｂ）に示すように島状の単結晶粒107と
なる。島状の単結晶粒107が形成されるためには、すで
に述べたように、薄膜105上で全く核形成が起こらない
ように条件を決めることが必要である。
材料の単一の核が形成される。すなわち、異種材料106
は、単一の核のみが形成される程度に十分微細に形成す
る必要がある。異種材料106の大きさは、材料の種類に
よって異なるが、数ミクロン以下であればよい。更に、
核は単結晶構造又は実質的な単結晶構造を保ちながら成
長し、第６図（Ｂ）に示すように島状の単結晶粒107と
なる。島状の単結晶粒107が形成されるためには、すで
に述べたように、薄膜105上で全く核形成が起こらない
ように条件を決めることが必要である。
島状の単結晶粒107は単結晶構造又は実質的な単結晶構
造を保ちながら異種材料106を中心して更に成長し、同
図（Ｃ）に示すように薄膜105全体を覆う。
造を保ちながら異種材料106を中心して更に成長し、同
図（Ｃ）に示すように薄膜105全体を覆う。
続いて、エッチング又は研磨によって単結晶粒107を平
坦化し、第６図（Ｄ）および第７図（Ｂ）に示すよう
に、所望の素子を形成することができる単結晶層108が
薄膜105上に形成される。
坦化し、第６図（Ｄ）および第７図（Ｂ）に示すよう
に、所望の素子を形成することができる単結晶層108が
薄膜105上に形成される。
このように堆積面の材料である薄膜105が基板104上に形
成されているために、支持体となる基板104は任意の材
料を使用することができ、更に基板104に機能素子等が
形成されたものであっても、その上に容易に単結晶層又
は実質的な単結晶層を形成することができる。
成されているために、支持体となる基板104は任意の材
料を使用することができ、更に基板104に機能素子等が
形成されたものであっても、その上に容易に単結晶層又
は実質的な単結晶層を形成することができる。
なお、上記実施例では、堆積面の材料を薄膜105で形成
したが、選択堆積を可能にする核形成密度の小さい材料
から成る基板をそのまま用いて、単結晶層又は実質的な
単結晶層を同様に形成してもよい。
したが、選択堆積を可能にする核形成密度の小さい材料
から成る基板をそのまま用いて、単結晶層又は実質的な
単結晶層を同様に形成してもよい。
（具体例） 次に、上記例における単結晶層の具体的形成方法を説明
する。
する。
SiO2を薄膜105の堆積面材料とする。勿論、石英基板を
用いてもよいし、金属、半導体、磁性体、圧電体、絶縁
体等の任意の基板上に、スパッタ法、CVD法、真空蒸着
法等を用いて基板表面にSiO2層を形成してもよい。ま
た、堆積面材料としてはSiO2が望ましいが、SiOxとして
ｘの値を変化させたものでもよい。
用いてもよいし、金属、半導体、磁性体、圧電体、絶縁
体等の任意の基板上に、スパッタ法、CVD法、真空蒸着
法等を用いて基板表面にSiO2層を形成してもよい。ま
た、堆積面材料としてはSiO2が望ましいが、SiOxとして
ｘの値を変化させたものでもよい。
こうして形成されたSiO2層105上に減圧気相成長法によ
って窒化シリコン層（ここではSi3N4層）又は多結晶シ
リコン層を異種材料として堆積させ、通常のリソグラフ
ィ技術又はＸ線、電子線若しくはイオン線を用いたリソ
グラフィ技術で窒化シリコン層又は多結晶シリコン層を
パターニングし、数ミクロン以下、望ましくは〜１μｍ
以下の微小な異種材料106を形成する。
って窒化シリコン層（ここではSi3N4層）又は多結晶シ
リコン層を異種材料として堆積させ、通常のリソグラフ
ィ技術又はＸ線、電子線若しくはイオン線を用いたリソ
グラフィ技術で窒化シリコン層又は多結晶シリコン層を
パターニングし、数ミクロン以下、望ましくは〜１μｍ
以下の微小な異種材料106を形成する。
続いて、HClとH2と、SiH2Cl2、SiCl4、SiHCl3、SiF4若
しくはSiH4との混合ガスを用いて上記基板11上にSiを選
択的に成長させる。その際の基板温度は700〜1100℃、
圧力は約100Torrである。
しくはSiH4との混合ガスを用いて上記基板11上にSiを選
択的に成長させる。その際の基板温度は700〜1100℃、
圧力は約100Torrである。
数十分程度の時間で、SiO2上の窒化シリコン又は多結晶
シリコンの微細な異種材料106を中心として、単結晶のS
iの粒107が成長し、最適の成長条件とすることで、その
大きさは数十μｍ以上に成長する。
シリコンの微細な異種材料106を中心として、単結晶のS
iの粒107が成長し、最適の成長条件とすることで、その
大きさは数十μｍ以上に成長する。
続いて、SiとSiO2との間にエッチング速度差がある反応
性イオンエッチング（RIE）によって、Siのみをエッチ
ングして平坦化することで、粒径制御された多結晶シリ
コン層が形成され、更に粒界部分を除去して島状の単結
晶シリコン層108が形成される。なお、単結晶粒107の表
面の凹凸が大きい場合は、機械的研磨を行った後にエッ
チングを行う。
性イオンエッチング（RIE）によって、Siのみをエッチ
ングして平坦化することで、粒径制御された多結晶シリ
コン層が形成され、更に粒界部分を除去して島状の単結
晶シリコン層108が形成される。なお、単結晶粒107の表
面の凹凸が大きい場合は、機械的研磨を行った後にエッ
チングを行う。
このようにして形成された大きさ数十μｍ以上で粒界を
含まない単結晶シリコン層108に、電界効果トランジス
タを形成すると、単結晶シリコンウエハに形成したもの
に劣らない特性を示した。
含まない単結晶シリコン層108に、電界効果トランジス
タを形成すると、単結晶シリコンウエハに形成したもの
に劣らない特性を示した。
また、隣接する単結晶シリコン層108とはSiO2によって
電気的に分離されているために、相補型電界効果トラン
ジスタ（Ｃ−MOS）を構成しても、相互の干渉がない。
また、素子の活性層の厚さが、Siウエハを用いた場合よ
り薄いために、放射線を照射された時に発生するウエハ
内の電荷による誤動作がなくなる。更に、寄生容量が低
下するために、素子の高速化が図れる。また、任意の基
板が使用できるために、Siウエハを用いるよりも、大面
積基板上に単結晶層を低コストで形成することができ
る。更に、他の半導体、圧電体、誘電体等の基板上にも
単結晶層を形成できるために、多機能の三次元集積回路
を実現することができる。
電気的に分離されているために、相補型電界効果トラン
ジスタ（Ｃ−MOS）を構成しても、相互の干渉がない。
また、素子の活性層の厚さが、Siウエハを用いた場合よ
り薄いために、放射線を照射された時に発生するウエハ
内の電荷による誤動作がなくなる。更に、寄生容量が低
下するために、素子の高速化が図れる。また、任意の基
板が使用できるために、Siウエハを用いるよりも、大面
積基板上に単結晶層を低コストで形成することができ
る。更に、他の半導体、圧電体、誘電体等の基板上にも
単結晶層を形成できるために、多機能の三次元集積回路
を実現することができる。
（窒化シリコンの組成） これまで述べてきたような堆積面材料と異種材料との十
分な核形成密度差を得るには、Si3N4に限定されるもの
ではなく、窒化シリコンの組成を変化させたものでもよ
い。
分な核形成密度差を得るには、Si3N4に限定されるもの
ではなく、窒化シリコンの組成を変化させたものでもよ
い。
RFプラズマ中でSiH4ガスとNH3ガスとを分解させて低温
で窒化シリコン膜を形成するプラズマCVD法では、SiH4
ガスとNH3ガスとの流量比を変化させることで、堆積す
る窒化シリコン膜のSiとＮの組成比を大幅に変化させる
ことができる。
で窒化シリコン膜を形成するプラズマCVD法では、SiH4
ガスとNH3ガスとの流量比を変化させることで、堆積す
る窒化シリコン膜のSiとＮの組成比を大幅に変化させる
ことができる。
第８図は、SiH4とNH3の流量比と形成された窒化シリコ
ン膜中のSiおよびＮの組成比との関係を示したグラフで
ある。
ン膜中のSiおよびＮの組成比との関係を示したグラフで
ある。
この時の堆積条件は、RF出力175W、基板温度380℃であ
り、SiH4ガス流量を300cc/minに固定し、NH3ガスの流量
を変化させた。同グラフに示すようにNH3／SiH4のガス
流量比を４〜10へ変化させると、窒化シリコン膜中のSi
/N比は1.1〜0.58に変化することがオージェ電子分光法
によって明らかとなった。
り、SiH4ガス流量を300cc/minに固定し、NH3ガスの流量
を変化させた。同グラフに示すようにNH3／SiH4のガス
流量比を４〜10へ変化させると、窒化シリコン膜中のSi
/N比は1.1〜0.58に変化することがオージェ電子分光法
によって明らかとなった。
また、減圧CVD法でSiH2Cl2ガスとNH3ガスとを導入し、
0.3Torrの減圧下、温度約800℃の条件で形成した窒化シ
リコン膜の組成は、ほぼ化学量論比であるSi3N4（Si/N
＝0.75）に近いものであった。
0.3Torrの減圧下、温度約800℃の条件で形成した窒化シ
リコン膜の組成は、ほぼ化学量論比であるSi3N4（Si/N
＝0.75）に近いものであった。
また、SiをアンモニアあるいはN2中で約1200℃で熱処理
すること（熱窒化法）で形成される窒化シリコン膜は、
その形成方法が熱平衡下で行われるために、更に化学量
論比に近い組成を得ることができる。
すること（熱窒化法）で形成される窒化シリコン膜は、
その形成方法が熱平衡下で行われるために、更に化学量
論比に近い組成を得ることができる。
以上の様に種々の方法で形成した窒化シリコンをSiの核
形成密度がSiO2より高い堆積面材料として用いて上記Si
の核を成長させると、その組成比により核形成密度に差
が生じる。
形成密度がSiO2より高い堆積面材料として用いて上記Si
の核を成長させると、その組成比により核形成密度に差
が生じる。
第９図は、Si/N組成比と核形成密度との関係を示すグラ
フである。同グラフに示すように、窒化シリコン膜の組
成を変化させることで、その上に成長するSiの核形成密
度は大幅に変化する。この時の核形成条件は、SiCl4ガ
スを175Torrに減圧し、1000℃でH2と反応させてSiを生
成させる。
フである。同グラフに示すように、窒化シリコン膜の組
成を変化させることで、その上に成長するSiの核形成密
度は大幅に変化する。この時の核形成条件は、SiCl4ガ
スを175Torrに減圧し、1000℃でH2と反応させてSiを生
成させる。
このように窒化シリコンの組成によって核形成密度が変
化する現象は、単一の核を成長させる程度に十分微細に
形成される異種材料としての窒化シリコンの大きさに影
響を与える。すなわち、核形成密度が大きい組成を有す
る窒化シリコンは、非常に微細に形成しない限り、単一
の核を形成することができない。
化する現象は、単一の核を成長させる程度に十分微細に
形成される異種材料としての窒化シリコンの大きさに影
響を与える。すなわち、核形成密度が大きい組成を有す
る窒化シリコンは、非常に微細に形成しない限り、単一
の核を形成することができない。
したがって、核形成密度と、単一の核が選択できる最適
な窒化シリコンの大きさとを選択する必要がある。たと
えば〜105cm-2の核形成密度を得る堆積条件では、窒化
シリコンの大きさは約４μｍ以下であれば単一の核を選
択できる。
な窒化シリコンの大きさとを選択する必要がある。たと
えば〜105cm-2の核形成密度を得る堆積条件では、窒化
シリコンの大きさは約４μｍ以下であれば単一の核を選
択できる。
（イオン注入による異種材料の形成） Siに対して核形成密度差を実現する方法として、核形成
密度の低い堆積面材料であるSiO2の表面に局所的にSi,
N,P,B,F,Ar,He,C,As,Ga,Ge等をイオン注入してSiO2の堆
積面に変質領域を形成し、この変質領域を核形成密度の
高い堆積面材料としても良い。
密度の低い堆積面材料であるSiO2の表面に局所的にSi,
N,P,B,F,Ar,He,C,As,Ga,Ge等をイオン注入してSiO2の堆
積面に変質領域を形成し、この変質領域を核形成密度の
高い堆積面材料としても良い。
例えば、SiO2表面をレジストで多い、所望の箇所を露
光、現像、溶解させてSiO2表面を部分的に表出させる。
光、現像、溶解させてSiO2表面を部分的に表出させる。
続いて、SiF4ガスをソースガスとして用い、Siイオンを
10keVで１×1016〜１×1018cm-2の密度でSiO2表面に打
込む。これによる投影飛程は114Åであり、SiO2表面で
はSi濃度が〜1022cm-3に達する。SiO2はもともと非晶質
であるために、Siイオンを注入した領域も非晶質であ
る。
10keVで１×1016〜１×1018cm-2の密度でSiO2表面に打
込む。これによる投影飛程は114Åであり、SiO2表面で
はSi濃度が〜1022cm-3に達する。SiO2はもともと非晶質
であるために、Siイオンを注入した領域も非晶質であ
る。
なお、変質領域を形成するには、レジストをマスクとし
てイオン注入を行うこともできるが、集束イオンビーム
技術を用いて、レジストマスクを使用せずに絞られたSi
イオンをSiO2表面に注入してもよい。
てイオン注入を行うこともできるが、集束イオンビーム
技術を用いて、レジストマスクを使用せずに絞られたSi
イオンをSiO2表面に注入してもよい。
こうしてイオン注入を行った後、レジストを剥離するこ
とで、SiO2面にSiが過剰な変質領域が形成される。この
ような変質領域が形成されたSiO2堆積面にSiを気相成長
させる。
とで、SiO2面にSiが過剰な変質領域が形成される。この
ような変質領域が形成されたSiO2堆積面にSiを気相成長
させる。
第10図は、Siイオンの注入量と核形成密度との関係を示
すグラフである。
すグラフである。
同グラフに示すように、Si+注入量が多い程、核形成密
度が増大することがわかる。
度が増大することがわかる。
したがって、変質領域を十分微細に形成することで、こ
の変質領域を異種材料としてSiの単一の核を成長させる
ことができ、上述したように単結晶を成長させることが
できる。
の変質領域を異種材料としてSiの単一の核を成長させる
ことができ、上述したように単結晶を成長させることが
できる。
なお、変質領域を単一の核が成長する程度に十分微細に
形成することは、レジストのパターニングや、集束イオ
ンビームのビームを絞ることによって容易に達成され
る。
形成することは、レジストのパターニングや、集束イオ
ンビームのビームを絞ることによって容易に達成され
る。
（CVD以外のSi堆積方法） Siの選択核形成によって単結晶を成長させるには、CVD
法だけではなく、Siを真空中（＜10-6Torr）で電子銃に
より蒸発させ、加熱した基板に堆積させる方法も用いら
れる。特に、超高真空中（＜10-9Torr）で蒸着を行うMB
E（Molecular Beam Epitaxy）法では、基板温度900℃以
上でSiビームとSiO2が反応を始め、SiO2上でのSiの核形
成は皆無になることが知られている（T.Yonehara,S,Yos
hioka and S.Miyazawa Journal of Applied Physics 5
3,10,p6839,1983）。
法だけではなく、Siを真空中（＜10-6Torr）で電子銃に
より蒸発させ、加熱した基板に堆積させる方法も用いら
れる。特に、超高真空中（＜10-9Torr）で蒸着を行うMB
E（Molecular Beam Epitaxy）法では、基板温度900℃以
上でSiビームとSiO2が反応を始め、SiO2上でのSiの核形
成は皆無になることが知られている（T.Yonehara,S,Yos
hioka and S.Miyazawa Journal of Applied Physics 5
3,10,p6839,1983）。
この現象を利用してSiO2上に点在させた微小な窒化シリ
コンに完全な選択性をもってSiの単一の核を形成し、そ
こに単結晶Siを成長させることができた。この時の堆積
条件は、真空度10-8Torr以下、Siビーム強度9.7×1014a
toms/cm2・sec、基板温度900℃〜1000℃であった。
コンに完全な選択性をもってSiの単一の核を形成し、そ
こに単結晶Siを成長させることができた。この時の堆積
条件は、真空度10-8Torr以下、Siビーム強度9.7×1014a
toms/cm2・sec、基板温度900℃〜1000℃であった。
この場合、SiO2＋Si→2SiO↑という反応により、SiOと
いう蒸気圧の著しく高い反応生成物が形成され、この蒸
発によるSiO2自身のSiによるエッチングが生起してい
る。
いう蒸気圧の著しく高い反応生成物が形成され、この蒸
発によるSiO2自身のSiによるエッチングが生起してい
る。
これに対して、窒化シリコン上では上記エッチング現象
は起こらず、核形成、そして堆積が生じている。
は起こらず、核形成、そして堆積が生じている。
したがって、核形成密度の高い堆積面材料としては、窒
化シリコン以外に、タンタル酸化物（Ta2O5）、窒化シ
リコン酸化物（SiON）等を使用しても同様の効果を得る
ことができる。すなわち、これらの材料を微小形成して
上記異種材料とすることで、同様に単結晶を成長させる
ことができる。
化シリコン以外に、タンタル酸化物（Ta2O5）、窒化シ
リコン酸化物（SiON）等を使用しても同様の効果を得る
ことができる。すなわち、これらの材料を微小形成して
上記異種材料とすることで、同様に単結晶を成長させる
ことができる。
以上詳細に説明した単結晶成長法によって、上記半導体
結晶層が絶縁層上に形成される。
結晶層が絶縁層上に形成される。
［発明の効果］ 以上詳細に説明したように、本発明によれば、情報記憶
回路部を構成するトランジスタと、ゲート部を形成する
トランジスタとを積層させることができるので、高集積
化が可能となり、大容量の半導体メモリ装置を実現する
ことができる。
回路部を構成するトランジスタと、ゲート部を形成する
トランジスタとを積層させることができるので、高集積
化が可能となり、大容量の半導体メモリ装置を実現する
ことができる。
なお、本発明において、ゲート部を形成するトランジス
タを積層構造とすれば、同一面積で多数個の入出力制御
用トランジスタを設けることができ、半導体メモリ装置
を多目的に用いることができる。
タを積層構造とすれば、同一面積で多数個の入出力制御
用トランジスタを設けることができ、半導体メモリ装置
を多目的に用いることができる。
第１図は本発明の半導体メモリ装置の一実施例を示す概
略的な部分断面図である。 第２図は上記半導体メモリ装置の一メモリセルの回路図
である。 第３図はスタティックRAMセルの一例を示す回路構成図
である。 第４図（Ａ）および（Ｂ）は選択堆積法の説明図であ
る。 第５図は、SiO2の堆積面と窒化シリコンの堆積面との核
形成密度の経時変化を示すグラフである。 第６図（Ａ）〜（Ｄ）は、単結晶又は実質的な単結晶の
形成方法の一例を示す形成工程図である。 第７図（Ａ）〜（Ｂ）は、第６図（Ａ）および（Ｄ）に
おける基板の斜視図である。 第８図は、SiH4とNH3の流量比と形成された窒化シリコ
ン膜中のSiおよびＮの組成比との関係を示したグラフで
ある。 第９図は、Si/N組成比と核形成密度との関係を示すグラ
フである。 第10図は、Siイオンの注入量と核形成密度との関係を示
すグラフである。 １……ｎ型シリコン基板 ２……ＰチャネルMOSトランジスタ ３……ＮチャネルMOSトランジスタ 5,13……絶縁層 12,14……スルーホール 15,16……MOSトランジスタ
略的な部分断面図である。 第２図は上記半導体メモリ装置の一メモリセルの回路図
である。 第３図はスタティックRAMセルの一例を示す回路構成図
である。 第４図（Ａ）および（Ｂ）は選択堆積法の説明図であ
る。 第５図は、SiO2の堆積面と窒化シリコンの堆積面との核
形成密度の経時変化を示すグラフである。 第６図（Ａ）〜（Ｄ）は、単結晶又は実質的な単結晶の
形成方法の一例を示す形成工程図である。 第７図（Ａ）〜（Ｂ）は、第６図（Ａ）および（Ｄ）に
おける基板の斜視図である。 第８図は、SiH4とNH3の流量比と形成された窒化シリコ
ン膜中のSiおよびＮの組成比との関係を示したグラフで
ある。 第９図は、Si/N組成比と核形成密度との関係を示すグラ
フである。 第10図は、Siイオンの注入量と核形成密度との関係を示
すグラフである。 １……ｎ型シリコン基板 ２……ＰチャネルMOSトランジスタ ３……ＮチャネルMOSトランジスタ 5,13……絶縁層 12,14……スルーホール 15,16……MOSトランジスタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 21/8238 27/00 ３０１ Ｒ 27/088 27/092 27/11 Ｈ０１Ｌ 27/08 ３２１ Ｈ Ｇ１１Ｃ 11/40 ３０１ 11/34 Ｋ
Claims (2)
- 【請求項１】情報記憶回路部を構成する複数の第１のト
ランジスタと、情報の入出力を制御するゲート部を構成
する複数の第２のトランジスタとを有する半導体メモリ
装置において、 前記複数の第１のトランジスタと前記複数の第２のトラ
ンジスタとを絶縁層を介して積層構造に形成し、 前記絶縁層上に形成されるトランジスタを絶縁層の材料
より核形成密度が十分大きく、且つ半導体層材料の単一
の核だけが成長する程度に十分微細な異種材料が設けら
れ、この異種材料に形成された単一の核を中心に成長さ
せて設けられた半導体単結晶層又は実質的な半導体単結
晶層に形成したことを特徴とする半導体メモリ装置。 - 【請求項２】前記複数の第２のトランジスタを絶縁層を
介して積層構造に形成し、この絶縁層上に形成される第
２のトランジスタを絶縁層の材料より核形成密度が十分
大きく、且つ半導体層材料の単一の核だけが成長する程
度に十分微細な異種材料が設けられ、この異種材料に形
成された単一の核を中心に成長させて設けられた半導体
単結晶層又は実質的な半導体単結晶層に形成した特許請
求の範囲第１項記載の半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264025A JPH0799762B2 (ja) | 1986-11-07 | 1986-11-07 | 半導体メモリ装置 |
| US07/855,498 US5155058A (en) | 1986-11-07 | 1992-03-23 | Method of making semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264025A JPH0799762B2 (ja) | 1986-11-07 | 1986-11-07 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63119254A JPS63119254A (ja) | 1988-05-23 |
| JPH0799762B2 true JPH0799762B2 (ja) | 1995-10-25 |
Family
ID=17397505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61264025A Expired - Fee Related JPH0799762B2 (ja) | 1986-11-07 | 1986-11-07 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799762B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521859A (en) * | 1991-03-20 | 1996-05-28 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
| US5514615A (en) * | 1991-03-20 | 1996-05-07 | Fujitsu Limited | Method of producing a semiconductor memory device having thin film transistor load |
| JP2665644B2 (ja) * | 1992-08-11 | 1997-10-22 | 三菱電機株式会社 | 半導体記憶装置 |
-
1986
- 1986-11-07 JP JP61264025A patent/JPH0799762B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63119254A (ja) | 1988-05-23 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |