JPH02294040A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置およびその製造方法に係り、特に
，極めて高い抵抗値を有する抵抗素子、あるいは薄膜効
果により、オフ電流，テール係数，しきい値電圧、短チ
ャネル効果等が改善されたＭＩＳ型電界効果トランジス
タ（以下，ＭＩＳＦＥＴと記す）、またはこれらの高抵
抗素子、ＭＩＳＦＥＴを用い、待機時の消費電力が極め
て低いスタティック型ランダムアクセスメモリ（以下、
ＳＲＡＭと記す）等の半導体装置およびこれらの半導体
装置を実現する半導体装置の製造方法に関する． 〔従来の技術〕 本発明に関連する技術文献としては、例えば、アイ・イ
ー・ディー・エム８３、テクニカルダイジェスト（１９
８３年）、アイ・イー・イー・イー２０２〜２０５頁［
キャラクタライゼイションオブＮチャネルアンドＰチャ
ネルＬＰＧＶＤボリシリコンＭＯＳＦＥＴＪエイチ・シ
チジョ他（ＩＥＤＭ８３，Ｔｅｃｈｎｉｃａｌ　Ｄｉｇ
ｅｓｔ，　１９８３，　Ｉ　Ｅ　Ｅ　Ｅ　，　ｐ．２０
２−２０５，ＣＨＡＲＡＣＴＥＲＩＺＡＴＩＯＮ　ＯＦ
　Ｎ−Ｃ｝ＩＡＮＮＥＬ　ＡＮＤ　Ｐ−ＣＨＡＮＮＥＬ
ＬＰＣＶＤ　ＰＯＬＹＳＩＬＪＣＯＮ　ＭＯＳＦＥＴＳ
，　Ｈ．Ｓｈｉｃｈｉｊｏ　ａｔ　ａｌ．）がある． ここで論じられているように、チャネル領域（電流経路
）となる多結晶Ｓｉ膜を堆積するときの下地絶縁膜とし
ては熱酸化膜が用いられており、また多結晶Ｓｉ膜の膜
厚も１５０ｎｍと十分に厚い。

〔発明が解決しようとする課題〕

従来技術では．Ｓｉｌｌ９の薄膜化の限界は３０ｎｆｆ
１程度であり，これ以下に薄膜化した場合には，膜が鳥
状になるか，あるいは穴が存在し、膜厚が均一に連続す
る膜は形成できなかった．しかし、より高い抵抗値を有
する多結品Ｓｉ抵抗素子やより高性能な多結晶Ｓｉ−Ｍ
ＩＳＦＥＴを得るためには，さらにいっそうの薄膜化が
不可欠であった。

本発明の第１の目的は、このような膜厚３０止以下の超
薄膜Ｓｉを用いた，高抵抗素子やＭＩＳＦＥＴを提供す
ることにある。また、このようにして形成した高抵抗素
子やＭＩＳＦＥＴを用いたＳＲＡＭを提供することにあ
る。さらに、膜厚３０ｎｍ以下の超薄膜Ｓｉを実現し、
これらの半導体装置を製造する方法を提供することにあ
る。

〔課題を解決するための手段〕

上記の目的を達成するために、本発明では、膜厚３０ｎ
ｍ以下の超薄膜Ｓｉを堆積するために下地の絶縁膜とし
て熱酸化膜に代えて、低圧化学気相蒸着法（以下、ＬＰ
ＣＶＤ法と記す）、常圧化学気相蒸着法（以下、ＡＰＣ
ＶＤ法と記す）等の化学気相蒸着法（以下、ＣＶＤ法と
記す）で形成したＳｉｎ２膜、Ｓｉ３Ｎ４膜等の絶ＲＷ
４を用いる。また，下地絶縁膜の表面にＳｉのイオン打
込みを行なう。さらに、Ｓｉ膜を堆積させる反応ガスと
して、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ，Ｈ，
）．　　トリシラン（ｓｘａＨｓ）等のシラン系ガスを
用いることができる． また、極めて高い抵抗値を有する多結晶Ｓｉ抵抗素子を
作るために上記の膜厚３０ｎ―以下の超薄膜Ｓｉを用い
る． さらに、薄膜効果により、オフ電流、テール係数、しき
い値電圧、短チャネル効果といったＭＩＳＦＥＴ特性を
改善するために上記の超薄膜Ｓｉをチャネル領域として
用いる． さらに，待機時の消費電力が極めて低いＳＲＡＭを得る
ために、上記高抵抗素子あるいはＭＩＳＦＥＴを負荷素
子に用いる． 〔作用〕 ？えば、モノシラン、ジシラン，トリシラン等のシラン
系ガスを用いたＣＶＤ法によるＳｉ膜の堆積過程は、絶
縁膜表面への化学種の吸看および絶縁膜表面での反応位
置への拡散の素過程とからなると考えられる。

同じＳｉｎ，膜でもＣＶＤ法で形成したＳｉＯ■膜の表
面は熱酸化膜の表面に比べて吸着したＳｉが捕獲される
場所が多く、したがって絶縁膜表面での拡散が困難とな
り、Ｓｉ膜形成初期の核密度が高く，よりち密な膜が形
成される。これが膜厚３０ｎｍ以下の超薄膜Ｓｉを形成
しようとした場合、熱酸化膜上では島状となり、ＣＶＤ
で形成した絶縁膜上では連続膜となる理由と考えられる
。また、同様のことがＳｉのイオン打込みを行なった１
０１膜表面でもいえる。

上記の形成方法で得られる超薄膜Ｓｉを用いた高抵抗素
子は従来の高抵抗素子に比べてより高い抵抗値を持つこ
とは言うまでもない． また，超薄膜Ｓｉをチャネルに用いたＭＩＳＦＥＴは、
極めて低いオフ電流値を持つと同時に、テール係数、し
きい値電圧、短チャネル効果等のＭＩＳＦＥＴ特性が大
きく改善される．また、上記の高抵抗素子あるいはＭＩ
ＳＦＥＴを負荷素子に用いたＳＲＡＭでは、極めて低い
消費電力を達成できる。

〔実施例〕

実施例　ｌ ｐ型Ｓｉ基板１１を用意し、熱酸化し、Ｓ　ｉ　Ｏ，膜
１２を形成する．その上ニＬ　Ｐ　Ｃ　Ｖ　Ｄ法により
，多結晶Ｓｉ膜１３を堆積し、この上にＬＰＣＶＤ法に
よりＳ　ｉ　Ｏ，膜１４を堆積し，多結晶Ｓｉ膜１４中
にＢＦｔのイオン打込みを行なう（第１図（Ａ）　）　
． 次に、不純物の活性化を行なった後，ＨＦ系水溶液中で
ウェットエッチングし．ＳｉＯ，膜ｌ４を除去する．次
に、ホトレジストパターンをマスクとしたドライエッチ
ング法で多結晶Ｓｉ膜１３を加工し、ゲート電極１３′
を形成する．次に、反応ガスにＳｉＨ．とＮ，Ｏガスを
用い、温度８００’Ｃｔ”ＬＰＣＶＤ法によりＳｉｎ２
膜１５を膜厚２５？ｍ堆積し、続いてＮ３ガス雰囲気中
で９００℃、１０分間の熱処理を行ない，ゲート酸化膜
とする。その上にシラン系ガス（Ｓ　ｉ　Ｈ，またはＳ
ｉｔＨ，またはＳｘｘＨｍ）を反応ガスに用い，温度５
２０℃でＬＰＣＶＤ法によりＳｉ膜１６を膜厚１０ｎｍ
堆積する．ホトレジストパターンをマスクとしたドライ
エッチング法で所定形状に加工する．次に、ＬＰＣＶＤ
法によりＳ　ｉ　Ｏ，膜１７を堆積し、ホトレジストパ
ターンをマスクとしてＢＦ，ｔをイオン打込みし，ソー
ス・ドレインのｐ型高濃度不純物領域を形成する（第１
図ＣＢ））． 次に、ＣＶＤ法によりＳｉＯ■膜を形成し、その上にＣ
ＶＤ法によりＢＰＳＧ　（ボロン、リンを含んだシリケ
ートガラス）を堆積し、層間絶縁膜１８とする．次に、
リフローした後でホトレジストパターンをマスクにドラ
イエッチング法でコンタクト穴を形成する．次に，Ａｌ
−Ｓｉ膜１９を堆積し，ホトレジストパターンをマスク
にドライエッチング法で配線のパターンを形成した後，
Ｈ２ガス雰囲気中４５０℃、３０分間の熱処理を行なう
（第１図（Ｃ））． 本実施例により製造した多結晶Ｓｉ−ｐチャネルＭＯＳ
型電界効果トランジスタにおいて、ソース電極を接地し
、ドレインおよびゲート電極に電圧を印加し、ドレイン
電流を測定した。

チャネル領域となる多結晶Ｓｉ膜を従来法の薄膜化限界
である膜厚４０ｎｍとしたときと、本発明で可能となっ
た膜厚１０ｎ園としたときにおいて同様の測定を行ない
比較を行なったところ、オフ電流は１／１０に減少した
．また，しきい値電圧の絶対値は１ｖ減少した．また、
サブスレッショルド領域の特性も改善され、テール係数
は１／２に減少した．さらに，短チャネル効果も大幅に
改善され、膜厚４０ｎｍではチャネル長１．４μ鳳以下
でパンチスルーに起因するオフ電流増加が見られるのに
対し、膜厚１０ｎｍではチャネル長０．８μ園までパン
チスルーは見られなかった． 実施例　２ 以上に記載した実施例１はゲート電極の上にゲート絶縁
膜を有する構造である．この構造に対し、？ート絶縁膜
上にゲート電極を有する構造がある．本実施例はそのよ
うな構造に対して本発明を実施した例であり，第２図を
用いて説明する．まず，ｐ型Ｓｉ基板２１を用意し，こ
の上にＳ　ｉ　Ｈ４ガスとＮ，Ｏガスを用い、温度８０
０℃でＬＰＣＶＤ法によりＳｉ０２膜２２を膜厚１００
ｎａ〜１μｍ堆積する．次に、シラン系ガス（Ｓ　ｉ　
Ｈ，またはＳｉ．Ｈ．またはＳｉ３Ｈ，）を反応ガスに
用い、温度５２０℃でＬＰＣｖＤ法によりＳｉ膜２３を
膜厚Ｉｏｎ膳堆積する（第２図Ａ）。

次に，ＬＰＣＶＤ法によリＳ　ｉ　Ｏ，膜２４を膜厚２
５ｎｍ堆積し、Ｎ２ガス雰囲気中で９００℃、１０分間
熱処理を行ない、ゲート酸化膜とする。その上にＬＰＣ
ＶＤ法により多結晶Ｓｉ膜を堆積し、ホトレジストパタ
ーンをマスクとしてドライエッチングしゲート電極２５
を形成する．この上にＬＰＣＶＤ法によりＳ　ｉ　Ｏ，
膜２６を堆積し、多結晶Ｓｉ膜２３および２５中に自己
整合的にＢＦ■ｔをイオン打込みし，ソース，ドレイン
およびゲート電極を同時に形成する（第２図（Ｂ））。

次に．ＣＶＤ法によりＳｉｎ，膜を形成し、その上にＣ
ＶＤ法によりＢＰＳＧを堆積し、眉間絶縁膜２７とする
。次に、リフローした後でホトレジストパターンをマス
クにドライエッチング法でコンタクト穴を形成する。次
にＡｌ−Ｓｉ膜２８を堆積し、ホトレジストパターンを
マスクにドライエッチング法で配線のパターンを形成し
た後、Ｈ２ガス雰囲気中で４５０℃，３０分間の熱処理
を行なう（第２図（Ｃ））。

本実施例で製造した多結晶Ｓｉ−ｐチャネルＭｏＳ型電
界効果トランジスタにおいて、実施例１と同様の測定を
行なった結果、実施例１と同様に大幅に特性を改善でき
た。

実施例　３ 本発明を、完全ＣＭＯＳ型のＳＲＡＭのメモリセルに応
用した実施例を第３図を用いて説明する。

本実施例ではメモリセルを構成するインバータの負荷素
子として多結晶Ｓｉ−ｐチャネルＭＯＳトランジスタを
用いた． まず、ｎ型Ｓｉ基板３０１を用意し、ｐウエル３０２を
形成した後、選択酸化法（ＬＯＣＯＳ法）により素子分
離領域３０３を形成する。

熱酸化によりゲート酸化膜３０４を形成した後，ｎチャ
ネルＭＯＳトランジスタのしきい値電圧を調節するため
にＢＦ２ｔをイオン打込みする。

暉動ＭＯＳトランジスタのゲート電極と転送Ｍ○Ｓトラ
ンジスタの拡散層との直接接続のための接続孔を形成し
、ＬＰＣＶＤ法により多結晶Ｓｉ３０５を堆積し、ＰＯ
ＣＱ３を用いたリン拡散を行なった後，ＬＰＣＶＤ法で
ｓｉｏ２膜３０６を堆積し、ドライエッチング法でゲー
ト電極を形成する。次に、ＬＤＤ構造用の低感度領域形
成のためにＰ“をイオン打込みする６次に、ＬＰＣＶＤ
法によりＳｉｎ２膜を堆積し、異方性ドライエッチング
によりゲート電極側壁にサイドウオール３０７を形成し
、Ａｓ”をイオン打込みし、ソース・ドレインとなる高
濃度不純物領域を形成する（第３図（Ａ））。

次に、不純物の活性化を行なった後、ＬＰＣＶＤ法によ
り層間のＳ　ｉ　Ｏ．膜３０８を堆積する。

？いて、多結晶Ｓｉ−ｐチャネルＭｏＳトランジスタの
ゲート電極と駆動ｎＭＯＳトランジスタのゲート電極と
を接続するための接続孔を形成した後、ＬＰＣＶＤ法に
より多結晶Ｓｉ膜を堆積する．次にＬＰＣＶＤ法により
Ｓ　ｉ　Ｏ，膜を堆積した後にＢＦ一のイオン打込みを
行ない、不純物の活性化を行なった後にウエットエッチ
ングによりＳｉｎ，膜を除去する。続いて、ホトレジス
トパターンをマスクとしてドライエッチング法により多
結晶Ｓｉ膜を所定形状に加工し，多結晶Ｓｉ−ｐチャネ
ルＭＯＳトランジスタのゲート電極３０９とする．次に
、反応ガスにＳｉＨ．ガスおよびＮ，Ｏガスを用い、温
度ａＯＯ℃でＬＰＣＶＤ法によりＳｉＯ■膜を膜厚２５
ｎ鵬堆積し、Ｎ２ガス雰囲気中、９００℃、ｌＯ分間の
熱処理を行ない、これをゲート酸化膜３１０とする．次
に、多結品Ｓｉ−ｐチャネルＭＯＳトランジスタのドレ
イン部拡散層と対向するインバータのゲート電極とを接
続するための接続孔を形成した後、シラン系ガス（Ｓｉ
Ｈ４またはＳｉ，Ｈ．またはＳｉ，Ｈ．）を反応ガスに
用い、温度５２０℃でＬＰＣＶＤ法によりＳｉ膜３１１
を膜厚１０口Ｉ堆積する。ホトレジストパターンをマス
クとしてドライエッチング法で所定形状に加工し、ＬＰ
ＣＶＤ法によりＳｉｎ２膜を堆積し，ホトレジストパタ
ーンをマスクにＢＦげをイオン打込みし、ソース・ドレ
イン領域を形成する（第３図（Ｂ））。

次に、ＬＰＣＶＤ法によりＳｉｎ２膜を堆積し（３１２
）．その上ニＢ　Ｐ　Ｓ　Ｇ膜を常圧ＣＶＤ法で堆積し
（３１３）．眉間絶縁膜とする。続いて、第１層配線の
接続孔を形成した後、ＴｉＮ．Ｗを蒸着し（３１４）、
ドライエッチング法で所定形状に加工する。続いて、配
線層間絶縁膜としてリンを含んだＳｉｎ．膜３１５を堆
積し、第２層配線の接続孔を形成した後、 ＴｉＮ，Ａｌを蒸着し（３１６）．　　ドライエッチン
グ法で所定形状に加工する（第３図（Ｃ））。

最後に、Ｈ３ガス雰囲気中で４５０℃，３０分間の熱処
理を行なった後に、最終保護膜としてＳｉＨ．ガスとＮ
Ｈ，ガスを用いたプラズマＣＶＤ法によリシリコンナイ
トライド膜を堆積し，ドライエッチング法で所定形状に
加工した後，Ｎ２ガス雰囲気中で４００℃、６０分の熱
処理を行なう．以上の方法で製造したメモリセルの待機
時消費電流は従来技術の１／ｌＯに減少した。また、薄
膜効果によりオン電流が増加した結果、情報保持特性が
改善し，また動作時のソフトエラー率も大幅に減少した
． 実施例　４ 実施例１〜３は、膜厚３０止以下の超薄膜Ｓｉ膜を堆積
するために下地絶縁膜として熱酸化膜に代えてＣＶＤＭ
縁膜を用いた．これと同等の効果を得るために従来技術
と同様に熱酸化膜を用いた場合に、Ｓｉｔのイオン打込
みを行ない、表面をＳｉ過剰とし、核形成密度を高くし
て連続膜を形成した例を示す． ｐ型Ｓｉ基板４１を用意し、実施例ｌと同じ方法でＳｉ
ｎ，膜（４２）、多結晶Ｓｉゲート電極（４３）を形成
する（第４図（Ａ））．次に，温度９００℃において熱
酸化し，ＳｉＯ，膜４４を膜厚２５ｎｍ形成する．続い
て、Ｓｉｔを１５ｋａＶでＩ　Ｘ　１０”ａ＋１−”イ
オン打込みする（第４図（Ｂ））． 続いて，実施例１と同じ方法でＳｉ膜堆積（４　５）　
、Ｂ　Ｆ，”イオン打込みによるソース・ドレイン形成
、ＢＰＳＧ／ＨＬＤの眉間膜（４６）形成、コンタクト
穴形成、Ａｌ−Ｓｉ配線（４７）形成、Ｈ２ガス雰囲気
中アニールを行なう（第４図（Ｃ）　）　． 本実施例で製造した多結晶Ｓｉ−ｐチャネルＭｏＳトラ
ンジスタでは、実施例ｌと同等の特性が得られた．また
、本実施例ではＳｉイオン打込みを行なった例を示した
が．Ｆ．Ａｒ．Ａｓ，Ｐ、Ｂ等のイオン打込みによって
も効果が見られた。

流Ｉｏとゲート電圧Ｖｏ特性の多結晶Ｓｉ膜厚の影響を
示す図、第７図は、オフ電流の多結晶Ｓｉ膜厚依存性を
示す図，第８図は、多結晶Ｓｉ薄膜化による短チャネル
効果の改善を示す図、第９図は、多結晶Ｓｉ薄膜化によ
るテール係数の改善を示す図である． 〔発明の効果〕 以上説明したように、本発明の製造方法では、絶縁膜上
にＬＰＣＶＤ法により膜厚３０ｎｍ以下の超薄膜Ｓｉを
島状にならずに連続膜として形成できる．また、本発明
の半導体装置では、ＭＩＳＦＥＴのオフ電流を１／１０
に減少でき、テール係数を１７２に減少でき、さらにチ
ャネル長０．８μ一までパンチスルーを生じさせない．
また、ＳＲＡＭの待機時消費電流を１／１Ｇに低減でき
、ソフトエラー率も減少させることができる．

【図面の簡単な説明】

第１図（Ａ）〜（Ｃ）は、本発明の実施例１の製造工程
の断面図、第２図（Ａ）〜（Ｃ）は、本発明の実施例２
の製造工程の断面図，第３図（Ａ）〜（Ｃ）は，本発明
の実施例３の製造工程の断面１１・・・ｐ型Ｓｉ基板 １２・・・熱酸化膜 １３・・・多結晶Ｓｉ膜 １３′・・・多結晶Ｓｉゲート電極 １４−ＣＶＤＳｉＯ，膜 １５−ＣＶＤＳｉＯ，膜（ゲート絶縁膜）１６・・・多
結晶Ｓｉ膜（チャネル、ソース、ドレイン部） １７・・・ＣＶＤＳｉＯ，膜 １８・・・層間絶縁膜 ｌ９・・・Ａｌ−Ｓｉ膜 ２１・・・ｐ型Ｓｉ基板 ２２・・・ＣＶＤＳｉＯ，膜 ２３・・・多結晶Ｓｉ膜（チャネル，ソース、ドレイン
部） ２４＝・ＣＶＤＳｉＯ，膜（ゲートｍ縁膜）２５・・・
多結晶Ｓｉゲート電極 ２６・ＣＶＤＳｉＯ，膜 ２７・・・層間Ｍ縁膜 ２８・・・ＡＩ−Ｓｉ膜 ３０１・・・ｎ型Ｓｉ基板 ３０２・・・ｐウエル ３０３・・・素子分離領域 ３０４・・・ゲート酸化暎 ３０５・・・多結晶Ｓｉゲート電極 ３０６−ＣＶＤＳｉＯ，膜 ３０７・・・ＬＤＤ用サイドウォール ３　０　８　＝−・層間ＣＶＤＳｉＯ２膜３０９・・・
多結晶Ｓｉゲート電極 ３１０・・・ＣＶＤゲート酸化膜 ３１１・・・チャネル部多結晶Ｓｉ膜 ３　１　２−ＣＶＤＳ　ｉ　Ｏ，膜 ３１３・・・ＢおよびＰを含んだＳｉｎ，膜３１４・・
・第１層配線（Ｗ／ＴｉＮ）３１５・・・Ｐを含んだＳ
ｉｎ２膜 ３１６・・・第２層配線（ＡＩ／ＴｉＮ）４１・・・ｐ
型Ｓｉ基板 ４２・・・熱酸化膜 ４３・・・多結晶Ｓｉゲート電極 ４４・・・ゲート酸化膜 ４５・・・多結晶Ｓｉ膜（チャネル、ソース、ドレイ ン部） ４６・・・層間絶蒜膜 ４７・・・Ａｌ−Ｓｉ膜

Claims (1)

1. 【特許請求の範囲】 １、膜厚３０ｎｍ以下の多結晶Ｓｉ膜または非晶質Ｓｉ
   膜を高抵抗素子として用いたことを特徴とする半導体装
   置。 ２、膜厚３０ｎｍ以下の多結晶Ｓｉ膜または非晶質Ｓｉ
   膜をＭＩＳ型電界効果トランジスタの電流経路として用
   いたことを特徴とする半導体装置。 ３、膜厚３０ｎｍ以下の多結晶Ｓｉ膜または非晶質Ｓｉ
   膜をＭＩＳ型電界効果トランジスタの電流経路として用
   い、下地絶縁膜を上記ＭＩＳ型電界効果トランジスタの
   ゲート絶縁膜として用いたことを特徴とする半導体装置
   。 ４、上記高抵抗素子、上記ＭＩＳ型電界効果トランジス
   タの少なくとも一方を負荷素子として用いてスタティッ
   ク型ランダムアクセスメモリが構成されていることを特
   徴とする請求項１、２または３記載の半導体装置。 ５、化学気相蒸着法を用いて下地絶縁膜を設ける工程と
   、上記下地絶縁膜上に膜厚３０ｎｍ以下の多結晶Ｓｉ膜
   または非晶質Ｓｉ膜を堆積する工程を有することを特徴
   とする半導体装置の製造方法。 ６、下地絶縁膜にＳｉのイオン打込みを行う工程と、上
   記下地絶縁膜上に膜厚３０ｎｍ以下の多結晶Ｓｉ膜また
   は非晶質Ｓｉ膜を堆積する工程を有することを特徴とす
   る半導体装置の製造方法。 ７、上記多結晶Ｓｉ膜または非晶質Ｓｉ膜を堆積する反
   応ガスとしてモノシラン、ジシランまたはトリシランを
   用いることをことを特徴とする請求項５または６記載の
   半導体装置の製造方法。