JPH07183521A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH07183521A JPH07183521A JP32763393A JP32763393A JPH07183521A JP H07183521 A JPH07183521 A JP H07183521A JP 32763393 A JP32763393 A JP 32763393A JP 32763393 A JP32763393 A JP 32763393A JP H07183521 A JPH07183521 A JP H07183521A
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- film transistor
- tft
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- semiconductor device
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Abstract
(57)【要約】
【目的】フォトリソグラフィーによる合わせずれの影響
を受けずにＴＦＴのソース、ドレインのイオン注入をお
こなえるＴＦＴを有する半導体装置及びその製造方法を
提供する。 【構成】ＴＦＴのチャネル部８及びオフセット部９とな
るバルク層をゲ−ト電極４の側壁、縦方向に形成し、自
己整合的にＴＦＴのソース部６及びドレイン部７のイオ
ン注入を行う。 【効果】フォトリソグラフィーによる合わせずれの影響
を受けずにＴＦＴのソース、ドレインのイオン注入をお
こなえる構造及び製造方法のため、ＴＦＴ特性が安定す
る。また、本発明の半導体装置を用いたセルを用いるこ
とにより、ＩDDSが低く、セルのデ−タ保持特性が良好
な微細ＳＲＡＭを作ることができる。
を受けずにＴＦＴのソース、ドレインのイオン注入をお
こなえるＴＦＴを有する半導体装置及びその製造方法を
提供する。 【構成】ＴＦＴのチャネル部８及びオフセット部９とな
るバルク層をゲ−ト電極４の側壁、縦方向に形成し、自
己整合的にＴＦＴのソース部６及びドレイン部７のイオ
ン注入を行う。 【効果】フォトリソグラフィーによる合わせずれの影響
を受けずにＴＦＴのソース、ドレインのイオン注入をお
こなえる構造及び製造方法のため、ＴＦＴ特性が安定す
る。また、本発明の半導体装置を用いたセルを用いるこ
とにより、ＩDDSが低く、セルのデ−タ保持特性が良好
な微細ＳＲＡＭを作ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の中の薄膜
トランジスタ（ＴＦＴ）に関する。
トランジスタ（ＴＦＴ）に関する。
【０００２】
【従来の技術】現在、ＴＦＴは液晶等の表示体デバイス
によく用いられている。ＴＦＴは絶縁膜上であれば、容
易に形成できるといった利点を有していることが知られ
ている。
によく用いられている。ＴＦＴは絶縁膜上であれば、容
易に形成できるといった利点を有していることが知られ
ている。
【０００３】まず、ＴＦＴの構造断面図を図７に示す。
図７において１は半導体基板、４はＴＦＴゲ−ト電極、
５はＴＦＴゲ−ト酸化膜、６はＴＦＴソ−ス部、７はＴ
ＦＴドレイン部、８はＴＦＴチャネル部、９はＴＦＴオ
フセット部である。
図７において１は半導体基板、４はＴＦＴゲ−ト電極、
５はＴＦＴゲ−ト酸化膜、６はＴＦＴソ−ス部、７はＴ
ＦＴドレイン部、８はＴＦＴチャネル部、９はＴＦＴオ
フセット部である。
【０００４】次に、従来の半導体装置の製造方法を図８
（ａ）〜図８（ｂ）を用いて説明する。
（ａ）〜図８（ｂ）を用いて説明する。
【０００５】まず、シリコン酸化膜等の絶縁膜が形成さ
れた半導体基板１上に、ＴＦＴゲート電極４をポリシリ
コンで形成し、ＴＦＴゲート膜５であるところのシリコ
ン酸化膜をＣＶＤ法または熱酸化法により形成する。そ
して、ＴＦＴバルク部１１をアモルファスシリコンまた
はポリシリコンで形成する。この状態を示す図が図８
（ａ）である。
れた半導体基板１上に、ＴＦＴゲート電極４をポリシリ
コンで形成し、ＴＦＴゲート膜５であるところのシリコ
ン酸化膜をＣＶＤ法または熱酸化法により形成する。そ
して、ＴＦＴバルク部１１をアモルファスシリコンまた
はポリシリコンで形成する。この状態を示す図が図８
（ａ）である。
【０００６】そして、イオン打ち込みによりＢＦ2また
はＢを導入することにより、ＴＦＴトランジスタのソー
ス部６、ドレイン部７、チャネル部８及びオフセット部
９を形成する。なお、ソース部及びドレイン部とチャネ
ル部及びオフセット部の打ち分けはパターニングされた
フォトレジスト１６を用いて行っている。この状態を示
すのが図８（ｂ）である。
はＢを導入することにより、ＴＦＴトランジスタのソー
ス部６、ドレイン部７、チャネル部８及びオフセット部
９を形成する。なお、ソース部及びドレイン部とチャネ
ル部及びオフセット部の打ち分けはパターニングされた
フォトレジスト１６を用いて行っている。この状態を示
すのが図８（ｂ）である。
【０００７】また、現在、ＴＦＴはＳＲＡＭでメモリセ
ルの負荷として用いることによりＳＲＡＭの低消費電力
性を更に向上させると共にセルの良好なデータ保持特性
の確保を可能にする新技術として注目されている。
ルの負荷として用いることによりＳＲＡＭの低消費電力
性を更に向上させると共にセルの良好なデータ保持特性
の確保を可能にする新技術として注目されている。
【０００８】ｐＭＯＳ負荷型セルと呼ばれるＴＦＴをＳ
ＲＡＭセルに用いたＳＲＡＭセル構造断面図を図９に示
す。図９において、１は半導体基板、１０は拡散層、１
２は基板上のＭＯＳトランジスタゲ−ト酸化膜、１３は
基板上のＭＯＳトランジスタゲ−ト電極、２は層間膜、
３はＴＦＴのドレインと拡散層とをつなぐコンタクト、
４はＴＦＴゲ−ト電極、５はＴＦＴゲ−ト酸化膜、６は
ＴＦＴソ−ス部、７はＴＦＴドレイン部、８はＴＦＴチ
ャネル部、９はＴＦＴのオフセット部である。
ＲＡＭセルに用いたＳＲＡＭセル構造断面図を図９に示
す。図９において、１は半導体基板、１０は拡散層、１
２は基板上のＭＯＳトランジスタゲ−ト酸化膜、１３は
基板上のＭＯＳトランジスタゲ−ト電極、２は層間膜、
３はＴＦＴのドレインと拡散層とをつなぐコンタクト、
４はＴＦＴゲ−ト電極、５はＴＦＴゲ−ト酸化膜、６は
ＴＦＴソ−ス部、７はＴＦＴドレイン部、８はＴＦＴチ
ャネル部、９はＴＦＴのオフセット部である。
【０００９】この構造は、基板のＭＯＳトランジスタの
上に負荷となるＴＦＴｐＭＯＳトランジスタを積み上げ
たものでこの構造をとることによりさらに高集積化もは
かれるという利点がある。
上に負荷となるＴＦＴｐＭＯＳトランジスタを積み上げ
たものでこの構造をとることによりさらに高集積化もは
かれるという利点がある。
【００１０】また、従来のｐＭＯＳ負荷型セルと呼ばれ
るＴＦＴをＳＲＡＭセルに用いた半導体装置の製造方法
を図１０（ａ）〜図１０（ｂ）を用いて説明する。
るＴＦＴをＳＲＡＭセルに用いた半導体装置の製造方法
を図１０（ａ）〜図１０（ｂ）を用いて説明する。
【００１１】まず、拡散層１０、ＭＯＳトランジスタの
ゲ−ト酸化膜１２、ＭＯＳトランジスタゲ−ト電極１３
が形成された半導体基板１上に層間絶縁膜としてシリコ
ン酸化膜２を形成する。
ゲ−ト酸化膜１２、ＭＯＳトランジスタゲ−ト電極１３
が形成された半導体基板１上に層間絶縁膜としてシリコ
ン酸化膜２を形成する。
【００１２】次に、ＴＦＴゲート電極４をポリシリコン
で形成し、ＴＦＴゲート膜５をシリコン酸化膜をＣＶＤ
法または熱酸化法により形成する。そして、ＴＦＴと半
導体基板上のＭＯＳトランジスタを接続するためのコン
タクト３を開孔し、ＴＦＴバルク部をアモルファスシリ
コンまたはポリシリコンで形成する。この状態を示すの
が図１０（ａ）である。
で形成し、ＴＦＴゲート膜５をシリコン酸化膜をＣＶＤ
法または熱酸化法により形成する。そして、ＴＦＴと半
導体基板上のＭＯＳトランジスタを接続するためのコン
タクト３を開孔し、ＴＦＴバルク部をアモルファスシリ
コンまたはポリシリコンで形成する。この状態を示すの
が図１０（ａ）である。
【００１３】そして、イオン打ち込みによりＢＦ2また
はＢを導入することにより、ＰｃｈＴＦＴトランジスタ
のソース部６、ドレイン部７、チャネル部８及びオフセ
ット部９を形成する。なお、ソース部及びドレイン部と
チャネル部及びオフセット部の打ち分けはパターニング
されたフォトレジスト１６を用いて行っている。この状
態を示すのが図１０（ｂ）である。
はＢを導入することにより、ＰｃｈＴＦＴトランジスタ
のソース部６、ドレイン部７、チャネル部８及びオフセ
ット部９を形成する。なお、ソース部及びドレイン部と
チャネル部及びオフセット部の打ち分けはパターニング
されたフォトレジスト１６を用いて行っている。この状
態を示すのが図１０（ｂ）である。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
製造方法においては、ＴＦＴのチャネル部及びオフセッ
ト部とソース部及びドレイン部とのイオン注入の打ち分
けに、パターニングされたフォトレジストを用いている
ため、フォトリソグラフィーの際の合わせずれにより、
ＴＦＴのゲ−ト電極とフォトレジストによる打ち分けに
より形成されたチャネル部とにずれが生じ、ＴＦＴ特性
がばらついてしまう。つまり、製造時のフォトリソグラ
フィーの状態によりＴＦＴ特性がばらついてしまうこと
になる。
製造方法においては、ＴＦＴのチャネル部及びオフセッ
ト部とソース部及びドレイン部とのイオン注入の打ち分
けに、パターニングされたフォトレジストを用いている
ため、フォトリソグラフィーの際の合わせずれにより、
ＴＦＴのゲ−ト電極とフォトレジストによる打ち分けに
より形成されたチャネル部とにずれが生じ、ＴＦＴ特性
がばらついてしまう。つまり、製造時のフォトリソグラ
フィーの状態によりＴＦＴ特性がばらついてしまうこと
になる。
【００１５】そこで、本発明はこのような問題を解決す
るためのもので、その目的とするところは、フォトリソ
グラフィーによる合わせずれの影響を受ずにＴＦＴのソ
ース、ドレインのイオン注入をおこなえるＴＦＴを有す
る半導体装置及びその製造方法を提供することである。
るためのもので、その目的とするところは、フォトリソ
グラフィーによる合わせずれの影響を受ずにＴＦＴのソ
ース、ドレインのイオン注入をおこなえるＴＦＴを有す
る半導体装置及びその製造方法を提供することである。
【００１６】
【課題を解決するための手段】本発明による半導体装置
は、絶縁膜が形成されている半導体基板上に形成されて
いる薄膜トランジスタを有する半導体装置において、チ
ャネル領域が前記半導体基板に対して縦方向にのみ形成
され、薄膜トランジスタのチャネル長がゲート電極の膜
厚により定められていることを特徴とする。
は、絶縁膜が形成されている半導体基板上に形成されて
いる薄膜トランジスタを有する半導体装置において、チ
ャネル領域が前記半導体基板に対して縦方向にのみ形成
され、薄膜トランジスタのチャネル長がゲート電極の膜
厚により定められていることを特徴とする。
【００１７】また、本発明による半導体装置は、絶縁膜
が形成されている半導体基板上に形成されている薄膜ト
ランジスタを有する半導体装置において、薄膜トランジ
スタのチャネル領域及びオフセット領域が前記半導体基
板に対して縦方向にのみ形成され、薄膜トランジスタの
チャネル長がゲート電極の膜厚により定められ、薄膜ト
ランジスタのオフセット長が前記半導体半導体基板と前
記ゲート電極間の層間膜厚により定められていることを
特徴とする。
が形成されている半導体基板上に形成されている薄膜ト
ランジスタを有する半導体装置において、薄膜トランジ
スタのチャネル領域及びオフセット領域が前記半導体基
板に対して縦方向にのみ形成され、薄膜トランジスタの
チャネル長がゲート電極の膜厚により定められ、薄膜ト
ランジスタのオフセット長が前記半導体半導体基板と前
記ゲート電極間の層間膜厚により定められていることを
特徴とする。
【００１８】また、本発明による半導体装置は、絶縁膜
が形成されている半導体基板上に形成されている薄膜ト
ランジスタを有する半導体装置において、薄膜トランジ
スタのチャネル領域及びオフセット領域が前記半導体基
板に対して縦方向にのみ形成され、薄膜トランジスタの
チャネル長がゲート電極の膜厚により定められ、薄膜ト
ランジスタのオフセット長がゲート電極上の層間膜厚に
より定められていることを特徴とする。
が形成されている半導体基板上に形成されている薄膜ト
ランジスタを有する半導体装置において、薄膜トランジ
スタのチャネル領域及びオフセット領域が前記半導体基
板に対して縦方向にのみ形成され、薄膜トランジスタの
チャネル長がゲート電極の膜厚により定められ、薄膜ト
ランジスタのオフセット長がゲート電極上の層間膜厚に
より定められていることを特徴とする。
【００１９】また、本発明による半導体装置は、絶縁膜
が形成されている半導体基板上に形成されている薄膜ト
ランジスタを有する半導体装置において、薄膜トランジ
スタのチャネル領域が薄膜トランジスタのゲート電極に
開孔されたコンタクトホールの側壁にのみ形成されてい
ることを特徴とする。
が形成されている半導体基板上に形成されている薄膜ト
ランジスタを有する半導体装置において、薄膜トランジ
スタのチャネル領域が薄膜トランジスタのゲート電極に
開孔されたコンタクトホールの側壁にのみ形成されてい
ることを特徴とする。
【００２０】また、本発明による半導体装置は、絶縁膜
が形成されている半導体基板上に形成されている薄膜ト
ランジスタを有する半導体装置において、薄膜トランジ
スタのチャネル領域及び薄膜トランジスタのオフセット
領域が薄膜トランジスタのゲート電極に開孔されたコン
タクトホールの側壁にのみ形成されていることを特徴と
する。
が形成されている半導体基板上に形成されている薄膜ト
ランジスタを有する半導体装置において、薄膜トランジ
スタのチャネル領域及び薄膜トランジスタのオフセット
領域が薄膜トランジスタのゲート電極に開孔されたコン
タクトホールの側壁にのみ形成されていることを特徴と
する。
【００２１】また、本発明による半導体装置は、絶縁膜
が形成されている半導体基板上に形成されている薄膜ト
ランジスタを有する半導体装置において、薄膜トランジ
スタのチャネル領域が薄膜トランジスタのゲート電極に
開孔されたコンタクトホール中に埋め込まれていること
を特徴とする。
が形成されている半導体基板上に形成されている薄膜ト
ランジスタを有する半導体装置において、薄膜トランジ
スタのチャネル領域が薄膜トランジスタのゲート電極に
開孔されたコンタクトホール中に埋め込まれていること
を特徴とする。
【００２２】また、本発明による半導体装置は、絶縁膜
が形成されている半導体基板上に形成されている薄膜ト
ランジスタを有する半導体装置において、薄膜トランジ
スタのチャネル領域及び薄膜トランジスタのオフセット
領域が薄膜トランジスタのゲート電極に開孔されたコン
タクトホール中に埋め込まれていることを特徴とする。
が形成されている半導体基板上に形成されている薄膜ト
ランジスタを有する半導体装置において、薄膜トランジ
スタのチャネル領域及び薄膜トランジスタのオフセット
領域が薄膜トランジスタのゲート電極に開孔されたコン
タクトホール中に埋め込まれていることを特徴とする。
【００２３】また、本発明による半導体装置の製造方法
は、薄膜トランジスタのチャネル領域が薄膜トランジス
タのゲート電極に開孔されたコンタクトホールの側壁に
のみ形成されている半導体装置の製造方法において、半
導体基板上に導電層を形成する工程と、前記導電層上に
絶縁膜を形成する工程と、前記絶縁膜上に薄膜トランジ
スタのゲート電極を形成する工程と、前記ゲート電極の
側壁にサイドウォールスペーサを形成する工程と、前記
ゲート電極上に絶縁膜を形成する工程と、前記ゲート電
極上から前記導電層につながるコンタクトホールを開孔
する工程と、前記半導体基板上に薄膜トランジスタのゲ
ート膜を形成する工程と、前記半導体基板上に異方性の
ドライエッチングによりエッチングし、コンタクトホー
ルの側壁以外のゲート膜を除去する工程と、前記半導体
基板上に薄膜トランジスタのバルク層を形成する工程
と、前記薄膜トランジスタのバルク層に全面イオン打ち
込みすることにより、薄膜トランジスタのチャネル領域
及びオフセット領域以外の薄膜トランジスタのソース領
域及びドレイン領域を形成することを特徴とする。
は、薄膜トランジスタのチャネル領域が薄膜トランジス
タのゲート電極に開孔されたコンタクトホールの側壁に
のみ形成されている半導体装置の製造方法において、半
導体基板上に導電層を形成する工程と、前記導電層上に
絶縁膜を形成する工程と、前記絶縁膜上に薄膜トランジ
スタのゲート電極を形成する工程と、前記ゲート電極の
側壁にサイドウォールスペーサを形成する工程と、前記
ゲート電極上に絶縁膜を形成する工程と、前記ゲート電
極上から前記導電層につながるコンタクトホールを開孔
する工程と、前記半導体基板上に薄膜トランジスタのゲ
ート膜を形成する工程と、前記半導体基板上に異方性の
ドライエッチングによりエッチングし、コンタクトホー
ルの側壁以外のゲート膜を除去する工程と、前記半導体
基板上に薄膜トランジスタのバルク層を形成する工程
と、前記薄膜トランジスタのバルク層に全面イオン打ち
込みすることにより、薄膜トランジスタのチャネル領域
及びオフセット領域以外の薄膜トランジスタのソース領
域及びドレイン領域を形成することを特徴とする。
【００２４】また、薄膜トランジスタのチャネル領域が
薄膜トランジスタのゲート電極に開孔されたコンタクト
ホールの側壁にのみ形成されている半導体装置の製造方
法において、前記のバルク層へのイオン打ち込みのｒP
がＴＦＴバルク層の膜厚の５分の１以下であることを特
徴とする。
薄膜トランジスタのゲート電極に開孔されたコンタクト
ホールの側壁にのみ形成されている半導体装置の製造方
法において、前記のバルク層へのイオン打ち込みのｒP
がＴＦＴバルク層の膜厚の５分の１以下であることを特
徴とする。
【００２５】また、本発明による半導体装置の製造方法
は、薄膜トランジスタのチャネル領域が薄膜トランジス
タのゲート電極に開孔されたコンタクトホール中に埋め
込まれている半導体装置の製造方法において、半導体基
板上に導電層を形成する工程と、前記導電層上に絶縁膜
を形成する工程と、前記絶縁膜上に薄膜トランジスタの
ゲート電極を形成する工程と、前記ゲート電極の側壁に
サイドウォールスペーサを形成する工程と、前記ゲート
電極上に絶縁膜を形成する工程と、前記ゲート電極上か
ら前記導電層につながるコンタクトホールを開孔する工
程と、前記半導体基板に絶縁膜をマスクとして、全面イ
オン打ち込みすることにより、薄膜トランジスタのソー
ス領域、あるいは、ドレイン領域をゲート膜を形成する
工程と、前記半導体基板上に薄膜トランジスタのゲート
膜を形成する工程と、前記半導体基板上に異方性のドラ
イエッチングによりエッチングし、コンタクトホールの
側壁以外のゲート膜を除去する工程と、前記コンタクト
ホールを埋め込みに、さらに、前記半導体基板上に薄膜
トランジスタのバルク層を形成する工程と、前記薄膜ト
ランジスタのバルク層に全面イオン打ち込みすることに
より、薄膜トランジスタのチャネル領域及びオフセット
領域以外の薄膜トランジスタのソース領域あるいはドレ
イン領域を形成することを特徴とする。
は、薄膜トランジスタのチャネル領域が薄膜トランジス
タのゲート電極に開孔されたコンタクトホール中に埋め
込まれている半導体装置の製造方法において、半導体基
板上に導電層を形成する工程と、前記導電層上に絶縁膜
を形成する工程と、前記絶縁膜上に薄膜トランジスタの
ゲート電極を形成する工程と、前記ゲート電極の側壁に
サイドウォールスペーサを形成する工程と、前記ゲート
電極上に絶縁膜を形成する工程と、前記ゲート電極上か
ら前記導電層につながるコンタクトホールを開孔する工
程と、前記半導体基板に絶縁膜をマスクとして、全面イ
オン打ち込みすることにより、薄膜トランジスタのソー
ス領域、あるいは、ドレイン領域をゲート膜を形成する
工程と、前記半導体基板上に薄膜トランジスタのゲート
膜を形成する工程と、前記半導体基板上に異方性のドラ
イエッチングによりエッチングし、コンタクトホールの
側壁以外のゲート膜を除去する工程と、前記コンタクト
ホールを埋め込みに、さらに、前記半導体基板上に薄膜
トランジスタのバルク層を形成する工程と、前記薄膜ト
ランジスタのバルク層に全面イオン打ち込みすることに
より、薄膜トランジスタのチャネル領域及びオフセット
領域以外の薄膜トランジスタのソース領域あるいはドレ
イン領域を形成することを特徴とする。
【００２６】また、本発明による半導体装置の製造方法
は、薄膜トランジスタのチャネル領域が薄膜トランジス
タのゲート電極に開孔されたコンタクトホール中に埋め
込まれている半導体装置の製造方法において、前記のＴ
ＦＴのバルク層へのイオン打ち込みのｒPがＴＦＴバル
ク層の膜厚の５分の１以下であることを特徴とする。
は、薄膜トランジスタのチャネル領域が薄膜トランジス
タのゲート電極に開孔されたコンタクトホール中に埋め
込まれている半導体装置の製造方法において、前記のＴ
ＦＴのバルク層へのイオン打ち込みのｒPがＴＦＴバル
ク層の膜厚の５分の１以下であることを特徴とする。
【００２７】また、本発明による半導体装置の製造方法
は、薄膜トランジスタのチャネル領域が薄膜トランジス
タのゲート電極に開孔されたコンタクトホール中に埋め
込まれている半導体装置の製造方法において、請求項１
０のコンタクトホール径が１．２ミクロン以下であるこ
とを特徴とする。
は、薄膜トランジスタのチャネル領域が薄膜トランジス
タのゲート電極に開孔されたコンタクトホール中に埋め
込まれている半導体装置の製造方法において、請求項１
０のコンタクトホール径が１．２ミクロン以下であるこ
とを特徴とする。
【００２８】
【実施例】以下、本発明についての代表的な実施例を図
面を用いて詳細に説明する。
面を用いて詳細に説明する。
【００２９】図１は、本発明の一実施例を示す半導体装
置の断面図である。図１において、１は半導体基板、２
は層間膜、４はＴＦＴゲ−ト電極、５はＴＦＴゲ−ト酸
化膜、６はＴＦＴソ−ス部、７はＴＦＴドレイン部、８
はＴＦＴチャネル部、９はＴＦＴのオフセット部であ
る。
置の断面図である。図１において、１は半導体基板、２
は層間膜、４はＴＦＴゲ−ト電極、５はＴＦＴゲ−ト酸
化膜、６はＴＦＴソ−ス部、７はＴＦＴドレイン部、８
はＴＦＴチャネル部、９はＴＦＴのオフセット部であ
る。
【００３０】この構造は、ＴＦＴをチャネル部及びオフ
セット部を縦方向に形成しており、自己整合的にＴＦＴ
のチャネル部及びオフセット部以外のイオン注入が行え
るため、フォトリソグラフィーによる合わせずれの影響
がなくなり、ＴＦＴのばらつきを低減でき、安定的に生
産することができる。また、ＴＦＴのチャネル長をＴＦ
Ｔゲ−ト電極の膜厚により、ＴＦＴのオフセット長を層
間膜の膜厚により規定できるため、マスク変更無しに所
望のゲ−ト長、あるいは、オフセット長を持つＴＦＴを
得ることが出来る。
セット部を縦方向に形成しており、自己整合的にＴＦＴ
のチャネル部及びオフセット部以外のイオン注入が行え
るため、フォトリソグラフィーによる合わせずれの影響
がなくなり、ＴＦＴのばらつきを低減でき、安定的に生
産することができる。また、ＴＦＴのチャネル長をＴＦ
Ｔゲ−ト電極の膜厚により、ＴＦＴのオフセット長を層
間膜の膜厚により規定できるため、マスク変更無しに所
望のゲ−ト長、あるいは、オフセット長を持つＴＦＴを
得ることが出来る。
【００３１】では、本発明の一実施例を示す半導体装置
の製造方法を図２（ａ）〜図２（ｂ）を用いて説明す
る。
の製造方法を図２（ａ）〜図２（ｂ）を用いて説明す
る。
【００３２】まず、絶縁膜が形成された半導体基板１上
に層間絶縁膜２として２０００オングストローム〜６０
００オングストロームのシリコン酸化膜を形成する。こ
のシリコン酸化膜は約８００度の減圧下（約０．１Ｔｏ
ｒｒ）において、３００ｃｃ／ｍｉｎのＳｉＨ4と３０
０ｃｃ／ｍｉｎのＮ2Ｏを化学気相成長させるＣＶＤ法
により形成され、この層間膜の膜厚によりＴＦＴのオフ
セットの長さを決めている。
に層間絶縁膜２として２０００オングストローム〜６０
００オングストロームのシリコン酸化膜を形成する。こ
のシリコン酸化膜は約８００度の減圧下（約０．１Ｔｏ
ｒｒ）において、３００ｃｃ／ｍｉｎのＳｉＨ4と３０
０ｃｃ／ｍｉｎのＮ2Ｏを化学気相成長させるＣＶＤ法
により形成され、この層間膜の膜厚によりＴＦＴのオフ
セットの長さを決めている。
【００３３】次に、ＴＦＴゲート電極４を５００℃〜７
００℃の温度でＳｉＨ4を反応させる化学気相成長法
（ＣＶＤ）で４０００オングストローム〜８０００オン
グストロームの多結晶シリコン層を形成する。このＴＦ
Ｔゲ−ト電極の膜厚によりＴＦＴのチャネルの長さを決
めている。なお、このＴＦＴゲ−ト電極となる多結晶シ
リコンにイオン注入法等により不純物を導入することを
忘れてはならない。そして、ゲ−ト電極４はＣＦ4とＯ2
の混合ガスからなる異方性のドライエッチングを用いて
エッチングする。次に、約０．１ｔｏｒｒの真空度、約
９００ＷのＲＦパワーを用い、ＣＨＦ3とＣＦ4を用いた
異方性のドライエッチングにより層間膜２をエッチング
する。
００℃の温度でＳｉＨ4を反応させる化学気相成長法
（ＣＶＤ）で４０００オングストローム〜８０００オン
グストロームの多結晶シリコン層を形成する。このＴＦ
Ｔゲ−ト電極の膜厚によりＴＦＴのチャネルの長さを決
めている。なお、このＴＦＴゲ−ト電極となる多結晶シ
リコンにイオン注入法等により不純物を導入することを
忘れてはならない。そして、ゲ−ト電極４はＣＦ4とＯ2
の混合ガスからなる異方性のドライエッチングを用いて
エッチングする。次に、約０．１ｔｏｒｒの真空度、約
９００ＷのＲＦパワーを用い、ＣＨＦ3とＣＦ4を用いた
異方性のドライエッチングにより層間膜２をエッチング
する。
【００３４】引き続き、２００オングストローム〜１０
００オングストロームのシリコン酸化膜を約８００度の
減圧下（約０．１Ｔｏｒｒ）において、３００ｃｃ／ｍ
ｉｎのＳｉＨ4と３００ｃｃ／ｍｉｎのＮ2Ｏを化学気相
成長させるＣＶＤ法により形成する。このシリコン酸化
膜はＴＦＴゲ−ト膜５となるものである。なお、このＴ
ＦＴのゲ−ト膜はＣＶＤ法ではなく、熱酸化法を用いて
形成しても良い。
００オングストロームのシリコン酸化膜を約８００度の
減圧下（約０．１Ｔｏｒｒ）において、３００ｃｃ／ｍ
ｉｎのＳｉＨ4と３００ｃｃ／ｍｉｎのＮ2Ｏを化学気相
成長させるＣＶＤ法により形成する。このシリコン酸化
膜はＴＦＴゲ−ト膜５となるものである。なお、このＴ
ＦＴのゲ−ト膜はＣＶＤ法ではなく、熱酸化法を用いて
形成しても良い。
【００３５】そして、アモルファスシリコンまたはポリ
シリコンで２００オングストローム〜１０００オングス
トロームのＴＦＴのバルク層１１を形成する。アモルフ
ァスシリコンの形成法としては、６０パスカル、５００
度〜６００度の減圧下でＳｉＨ4を反応させる化学気相
成長法（ＣＶＤ）があげられる。この状態を示す図が図
２（ａ）である。
シリコンで２００オングストローム〜１０００オングス
トロームのＴＦＴのバルク層１１を形成する。アモルフ
ァスシリコンの形成法としては、６０パスカル、５００
度〜６００度の減圧下でＳｉＨ4を反応させる化学気相
成長法（ＣＶＤ）があげられる。この状態を示す図が図
２（ａ）である。
【００３６】そして、イオン打ち込みによりＢＦ2また
はＢを導入することにより、ＰｃｈＴＦＴトランジスタ
のソース部６、ドレイン部７、チャネル部８及びオフセ
ット部９を形成する。この時、チャネル部及びオフセッ
ト部はゲ−ト電極の側壁、縦方向に形成されているた
め、イオン注入が行われない。よって、パターニングさ
れたフォトレジストを用いて打ち分ける必要が無く、自
己整合的にチャネル部及びオフセット部が形成される。
このイオン打ち込みの条件としては、ＴＦＴのバルク層
が約５００オングストロームの場合、ＢＦ2が２５ｋｅ
Ｖ〜４０ｋｅＶが適している。この場合、イオン注入の
ｒPが約３００オングストロームとなり、ＴＦＴのチャ
ネル部８及びオフセット部９が十分確保される。この状
態を示す図が図２（ｂ）である。なお、イオン注入の透
過膜としてシリコン酸化膜を用いても良いことは言うま
でもない。また、、ＮｃｈのＴＦＴを形成する場合は、
イオン打ち込みする不純物として、Ａｓ、Ｐ等を使用す
ればよい。
はＢを導入することにより、ＰｃｈＴＦＴトランジスタ
のソース部６、ドレイン部７、チャネル部８及びオフセ
ット部９を形成する。この時、チャネル部及びオフセッ
ト部はゲ−ト電極の側壁、縦方向に形成されているた
め、イオン注入が行われない。よって、パターニングさ
れたフォトレジストを用いて打ち分ける必要が無く、自
己整合的にチャネル部及びオフセット部が形成される。
このイオン打ち込みの条件としては、ＴＦＴのバルク層
が約５００オングストロームの場合、ＢＦ2が２５ｋｅ
Ｖ〜４０ｋｅＶが適している。この場合、イオン注入の
ｒPが約３００オングストロームとなり、ＴＦＴのチャ
ネル部８及びオフセット部９が十分確保される。この状
態を示す図が図２（ｂ）である。なお、イオン注入の透
過膜としてシリコン酸化膜を用いても良いことは言うま
でもない。また、、ＮｃｈのＴＦＴを形成する場合は、
イオン打ち込みする不純物として、Ａｓ、Ｐ等を使用す
ればよい。
【００３７】また、、層間膜２をゲ−ト電極上に形成す
ることにより、ＴＦＴのオフセットの位置を変更するこ
とが可能である。なお、ＴＦＴにオフセットが不要の場
合は、層間膜２を形成しないことにより実現できる。
ることにより、ＴＦＴのオフセットの位置を変更するこ
とが可能である。なお、ＴＦＴにオフセットが不要の場
合は、層間膜２を形成しないことにより実現できる。
【００３８】図３は、本発明の他の一実施例を示す半導
体装置の断面図である。これは、ｐＭＯＳ負荷型セルと
呼ばれるＴＦＴをＳＲＡＭセルに用いている。図３にお
いて、１は半導体基板、１０は拡散層、１２は基板上の
ＭＯＳトランジスタゲ−ト酸化膜、１３は基板上のＭＯ
Ｓトランジスタゲ−ト電極、２は層間膜、３はＴＦＴの
チャネル、オフセット及びドレインを形成するととも
に、ＴＦＴを拡散層につなげるコンタクト、１４はＴＦ
Ｔのゲ−ト電極側壁のサイドウォ−ルスペーサでありゲ
ート電極による段差を平坦化するために形成されてい
る。１５はＴＦＴのバルクとＴＦＴのゲ−ト電極とを分
離するの層間膜、４はＴＦＴゲ−ト電極、５はＴＦＴゲ
−ト酸化膜、６はＴＦＴソ−ス部、７はＴＦＴドレイン
部、８はＴＦＴチャネル部、９はＴＦＴのオフセット部
である。
体装置の断面図である。これは、ｐＭＯＳ負荷型セルと
呼ばれるＴＦＴをＳＲＡＭセルに用いている。図３にお
いて、１は半導体基板、１０は拡散層、１２は基板上の
ＭＯＳトランジスタゲ−ト酸化膜、１３は基板上のＭＯ
Ｓトランジスタゲ−ト電極、２は層間膜、３はＴＦＴの
チャネル、オフセット及びドレインを形成するととも
に、ＴＦＴを拡散層につなげるコンタクト、１４はＴＦ
Ｔのゲ−ト電極側壁のサイドウォ−ルスペーサでありゲ
ート電極による段差を平坦化するために形成されてい
る。１５はＴＦＴのバルクとＴＦＴのゲ−ト電極とを分
離するの層間膜、４はＴＦＴゲ−ト電極、５はＴＦＴゲ
−ト酸化膜、６はＴＦＴソ−ス部、７はＴＦＴドレイン
部、８はＴＦＴチャネル部、９はＴＦＴのオフセット部
である。
【００３９】この構造は、基板のＭＯＳトランジスタの
上に負荷となるＴＦＴｐＭＯＳトランジスタを積み上げ
たもので、ＴＦＴのチャネル部及びオフセット部を縦方
向に形成している。この構造は、自己整合的にＴＦＴの
チャネル部及びオフセット部以外の部分にイオン注入を
行えるため、フォトリソグラフィーによる合わせずれの
影響を受けなくなり、ＴＦＴのばらつきを低減でき、安
定的に生産することができる。また、ＴＦＴのチャネル
長をＴＦＴゲ−ト電極の膜厚により規定し、ＴＦＴのオ
フセット長をＴＦＴゲ−ト電極下の層間膜厚により規定
できるため、マスク変更無しに所望のゲ−ト長、あるい
は、オフセット長を持つＴＦＴを得ることが出来る。
上に負荷となるＴＦＴｐＭＯＳトランジスタを積み上げ
たもので、ＴＦＴのチャネル部及びオフセット部を縦方
向に形成している。この構造は、自己整合的にＴＦＴの
チャネル部及びオフセット部以外の部分にイオン注入を
行えるため、フォトリソグラフィーによる合わせずれの
影響を受けなくなり、ＴＦＴのばらつきを低減でき、安
定的に生産することができる。また、ＴＦＴのチャネル
長をＴＦＴゲ−ト電極の膜厚により規定し、ＴＦＴのオ
フセット長をＴＦＴゲ−ト電極下の層間膜厚により規定
できるため、マスク変更無しに所望のゲ−ト長、あるい
は、オフセット長を持つＴＦＴを得ることが出来る。
【００４０】では、本発明の一実施例を示す半導体装置
の製造方法を図４（ａ）〜図４（ｃ）を用いて説明す
る。
の製造方法を図４（ａ）〜図４（ｃ）を用いて説明す
る。
【００４１】まず、拡散層１０、ＭＯＳトランジスタの
ゲ−ト酸化膜１２、ＭＯＳトランジスタゲ−ト電極１３
が形成された半導体基板１上に層間絶縁膜として２００
０オングストローム〜６０００オングストロームのシリ
コン酸化膜２を形成する。このシリコン酸化膜は約８０
０度の減圧下（約０．１Ｔｏｒｒ）において、３００ｃ
ｃ／ｍｉｎのＳｉＨ4と３００ｃｃ／ｍｉｎのＮ2Ｏを化
学気相成長させるＣＶＤ法により形成され、この層間膜
の膜厚によりＴＦＴのオフセットの長さを決めている。
ゲ−ト酸化膜１２、ＭＯＳトランジスタゲ−ト電極１３
が形成された半導体基板１上に層間絶縁膜として２００
０オングストローム〜６０００オングストロームのシリ
コン酸化膜２を形成する。このシリコン酸化膜は約８０
０度の減圧下（約０．１Ｔｏｒｒ）において、３００ｃ
ｃ／ｍｉｎのＳｉＨ4と３００ｃｃ／ｍｉｎのＮ2Ｏを化
学気相成長させるＣＶＤ法により形成され、この層間膜
の膜厚によりＴＦＴのオフセットの長さを決めている。
【００４２】次に、ＴＦＴゲート電極４を５００℃〜７
００℃の温度でＳｉＨ4を反応させる化学気相成長法
（ＣＶＤ）で４０００オングストローム〜８０００オン
グストロームの多結晶シリコン層を形成する。このＴＦ
Ｔゲ−ト電極の膜厚によりＴＦＴのチャネルの長さを決
めている。なお、このＴＦＴゲ−ト電極となる多結晶シ
リコンにイオン注入法等により不純物を導入することを
忘れてはならない。そして、ＴＦＴゲ−ト電極の側壁に
サイドウォールスペーサ１４を形成する。このサイドウ
ォールスペーサは、５０００オングストローム〜１２０
００オングストロームのシリコン酸化膜をＣＶＤ法によ
り形成し、それを異方性のドライエッチングによりエッ
チングすることにより形成している。なお、このサイド
ウォ−ルスペーサはゲ−ト電極により発生した段差を平
坦化のために形成している。
００℃の温度でＳｉＨ4を反応させる化学気相成長法
（ＣＶＤ）で４０００オングストローム〜８０００オン
グストロームの多結晶シリコン層を形成する。このＴＦ
Ｔゲ−ト電極の膜厚によりＴＦＴのチャネルの長さを決
めている。なお、このＴＦＴゲ−ト電極となる多結晶シ
リコンにイオン注入法等により不純物を導入することを
忘れてはならない。そして、ＴＦＴゲ−ト電極の側壁に
サイドウォールスペーサ１４を形成する。このサイドウ
ォールスペーサは、５０００オングストローム〜１２０
００オングストロームのシリコン酸化膜をＣＶＤ法によ
り形成し、それを異方性のドライエッチングによりエッ
チングすることにより形成している。なお、このサイド
ウォ−ルスペーサはゲ−ト電極により発生した段差を平
坦化のために形成している。
【００４３】そして、層間絶縁膜として１０００オング
ストローム〜３０００オングストロームのシリコン酸化
膜１５をＣＶＤ法により形成する。この層間膜１５は、
ＴＦＴゲ−ト電極とＴＦＴのバルク層となるＴＦＴのソ
ース領域を分離するためのものである。この状態を示す
図が図４（ａ）である。
ストローム〜３０００オングストロームのシリコン酸化
膜１５をＣＶＤ法により形成する。この層間膜１５は、
ＴＦＴゲ−ト電極とＴＦＴのバルク層となるＴＦＴのソ
ース領域を分離するためのものである。この状態を示す
図が図４（ａ）である。
【００４４】そして、ＴＦＴのチャネル部及びオフセッ
ト部を形成する所であり、さらに、半導体基板上のＭＯ
ＳトランジスタとＴＦＴを接続するためのコンタクト３
を開孔する。このコンタクトは、層間膜１５、ＴＦＴゲ
−ト電極４、層間膜２の３層を開孔するものであり、３
ステップの異方性のドライエッチングを用いて行う。ま
ず、約０．１ｔｏｒｒの真空度、約９００ＷのＲＦパワ
ーを用い、ＣＨＦ3とＣＦ4を用いた異方性のドライエッ
チングにより層間膜１５を開孔する。なお、ＣＨＦ3と
ＣＦ4のガス流量はそれぞれ８０ｓｃｃｍ、２０ｓｃｃ
ｍである。次に、ＣＦ4とＯ2の混合ガスからなる異方性
のドライエッチングを用いてＴＦＴゲ−ト電極４を開孔
する。さらに、層間膜２をＣＨＦ3とＣＦ4を用いた異方
性のドライエッチングにより開孔する。
ト部を形成する所であり、さらに、半導体基板上のＭＯ
ＳトランジスタとＴＦＴを接続するためのコンタクト３
を開孔する。このコンタクトは、層間膜１５、ＴＦＴゲ
−ト電極４、層間膜２の３層を開孔するものであり、３
ステップの異方性のドライエッチングを用いて行う。ま
ず、約０．１ｔｏｒｒの真空度、約９００ＷのＲＦパワ
ーを用い、ＣＨＦ3とＣＦ4を用いた異方性のドライエッ
チングにより層間膜１５を開孔する。なお、ＣＨＦ3と
ＣＦ4のガス流量はそれぞれ８０ｓｃｃｍ、２０ｓｃｃ
ｍである。次に、ＣＦ4とＯ2の混合ガスからなる異方性
のドライエッチングを用いてＴＦＴゲ−ト電極４を開孔
する。さらに、層間膜２をＣＨＦ3とＣＦ4を用いた異方
性のドライエッチングにより開孔する。
【００４５】引き続き、２００オングストローム〜１０
００オングストロームのシリコン酸化膜を約８００度の
減圧下（約０．１Ｔｏｒｒ）において、３００ｃｃ／ｍ
ｉｎのＳｉＨ4と３００ｃｃ／ｍｉｎのＮ2Ｏを化学気相
成長させるＣＶＤ法により形成する。このシリコン酸化
膜はＴＦＴゲ−ト膜５となるものである。なお、このＴ
ＦＴのゲ−ト膜はＣＶＤ法ではなく、熱酸化法を用いて
形成しても良い。そして異方性の、約０．１ｔｏｒｒの
真空度、約９００ＷのＲＦパワーを用い、ＣＨＦ3とＣ
Ｆ4を用いた異方性のドライエッチングによりコンタク
ト上のシリコン酸化膜を除去することにより、コンタク
ト３の側壁にのみＴＦＴのゲ−ト膜５が形成される。こ
の状態を示す図が図４（ｂ）である。
００オングストロームのシリコン酸化膜を約８００度の
減圧下（約０．１Ｔｏｒｒ）において、３００ｃｃ／ｍ
ｉｎのＳｉＨ4と３００ｃｃ／ｍｉｎのＮ2Ｏを化学気相
成長させるＣＶＤ法により形成する。このシリコン酸化
膜はＴＦＴゲ−ト膜５となるものである。なお、このＴ
ＦＴのゲ−ト膜はＣＶＤ法ではなく、熱酸化法を用いて
形成しても良い。そして異方性の、約０．１ｔｏｒｒの
真空度、約９００ＷのＲＦパワーを用い、ＣＨＦ3とＣ
Ｆ4を用いた異方性のドライエッチングによりコンタク
ト上のシリコン酸化膜を除去することにより、コンタク
ト３の側壁にのみＴＦＴのゲ−ト膜５が形成される。こ
の状態を示す図が図４（ｂ）である。
【００４６】そして、アモルファスシリコンまたはポリ
シリコンで２００オングストローム〜１０００オングス
トロームのＴＦＴのバルク層を形成する。アモルファス
シリコンの形成法としては、６０パスカル、５００度〜
６００度の減圧下でＳｉＨ4を反応させる化学気相成長
法（ＣＶＤ）があげられる。
シリコンで２００オングストローム〜１０００オングス
トロームのＴＦＴのバルク層を形成する。アモルファス
シリコンの形成法としては、６０パスカル、５００度〜
６００度の減圧下でＳｉＨ4を反応させる化学気相成長
法（ＣＶＤ）があげられる。
【００４７】そして、イオン打ち込みによりＢＦ2また
はＢを導入することにより、ＰｃｈＴＦＴトランジスタ
のソース部６、ドレイン部７、チャネル部８及びオフセ
ット部９を形成する。なお、チャネル部及びオフセット
部はコンタクト３の側壁に形成されるため、イオン注入
が行われない。よって、パターニングされたフォトレジ
ストを用いて打ち分ける必要が無く、自己整合的にチャ
ネル部及びオフセット部が形成される。また、イオン打
ち込みは、ＴＦＴバルク層の厚さの約５分の１の深さに
イオン打ち込みのｒPがあるようにを行なえば、不純物
の拡散によりＴＦＴのチャネル部やオフセット部がなく
なることはない。例えば、ＴＦＴのバルク層が約５００
オングストロームの場合、ＢＦ2を１０ｋｅＶ〜２５ｋ
ｅＶの加速エネルギーで打ち込むことが適している。こ
の場合、イオン注入のｒPが約１００オングストローム
となり、Ｂの拡散を考えても、ＴＦＴのチャネル部８及
びオフセット部９が十分確保される。なお、イオン注入
の透過膜としてシリコン酸化膜を用いても良いことは言
うまでもない。この状態を示す図が図４（ｃ）である。
はＢを導入することにより、ＰｃｈＴＦＴトランジスタ
のソース部６、ドレイン部７、チャネル部８及びオフセ
ット部９を形成する。なお、チャネル部及びオフセット
部はコンタクト３の側壁に形成されるため、イオン注入
が行われない。よって、パターニングされたフォトレジ
ストを用いて打ち分ける必要が無く、自己整合的にチャ
ネル部及びオフセット部が形成される。また、イオン打
ち込みは、ＴＦＴバルク層の厚さの約５分の１の深さに
イオン打ち込みのｒPがあるようにを行なえば、不純物
の拡散によりＴＦＴのチャネル部やオフセット部がなく
なることはない。例えば、ＴＦＴのバルク層が約５００
オングストロームの場合、ＢＦ2を１０ｋｅＶ〜２５ｋ
ｅＶの加速エネルギーで打ち込むことが適している。こ
の場合、イオン注入のｒPが約１００オングストローム
となり、Ｂの拡散を考えても、ＴＦＴのチャネル部８及
びオフセット部９が十分確保される。なお、イオン注入
の透過膜としてシリコン酸化膜を用いても良いことは言
うまでもない。この状態を示す図が図４（ｃ）である。
【００４８】また、本実施例の半導体装置では、ＴＦＴ
を用いたｐＭＯＳ負荷型のＳＲＡＭセルを用いて説明し
ているが、本発明をＴＦＴの下層に他の構成を持つ半導
体装置に適用しても有効である。
を用いたｐＭＯＳ負荷型のＳＲＡＭセルを用いて説明し
ているが、本発明をＴＦＴの下層に他の構成を持つ半導
体装置に適用しても有効である。
【００４９】図５は、本発明の他の一実施例を示す半導
体装置の断面図である。これは、ｐＭＯＳ負荷型セルと
呼ばれるＴＦＴをＳＲＡＭセルに用いている。図５にお
いて、１は半導体基板、１０は拡散層、１２は基板上の
ＭＯＳトランジスタゲ−ト酸化膜、１３は基板上のＭＯ
Ｓトランジスタゲ−ト電極、２は層間膜、３はＴＦＴの
チャネル及びオフセットを形成するところのコンタク
ト、１４はＴＦＴのゲ−ト電極側壁のサイドウォ−ルス
ペーサでありゲート電極による段差を平坦化するために
形成されている。１５はＴＦＴのバルクとＴＦＴのゲ−
ト電極とを分離するの層間膜、４はＴＦＴゲ−ト電極、
５はＴＦＴゲ−ト酸化膜、６はＴＦＴソ−ス部、７はＴ
ＦＴドレイン部、８はＴＦＴチャネル部、９はＴＦＴの
オフセット部である。
体装置の断面図である。これは、ｐＭＯＳ負荷型セルと
呼ばれるＴＦＴをＳＲＡＭセルに用いている。図５にお
いて、１は半導体基板、１０は拡散層、１２は基板上の
ＭＯＳトランジスタゲ−ト酸化膜、１３は基板上のＭＯ
Ｓトランジスタゲ−ト電極、２は層間膜、３はＴＦＴの
チャネル及びオフセットを形成するところのコンタク
ト、１４はＴＦＴのゲ−ト電極側壁のサイドウォ−ルス
ペーサでありゲート電極による段差を平坦化するために
形成されている。１５はＴＦＴのバルクとＴＦＴのゲ−
ト電極とを分離するの層間膜、４はＴＦＴゲ−ト電極、
５はＴＦＴゲ−ト酸化膜、６はＴＦＴソ−ス部、７はＴ
ＦＴドレイン部、８はＴＦＴチャネル部、９はＴＦＴの
オフセット部である。
【００５０】この構造は、基板のＭＯＳトランジスタの
上に負荷となるＴＦＴｐＭＯＳトランジスタを積み上げ
たもので、ＴＦＴのチャネル部及びオフセット部をコン
タクト中に埋め込まれ、縦方向に形成されている。この
構造は、自己整合的にＴＦＴのチャネル部及びオフセッ
ト部以外の部分（ＴＦＴソース部）にイオン注入を行え
るため、フォトリソグラフィーによる合わせずれの影響
を受けなくなり、ＴＦＴのばらつきを低減でき、安定的
に生産することができる。また、ＴＦＴのチャネル長を
ＴＦＴゲ−ト電極の膜厚により規定し、ＴＦＴのオフセ
ット長をＴＦＴゲ−ト電極下の層間膜厚により規定でき
るため、マスク変更無しに所望のゲ−ト長、あるいは、
オフセット長を持つＴＦＴを得ることが出来る。
上に負荷となるＴＦＴｐＭＯＳトランジスタを積み上げ
たもので、ＴＦＴのチャネル部及びオフセット部をコン
タクト中に埋め込まれ、縦方向に形成されている。この
構造は、自己整合的にＴＦＴのチャネル部及びオフセッ
ト部以外の部分（ＴＦＴソース部）にイオン注入を行え
るため、フォトリソグラフィーによる合わせずれの影響
を受けなくなり、ＴＦＴのばらつきを低減でき、安定的
に生産することができる。また、ＴＦＴのチャネル長を
ＴＦＴゲ−ト電極の膜厚により規定し、ＴＦＴのオフセ
ット長をＴＦＴゲ−ト電極下の層間膜厚により規定でき
るため、マスク変更無しに所望のゲ−ト長、あるいは、
オフセット長を持つＴＦＴを得ることが出来る。
【００５１】では、本発明の一実施例を示す半導体装置
の製造方法を図６（ａ）〜図６（ｃ）を用いて説明す
る。
の製造方法を図６（ａ）〜図６（ｃ）を用いて説明す
る。
【００５２】まず、拡散層１０、ＭＯＳトランジスタの
ゲ−ト酸化膜１２、ＭＯＳトランジスタゲ−ト電極１３
が形成された半導体基板１上に層間絶縁膜として２００
０オングストローム〜６０００オングストロームのシリ
コン酸化膜２を形成する。このシリコン酸化膜は約８０
０度の減圧下（約０．１Ｔｏｒｒ）において、３００ｃ
ｃ／ｍｉｎのＳｉＨ4と３００ｃｃ／ｍｉｎのＮ2Ｏを化
学気相成長させるＣＶＤ法により形成され、この層間膜
の膜厚によりＴＦＴのオフセットの長さを決めている。
ゲ−ト酸化膜１２、ＭＯＳトランジスタゲ−ト電極１３
が形成された半導体基板１上に層間絶縁膜として２００
０オングストローム〜６０００オングストロームのシリ
コン酸化膜２を形成する。このシリコン酸化膜は約８０
０度の減圧下（約０．１Ｔｏｒｒ）において、３００ｃ
ｃ／ｍｉｎのＳｉＨ4と３００ｃｃ／ｍｉｎのＮ2Ｏを化
学気相成長させるＣＶＤ法により形成され、この層間膜
の膜厚によりＴＦＴのオフセットの長さを決めている。
【００５３】次に、ＴＦＴゲート電極４を５００℃〜７
００℃の温度でＳｉＨ4を反応させる化学気相成長法
（ＣＶＤ）で４０００オングストローム〜８０００オン
グストロームの多結晶シリコン層を形成する。このＴＦ
Ｔゲ−ト電極の膜厚によりＴＦＴのチャネルの長さを決
めている。なお、このＴＦＴゲ−ト電極となる多結晶シ
リコンにイオン注入法等により不純物を導入することを
忘れてはならない。そして、ＴＦＴゲ−ト電極の側壁に
サイドウォールスペーサ１４を形成する。このサイドウ
ォールスペーサは、５０００オングストローム〜１２０
００オングストロームのシリコン酸化膜をＣＶＤ法によ
り形成し、それを異方性のドライエッチングによりエッ
チングすることにより形成している。なお、このサイド
ウォ−ルスペーサはゲ−ト電極により発生した段差を平
坦化のために形成している。
００℃の温度でＳｉＨ4を反応させる化学気相成長法
（ＣＶＤ）で４０００オングストローム〜８０００オン
グストロームの多結晶シリコン層を形成する。このＴＦ
Ｔゲ−ト電極の膜厚によりＴＦＴのチャネルの長さを決
めている。なお、このＴＦＴゲ−ト電極となる多結晶シ
リコンにイオン注入法等により不純物を導入することを
忘れてはならない。そして、ＴＦＴゲ−ト電極の側壁に
サイドウォールスペーサ１４を形成する。このサイドウ
ォールスペーサは、５０００オングストローム〜１２０
００オングストロームのシリコン酸化膜をＣＶＤ法によ
り形成し、それを異方性のドライエッチングによりエッ
チングすることにより形成している。なお、このサイド
ウォ−ルスペーサはゲ−ト電極により発生した段差を平
坦化のために形成している。
【００５４】そして、層間絶縁膜として１０００オング
ストローム〜３０００オングストロームのシリコン酸化
膜１５をＣＶＤ法により形成する。この層間膜１５は、
ＴＦＴゲ−ト電極とＴＦＴのバルク層となるＴＦＴのソ
ース領域を分離するためのものである。この状態を示す
図が図６（ａ）である。
ストローム〜３０００オングストロームのシリコン酸化
膜１５をＣＶＤ法により形成する。この層間膜１５は、
ＴＦＴゲ−ト電極とＴＦＴのバルク層となるＴＦＴのソ
ース領域を分離するためのものである。この状態を示す
図が図６（ａ）である。
【００５５】そして、ＴＦＴのチャネル部及びオフセッ
ト部を形成する所であるコンタクト３を開孔する。この
コンタクトは、層間膜１５、ＴＦＴゲ−ト電極４、層間
膜２の３層を開孔するものであり、３ステップの異方性
のドライエッチングを用いて行う。まず、約０．１ｔｏ
ｒｒの真空度、約９００ＷのＲＦパワーを用い、ＣＨＦ
3とＣＦ4を用いた異方性のドライエッチングにより層間
膜１５を開孔する。なお、ＣＨＦ3とＣＦ4のガス流量は
それぞれ８０ｓｃｃｍ、２０ｓｃｃｍである。次に、Ｃ
Ｆ4とＯ2の混合ガスからなる異方性のドライエッチング
を用いてＴＦＴゲ−ト電極４を開孔する。さらに、層間
膜２をＣＨＦ3とＣＦ4を用いた異方性のドライエッチン
グにより開孔する。このコンタクトにＴＦＴのチャネル
部及びオフセット部を埋め込むことになる。なお、コン
タクト径としては０．３ミクロン〜１．２ミクロン程度
が適している。１．２ミクロン以上のコンタクト径にな
ると、ＴＦＴのゲート電極からの電界が十分にＴＦＴの
チャネルに伝わらなくなり、ＴＦＴのオフ電流が上昇す
る。
ト部を形成する所であるコンタクト３を開孔する。この
コンタクトは、層間膜１５、ＴＦＴゲ−ト電極４、層間
膜２の３層を開孔するものであり、３ステップの異方性
のドライエッチングを用いて行う。まず、約０．１ｔｏ
ｒｒの真空度、約９００ＷのＲＦパワーを用い、ＣＨＦ
3とＣＦ4を用いた異方性のドライエッチングにより層間
膜１５を開孔する。なお、ＣＨＦ3とＣＦ4のガス流量は
それぞれ８０ｓｃｃｍ、２０ｓｃｃｍである。次に、Ｃ
Ｆ4とＯ2の混合ガスからなる異方性のドライエッチング
を用いてＴＦＴゲ−ト電極４を開孔する。さらに、層間
膜２をＣＨＦ3とＣＦ4を用いた異方性のドライエッチン
グにより開孔する。このコンタクトにＴＦＴのチャネル
部及びオフセット部を埋め込むことになる。なお、コン
タクト径としては０．３ミクロン〜１．２ミクロン程度
が適している。１．２ミクロン以上のコンタクト径にな
ると、ＴＦＴのゲート電極からの電界が十分にＴＦＴの
チャネルに伝わらなくなり、ＴＦＴのオフ電流が上昇す
る。
【００５６】そして、層間膜をマスクとしてイオン打ち
込みによりＢＦ2またはＢを導入することにより、Ｐｃ
ｈＴＦＴトランジスタのドレイン部７を選択的に形成す
る。なお、ＭＯＳトランジスタの拡散層がＮ型の場合、
ＴＦＴのドレインがＭＯＳトランジスタの拡散層を突き
抜けてはならない。
込みによりＢＦ2またはＢを導入することにより、Ｐｃ
ｈＴＦＴトランジスタのドレイン部７を選択的に形成す
る。なお、ＭＯＳトランジスタの拡散層がＮ型の場合、
ＴＦＴのドレインがＭＯＳトランジスタの拡散層を突き
抜けてはならない。
【００５７】引き続き、３０００オングストローム〜１
００００オングストロームのシリコン酸化膜を約８００
度の減圧下（約０．１Ｔｏｒｒ）において、３００ｃｃ
／ｍｉｎのＳｉＨ4と３００ｃｃ／ｍｉｎのＮ2Ｏを化学
気相成長させるＣＶＤ法により形成し、コンタクト３を
埋め込む。このシリコン酸化膜はＴＦＴゲ−ト膜５とな
るものである。なお、このＴＦＴのゲ−ト膜はＣＶＤ法
ではなく、熱酸化法を用いて形成しても良い。そして異
方性の、約０．１ｔｏｒｒの真空度、約９００ＷのＲＦ
パワーを用い、ＣＨＦ3とＣＦ4を用いた異方性のドライ
エッチングによりコンタクト上のシリコン酸化膜を除去
することにより、コンタクト３の側壁にのみＴＦＴのゲ
−ト膜５が形成される。この状態を示す図が図６（ｂ）
である。
００００オングストロームのシリコン酸化膜を約８００
度の減圧下（約０．１Ｔｏｒｒ）において、３００ｃｃ
／ｍｉｎのＳｉＨ4と３００ｃｃ／ｍｉｎのＮ2Ｏを化学
気相成長させるＣＶＤ法により形成し、コンタクト３を
埋め込む。このシリコン酸化膜はＴＦＴゲ−ト膜５とな
るものである。なお、このＴＦＴのゲ−ト膜はＣＶＤ法
ではなく、熱酸化法を用いて形成しても良い。そして異
方性の、約０．１ｔｏｒｒの真空度、約９００ＷのＲＦ
パワーを用い、ＣＨＦ3とＣＦ4を用いた異方性のドライ
エッチングによりコンタクト上のシリコン酸化膜を除去
することにより、コンタクト３の側壁にのみＴＦＴのゲ
−ト膜５が形成される。この状態を示す図が図６（ｂ）
である。
【００５８】そして、アモルファスシリコンまたはポリ
シリコンで２００オングストローム〜１０００オングス
トロームのＴＦＴのバルク層を形成する。アモルファス
シリコンの形成法としては、６０パスカル、５００度〜
６００度の減圧下でＳｉＨ4を反応させる化学気相成長
法（ＣＶＤ）があげられる。
シリコンで２００オングストローム〜１０００オングス
トロームのＴＦＴのバルク層を形成する。アモルファス
シリコンの形成法としては、６０パスカル、５００度〜
６００度の減圧下でＳｉＨ4を反応させる化学気相成長
法（ＣＶＤ）があげられる。
【００５９】そして、イオン打ち込みによりＢＦ2また
はＢを導入することにより、ＰｃｈＴＦＴトランジスタ
のソース部６、チャネル部８及びオフセット部９を形成
する。なお、チャネル部及びオフセット部はコンタクト
３の中に埋め込まれ形成されるため、イオン注入が行わ
れない。よって、パターニングされたフォトレジストを
用いて打ち分ける必要が無く、自己整合的にチャネル部
及びオフセット部が形成される。また、イオン打ち込み
は、ＴＦＴバルク層の厚さの約５分の１の深さにイオン
打ち込みのｒPがあるように行なえば、不純物の拡散に
よりＴＦＴのチャネル部やオフセット部がなくなること
はない。例えば、コンタクト径が０．６μｍ、ＴＦＴの
バルク層が約５０００オングストロームの場合、Ｂを２
５ｋｅＶ〜３５ｋｅＶの加速エネルギーで打ち込むこと
が適している。この場合、イオン注入のｒPが約１００
０オングストロームとなり、Ｂの拡散を考えても、ＴＦ
Ｔのチャネル部８及びオフセット部９が十分確保され
る。なお、イオン注入の透過膜としてシリコン酸化膜を
用いても良いことは言うまでもない。この状態を示す図
が図６（ｃ）である。
はＢを導入することにより、ＰｃｈＴＦＴトランジスタ
のソース部６、チャネル部８及びオフセット部９を形成
する。なお、チャネル部及びオフセット部はコンタクト
３の中に埋め込まれ形成されるため、イオン注入が行わ
れない。よって、パターニングされたフォトレジストを
用いて打ち分ける必要が無く、自己整合的にチャネル部
及びオフセット部が形成される。また、イオン打ち込み
は、ＴＦＴバルク層の厚さの約５分の１の深さにイオン
打ち込みのｒPがあるように行なえば、不純物の拡散に
よりＴＦＴのチャネル部やオフセット部がなくなること
はない。例えば、コンタクト径が０．６μｍ、ＴＦＴの
バルク層が約５０００オングストロームの場合、Ｂを２
５ｋｅＶ〜３５ｋｅＶの加速エネルギーで打ち込むこと
が適している。この場合、イオン注入のｒPが約１００
０オングストロームとなり、Ｂの拡散を考えても、ＴＦ
Ｔのチャネル部８及びオフセット部９が十分確保され
る。なお、イオン注入の透過膜としてシリコン酸化膜を
用いても良いことは言うまでもない。この状態を示す図
が図６（ｃ）である。
【００６０】本実施例の半導体装置では、ＴＦＴのドレ
イン部を半導体基板に形成しているが、ポリシリコン等
に形成してもよい。また、本実施例の半導体装置では、
ＴＦＴを用いたｐＭＯＳ負荷型のＳＲＡＭセルを用いて
説明しているが、本発明をＴＦＴの下層に他の構成を持
つ半導体装置に適用しても有効である。
イン部を半導体基板に形成しているが、ポリシリコン等
に形成してもよい。また、本実施例の半導体装置では、
ＴＦＴを用いたｐＭＯＳ負荷型のＳＲＡＭセルを用いて
説明しているが、本発明をＴＦＴの下層に他の構成を持
つ半導体装置に適用しても有効である。
【００６１】
【発明の効果】本発明によれば、フォトリソグラフィー
による合わせずれの影響を受ずにＴＦＴのソース、ドレ
インのイオン注入をおこなえる構造及び製造方法のた
め、ＴＦＴ特性が安定する。
による合わせずれの影響を受ずにＴＦＴのソース、ドレ
インのイオン注入をおこなえる構造及び製造方法のた
め、ＴＦＴ特性が安定する。
【００６２】また、本発明の半導体装置を用いたセルを
用いることによりにより、ＩDDSが低く、セルのデ−タ
保持特性が良好な微細ＳＲＡＭを作ることができる。
用いることによりにより、ＩDDSが低く、セルのデ−タ
保持特性が良好な微細ＳＲＡＭを作ることができる。
【図１】本発明の半導体装置の一実施例を示す構造断面
図。
図。
【図２】本発明の半導体装置の製造方法の一実施例を示
す工程断面図。
す工程断面図。
【図３】本発明の半導体装置の他の一実施例を示す構造
断面図。
断面図。
【図４】本発明の半導体装置の他の製造方法の一実施例
を示す工程断面図。
を示す工程断面図。
【図５】本発明の半導体装置の他の一実施例を示す構造
断面図。
断面図。
【図６】本発明の半導体装置の他の製造方法の一実施例
を示す工程断面図。
を示す工程断面図。
【図７】従来の半導体装置を示す構造断面図。
【図８】従来の半導体装置の製造方法を示す工程断面
図。
図。
【図９】従来の半導体装置を示す構造断面図。
【図１０】従来の半導体装置の製造方法を示す工程断面
図。
図。
１ 半導体基板 ２ 層間膜 ３ コンタクト ４ ＴＦＴゲ−ト電極 ５ ＴＦＴゲ−ト膜 ６ ＴＦＴソース ７ ＴＦＴドレイン ８ ＴＦＴチャネル ９ ＴＦＴオフセット １０ 拡散層 １１ ＴＦＴバルク層 １２ ゲ−ト膜 １３ ゲ−ト電極 １４ サイドウォールスペーサ １５ 層間膜 １６ フォトレジスト
Claims (12)
- 【請求項１】絶縁膜が形成されている半導体基板上に形
成されている薄膜トランジスタを有する半導体装置にお
いて、チャネル領域が前記半導体基板に対して縦方向に
のみ形成され、薄膜トランジスタのチャネル長がゲート
電極の膜厚により定められていることを特徴とする半導
体装置。 - 【請求項２】絶縁膜が形成されている半導体基板上に形
成されている薄膜トランジスタを有する半導体装置にお
いて、薄膜トランジスタのチャネル領域及びオフセット
領域が前記半導体基板に対して縦方向にのみ形成され、
薄膜トランジスタのチャネル長がゲート電極の膜厚によ
り定められ、薄膜トランジスタのオフセット長が前記半
導体半導体基板と前記ゲート電極間の層間膜厚により定
められていることを特徴とする半導体装置。 - 【請求項３】絶縁膜が形成されている半導体基板上に形
成されている薄膜トランジスタを有する半導体装置にお
いて、薄膜トランジスタのチャネル領域及びオフセット
領域が前記半導体基板に対して縦方向にのみ形成され、
薄膜トランジスタのチャネル長がゲート電極の膜厚によ
り定められ、薄膜トランジスタのオフセット長がゲート
電極上の層間膜厚により定められていることを特徴とす
る半導体装置。 - 【請求項４】絶縁膜が形成されている半導体基板上に形
成されている薄膜トランジスタを有する半導体装置にお
いて、薄膜トランジスタのチャネル領域が薄膜トランジ
スタのゲート電極に開孔されたコンタクトホールの側壁
にのみ形成されていることを特徴とする半導体装置。 - 【請求項５】絶縁膜が形成されている半導体基板上に形
成されている薄膜トランジスタを有する半導体装置にお
いて、薄膜トランジスタのチャネル領域及び薄膜トラン
ジスタのオフセット領域が薄膜トランジスタのゲート電
極に開孔されたコンタクトホールの側壁にのみ形成され
ていることを特徴とする半導体装置。 - 【請求項６】絶縁膜が形成されている半導体基板上に形
成されている薄膜トランジスタを有する半導体装置にお
いて、薄膜トランジスタのチャネル領域が薄膜トランジ
スタのゲート電極に開孔されたコンタクトホール中に埋
め込まれていることを特徴とする半導体装置。 - 【請求項７】絶縁膜が形成されている半導体基板上に形
成されている薄膜トランジスタを有する半導体装置にお
いて、薄膜トランジスタのチャネル領域及び薄膜トラン
ジスタのオフセット領域が薄膜トランジスタのゲート電
極に開孔されたコンタクトホール中に埋め込まれている
ことを特徴とする半導体装置。 - 【請求項８】薄膜トランジスタのチャネル領域が薄膜ト
ランジスタのゲート電極に開孔されたコンタクトホール
の側壁にのみ形成されている半導体装置の製造方法にお
いて、 半導体基板上に導電層を形成する工程と、 前記導電層上に絶縁膜を形成する工程と、 前記絶縁膜上に薄膜トランジスタのゲート電極を形成す
る工程と、 前記ゲート電極の側壁にサイドウォールスペーサを形成
する工程と、 前記ゲート電極上に絶縁膜を形成する工程と、 前記ゲート電極上から前記導電層につながるコンタクト
ホールを開孔する工程と、 前記半導体基板上に薄膜トランジスタのゲート膜を形成
する工程と、 前記半導体基板上に異方性のドライエッチングによりエ
ッチングし、コンタクトホールの側壁以外のゲート膜を
除去する工程と、 前記半導体基板上に薄膜トランジスタのバルク層を形成
する工程と、 前記薄膜トランジスタのバルク層に全面イオン打ち込み
することにより、薄膜トランジスタのチャネル領域及び
オフセット領域以外の薄膜トランジスタのソース領域及
びドレイン領域を形成することを特徴とする半導体装置
の製造方法。 - 【請求項９】薄膜トランジスタのチャネル領域が薄膜ト
ランジスタのゲート電極に開孔されたコンタクトホール
の側壁にのみ形成されている半導体装置の製造方法にお
いて、請求項８のＴＦＴのバルク層へのイオン打ち込み
のｒPがＴＦＴバルク層の膜厚の５分の１以下であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項１０】薄膜トランジスタのチャネル領域が薄膜
トランジスタのゲート電極に開孔されたコンタクトホー
ル中に埋め込まれている半導体装置の製造方法におい
て、 半導体基板上に導電層を形成する工程と、 前記導電層上に絶縁膜を形成する工程と、 前記絶縁膜上に薄膜トランジスタのゲート電極を形成す
る工程と、 前記ゲート電極の側壁にサイドウォールスペーサを形成
する工程と、 前記ゲート電極上に絶縁膜を形成する工程と、 前記ゲート電極上から前記導電層につながるコンタクト
ホールを開孔する工程と、 前記半導体基板に絶縁膜をマスクとして、全面イオン打
ち込みすることにより、薄膜トランジスタのソース領
域、あるいは、ドレイン領域をゲート膜を形成する工程
と、 前記半導体基板上に薄膜トランジスタのゲート膜を形成
する工程と、 前記半導体基板上に異方性のドライエッチングによりエ
ッチングし、コンタクトホールの側壁以外のゲート膜を
除去する工程と、 前記コンタクトホールを埋め込みに、さらに、前記半導
体基板上に薄膜トランジスタのバルク層を形成する工程
と、 前記薄膜トランジスタのバルク層に全面イオン打ち込み
することにより、薄膜トランジスタのチャネル領域及び
オフセット領域以外の薄膜トランジスタのソース領域あ
るいはドレイン領域を形成することを特徴とする半導体
装置の製造方法。 - 【請求項１１】薄膜トランジスタのチャネル領域が薄膜
トランジスタのゲート電極に開孔されたコンタクトホー
ル中に埋め込まれている半導体装置の製造方法におい
て、請求項１０のＴＦＴのバルク層へのイオン打ち込み
のｒPがＴＦＴバルク層の膜厚の５分の１以下であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項１２】薄膜トランジスタのチャネル領域が薄膜
トランジスタのゲート電極に開孔されたコンタクトホー
ル中に埋め込まれている半導体装置の製造方法におい
て、請求項１０のコンタクトホール径が１．２ミクロン
以下であることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32763393A JPH07183521A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32763393A JPH07183521A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183521A true JPH07183521A (ja) | 1995-07-21 |
Family
ID=18201233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32763393A Pending JPH07183521A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183521A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100298438B1 (ko) * | 1998-01-26 | 2001-08-07 | 김영환 | 박막트랜지스터및이의제조방법 |
| KR100331845B1 (ko) * | 1998-01-10 | 2002-05-10 | 박종섭 | 박막트랜지스터제조방법 |
| CN104635388A (zh) * | 2013-11-08 | 2015-05-20 | 群创光电股份有限公司 | 显示面板及包含该显示面板的显示装置 |
-
1993
- 1993-12-24 JP JP32763393A patent/JPH07183521A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331845B1 (ko) * | 1998-01-10 | 2002-05-10 | 박종섭 | 박막트랜지스터제조방법 |
| KR100298438B1 (ko) * | 1998-01-26 | 2001-08-07 | 김영환 | 박막트랜지스터및이의제조방법 |
| US6458633B1 (en) * | 1998-01-26 | 2002-10-01 | Hyundai Electronics Industries Co., Ltd. | Thin film transistor and method for fabricating the same |
| CN104635388A (zh) * | 2013-11-08 | 2015-05-20 | 群创光电股份有限公司 | 显示面板及包含该显示面板的显示装置 |
| CN104635388B (zh) * | 2013-11-08 | 2018-04-03 | 群创光电股份有限公司 | 显示面板及包含该显示面板的显示装置 |
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