JPH0982957A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0982957A JPH0982957A JP23743895A JP23743895A JPH0982957A JP H0982957 A JPH0982957 A JP H0982957A JP 23743895 A JP23743895 A JP 23743895A JP 23743895 A JP23743895 A JP 23743895A JP H0982957 A JPH0982957 A JP H0982957A
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Abstract
(57)【要約】
【課題】 本発明は、拡散層領域にのみアモルファスシ
リコンを選択的に堆積し、ファセットによる膜厚の減少
を阻止して拡散層の厚みを実効的に増加させ、もって、
トランジスタ特性の信頼性の向上を図る。 【解決手段】 ゲート部、ソース領域及びドレイン領域
を形成し、形成されたソース領域及びドレイン領域上に
夫々アモルファスシリコンを選択的に堆積させる半導体
装置の製造方法。
リコンを選択的に堆積し、ファセットによる膜厚の減少
を阻止して拡散層の厚みを実効的に増加させ、もって、
トランジスタ特性の信頼性の向上を図る。 【解決手段】 ゲート部、ソース領域及びドレイン領域
を形成し、形成されたソース領域及びドレイン領域上に
夫々アモルファスシリコンを選択的に堆積させる半導体
装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、エレベーティッドソース／ドレイン
構造を有するＭＯＳ型の半導体装置の製造方法に関す
る。
方法に係り、特に、エレベーティッドソース／ドレイン
構造を有するＭＯＳ型の半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体装置は、その高集積化に伴
って素子の微細化が進むと共に、その一方で素子の微細
化に伴う問題が発生している。例えば、ＭＯＳ型トラン
ジスタでは、ゲート長を短くした場合、しきい値電圧が
低下するなどの短チャネル効果が深刻な問題となってい
る。
って素子の微細化が進むと共に、その一方で素子の微細
化に伴う問題が発生している。例えば、ＭＯＳ型トラン
ジスタでは、ゲート長を短くした場合、しきい値電圧が
低下するなどの短チャネル効果が深刻な問題となってい
る。
【０００３】短チャネル効果は、不純物拡散層を充分に
浅くすると、緩和される。しかしながら、不純物拡散層
を薄くすると、拡散層抵抗を増加させてソース・ドレイ
ン間の寄生抵抗を増大させてしまう。このため、ＭＯＳ
型トランジスタでは、この種の寄生抵抗の低減が切望さ
れている。
浅くすると、緩和される。しかしながら、不純物拡散層
を薄くすると、拡散層抵抗を増加させてソース・ドレイ
ン間の寄生抵抗を増大させてしまう。このため、ＭＯＳ
型トランジスタでは、この種の寄生抵抗の低減が切望さ
れている。
【０００４】ここで、寄生抵抗の低減を図る観点から低
い電気抵抗を得る技術として、ソース・ドレイン領域上
にシリサイドを形成する方法が行なわれている。
い電気抵抗を得る技術として、ソース・ドレイン領域上
にシリサイドを形成する方法が行なわれている。
【０００５】一般に、ソース・ドレイン領域上にシリサ
イドを形成するには、シリコン基板に金属をスパッタし
て加熱し、この金属と半導体とを反応させる方法が用い
られている。この方法では、（１）拡散層が金属と反応
する分だけ消費されること、（２）形成されたシリサイ
ドとシリコンとの界面に凹凸があること、（３）シリサ
イド形成時にその反応に伴う点欠陥が基板内部に拡散し
て接合特性を劣化させること等の（１）〜（３）の理由
から拡散層の厚みがある程度必要となる。
イドを形成するには、シリコン基板に金属をスパッタし
て加熱し、この金属と半導体とを反応させる方法が用い
られている。この方法では、（１）拡散層が金属と反応
する分だけ消費されること、（２）形成されたシリサイ
ドとシリコンとの界面に凹凸があること、（３）シリサ
イド形成時にその反応に伴う点欠陥が基板内部に拡散し
て接合特性を劣化させること等の（１）〜（３）の理由
から拡散層の厚みがある程度必要となる。
【０００６】しかしながら、拡散層の厚みを増加させる
と、従来の拡散層がイオン注入のみで形成されることか
ら拡散層深さを増加させてしまい、素子の微細化に相反
してしまう問題がある。
と、従来の拡散層がイオン注入のみで形成されることか
ら拡散層深さを増加させてしまい、素子の微細化に相反
してしまう問題がある。
【０００７】この問題を解決するために、エレベーティ
ドソース／ドレインと呼ばれる構造が提案されている。
エレベーティドソース／ドレインは、イオン注入を用い
てソース・ドレインを形成した後、このソース・ドレイ
ン上に単結晶シリコン層を選択エピタキシャル成長させ
てソース・ドレイン領域の高さを持ち上げている。この
ため、拡散層深さを増加させることなく、低抵抗化のた
めのシリサイドが形成可能となっている。
ドソース／ドレインと呼ばれる構造が提案されている。
エレベーティドソース／ドレインは、イオン注入を用い
てソース・ドレインを形成した後、このソース・ドレイ
ン上に単結晶シリコン層を選択エピタキシャル成長させ
てソース・ドレイン領域の高さを持ち上げている。この
ため、拡散層深さを増加させることなく、低抵抗化のた
めのシリサイドが形成可能となっている。
【０００８】図７及び図８はこのエレベーティドソース
／ドレイン構造の適用されたＭＯＳ型トランジスタの製
造方法を示す工程断面図である。図７（ａ）に示すよう
に、ｎ型シリコン基板１の表面に選択酸化法により素子
分離絶縁膜２を形成する。次いで、ｎ型シリコン基板１
上に熱酸化によりゲート酸化膜３を形成する。ゲート酸
化膜３上にはゲート電極として、不純物ドープ多結晶シ
リコン膜４、タングステンシリサイド膜５を順次形成す
る。しかる後、全面にＬＰ−ＣＶＤ法によりシリコン酸
化膜６を形成し、これら積層膜を反応性イオンエッチン
グ法によりエッチングしてゲート部を形成する。
／ドレイン構造の適用されたＭＯＳ型トランジスタの製
造方法を示す工程断面図である。図７（ａ）に示すよう
に、ｎ型シリコン基板１の表面に選択酸化法により素子
分離絶縁膜２を形成する。次いで、ｎ型シリコン基板１
上に熱酸化によりゲート酸化膜３を形成する。ゲート酸
化膜３上にはゲート電極として、不純物ドープ多結晶シ
リコン膜４、タングステンシリサイド膜５を順次形成す
る。しかる後、全面にＬＰ−ＣＶＤ法によりシリコン酸
化膜６を形成し、これら積層膜を反応性イオンエッチン
グ法によりエッチングしてゲート部を形成する。
【０００９】次に、図７（ｂ）に示すように、ゲート部
の側壁にＣＶＤ法及び異方性ドライエッチングを用いて
シリコン窒化膜からなる側壁ゲート絶縁膜７を形成す
る。
の側壁にＣＶＤ法及び異方性ドライエッチングを用いて
シリコン窒化膜からなる側壁ゲート絶縁膜７を形成す
る。
【００１０】次に、図７（ｃ）に示すように、ゲート部
をマスクとしてＢＦ2 + イオンを打込み、しかる後、熱
処理によりボロンを活性化させてソース・ドレイン領域
となる拡散層８を形成する。
をマスクとしてＢＦ2 + イオンを打込み、しかる後、熱
処理によりボロンを活性化させてソース・ドレイン領域
となる拡散層８を形成する。
【００１１】次に、図８（ｄ）に示すように、シリコン
基板１表面に選択エピタキシャル成長により単結晶シリ
コン層９を形成する。単結晶シリコン層９には、拡散層
８と同様にＢＦ2 + イオンが注入され、熱処理される。
しかる後、全面にスパッタ法により、チタン薄膜、チタ
ンナイトライド薄膜が順次堆積される。
基板１表面に選択エピタキシャル成長により単結晶シリ
コン層９を形成する。単結晶シリコン層９には、拡散層
８と同様にＢＦ2 + イオンが注入され、熱処理される。
しかる後、全面にスパッタ法により、チタン薄膜、チタ
ンナイトライド薄膜が順次堆積される。
【００１２】次に、図８（ｅ）に示すように、窒素雰囲
気中の熱処理によりチタン薄膜をシリコン基板と反応さ
せ、ソース・ドレイン領域上にのみチタンシリサイド膜
１０を形成する。しかる後、例えばフッ化水素酸の水溶
液、硫酸と過酸化水素の混合溶液により、チタンナイト
ライド膜及び絶縁膜上の未反応のチタン薄膜を選択的に
除去する。
気中の熱処理によりチタン薄膜をシリコン基板と反応さ
せ、ソース・ドレイン領域上にのみチタンシリサイド膜
１０を形成する。しかる後、例えばフッ化水素酸の水溶
液、硫酸と過酸化水素の混合溶液により、チタンナイト
ライド膜及び絶縁膜上の未反応のチタン薄膜を選択的に
除去する。
【００１３】次に、図８（ｆ）に示すように、全面にＣ
ＶＤ法によりシリコン酸化膜１１を堆積し、異方性ドラ
イエッチングによりシリコン酸化膜１１にコンタクトホ
ールを開口する。しかる後、シリコン及び銅を微量に含
むアルミニウム膜を形成し、このアルミニウム膜をパタ
ーニングしてソース・ドレイン電極１２を形成する。次
いで、水素を含む窒素雰囲気中で熱処理し、完成する。
ＶＤ法によりシリコン酸化膜１１を堆積し、異方性ドラ
イエッチングによりシリコン酸化膜１１にコンタクトホ
ールを開口する。しかる後、シリコン及び銅を微量に含
むアルミニウム膜を形成し、このアルミニウム膜をパタ
ーニングしてソース・ドレイン電極１２を形成する。次
いで、水素を含む窒素雰囲気中で熱処理し、完成する。
【００１４】
【発明が解決しようとする課題】しかしながら以上のよ
うなエレベーティドソース／ドレイン構造のＭＯＳ型ト
ランジスタでは、シリコン膜を持ち上げる際に、選択エ
ピタキシャル成長により単結晶シリコン層９を形成する
ので、図８（ｄ）に示すように、単結晶シリコン層９の
端部にファセットが形成される。この場合、ファセット
部は実効的に膜厚が薄くなるため、接合特性の劣化を引
起こす。
うなエレベーティドソース／ドレイン構造のＭＯＳ型ト
ランジスタでは、シリコン膜を持ち上げる際に、選択エ
ピタキシャル成長により単結晶シリコン層９を形成する
ので、図８（ｄ）に示すように、単結晶シリコン層９の
端部にファセットが形成される。この場合、ファセット
部は実効的に膜厚が薄くなるため、接合特性の劣化を引
起こす。
【００１５】また、エピタキシャル成長で形成されるシ
リコン膜がノンドープである場合、これを低抵抗化する
ために、拡散層８と同じタイプの不純物をイオン注入す
る。しかしながら、ファセット部の膜厚が薄いため、図
９に示すように、ファセット部の下の拡散層８では不純
物が深くまで拡散されてしまい、前述した短チャネル効
果が現れてトランジスタ特性の信頼性を低下させる問題
がある。
リコン膜がノンドープである場合、これを低抵抗化する
ために、拡散層８と同じタイプの不純物をイオン注入す
る。しかしながら、ファセット部の膜厚が薄いため、図
９に示すように、ファセット部の下の拡散層８では不純
物が深くまで拡散されてしまい、前述した短チャネル効
果が現れてトランジスタ特性の信頼性を低下させる問題
がある。
【００１６】本発明は上記実情を考慮してなされたもの
で、ファセットによる膜厚の減少を阻止して拡散層の厚
みを実効的に増加させ、もって、トランジスタ特性の信
頼性を向上し得る半導体装置の製造方法を提供すること
を目的とする。
で、ファセットによる膜厚の減少を阻止して拡散層の厚
みを実効的に増加させ、もって、トランジスタ特性の信
頼性を向上し得る半導体装置の製造方法を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に本発明は、半導体基板の一主面上にＭＯＳ構造を有す
る半導体装置の製造方法において、ゲート、ソース、ド
レインを形成する工程と、前記形成されたソース領域及
びドレイン領域上に夫々アモルファスシリコンを選択的
に堆積させる工程とを含んでいる半導体装置の製造方法
を提供する。
に本発明は、半導体基板の一主面上にＭＯＳ構造を有す
る半導体装置の製造方法において、ゲート、ソース、ド
レインを形成する工程と、前記形成されたソース領域及
びドレイン領域上に夫々アモルファスシリコンを選択的
に堆積させる工程とを含んでいる半導体装置の製造方法
を提供する。
【００１８】また、前記アモルファスシリコンとしては
III 族又はＶ族元素を含有していることが望ましい。
III 族又はＶ族元素を含有していることが望ましい。
【００１９】また、上記アモルファスシリコンを単結晶
化してもよい。
化してもよい。
【００２０】従って、請求項１に対応する発明は以上の
ような手段を講じたことにより、ゲート部、ソース領域
及びドレイン領域を形成し、形成されたソース領域及び
ドレイン領域上に夫々アモルファスシリコンを選択的に
堆積させるので、拡散層領域にのみアモルファスシリコ
ンを選択的に堆積し、ファセットによる膜厚の減少を阻
止して拡散層の厚みを実効的に増加させ、もって、トラ
ンジスタ特性の信頼性を向上させることができる。
ような手段を講じたことにより、ゲート部、ソース領域
及びドレイン領域を形成し、形成されたソース領域及び
ドレイン領域上に夫々アモルファスシリコンを選択的に
堆積させるので、拡散層領域にのみアモルファスシリコ
ンを選択的に堆積し、ファセットによる膜厚の減少を阻
止して拡散層の厚みを実効的に増加させ、もって、トラ
ンジスタ特性の信頼性を向上させることができる。
【００２１】また、請求項２に対応する発明は、アモル
ファスシリコンがIII 族又はＶ族元素を含有しているの
で、請求項１に対応する作用と同様の作用に加え、ｐチ
ャネル型でもｎチャネル型でも対応でき、優れた汎用性
を奏することができる。
ファスシリコンがIII 族又はＶ族元素を含有しているの
で、請求項１に対応する作用と同様の作用に加え、ｐチ
ャネル型でもｎチャネル型でも対応でき、優れた汎用性
を奏することができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【００２３】図１は本発明の実施の形態に係るエレベー
ティドソース／ドレイン構造の適用されたＭＯＳ型トラ
ンジスタの構成を示す断面図であり、図８（ｆ）と同一
部分には同一符号を付してその詳しい説明は省略し、こ
こでは異なる部分についてのみ述べる。
ティドソース／ドレイン構造の適用されたＭＯＳ型トラ
ンジスタの構成を示す断面図であり、図８（ｆ）と同一
部分には同一符号を付してその詳しい説明は省略し、こ
こでは異なる部分についてのみ述べる。
【００２４】すなわち、本実施の形態に係るＭＯＳ型ト
ランジスタは、ファセットに伴う膜厚の減少の阻止を図
るものであり、具体的には図１に示すように、ファセッ
トを有する単結晶シリコン層９に代えて、アモルファス
シリコン膜を平坦に堆積し、熱処理により、単結晶シリ
コン膜２１ｂとさせた構造となっている。なお、アモル
ファスシリコン膜は、非晶質であるためにファセットが
形成されない。
ランジスタは、ファセットに伴う膜厚の減少の阻止を図
るものであり、具体的には図１に示すように、ファセッ
トを有する単結晶シリコン層９に代えて、アモルファス
シリコン膜を平坦に堆積し、熱処理により、単結晶シリ
コン膜２１ｂとさせた構造となっている。なお、アモル
ファスシリコン膜は、非晶質であるためにファセットが
形成されない。
【００２５】次に、このようなＭＯＳ型トランジスタの
製造方法を図２及び図３の工程断面図を用いて説明す
る。
製造方法を図２及び図３の工程断面図を用いて説明す
る。
【００２６】いま、図２（ａ）に示すように、例えば、
面方位（１００）で比抵抗４〜６Ωｃｍのｎ型シリコン
基板１の表面に選択酸化法により０．６μｍ厚の素子分
離絶縁膜２を形成する。次いで、ｎ型シリコン基板１上
に熱酸化により１０ｎｍ厚のゲート酸化膜３を形成す
る。ゲート酸化膜３上にはゲート電極として、１００ｎ
ｍ厚の不純物ドープ多結晶シリコン膜４、タングステン
シリサイド膜５を順次形成する。しかる後、全面にＬＰ
−ＣＶＤ法によりシリコン酸化膜６を形成し、これら積
層膜を反応性イオンエッチング法によりエッチングして
ゲート部を形成する。
面方位（１００）で比抵抗４〜６Ωｃｍのｎ型シリコン
基板１の表面に選択酸化法により０．６μｍ厚の素子分
離絶縁膜２を形成する。次いで、ｎ型シリコン基板１上
に熱酸化により１０ｎｍ厚のゲート酸化膜３を形成す
る。ゲート酸化膜３上にはゲート電極として、１００ｎ
ｍ厚の不純物ドープ多結晶シリコン膜４、タングステン
シリサイド膜５を順次形成する。しかる後、全面にＬＰ
−ＣＶＤ法によりシリコン酸化膜６を形成し、これら積
層膜を反応性イオンエッチング法によりエッチングして
ゲート部を形成する。
【００２７】次に、図２（ｂ）に示すように、ゲート部
の側壁に厚さ１００ｎｍ程度のシリコン窒化膜からなる
側壁ゲート絶縁膜７を形成する。この側壁ゲート絶縁膜
７は、例えば、全面に厚さ５０ｎｍのシリコン窒化膜を
ＣＶＤ法により堆積した後、異方性ドライエッチングに
より全面エッチングすることにより得られる。
の側壁に厚さ１００ｎｍ程度のシリコン窒化膜からなる
側壁ゲート絶縁膜７を形成する。この側壁ゲート絶縁膜
７は、例えば、全面に厚さ５０ｎｍのシリコン窒化膜を
ＣＶＤ法により堆積した後、異方性ドライエッチングに
より全面エッチングすることにより得られる。
【００２８】次に、図２（ｃ）に示すように、ゲート部
をマスクとしてＢＦ2 + イオンを打込む。注入されたＢ
Ｆ2 + イオンはシリコン基板内部で加速エネルギーに依
存するピーク深さを中心にして分布する。しかる後、例
えば、９００℃、３０秒間の熱処理によりボロンを活性
化させてソース・ドレイン領域となる拡散層８を形成す
る。
をマスクとしてＢＦ2 + イオンを打込む。注入されたＢ
Ｆ2 + イオンはシリコン基板内部で加速エネルギーに依
存するピーク深さを中心にして分布する。しかる後、例
えば、９００℃、３０秒間の熱処理によりボロンを活性
化させてソース・ドレイン領域となる拡散層８を形成す
る。
【００２９】次に、希フッ酸溶液などでシリコン表面の
自然酸化膜を除去し、基板を減圧反応装置に入れ、例え
ば、四フッ化炭素（ＣＦ4 ）ガスのマイクロ放電によ
り、生成された活性種を基板表面に供給する。これによ
り、絶縁膜表面にフッ素を多量に残留させる。この後、
基板を真空中あるいは非酸化性雰囲気中のシリコン成膜
工程に移行する。
自然酸化膜を除去し、基板を減圧反応装置に入れ、例え
ば、四フッ化炭素（ＣＦ4 ）ガスのマイクロ放電によ
り、生成された活性種を基板表面に供給する。これによ
り、絶縁膜表面にフッ素を多量に残留させる。この後、
基板を真空中あるいは非酸化性雰囲気中のシリコン成膜
工程に移行する。
【００３０】シリコン成膜工程においては、例えば、５
００℃でジシラン（Ｓｉ2 Ｈ6 ）を１００sccm流す。こ
のジシランはシリコン表面でのみ熱分解され、図３
（ｄ）に示すように、選択的にアモルファスシリコン膜
２１ａが堆積する。
００℃でジシラン（Ｓｉ2 Ｈ6 ）を１００sccm流す。こ
のジシランはシリコン表面でのみ熱分解され、図３
（ｄ）に示すように、選択的にアモルファスシリコン膜
２１ａが堆積する。
【００３１】ここで、アモルファスシリコン膜２１ａに
は、前述した拡散層８と同様にＢＦ2 + イオンが注入さ
れ、６００℃、２時間の熱処理が施される。これによ
り、アモルファスシリコン膜２１ｂは、固相成長し、単
結晶シリコン膜２１ｂとなる。しかる後、全面にスパッ
タ法により、２５ｎｍ厚のチタン薄膜、５０ｎｍ厚のチ
タンナイトライド薄膜が順次堆積される。
は、前述した拡散層８と同様にＢＦ2 + イオンが注入さ
れ、６００℃、２時間の熱処理が施される。これによ
り、アモルファスシリコン膜２１ｂは、固相成長し、単
結晶シリコン膜２１ｂとなる。しかる後、全面にスパッ
タ法により、２５ｎｍ厚のチタン薄膜、５０ｎｍ厚のチ
タンナイトライド薄膜が順次堆積される。
【００３２】次に、図３（ｅ）に示すように、窒素雰囲
気中の７００℃、１分間の熱処理によりチタン薄膜をシ
リコン基板と反応させ、ソース・ドレイン領域上にのみ
チタンシリサイド膜２２を形成する。しかる後、例えば
フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液に
より、チタンナイトライド膜及び絶縁膜上の未反応のチ
タン薄膜を選択的に除去する。
気中の７００℃、１分間の熱処理によりチタン薄膜をシ
リコン基板と反応させ、ソース・ドレイン領域上にのみ
チタンシリサイド膜２２を形成する。しかる後、例えば
フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液に
より、チタンナイトライド膜及び絶縁膜上の未反応のチ
タン薄膜を選択的に除去する。
【００３３】次に、図３（ｆ）に示すように、全面にＣ
ＶＤ法によりシリコン酸化膜１１を堆積し、異方性ドラ
イエッチングによりシリコン酸化膜１１にコンタクトホ
ールを開口する。しかる後、シリコン及び銅を夫々例え
ば０．５％ずつ含む８００ｎｍ厚のアルミニウム膜を形
成し、このアルミニウム膜をパターニングしてソース・
ドレイン電極１２を形成する。次いで、水素を１０％含
む窒素雰囲気中で４５０℃、１５分間の熱処理を施す。
これにより、ＭＯＳ型トランジスタの製造工程が完了す
る。
ＶＤ法によりシリコン酸化膜１１を堆積し、異方性ドラ
イエッチングによりシリコン酸化膜１１にコンタクトホ
ールを開口する。しかる後、シリコン及び銅を夫々例え
ば０．５％ずつ含む８００ｎｍ厚のアルミニウム膜を形
成し、このアルミニウム膜をパターニングしてソース・
ドレイン電極１２を形成する。次いで、水素を１０％含
む窒素雰囲気中で４５０℃、１５分間の熱処理を施す。
これにより、ＭＯＳ型トランジスタの製造工程が完了す
る。
【００３４】次に、以上のように製造されたＭＯＳ型ト
ランジスタの特性について述べる。図４はＭＯＳ型トラ
ンジスタのゲート電圧−ドレイン電流の関係を本実施の
形態と従来技術とで比較して示す図である。図示するよ
うに、従来技術ではゲート電圧を印加しない場合であっ
ても高いドレイン電流が流れてしまう。一方、本実施の
形態では、約０．２Ｖ以下のゲート電圧の場合、ドレイ
ン電流が測定限界以下となっており、リーク電流がない
ことがわかる。
ランジスタの特性について述べる。図４はＭＯＳ型トラ
ンジスタのゲート電圧−ドレイン電流の関係を本実施の
形態と従来技術とで比較して示す図である。図示するよ
うに、従来技術ではゲート電圧を印加しない場合であっ
ても高いドレイン電流が流れてしまう。一方、本実施の
形態では、約０．２Ｖ以下のゲート電圧の場合、ドレイ
ン電流が測定限界以下となっており、リーク電流がない
ことがわかる。
【００３５】これは、従来技術の場合、単結晶シリコン
層９の端部がファセットにより実効的に薄くなり、チタ
ンとシリコンを反応させてシリサイドを形成すると、図
９に示すように、薄い端部から基板中にチタンが拡散
し、キャリアの生成・再結合中心が形成され、局所的な
リークパスとなるためと考えられる。
層９の端部がファセットにより実効的に薄くなり、チタ
ンとシリコンを反応させてシリサイドを形成すると、図
９に示すように、薄い端部から基板中にチタンが拡散
し、キャリアの生成・再結合中心が形成され、局所的な
リークパスとなるためと考えられる。
【００３６】一方、本実施の形態の場合、ファセットを
もたずに平坦に堆積させるアモルファスシリコン膜を固
相成長させ、単結晶シリコン膜２１ｂを得ているため、
図５に示すように、チタン２２が基板１中に入り込ま
ず、ソース・ドレイン層８とシリサイドの界面を接合界
面より離すことができ、拡散層が浅い不純物分布に形成
されるからである。
もたずに平坦に堆積させるアモルファスシリコン膜を固
相成長させ、単結晶シリコン膜２１ｂを得ているため、
図５に示すように、チタン２２が基板１中に入り込ま
ず、ソース・ドレイン層８とシリサイドの界面を接合界
面より離すことができ、拡散層が浅い不純物分布に形成
されるからである。
【００３７】また、図６はＭＯＳ型トランジスタにおけ
るしきい値電圧のゲート長依存性を本実施の形態と従来
技術とで比較して示す図である。図示するように、従来
技術ではゲート長が短くなるに従い、しきい値電圧が低
下し、短チャネル効果が発生してしまう。一方、本実施
の形態では、ゲート長が短くなっても、しきい値電圧が
一定であり、短チャネル効果を阻止できたことがわか
る。
るしきい値電圧のゲート長依存性を本実施の形態と従来
技術とで比較して示す図である。図示するように、従来
技術ではゲート長が短くなるに従い、しきい値電圧が低
下し、短チャネル効果が発生してしまう。一方、本実施
の形態では、ゲート長が短くなっても、しきい値電圧が
一定であり、短チャネル効果を阻止できたことがわか
る。
【００３８】上述したように本実施の形態によれば、ゲ
ート部と、ソース領域及びドレイン領域からなる拡散層
８とを形成し、形成されたソース領域及びドレイン領域
上に夫々アモルファスシリコン膜２１ａを選択的に堆積
させるので、拡散層８領域にのみアモルファスシリコン
を選択的に堆積し、それを固相成長させて単結晶シリコ
ン膜２１ｂを形成しているので、ファセットによる膜厚
の減少を阻止して拡散層の厚みを実効的に増加させ、も
って、トランジスタ特性の信頼性を向上させることがで
きる。
ート部と、ソース領域及びドレイン領域からなる拡散層
８とを形成し、形成されたソース領域及びドレイン領域
上に夫々アモルファスシリコン膜２１ａを選択的に堆積
させるので、拡散層８領域にのみアモルファスシリコン
を選択的に堆積し、それを固相成長させて単結晶シリコ
ン膜２１ｂを形成しているので、ファセットによる膜厚
の減少を阻止して拡散層の厚みを実効的に増加させ、も
って、トランジスタ特性の信頼性を向上させることがで
きる。
【００３９】また、本実施の形態に係るアモルファスシ
リコン膜２１ａがIII 族元素を含有しているので、ｐチ
ャネルＭＯＳ型トランジスタに対応することができた。
なお、本実施の形態とは異なるが、アモルファスシリコ
ン膜にＶ族元素を含有させることにより、ｎチャネルＭ
ＯＳ型トランジスタにも対応できるので、本発明は優れ
た汎用性をもっている。
リコン膜２１ａがIII 族元素を含有しているので、ｐチ
ャネルＭＯＳ型トランジスタに対応することができた。
なお、本実施の形態とは異なるが、アモルファスシリコ
ン膜にＶ族元素を含有させることにより、ｎチャネルＭ
ＯＳ型トランジスタにも対応できるので、本発明は優れ
た汎用性をもっている。
【００４０】なお、上記実施の形態では、シリサイドを
形成するための金属としてチタンを用いた場合について
説明したが、これに限らず、例えば、ニッケル、コバル
ト、プラチナ、バナジウム、パラジウムなどのチタン以
外の金属を用いてシリサイドを形成しても、本発明を同
様に実施して同様の効果を得ることができる。なお、こ
のとき、金属の種類、膜厚によりシリサイド反応で消費
されるシリコン層の量には差があるため、持ち上げるシ
リコン薄膜の膜厚は消費される層厚以上にする必要があ
る。
形成するための金属としてチタンを用いた場合について
説明したが、これに限らず、例えば、ニッケル、コバル
ト、プラチナ、バナジウム、パラジウムなどのチタン以
外の金属を用いてシリサイドを形成しても、本発明を同
様に実施して同様の効果を得ることができる。なお、こ
のとき、金属の種類、膜厚によりシリサイド反応で消費
されるシリコン層の量には差があるため、持ち上げるシ
リコン薄膜の膜厚は消費される層厚以上にする必要があ
る。
【００４１】また、上記実施の形態では、ジシランを流
してアモルファスシリコン膜を堆積した後にＢＦ2 + の
イオン注入により低抵抗化を図る場合を説明したが、こ
れに限らず、ジシランを流しているときにドーピングガ
スとして例えばジボラン（Ｂ2 Ｈ6 ）を同時に２sccm流
してボロン添加アモルファスシリコン膜を堆積する製造
工程としても、本発明を同様に実施して同様の効果を得
ることができ、さらに、アモルファスシリコン膜へのＢ
Ｆ2 + のイオン注入を省略することができる。なお、こ
のボロン添加アモルファスシリコン膜は、３００℃とい
ったより低温で堆積でき、結晶化したときに１．０ｍΩ
・ｃｍの低抵抗なボロン添加シリコン層となる。
してアモルファスシリコン膜を堆積した後にＢＦ2 + の
イオン注入により低抵抗化を図る場合を説明したが、こ
れに限らず、ジシランを流しているときにドーピングガ
スとして例えばジボラン（Ｂ2 Ｈ6 ）を同時に２sccm流
してボロン添加アモルファスシリコン膜を堆積する製造
工程としても、本発明を同様に実施して同様の効果を得
ることができ、さらに、アモルファスシリコン膜へのＢ
Ｆ2 + のイオン注入を省略することができる。なお、こ
のボロン添加アモルファスシリコン膜は、３００℃とい
ったより低温で堆積でき、結晶化したときに１．０ｍΩ
・ｃｍの低抵抗なボロン添加シリコン層となる。
【００４２】また、上記実施の形態では、通常のシリコ
ン基板１を用いる場合を説明したが、これに限らず、シ
リコン基板１に代えて、ＳＯＩ基板又はＳＩＭＯＸ基板
を用いた構成としても、本発明を同様に実施して同様の
効果を得ることができる。
ン基板１を用いる場合を説明したが、これに限らず、シ
リコン基板１に代えて、ＳＯＩ基板又はＳＩＭＯＸ基板
を用いた構成としても、本発明を同様に実施して同様の
効果を得ることができる。
【００４３】さらに、本実施の形態では、アモルファス
シリコン膜２１を堆積するための前処理として、ＣＦ4
ガスのマイクロ放電によりフッ素ラジカルを生成した場
合を説明したが、これに限らず、例えばＦ2 Ｃｌ2 、
ＳＦ6 、ＨＦ、ＣｌＦ3 等の他のハロゲン系材料を用い
るようにしても、本発明を同様に実施して同様の効果を
得ることができる。
シリコン膜２１を堆積するための前処理として、ＣＦ4
ガスのマイクロ放電によりフッ素ラジカルを生成した場
合を説明したが、これに限らず、例えばＦ2 Ｃｌ2 、
ＳＦ6 、ＨＦ、ＣｌＦ3 等の他のハロゲン系材料を用い
るようにしても、本発明を同様に実施して同様の効果を
得ることができる。
【００４４】また、上記実施の形態では、アモルファス
シリコン膜２１を堆積するために、ジシランガスを用い
た場合を説明したが、これに限らず、７００℃以下で分
解反応を生じてシリコン層を形成可能なガスであればガ
ス種に限定はなく、例えば、シラン（ＳｉＨ4 ）やジク
ロルシラン（ＳｉＨ2 Ｃｌ2 ）をはじめ、ＳｉＣｌ4、
ＳｉＦ4 、ＳｉＨ4 Ｃｌ4 、ＳｉＨ2 Ｆ2 、ＳｉＨ2 Ｃ
ｌ4 、Ｓｉ2 Ｃｌ6 、ＳｉＨ4 Ｆ2 、ＳｉＨ2 Ｆ4 、Ｓ
ｉ2 Ｆ6 のいずれかを用いてアモルファスシリコン膜を
堆積するようにしても、本発明を同様に実施して同様の
効果を得ることができる。なお、イオン注入を省略する
観点から不純物添加シリコン層を堆積する場合は、これ
らのガスにジボラン以外に三塩化硼素（ＢＣｌ3 ）や三
フッ化硼素（ＢＦ3 ）などをドーピングガスとして混合
させればよい。また、ｎチャネルＭＯＳ型トランジスタ
に対しては、ホスフィン（ＰＨ3 ）やアルシン（ＡｓＨ
3）あるいはリンや砒素を含むハロゲン化物をドーピン
グガスとして混合させればよい。
シリコン膜２１を堆積するために、ジシランガスを用い
た場合を説明したが、これに限らず、７００℃以下で分
解反応を生じてシリコン層を形成可能なガスであればガ
ス種に限定はなく、例えば、シラン（ＳｉＨ4 ）やジク
ロルシラン（ＳｉＨ2 Ｃｌ2 ）をはじめ、ＳｉＣｌ4、
ＳｉＦ4 、ＳｉＨ4 Ｃｌ4 、ＳｉＨ2 Ｆ2 、ＳｉＨ2 Ｃ
ｌ4 、Ｓｉ2 Ｃｌ6 、ＳｉＨ4 Ｆ2 、ＳｉＨ2 Ｆ4 、Ｓ
ｉ2 Ｆ6 のいずれかを用いてアモルファスシリコン膜を
堆積するようにしても、本発明を同様に実施して同様の
効果を得ることができる。なお、イオン注入を省略する
観点から不純物添加シリコン層を堆積する場合は、これ
らのガスにジボラン以外に三塩化硼素（ＢＣｌ3 ）や三
フッ化硼素（ＢＦ3 ）などをドーピングガスとして混合
させればよい。また、ｎチャネルＭＯＳ型トランジスタ
に対しては、ホスフィン（ＰＨ3 ）やアルシン（ＡｓＨ
3）あるいはリンや砒素を含むハロゲン化物をドーピン
グガスとして混合させればよい。
【００４５】その他、本発明はその要旨を逸脱しない範
囲で種々変形して実施できる。
囲で種々変形して実施できる。
【００４６】
【発明の効果】以上説明したように請求項１の発明によ
れば、ゲート部、ソース領域及びドレイン領域を形成
し、形成されたソース領域及びドレイン領域上に夫々ア
モルファスシリコンを選択的に堆積させるので、拡散層
領域にのみアモルファスシリコンを選択的に堆積し、フ
ァセットによる膜厚の減少を阻止して拡散層の厚みを実
効的に増加させ、もって、トランジスタ特性の信頼性を
向上できる半導体装置の製造方法を提供できる。
れば、ゲート部、ソース領域及びドレイン領域を形成
し、形成されたソース領域及びドレイン領域上に夫々ア
モルファスシリコンを選択的に堆積させるので、拡散層
領域にのみアモルファスシリコンを選択的に堆積し、フ
ァセットによる膜厚の減少を阻止して拡散層の厚みを実
効的に増加させ、もって、トランジスタ特性の信頼性を
向上できる半導体装置の製造方法を提供できる。
【００４７】また、請求項２の発明によれば、アモルフ
ァスシリコンがIII 族又はＶ族元素を含有しているの
で、請求項１の効果に加え、ｐチャネル型でもｎチャネ
ル型でも対応でき、優れた汎用性を奏することができる
半導体装置の製造方法を提供できる。
ァスシリコンがIII 族又はＶ族元素を含有しているの
で、請求項１の効果に加え、ｐチャネル型でもｎチャネ
ル型でも対応でき、優れた汎用性を奏することができる
半導体装置の製造方法を提供できる。
【００４８】さらに、請求項３の発明によれば、アモル
ファスシリコンを単結晶化する工程を含んでいるので、
請求項１と同様の効果を奏することができる半導体装置
の製造方法を提供できる。
ファスシリコンを単結晶化する工程を含んでいるので、
請求項１と同様の効果を奏することができる半導体装置
の製造方法を提供できる。
【図１】本発明の実施の形態に係るエレベーティドソー
ス／ドレイン構造の適用されたＭＯＳ型トランジスタの
構成を示す断面図、
ス／ドレイン構造の適用されたＭＯＳ型トランジスタの
構成を示す断面図、
【図２】同実施の形態におけるＭＯＳ型トランジスタの
製造方法を示す工程断面図、
製造方法を示す工程断面図、
【図３】同実施の形態におけるＭＯＳ型トランジスタの
製造方法を示す工程断面図、
製造方法を示す工程断面図、
【図４】同実施の形態におけるゲート電圧−ドレイン電
流の関係を示す比較図、
流の関係を示す比較図、
【図５】同実施の形態における不純物分布を示す断面
図、
図、
【図６】同実施の形態におけるしきい値電圧のゲート長
依存性を示す比較図、
依存性を示す比較図、
【図７】従来のエレベーティドソース／ドレイン構造の
適用されたＭＯＳ型トランジスタの製造方法を示す工程
断面図、
適用されたＭＯＳ型トランジスタの製造方法を示す工程
断面図、
【図８】従来のエレベーティドソース／ドレイン構造の
適用されたＭＯＳ型トランジスタの製造方法を示す工程
断面図、
適用されたＭＯＳ型トランジスタの製造方法を示す工程
断面図、
【図９】従来の形態における不純物分布を示す断面図。
１…ｎ型シリコン基板、２…素子分離絶縁膜、３…ゲー
ト酸化膜、４…不純物ドープ多結晶シリコン膜、５…タ
ングステンシリサイド膜、６…シリコン酸化膜、７…側
壁ゲート絶縁膜、８…拡散層、１１…シリコン酸化膜、
１２…ソース・ドレイン電極、２１ａ…アモルファスシ
リコン膜、２１ｂ…単結晶シリコン膜、２２…チタンシ
リサイド膜。
ト酸化膜、４…不純物ドープ多結晶シリコン膜、５…タ
ングステンシリサイド膜、６…シリコン酸化膜、７…側
壁ゲート絶縁膜、８…拡散層、１１…シリコン酸化膜、
１２…ソース・ドレイン電極、２１ａ…アモルファスシ
リコン膜、２１ｂ…単結晶シリコン膜、２２…チタンシ
リサイド膜。
Claims (3)
- 【請求項１】 半導体基板の一主面上にＭＯＳ構造を有
する半導体装置の製造方法において、 ゲート部、ソース領域、ドレイン領域を形成する工程
と、 前記形成されたソース領域及びドレイン領域上に夫々ア
モルファスシリコンを選択的に堆積させる工程とを含ん
でいることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記アモルファスシリコンは、III 族又
はＶ族元素を含有していることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項３】 前記アモルファスシリコンを単結晶化す
る工程を含むことを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23743895A JP3329628B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23743895A JP3329628B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982957A true JPH0982957A (ja) | 1997-03-28 |
| JP3329628B2 JP3329628B2 (ja) | 2002-09-30 |
Family
ID=17015366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23743895A Expired - Fee Related JP3329628B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3329628B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2002033738A1 (ja) * | 2000-10-16 | 2004-02-26 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| US7579231B2 (en) | 1999-01-29 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
1995
- 1995-09-14 JP JP23743895A patent/JP3329628B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579231B2 (en) | 1999-01-29 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JPWO2002033738A1 (ja) * | 2000-10-16 | 2004-02-26 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3329628B2 (ja) | 2002-09-30 |
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