JPH04283964A - 半導体装置 - Google Patents
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- JPH04283964A JPH04283964A JP3046406A JP4640691A JPH04283964A JP H04283964 A JPH04283964 A JP H04283964A JP 3046406 A JP3046406 A JP 3046406A JP 4640691 A JP4640691 A JP 4640691A JP H04283964 A JPH04283964 A JP H04283964A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に多結晶Ｓｉ−絶縁ゲート型電界効果トランジスタを有
する半導体装置に関する。
に多結晶Ｓｉ−絶縁ゲート型電界効果トランジスタを有
する半導体装置に関する。
【０００２】
【従来の技術】多結晶Ｓｉを能動層（電流経路）とする
絶縁ゲート型電界効果トランジスタは、超高集積ＳＲＡ
Ｍメモリセルの負荷素子として期待されており、その研
究は益々盛んになっている。これらは、例えばアイ
イー ディー エム テクニカルダイジェスツ（
ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．）（１９８８） ｐｐ
４８−５１ に開示されている。
絶縁ゲート型電界効果トランジスタは、超高集積ＳＲＡ
Ｍメモリセルの負荷素子として期待されており、その研
究は益々盛んになっている。これらは、例えばアイ
イー ディー エム テクニカルダイジェスツ（
ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．）（１９８８） ｐｐ
４８−５１ に開示されている。
【０００３】上記従来技術に開示されたＣＭＯＳ型のＳ
ＲＡＭメモリセルでは、単結晶Ｓｉ基板中に形成された
ｎチャネル型の駆動用ＭＯＳトランジスタとｐチャネル
型の多結晶Ｓｉ−ＭＯＳトランジスタ負荷素子とから成
るＣＭＯＳインバータで構成されたフリップ・フロップ
回路によってデータを保持する。
ＲＡＭメモリセルでは、単結晶Ｓｉ基板中に形成された
ｎチャネル型の駆動用ＭＯＳトランジスタとｐチャネル
型の多結晶Ｓｉ−ＭＯＳトランジスタ負荷素子とから成
るＣＭＯＳインバータで構成されたフリップ・フロップ
回路によってデータを保持する。
【０００４】多結晶Ｓｉ−ＭＯＳトランジスタのゲート
電極にｎ型の多結晶Ｓｉを用いているこの構造では、こ
のｎ型の多結晶Ｓｉともう一方の多結晶Ｓｉ−ＭＯＳト
ランジスタのｐ型のドレイン部との間にｐ−ｎダイオー
ドが出来てしまう。一方、多結晶Ｓｉ−ＭＯＳトランジ
スタのゲート電極にｐ型の多結晶Ｓｉを用いた場合には
、駆動用ＭＯＳトランジスタのゲート電極との間にｐ−
ｎダイオードが出来てしまう。
電極にｎ型の多結晶Ｓｉを用いているこの構造では、こ
のｎ型の多結晶Ｓｉともう一方の多結晶Ｓｉ−ＭＯＳト
ランジスタのｐ型のドレイン部との間にｐ−ｎダイオー
ドが出来てしまう。一方、多結晶Ｓｉ−ＭＯＳトランジ
スタのゲート電極にｐ型の多結晶Ｓｉを用いた場合には
、駆動用ＭＯＳトランジスタのゲート電極との間にｐ−
ｎダイオードが出来てしまう。
【０００５】
【発明が解決しようとする課題】上記したように、従来
技術では必然的に多結晶Ｓｉのｐ−ｎダイオードが存在
する。このｐ−ｎダイオードの電流−電圧特性の一例を
図４に示す。特性は多結晶Ｓｉ中への不純物の導入量及
び導入後の熱処理によって多少変化するものの、いずれ
の場合も完全なオーミック特性は得られず、ダイオード
特性を示す。
技術では必然的に多結晶Ｓｉのｐ−ｎダイオードが存在
する。このｐ−ｎダイオードの電流−電圧特性の一例を
図４に示す。特性は多結晶Ｓｉ中への不純物の導入量及
び導入後の熱処理によって多少変化するものの、いずれ
の場合も完全なオーミック特性は得られず、ダイオード
特性を示す。
【０００６】ＣＭＯＳ型のメモリセルの最大の利点は、
負荷素子の高い電流供給能力によって安定なデータ保持
特性と高いソフトエラー耐性を実現できることにある。 しかしながら従来技術では、上記したダイオードの高い
降伏電圧によって負荷素子からの電流供給が妨げられ、
ＣＭＯＳ型の利点を活かすことが出来ないという問題が
あった。
負荷素子の高い電流供給能力によって安定なデータ保持
特性と高いソフトエラー耐性を実現できることにある。 しかしながら従来技術では、上記したダイオードの高い
降伏電圧によって負荷素子からの電流供給が妨げられ、
ＣＭＯＳ型の利点を活かすことが出来ないという問題が
あった。
【０００７】本発明の目的は、このダイオードをなくし
、データ保持特性に優れ、高いソフトエラー耐性を有し
た新しいＳＲＡＭメモリセルを実現することにある。
、データ保持特性に優れ、高いソフトエラー耐性を有し
た新しいＳＲＡＭメモリセルを実現することにある。
【０００８】
【課題を解決するための手段】上記目的は、多結晶Ｓｉ
−ＭＯＳトランジスタのゲート電極に金属材料を用いる
ことによって達成される。その際の金属材料としては、
耐熱性、Ｓｉに対するバリア性及びドーパントの拡散に
対するバリア性を考慮し、チタン，タングステン，モリ
ブデン，タンタル等の高融点金属，そのシリコン化合物
及びその窒素化合物を用いる。或いは、これらの金属材
料を組合せた重ね膜を用いる。或いは、これらの金属材
料と多結晶Ｓｉとの重ね膜を用いる。
−ＭＯＳトランジスタのゲート電極に金属材料を用いる
ことによって達成される。その際の金属材料としては、
耐熱性、Ｓｉに対するバリア性及びドーパントの拡散に
対するバリア性を考慮し、チタン，タングステン，モリ
ブデン，タンタル等の高融点金属，そのシリコン化合物
及びその窒素化合物を用いる。或いは、これらの金属材
料を組合せた重ね膜を用いる。或いは、これらの金属材
料と多結晶Ｓｉとの重ね膜を用いる。
【０００９】
【作用】高濃度に不純物を導入したｎ型多結晶Ｓｉとｐ
型多結晶Ｓｉとの接続において、間に高融点金属を挾む
。これにより、図５に示したような良好なオーミック特
性が得られることがわかる。
型多結晶Ｓｉとの接続において、間に高融点金属を挾む
。これにより、図５に示したような良好なオーミック特
性が得られることがわかる。
【００１０】従って、多結晶Ｓｉ−ＭＯＳトランジスタ
のゲート電極に高融点金属を用いることによってＳＲＡ
Ｍメモリセル内のダイオードをなくすことが出来る。こ
れにより、多結晶Ｓｉ−ＭＯＳトランジスタからの電流
供給が容易となり安定なデータ保持特性及び高いソフト
エラー耐性が達成できる。
のゲート電極に高融点金属を用いることによってＳＲＡ
Ｍメモリセル内のダイオードをなくすことが出来る。こ
れにより、多結晶Ｓｉ−ＭＯＳトランジスタからの電流
供給が容易となり安定なデータ保持特性及び高いソフト
エラー耐性が達成できる。
【００１１】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【００１２】実施例１
図１に、本発明の第１の実施例を示す。まず、単結晶Ｓ
ｉ基板１０１を熱酸化して１００ｎｍのＳｉＯ２ １０
２を形成した後、スパッタ法、反応性スパッタ法或いは
ＣＶＤ法等を用いＴｉＮ（チタンナイトライド）１００
ｎｍを堆積する。次に、周知のリソグラフィーおよびド
ライエッチング技術によりＴｉＮを加工し、ゲート電極
１０３ａ及びソース，ドレイン電極引出し部１０３ｂを
形成する（Ａ）。尚、本実施例ではＴｉＮをゲート電極
に用いたが、他の高融点金属或いはそのシリコン化合物
、窒素化合物を用いることも可能である。
ｉ基板１０１を熱酸化して１００ｎｍのＳｉＯ２ １０
２を形成した後、スパッタ法、反応性スパッタ法或いは
ＣＶＤ法等を用いＴｉＮ（チタンナイトライド）１００
ｎｍを堆積する。次に、周知のリソグラフィーおよびド
ライエッチング技術によりＴｉＮを加工し、ゲート電極
１０３ａ及びソース，ドレイン電極引出し部１０３ｂを
形成する（Ａ）。尚、本実施例ではＴｉＮをゲート電極
に用いたが、他の高融点金属或いはそのシリコン化合物
、窒素化合物を用いることも可能である。
【００１３】次に、ゲート絶縁膜となる２５ｎｍのＳｉ
Ｏ２ １０４を減圧ＣＶＤ法により形成する。ＳｉＯ２
１０４の形成には、ＳｉＨ４ ガスとＮ２Ｏ ガスを
用い、７５０℃の温度で形成した。尚、本実施例ではＣ
ＶＤＳｉＯ２ をゲート絶縁膜として用いたが、ＣＶＤ
窒化膜などの他の材料も必要に応じて適用可能である。 次に、この後に形成されるｐ型多結晶Ｓｉと１０３ｂと
の接続の為の開口部を周知のリソグラフィーおよびドラ
イエッチング技術を用いて形成する。続いて、減圧ＣＶ
Ｄ法により１０ｎｍのＳｉ膜１０５を堆積する。Ｓｉ膜
の堆積は、反応ガスにシラン系ガスを用い、堆積温度は
５２０℃とした。次に、周知のリソグラフィーおよびド
ライエッチング技術によりＳｉ膜１０５を島状に加工す
る。続いて、減圧ＣＶＤ法で１０ｎｍのＳｉＯ２ １０
６を堆積した後、リソグラフィー技術により高濃度不純
物領域形成用のホトレジストパターン（図示せず）を形
成した後、ＢＦ２ イオンのイオン打込みを行い、８０
０℃、１０分の熱処理でボロンを活性化しソース、ドレ
イン（図示せず）を形成した（Ｂ）。
Ｏ２ １０４を減圧ＣＶＤ法により形成する。ＳｉＯ２
１０４の形成には、ＳｉＨ４ ガスとＮ２Ｏ ガスを
用い、７５０℃の温度で形成した。尚、本実施例ではＣ
ＶＤＳｉＯ２ をゲート絶縁膜として用いたが、ＣＶＤ
窒化膜などの他の材料も必要に応じて適用可能である。 次に、この後に形成されるｐ型多結晶Ｓｉと１０３ｂと
の接続の為の開口部を周知のリソグラフィーおよびドラ
イエッチング技術を用いて形成する。続いて、減圧ＣＶ
Ｄ法により１０ｎｍのＳｉ膜１０５を堆積する。Ｓｉ膜
の堆積は、反応ガスにシラン系ガスを用い、堆積温度は
５２０℃とした。次に、周知のリソグラフィーおよびド
ライエッチング技術によりＳｉ膜１０５を島状に加工す
る。続いて、減圧ＣＶＤ法で１０ｎｍのＳｉＯ２ １０
６を堆積した後、リソグラフィー技術により高濃度不純
物領域形成用のホトレジストパターン（図示せず）を形
成した後、ＢＦ２ イオンのイオン打込みを行い、８０
０℃、１０分の熱処理でボロンを活性化しソース、ドレ
イン（図示せず）を形成した（Ｂ）。
【００１４】次に、減圧ＣＶＤ法により１００ｎｍのＳ
ｉＯ２ １０７、および常圧ＣＶＤ法により３５０ｎｍ
のＢＰＳＧ１０８を形成する。続いて、８５０℃，３０
分の熱処理を行い表面の平坦化を行なった。次に、周知
のリソグラフィー及びドライエッチング技術により開口
部を設ける。次に、スパッタ法によりＡｌ（アルミニウ
ム）を堆積した後、リソグラフィーおよびドライエッチ
ング技術を用いて、Ａｌ配線１０９を形成した。最後に
、４５０℃，３０分のＨ２ アニールを行い、多結晶Ｓ
ｉ−ＭＯＳトランジスタの形成を完了する（Ｃ）。
ｉＯ２ １０７、および常圧ＣＶＤ法により３５０ｎｍ
のＢＰＳＧ１０８を形成する。続いて、８５０℃，３０
分の熱処理を行い表面の平坦化を行なった。次に、周知
のリソグラフィー及びドライエッチング技術により開口
部を設ける。次に、スパッタ法によりＡｌ（アルミニウ
ム）を堆積した後、リソグラフィーおよびドライエッチ
ング技術を用いて、Ａｌ配線１０９を形成した。最後に
、４５０℃，３０分のＨ２ アニールを行い、多結晶Ｓ
ｉ−ＭＯＳトランジスタの形成を完了する（Ｃ）。
【００１５】図６に、本実施例で作成した多結晶Ｓｉ−
ＭＯＳトランジスタのドレイン電流−ゲート電圧特性を
示す。図７に、ゲート電極１０３ａ、ソース，ドレイン
電極引出し部１０３ｂをｎ型の多結晶Ｓｉとした場合の
特性も同時に示す。ｎ型の多結晶Ｓｉを用いた場合には
ｐ−ｎダイオードの影響により、ドレイン電流が頭打ち
になっている。しかも、この影響はドレイン電圧が小さ
い時ほど著しい。これに対して本発明ではダイオードの
影響がない為、十分に大きなオン電流が得られ、しかも
ドレイン電圧が小さくなってもオン電流は減少しない。
ＭＯＳトランジスタのドレイン電流−ゲート電圧特性を
示す。図７に、ゲート電極１０３ａ、ソース，ドレイン
電極引出し部１０３ｂをｎ型の多結晶Ｓｉとした場合の
特性も同時に示す。ｎ型の多結晶Ｓｉを用いた場合には
ｐ−ｎダイオードの影響により、ドレイン電流が頭打ち
になっている。しかも、この影響はドレイン電圧が小さ
い時ほど著しい。これに対して本発明ではダイオードの
影響がない為、十分に大きなオン電流が得られ、しかも
ドレイン電圧が小さくなってもオン電流は減少しない。
【００１６】実施例２
図２に、本発明の第２の実施例を示す。まず、単結晶Ｓ
ｉ基板２０１を熱酸化して１００ｎｍのＳｉＯ２ ２０
２を形成した後、スパッタ法，反応性スパッタ法或いは
ＣＶＤ法等を用いＴｉＮ（チタンナイトライド）５０ｎ
ｍを堆積する。次に、減圧ＣＶＤ法により多結晶Ｓｉを
５０ｎｍ、ＳｉＯ２ を１０ｎｍ堆積し、該多結晶Ｓｉ
膜中にＢＦ２ イオンのイオン打込みを行い、８００℃
、１０分の熱処理を行う。次に、ＨＦ系水溶液によりＳ
ｉＯ２ 膜を除去後、周知のリソグラフィーおよびドラ
イエッチング技術により多結晶Ｓｉ／ＴｉＮを加工し、
ゲート電極２０３ａ及びソース，ドレイン電極引出し部
２０３ｂを形成する（Ａ）。
ｉ基板２０１を熱酸化して１００ｎｍのＳｉＯ２ ２０
２を形成した後、スパッタ法，反応性スパッタ法或いは
ＣＶＤ法等を用いＴｉＮ（チタンナイトライド）５０ｎ
ｍを堆積する。次に、減圧ＣＶＤ法により多結晶Ｓｉを
５０ｎｍ、ＳｉＯ２ を１０ｎｍ堆積し、該多結晶Ｓｉ
膜中にＢＦ２ イオンのイオン打込みを行い、８００℃
、１０分の熱処理を行う。次に、ＨＦ系水溶液によりＳ
ｉＯ２ 膜を除去後、周知のリソグラフィーおよびドラ
イエッチング技術により多結晶Ｓｉ／ＴｉＮを加工し、
ゲート電極２０３ａ及びソース，ドレイン電極引出し部
２０３ｂを形成する（Ａ）。
【００１７】以下実施例１と全く同一の方法で、ゲート
絶縁膜２０４、能動層の多結晶Ｓｉ２０５、ＳｉＯ２
２０６，２０７、ＢＰＳＧ２０８、Ａｌ配線２０９を形
成し、最後にＨ２アニールを行って多結晶Ｓｉ−ＭＯＳ
トランジスタの形成を完了する（Ｂ，Ｃ）。
絶縁膜２０４、能動層の多結晶Ｓｉ２０５、ＳｉＯ２
２０６，２０７、ＢＰＳＧ２０８、Ａｌ配線２０９を形
成し、最後にＨ２アニールを行って多結晶Ｓｉ−ＭＯＳ
トランジスタの形成を完了する（Ｂ，Ｃ）。
【００１８】図８に、本実施例で作成した多結晶Ｓｉ−
ＭＯＳトランジスタのドレイン電流−ゲート電圧特性を
示す。本実施例においても実施例１と同様、ダイオード
の影響がない為、ドレイン電流の減少を防止できる。更
に本実施例では、ゲート電極の仕事関数はｐ型多結晶Ｓ
ｉと同じになり、ＴｉＮ単層膜の場合に比べてしきい電
圧が下がる。それによってオン電流は実施例１の場合に
比べて更に増大する。 実施例３ 本発明を、完全ＣＭＯＳ型のＳＲＡＭのメモリセルに応
用した実施例を第３図を用いて説明する。本実施例では
、メモリセルを構成するインバータの負荷素子として多
結晶Ｓｉ−ｐチャネルＭＯＳトランジスタを用いた。
ＭＯＳトランジスタのドレイン電流−ゲート電圧特性を
示す。本実施例においても実施例１と同様、ダイオード
の影響がない為、ドレイン電流の減少を防止できる。更
に本実施例では、ゲート電極の仕事関数はｐ型多結晶Ｓ
ｉと同じになり、ＴｉＮ単層膜の場合に比べてしきい電
圧が下がる。それによってオン電流は実施例１の場合に
比べて更に増大する。 実施例３ 本発明を、完全ＣＭＯＳ型のＳＲＡＭのメモリセルに応
用した実施例を第３図を用いて説明する。本実施例では
、メモリセルを構成するインバータの負荷素子として多
結晶Ｓｉ−ｐチャネルＭＯＳトランジスタを用いた。
【００１９】まず、ｎ型Ｓｉ基板３０１を用意し、ｐウ
ェル３０２を形成した後、選択酸化法（ＬＯＣＯＳ法）
により素子分離領域３０３を形成する。
ェル３０２を形成した後、選択酸化法（ＬＯＣＯＳ法）
により素子分離領域３０３を形成する。
【００２０】熱酸化によりゲート酸化膜３０４を形成し
た後、ｎチャネルＭＯＳトランジスタのしきい電圧を調
節する為にＢＦ２ イオンをイオン打込みする。
た後、ｎチャネルＭＯＳトランジスタのしきい電圧を調
節する為にＢＦ２ イオンをイオン打込みする。
【００２１】駆動ＭＯＳトランジスタのゲート電極と転
送ＭＯＳトランジスタの拡散層との直接接続の為の接続
孔を形成し、ＬＰＣＶＤ法により多結晶Ｓｉ３０５を堆
積し、ＰＯＣｌ３ を用いたリン拡散を行った後、ＬＰ
ＣＶＤ法でＳｉＯ２ 膜３０６を堆積しドライエッチン
グ法でゲート電極を形成する。次に、ＬＤＤ構造用の低
濃度領域形成の為にＰイオンをイオン打込みする。次に
、ＬＰＣＶＤ法によりＳｉＯ２膜を堆積し、異方性ドラ
イエッチングによりゲート電極側壁にサイドウォール３
０７を形成し、Ａｓイオンをイオン打込みし、ソース，
ドレインとなる高濃度不純物領域を形成する（Ａ）。
送ＭＯＳトランジスタの拡散層との直接接続の為の接続
孔を形成し、ＬＰＣＶＤ法により多結晶Ｓｉ３０５を堆
積し、ＰＯＣｌ３ を用いたリン拡散を行った後、ＬＰ
ＣＶＤ法でＳｉＯ２ 膜３０６を堆積しドライエッチン
グ法でゲート電極を形成する。次に、ＬＤＤ構造用の低
濃度領域形成の為にＰイオンをイオン打込みする。次に
、ＬＰＣＶＤ法によりＳｉＯ２膜を堆積し、異方性ドラ
イエッチングによりゲート電極側壁にサイドウォール３
０７を形成し、Ａｓイオンをイオン打込みし、ソース，
ドレインとなる高濃度不純物領域を形成する（Ａ）。
【００２２】次に、不純物の活性化を行った後、ＬＰＣ
ＶＤ法により層間のＳｉＯ２ 膜３０８を堆積する。続
いて、多結晶Ｓｉ−ｐチャネルＭＯＳトランジスタのゲ
ート電極と駆動ＭＯＳトランジスタのゲート電極とを接
続する為の接続孔を形成した後、スパッタ法、反応性ス
パッタ法或いはＣＶＤ法等によりＴｉＮ膜１００ｎｍを
堆積する。続いて、ホトレジストパターンをマスクとし
てドライエッチング法によりＴｉＮ膜を所定形状に加工
し、多結晶Ｓｉ−ｐチャネルＭＯＳトランジスタのゲー
ト電極３０９を形成する。尚、本実施例ではＴｉＮ単層
膜をゲート電極に用いたが、前の実施例で示したような
ＴｉＮとｐ型の多結晶Ｓｉとの２層膜等の他の材料を用
いることももちろん可能である。次に、反応ガスにＳｉ
Ｈ４ ガス及びＮ２Ｏ ガスを用い、温度７５０℃でＬ
ＰＣＶＤ法によりＳｉＯ２ 膜を２５ｎｍ堆積しゲート
酸化膜３１０とする。尚、本実施例ではＣＶＤＳｉＯ２
をゲート絶縁膜として用いたが、ＣＶＤ窒化膜などの
他の材料も必要に応じて適用可能である。
ＶＤ法により層間のＳｉＯ２ 膜３０８を堆積する。続
いて、多結晶Ｓｉ−ｐチャネルＭＯＳトランジスタのゲ
ート電極と駆動ＭＯＳトランジスタのゲート電極とを接
続する為の接続孔を形成した後、スパッタ法、反応性ス
パッタ法或いはＣＶＤ法等によりＴｉＮ膜１００ｎｍを
堆積する。続いて、ホトレジストパターンをマスクとし
てドライエッチング法によりＴｉＮ膜を所定形状に加工
し、多結晶Ｓｉ−ｐチャネルＭＯＳトランジスタのゲー
ト電極３０９を形成する。尚、本実施例ではＴｉＮ単層
膜をゲート電極に用いたが、前の実施例で示したような
ＴｉＮとｐ型の多結晶Ｓｉとの２層膜等の他の材料を用
いることももちろん可能である。次に、反応ガスにＳｉ
Ｈ４ ガス及びＮ２Ｏ ガスを用い、温度７５０℃でＬ
ＰＣＶＤ法によりＳｉＯ２ 膜を２５ｎｍ堆積しゲート
酸化膜３１０とする。尚、本実施例ではＣＶＤＳｉＯ２
をゲート絶縁膜として用いたが、ＣＶＤ窒化膜などの
他の材料も必要に応じて適用可能である。
【００２３】次に、多結晶Ｓｉ−ｐチャネルＭＯＳトラ
ンジスタのドレイン部拡散層と対向するインバータのゲ
ート電極とを接続する為の接続孔を形成した後、シラン
系ガス（ＳｉＨ４またはＳｉ２Ｈ６またはＳｉ３Ｈ８）
を反応ガスに用い、温度５２０℃でＬＰＣＶＤ法により
Ｓｉ膜３１１を膜厚１０ｎｍ堆積する。ホトレジストパ
ターンをマスクとしてドライエッチング法で所定形状に
加工し、ＬＰＣＶＤ法によりＳｉＯ２ を堆積し、ホト
レジストパターンをマスクにＢＦ２ イオンをイオン打
込みし、ソース，ドレイン領域を形成する（Ｂ）。
ンジスタのドレイン部拡散層と対向するインバータのゲ
ート電極とを接続する為の接続孔を形成した後、シラン
系ガス（ＳｉＨ４またはＳｉ２Ｈ６またはＳｉ３Ｈ８）
を反応ガスに用い、温度５２０℃でＬＰＣＶＤ法により
Ｓｉ膜３１１を膜厚１０ｎｍ堆積する。ホトレジストパ
ターンをマスクとしてドライエッチング法で所定形状に
加工し、ＬＰＣＶＤ法によりＳｉＯ２ を堆積し、ホト
レジストパターンをマスクにＢＦ２ イオンをイオン打
込みし、ソース，ドレイン領域を形成する（Ｂ）。
【００２４】次に、ＬＰＣＶＤ法によりＳｉＯ２（３１
２）膜を堆積し、その上にＢＰＳＧ膜（３１３）を常圧
ＣＶＤ法で堆積し、層間絶縁膜３１２とする。続いて、
第１層配線の接続孔を形成した後、ＴｉＮ，Ｗを蒸着し
（３１４）、ドライエッチング法で所定形状に加工する
。続いて、配線層間絶縁膜としてリンを含んだＳｉＯ２
膜３１５を堆積し、第２層配線の接続孔を形成した後
、ＴｉＮ，Ａｌを蒸着し（３１６）、ドライエッチング
法で所定形状に加工する（Ｃ）。
２）膜を堆積し、その上にＢＰＳＧ膜（３１３）を常圧
ＣＶＤ法で堆積し、層間絶縁膜３１２とする。続いて、
第１層配線の接続孔を形成した後、ＴｉＮ，Ｗを蒸着し
（３１４）、ドライエッチング法で所定形状に加工する
。続いて、配線層間絶縁膜としてリンを含んだＳｉＯ２
膜３１５を堆積し、第２層配線の接続孔を形成した後
、ＴｉＮ，Ａｌを蒸着し（３１６）、ドライエッチング
法で所定形状に加工する（Ｃ）。
【００２５】以上の方法で製造したＳＲＡＭでは、メモ
リセル内のダイオードをなくした効果により負荷素子の
オン電流が増加した結果、データ保持特性が改善し、動
作時のソフトエラー率も大幅に減少した。
リセル内のダイオードをなくした効果により負荷素子の
オン電流が増加した結果、データ保持特性が改善し、動
作時のソフトエラー率も大幅に減少した。
【００２６】
【発明の効果】本発明によれば、ＳＲＡＭメモリセルに
おいて、負荷素子である多結晶Ｓｉ−ｐチャネルＭＯＳ
トランジスタからの電流供給が十分に行えるようになっ
た。これにより、メモリセルのデータ保持特性が改善し
、更に動作時のソフトエラー率も大幅に減少した。これ
は、多結晶Ｓｉ−ｐチャネルＭＯＳトランジスタのゲー
ト電極を従来の多結晶Ｓｉから高融点金属に変えたこと
によって、従来のＳＲＡＭで問題であったメモリセル内
のｐ−ｎダイオードをなくしたことによる。
おいて、負荷素子である多結晶Ｓｉ−ｐチャネルＭＯＳ
トランジスタからの電流供給が十分に行えるようになっ
た。これにより、メモリセルのデータ保持特性が改善し
、更に動作時のソフトエラー率も大幅に減少した。これ
は、多結晶Ｓｉ−ｐチャネルＭＯＳトランジスタのゲー
ト電極を従来の多結晶Ｓｉから高融点金属に変えたこと
によって、従来のＳＲＡＭで問題であったメモリセル内
のｐ−ｎダイオードをなくしたことによる。
【図１】本発明の実施例１の製造工程の断面図である。
【図２】本発明の実施例２の製造工程の断面図である。
【図３】本発明の実施例３の製造工程の断面図である。
【図４】従来技術における特性を示す図である。
【図５】本発明の効果を示す図である。
【図６】本発明の実施例１の特性を示す図である。
【図７】従来技術における特性を示す図である。
【図８】本発明の実施例２の特性を示す図である。
１０１，２０１…ｐ型Ｓｉ基板、１０２，２０２…熱酸
化膜、１０３ａ，２０３ａ…ゲート電極、１０３ｂ，２
０３ｂ…ソース，ドレイン引出し部、１０４，２０４…
ゲート絶縁膜、１０５，２０５…能動層多結晶Ｓｉ、１
０６，２０６…ＳｉＯ２、１０７，２０７…ＳｉＯ２
、１０８，２０８…ＢＰＳＧ、１０９，２０９…Ａｌ配
線、３０１…ｎ型Ｓｉ基板、３０２…ｐウエル、３０３
…素子分離領域、３０４…ゲート酸化膜、３０５…多結
晶Ｓｉゲート電極、３０６…ＳｉＯ２ 、３０７…ＬＤ
Ｄ用サイドウォール、３０８…層間ＳｉＯ２ 、３０９
…ＴｉＮゲート電極、３１０…ゲート酸化膜、３１１…
能動層多結晶Ｓｉ、３１２…ＳｉＯ２ 、３１３…ＢＰ
ＳＧ、３１４…第一層配線、３１５…Ｐを含んだＳｉＯ
２ 、３１６…第二層配線。
化膜、１０３ａ，２０３ａ…ゲート電極、１０３ｂ，２
０３ｂ…ソース，ドレイン引出し部、１０４，２０４…
ゲート絶縁膜、１０５，２０５…能動層多結晶Ｓｉ、１
０６，２０６…ＳｉＯ２、１０７，２０７…ＳｉＯ２
、１０８，２０８…ＢＰＳＧ、１０９，２０９…Ａｌ配
線、３０１…ｎ型Ｓｉ基板、３０２…ｐウエル、３０３
…素子分離領域、３０４…ゲート酸化膜、３０５…多結
晶Ｓｉゲート電極、３０６…ＳｉＯ２ 、３０７…ＬＤ
Ｄ用サイドウォール、３０８…層間ＳｉＯ２ 、３０９
…ＴｉＮゲート電極、３１０…ゲート酸化膜、３１１…
能動層多結晶Ｓｉ、３１２…ＳｉＯ２ 、３１３…ＢＰ
ＳＧ、３１４…第一層配線、３１５…Ｐを含んだＳｉＯ
２ 、３１６…第二層配線。
Claims (8)
- 【請求項１】多結晶Ｓｉ薄膜を能動層とした絶縁ゲート
型電界効果トランジスタを有する半導体装置において、
ゲート電極の少なくとも一部が、金属元素を含むことを
特徴とする半導体装置。 - 【請求項２】上記ゲート電極の材料が、唯一の金属元素
のみによって構成されている請求項１記載の半導体装置
。 - 【請求項３】上記ゲート電極の材料が、金属元素とシリ
コンとの化合物を含む請求項１記載の半導体装置。 - 【請求項４】上記ゲート電極の材料が、金属元素と窒素
との化合物を含む請求項１記載の半導体装置。 - 【請求項５】上記ゲート電極が、請求項２ないし４に記
載した金属或いは金属化合物のうちの二つ以上を組合せ
た重ね膜である請求項１記載の半導体装置。 - 【請求項６】上記ゲート電極が、請求項２ないし４に記
載した金属或いは金属化合物と多結晶Ｓｉとの重ね膜で
ある請求項１記載の半導体装置。 - 【請求項７】上記した金属元素が、チタン，タングステ
ン，モリブデン，タンタルのいずれかである請求項１な
いし６記載の半導体装置。 - 【請求項８】上記した多結晶Ｓｉ−絶縁ゲート型電界効
果トランジスタを負荷素子として用いてスタティック型
ランダムアクセスメモリが構成されていることを特徴と
する請求項１ないし７記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046406A JPH04283964A (ja) | 1991-03-12 | 1991-03-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046406A JPH04283964A (ja) | 1991-03-12 | 1991-03-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04283964A true JPH04283964A (ja) | 1992-10-08 |
Family
ID=12746272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3046406A Pending JPH04283964A (ja) | 1991-03-12 | 1991-03-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04283964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009169064A (ja) * | 2008-01-16 | 2009-07-30 | Dainippon Printing Co Ltd | 横電界液晶駆動方式用カラーフィルタ |
-
1991
- 1991-03-12 JP JP3046406A patent/JPH04283964A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009169064A (ja) * | 2008-01-16 | 2009-07-30 | Dainippon Printing Co Ltd | 横電界液晶駆動方式用カラーフィルタ |
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