DE4444686B4 - Halbleiterbauelement mit MOS-Transistor und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Halbleiterbauelement mit folgenden Elementen:
– einem Halbleitersubstrat (300),
– wenigstens einem Gebiet (311, 312) eines ersten Leitfähigkeitstyps und wenigstens einem Gebiet (313, 314) eines zweiten Leitfähigkeitstyps, die selektiv auf dem Halbleitersubstrat gebildet sind,
– einem MOS-Transistor eines ersten Leitfähigkeitstyps mit Source-/Draingebieten (311, 312) vom ersten Leitfähigkeitstyp die voneinander beabstandet als Gebiete des ersten Leitfähigkeitstyps auf dem Halbleitersubstrat angeordnet sind, und mit einer auf dem Halbleitersubstrat unter Zwischenfügung einer Gateisolationsschicht (304) gebildeten Gateelektrode (305),
– einer isolierenden Gatedeckschicht (308, 315) zur Bedeckung der Gateelektrode des MOS-Transistors vom ersten Leitfähigkeitstyp,
– einer ersten Kontaktstellenschicht (317), die auf der Oberfläche des Sourcegebietes (311) und der isolierenden Gatedeckschicht (308, 315) des MOS-Transistors vom ersten Leitfähigkeitstyp gebildet ist,
– einer zweiten Kontaktstellenschicht (318), die auf der Oberfläche des Draingebietes (312) und der isolierenden Gatedeckschicht (308, 315) des MOS-Transistors vom ersten Leitfähigkeitstyp gebildet und elektrisch von der ersten Kontaktstellenschicht...

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauelement mit MOS-Transistor sowie auf ein Verfahren zu seiner Herstellung. Insbesondere bezieht sich die Erfindung auf einen dynamischen Schreib-/Lesespeicher (DRAN), der sowohl einen PMOS-Transistor als auch einen NMOS-Transistor beinhaltet. Ein DRAN-Bauelement besitzt im allgemeinen einen Zellenmatrixbereich mit einer Mehrzahl von NMOS-Transistoren und zugehörigen Kondensatoren sowie einen peripheren Schaltkreisbereich zum Ansteuern des Zellenmatrixbereichs. Der periphere Schaltkreisbereich ist im allgemeinen aus einer Mehrzahl von CMOS-Transistoren aufgebaut. Mit fortschreitendem Integrationsgrad der Bauelemente wird jedoch der Abstand zwischen Speicherzellen geringer, so da sich die Abmessungen für Kontaktlöcher zur Freilegung des Source-/Draingebietes verringern, was die Kontakttoleranz herabsetzt.
  • Um diesbezüglich eine Verbesserung zu erreichen, kommt eine Technik in Betracht, bei der auf dem Source-/Draingebiet der im Zellenmatrixbereich enthaltenen Mehrzahl von NMOS-Transistoren eine Kontaktstellenschicht gebildet wird. Im Fall, dass die Kontaktstellenschicht nur auf den im Zellenmatrixbereich enthaltenen NMOS-Transistoren gebildet wird, sind voneinander getrennt ein Schritt zur Herstellung des Zellenmatrixbereichs und ein Schritt zur Herstellung des peripheren Schaltkreisbereichs erforderlich, was entsprechend viele Maskenmuster erfordert. Außerdem verringert sich mit steigender Packungsdichte der Bauelemente die zur Bildung eines Elementes verfügbare Einheitsfläche sowohl im peripheren Schaltkreisbereich auch im Zellenmatrixbe reich. Dies ergibt einen Bedarf nach effektiverer Verwendung der Einheitsfläche.
  • Aus diesem Grund kommt eine Technik in Betracht, bei der die Kontaktstellenschicht zwecks Vergrößerung der Kontakttoleranz auch auf dem Source-/Draingebiet der Transistoren im peripheren Schaltkreisbereich gebildet wird. Ein dementsprechendes, nicht erfindungsgemäßes Halbleiterbauelement, das einen NMOS-Transistor und einen PMOS-Transistor besitzt und bei dem die Kontaktstellenschicht zur Gewährleistung der Kontakttoleranz auf dem gesamten Source-/Draingebiet gebildet ist, wird nachfolgend unter Bezugnahme auf 1 erläutert.
  • Gemäß 1 sind auf einem Halbleitersubstrat (100) selektiv eine p-Mulde (101) und eine n-Mulde (102) ausgebildet. Auf der p-Mulde (101) ist selektiv eine Bauelementisolationsschicht (103), z. B. eine Feldoxidschicht, gebildet, um einen Bauelementisolationsbereich und einen aktiven Bereich festzulegen. Zur Erzeugung eines Kanals sind in einem vorbestimmten Abstand voneinander n+-Source-/Draingebiete (105) und (106) im aktiven Bereich der p-Mulde (101) angeordnet. Über dem Kanal befindet sich eine Gateisolationsschicht (115). Auf der Gateisolationsschicht (115) ist eine Gateelektrode (110) gebildet. Die Gateelektrode (110) ist von einer isolierenden Deckschicht (112) bedeckt. An den Seitenwänden der Gateelektrode (110) befindet sich eine isolierende Abstandshalterschicht (Abstandshalter) (109a). Auf den n+-Source-/Draingebieten (105 und 106) ist jeweils eine Kontaktstellenschicht (Kontaktstelle) (111a) gebildet. Wie oben erwähnt, ist die Kontaktstellenschicht (111a) zur Vergrößerung der Kontakttoleranz ausgelegt, wozu sich ein Ende bis auf die Oberseite der isolierenden Deckschicht (112) und das andere Ende bis auf die Oberseite der Bauelementisolationsschicht (103) erstrecken. Die jeweiligen Kontaktstellenschichtteile (111a) sind zwecks elektrischer Isolierung voneinander getrennt angeordnet und von der Gateelektrode (110) durch die isolierende Deckschicht (112) und die isolierende Abstandhalterschicht (109a) elektrisch isoliert.
  • Analog zum Fall der p-Mulde (101) ist die Bauelementisolationsschicht (103) auch auf der n-Mulde (102) zur Festlegung des aktiven Bauelementbereiches vorgesehen. Zur Bildung eines Kanals in dem aktiven Gebiet sind p+-Source-/Draingebiete (107 und 108) in vorgegebenem Abstand voneinander angeordnet. Über dem Kanal sind nacheinander die Gateisolationsschicht (115), die Gateelektrode (110) und die isolierende Deckschicht (112) gebildet. An den Seitenwänden der Gateelektrode (110) befindet sich eine isolierende Abstandshalterschicht (109b). Eine Kontaktstellenschicht (111b) ist auf den p+-Source-/Draingebieten (107 und 108) angeordnet.
  • Auf den PMOS-Transistor und den NMOS-Transistor sind eine dielektrische Zwischenschicht (113) mit einer Mehrzahl von Öffnungen zur Freilegung der Kontaktstellenschichten (111a und 111b) sowie eine Mehrzahl von jeweils mit den Kontaktstellenschichten (111a und 111b) verbundenen Elektroden (114) aufgebracht. In einem DRAM mit einem aus einer Mehrzahl von NMOS-Transistoren bestehenden Zellenmatrixbereich können die Elektroden beispielsweise zu Bitleitungen oder Wortleitungen gehören. Das entsprechende Halbleiterbauelement besitzt folgende Vorzüge.
  • Erstens ist die Kontaktstellenschicht im gesamten aktiven Bereich einschließlich der Source-/Draingebiete des PMOS-Transistors und des NMOS-Transistors gebildet, was die Anforderungen an die Entwurfsregel für die herzustellenden Kontakte verringert.
  • Zweitens ist bei einem DRAM die Kontaktstellenschicht sowohl in dem den NMOS-Transistor und den PMOS-Transistor enthaltenden, peripheren Schaltkreisbereich als auch in dem nur die NMOS-Tansistoren enthaltenden Zellenmatrixbereich ausgebildet, wodurch sich Stufenhöhen verringern lassen.
  • Drittens läßt sich durch die Einführung der Kontaktstellenschicht das aktive Gebiet reduzieren, wodurch die Betriebsgeschwindigkeit der Bauelemente erhöht wird.
  • Allerdings besteht neben diesen Vorteilen die Schwierigkeit, daß zur Herstellung einer solchen Struktur die Kontaktstellenschichten sowohl auf dem PMOS-Transistor als auch auf dem NMOS-Transistor auszubilden sind. Dies erhöht unvermeidlicherweise die Anzahl erforderlicher Maskenmuster. Zur weiteren Erörterung dieses Problems wird nachfolgend ein Herstellungsverfahren für dieses Halbleiterbauelement beschrieben.
  • In einem ersten Schritt wird das Substrat (100) bereitgestellt, und die p-Mulde (101) sowie die n-Mulde (102) werden darauf selektiv erzeugt. Des weiteren wird die Bauelementisolationsschicht (103), beispielsweise eine Feldoxidschicht, selektiv gebildet.
  • In einem zweiten Schritt wird zunächst eine thermische Oxidationsschicht ganzflächig auf die resultierende Struktur als Gateisolationsschicht aufgebracht. Darauf wird eine erste Polysiliziumschicht zur Bildung der Gateelektrode angeordnet, und es werden Fremdatome implantiert. Anschließend wird eine erste CVD-Isolationsschicht zwecks Erzeugung der isolierenden Deckschicht abgeschieden, auf der dann ein Gate-Maskenmuster zur Festlegung der Gateelektrode erzeugt wird. Unter Verwendung des Gate-Maskenmusters werden die erste CVD-Isolationsschicht, die Polysiliziumschicht und die thermische Oxidschicht nacheinander und selektiv geätzt, um die isolierende Deckschicht (112), die Gateelektrode (110) und die Ga teisolationsschicht (115) zu erzeugen, wie sie in 1 dargestellt sind.
  • In einem dritten Schritt werden n-leitende Fremdatome in die resultierende Struktur implantiert.
  • In einem vierten Schritt wird zunächst eine zweite CVD-Isolationsschicht ganzflächig auf der resultierenden Struktur abgeschieden. Dann wird ein NMOS-Maskenmuster erzeugt, um ein Gebiet freizulegen, in welchem der NMOS-Transistor gebildet werden soll. Die zweite CVD-Isolationsschicht wird in dem freiliegenden Gebiet, in welchem der NMOS-Transistor gebildet werden. soll, anisotrop geätzt, so daß der Abstandshalter (109a) an den Seitenwänden der Gateelektrode (110) entsteht.
  • In einem fünften Schritt wird eine zweite Polysiliziumschicht zur Bildung der Kontaktstellenschicht für den NMOS-Transistor aufgebracht.
  • In einem sechsten Schritt werden n+-leitende Fremdatome implantiert, um die n+-Source-/Draingebiete (105 und 106) des NMOS-Transistors zu bilden und gleichzeitig die zweite Polysiliziumschicht zu dotieren.
  • In einem siebten Schritt wird zunächst ein NMOS-Kontaktstellen-Maskenmuster zur Festlegung der Kontaktstellenschicht für den NMOS-Transistor erzeugt. Unter Verwendung dieses Musters wird die zweite Polysiliziumschicht selektiv geätzt, um die Kontaktstellenschicht (111a) bereitzustellen.
  • In einem achten Schritt wird das NMOS-Maskenmuster entfernt, und es wird ein PMOS-Maskenmuster zur Freilegung eines Bereiches, in welchem der PMOS-Transistor gebildet werden soll, erzeugt.
  • In einem neunten Schritt wird die in dem Gebiet, in welchem der PMOS-Transistor gebildet werden soll, verbliebende zweite CVD-Oxidschicht anisotrop geätzt, um den Abstandshalter (109b) an den Seitenwänden der Gateelektrode (110) zu erzeugen.
  • In einem zehnten Schritt werden eine dritte Polysiliziumschicht zur Bildung der Kontaktstellenschicht für den PMOS-Transistor aufgebracht und anschließendend p+-Fremdatome implantiert, um die p+-Source-/Draingebiete (107 und 108) des PMOS-Transistors zu erzeugen und gleichzeitig die dritte Polysiliziumschicht zu dotieren.
  • In einem elften Schritt wird zunächst ein PMOS-Kontaktstellen-Maskenmuster zur Festlegung der Kontaktstellenschicht für den PMOS-Transistor erzeugt. Unter Verwendung dieses Musters wird dann die dritte Polysiliziumschicht selektiv geätzt, um die Kontaktstellenschicht (111b) herzustellen.
  • In einem zwölften Schritt wird zuerst die dielektrische Zwischenschicht (113) ganzflächig auf die resultierende Struktur aufgebracht. Zur Erzeugung einer Mehrzahl von Öffnungen zwecks Freilegung der Kontaktstellenschichten (111a und 111b) wird dann die dielektrische Zwischenschicht unter Verwendung eines Kontakt-Maskenmusters selektiv geätzt.
  • In einem dreizehnten Schritt wird eine Mehrzahl von Elektroden (114) hergestellt, welche jeweils eine Verbindung zu den Kontaktstellenschichten (111a) und 111b) duch die Öffnungen hindurch herstellen.
  • Wenn bei dem obigen Herstellungsverfahren im dritten Schritt die n–-Fremdatome in das gesamte Source-/Draingebiet des NMOS-Transistors und des PMOS-Transistors implantiert werden, erhält der NMOS-Transistor eine LDD(schwach dotiertes Drain)-Struktur und weist daher verbesserte Eigenschaften auf. Jedoch entsteht in diesem Fall wegen der Bildung eines p-leitenden Leitfähigkeitsgebietes auf dem Source-/Draingebiet des PMOS-Transistors trotz späterer Implantation von p+-Fremdatomen eine extrem hohe Schwellenspannung, was Schwierigkeiten für die Ansteuerung nach sich zieht.
  • Im allgemeinen wird in dem Fall, in dem keine Kontaktstellenschicht vorgesehen ist, das Source-/Draingebiet des PMOS-Transistors zunächst mit n–-Fremdatomen und später mit p+-Fremdatomen dotiert. Das n–-dotierte Gebiet bewirkt bei dieser Vorgehensweise die Verhinderung einer Diffusion der p-leitenden Fremdatome, was zu einem wünschenswerten Effekt führt. Wenn jedoch, wie in 1 gezeigt, die Kontaktstellenschicht auf dem Source-/Draingebiet des PMOS-Transistors aufgebracht wird und dann die p+-Fremdatome implantiert werden, können die Fremdatome nicht in effektiver Weise implantiert werden, und die Schwellenspannung wird, wie oben erwähnt, extrem hoch. Wenn andererseits die p+-Fremdatome sehr stark implantiert werden, um die Schwellenspannung des PMOS-Transistors zu verringern, entsteht der Übergang in einer beträchtlichen Tiefe. Da zudem das Diffusionsvermögen von Bor (das üblicherweise für die p-leitenden Fremdatome verwendet wird) sehr hoch ist, verschlechtert sich der Durchgriff des PMOS-Transistors.
  • Um diese Schwierigkeiten zu überwinden, kommt ein Verfahren in Betracht, bei dem ein Maskenmuster für die Dotierung mit den n–-Fremdatomen erzeugt wird, um dadurch die n–-Fremdatome im dritten Schritt nur in das Source-/Draingebiet des NMOS-Transistors zu dotieren. In diesem Fall erhöht sich jedoch die Anzahl von während des Herstellungsprozesses verwendeten Maskenmustern. Ein Maskenmuster wird üblicherweise durch Fotolithografie erzeugt und benötigt einen merklichen Aufwand an Zeit und Kosten, was die gesamten Produktionskosten für das Halbleiterbauelement er höht, weshalb jegliches Anwachsen der Anzahl von Maskenmustern sehr ungünstig ist.
  • In der Patentschrift US 4 937 645 A ist die Herstellung eines Halbleiterbauelements mit einer Gruppe von MISFETs vom p-Kanal-Typ und einer Gruppe von MISFETs vom n-Kanal-Typ beschrieben. Dabei können je ein MISFET jedes Typs Bestandteil einer CMOS-Struktur im peripheren Schaltkreisbereich eines DRAM-Bauelements sein, das außerdem einen MISFET eines der beiden Typen für eine jeweilige Speicherzelle in Kombination mit einer Stapelkondensatorstruktur aufweist. Bei den MISFETs im peripheren Schaltkreisbereich sind kontaktierende Elektroden direkt mit einem jeweiligen Source-/Draingebiet durch entsprechende Öffnungen in einer isolierenden Zwischenschicht hindurch verbunden. Beim Speicherzellen-MISFET ist eine Elektrode durch eine entsprechende Öffnung hindurch mit einer Kontaktstellenschicht verbunden, die auf der Oberfläche eines Draingebietes und einer isolierenden Gate-Deckschicht gebildet ist. Über dem Sourcegebiet des Speicherzellen-MISFETs und einem Teil der isolierenden Gate-Deckschicht ist die Stapelkondensatorstruktur ausgebildet.
  • In der Patentschrift US 5 232 874 A ist ein Verfahren zur Herstellung eines Halbleiterwafers mit flachen und tiefen vergrabenen Kontakten in verschiedenen Waferbereichen beschrieben. Im Bereich tiefer Kontakte erstrecken sich kontaktierende Elektroden durch Öffnungen in einer isolierenden Zwischenschicht hindurch bis zu einer Kontaktstellenschicht, die auf einem Gebiet eines ersten Leitfähigkeitstyps gebildet ist und sich unter Zwischenfügung einer Isolationsschicht in einen zum Gebiet des ersten Leitfähigkeitstyps benachbarten Bereich erstreckt. Im Bereich flacher Kontakte erstrecken sich kontaktierende Elektroden durch Öffnungen der isolierenden Zwischenschicht hindurch bis zu einem Gebiet des dem ersten entgegengesetzten zweiten Leitfähigkeitstyps.
  • In der Offenlegungsschrift JP 02079462 A ist eine DRAM-Zellenstruktur mit einem MOS-Transistor und einem Stapelkondensator beschrieben, bei der auf dem einen dotierten Transistorgebiet die Stapelkondensatorstruktur gebildet ist, während sich über dem anderen dotierten Transistorgebiet eine Kontaktstellenschicht befindet, die sich bis über eine Gate-Deckschicht erstreckt und eine zugehörige Gate-Elektrode teilweise umgibt. Die untere Kondensatorelektrode erstreckt sich über die Gate-Elektrode und die Kontaktstellenschicht.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelementes der eingangs genannten Art, das auf einfache Weise hergestellt werden kann und eine verbesserte Zuverlässigkeit besitzt, sowie eines Verfahrens zu seiner Herstellung zugrunde.
  • Dieses Problem wird durch ein Halbleiterbauelement mit den Merkmalen des Anspruchs 1 sowie ein Verfahren zu seiner Herstellung mit den Merkmalen des Anspruchs 7 oder des Anspruchs 13 gelöst. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Bevorzugte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu derem besseren Verständnis oben beschriebene, nicht erfindungsgemäße Ausführungsform sind in den Zeichnungen dargestellt. Hierbei zeigen:
  • 1 einen Querschnitt durch ein nicht erfindungsgemäßes Halbleiterbauelement,
  • 2 einen Querschnitt durch ein nicht erfindungsgemäßes, der Erläuterung dienendes, Halbleiterbauelement,
  • 3 einen Querschnitt durch ein erfindungsgemäßes Halbleiterbauelement,
  • 4 einen Querschnitt durch ein zweites erfindungsgemäßes Halbleiterbauelement,
  • 5 eine teilweise Querschnittsansicht eines dritten erfindungsgemäßen Halbleiterbauelementes,
  • 6A einen Querschnitt einer Speicherzelle, die im Zellenmatrixbereich eines erfindungsgemäßen DRAMs enthalten ist,
  • 6B einen Querschnitt durch eine Struktur am Rand des Zellenmatrixbereichs des erfindungsgemäßen DRAMs gemäß 6A,
  • 7A–7G sowie 8A–8G Querschnitte von Halbleiterbauelement Strukturen in aufeinanderfolgenden Stufen eines ersten erfindungsgemäßen Herstellungsverfahrens für ein Halbleiterbauelement und
  • 9A–9G sowie 10A–10G Querschnittsansichten von Halbleiterbauelementstrukturen in aufeinanderfolgenden Stufen eines zweiten erfindungsgemäßen Herstellungsverfahrens für ein Halbleiterbauelement.
  • In 2 ist ein nicht erfindungsgemäßes Halbleiterbauelement im Querschnitt dargestellt. Auf einem Halbleitersubstrat (201) ist selektiv eine Bauelementisolationsschicht (202) gebildet, um einen Bauelementisolationsbereich und einen aktiven Bereich festzulegen. In dem aktiven Bereich sind ein n-leitendes Gebiet (203) und ein p-leitendes Gebiet (204) selektiv gebildet. Auf dem n-leitenden Gebiet (203) ist eine Kontaktstellenschicht (205) zur Erhöhung der Kontakttoleranz aufgebracht. Die Kontaktstellenschicht ist jedoch nicht auf dem p-leitenden Gebiet (204) gebildet. Auf den Oberflächen der Bauelementisolationsschicht (202), der Kontaktstellenschicht (205) und des p-leitenden Gebietes (204) ist eine dielektrische Zwischenschicht (206) aufgebracht, die eine Mehrzahl von Öffnungen zur Freilegung der Kontaktsellenschicht (205) und des p-leitenden Gebietes (204) besitzt. Auf der dielektrischen Zwischenschicht (206) befindet sich eine Mehrzahl von Elektroden (207), die durch die Öffnungen hindurch mit der Kontaktstellenschicht (205) bzw. dem p- leitenden Gebiet (204) verbunden sind.
  • In 3 ist ein erstes erfindungsgemäßes Halbleiterbauelement im Querschnitt dargestellt. Auf einem Substrat (300) sind selektiv eine p-Mulde (301) und eine n-Mulde (302) gebildet. Um einen Bauelementisolationsbereich und einen aktiven Bereich festzulegen, ist auf der p-Mulde (301) und der n- Mulde (302) selektiv eine Bauelementisolationsschicht (303), z. B. eine Feldoxidschicht, gebildet.
  • In der p-Mulde (301) sind n+-Source-/Draingebiete (311 und 312) angeordnet, und zwar zur Bildung eines Kanals im Abstand voneinander. Über dem Kanal befindet sich eine Gateisolationsschicht (304), auf der eine Gateelektrode (305) aufgebracht ist. Die Gateelektrode (305) wird von einer isolierenden Deckschicht (308) bedeckt, und an den Seitenwänden der Gatelektrode (305) ist eine isolierende Abstandshalterschicht (315) gebildet. Auf den n+-Source-/Draingebieten (311 und 312) sind Kontaktstellenschichten (317 und 318) gebildet, um das Maß an Kontakttoleranz zu vergrößern.
  • Des weiteren sind p+-Source-/Draingebiete (313 und 314) vorgesehen, und zwar wiederum zur Bildung eines Kanals im Abstand voneinander. Über dem Kanal ist wiederum die Gateisolationsschicht (304) zwischengefügt, auf der eine Gateelektrode (306) aufgebracht ist. Die Gateelektrode (306) wird von einer isolierenden Deckschicht (309) bedeckt. An den Seitenwänden der Gateelektrode (306) befindet sich eine isolierende Abstandshalterschicht (316). Wie in 3 dargestellt, ist die Kontaktstellenschicht nicht auf dem Source-/Draingebiet des PMOS-Transistors, sondern nur auf dem Source-/Draingebiet des NMOS-Transistors ausgebildet.
  • Alternativ zu dem in 3 dargestellten Fall kann der Abstandshalter an den Seitenwänden der Gateelektrode (306) des PMOS-Transistors fehlen. Das Source-/Draingebiet des NMOS-Transistors besitzt dann eine LDD(schwach dotiertes Drain)-Struktur, und das Source-/Draingebiet des PMOS-Transistors eine SD(einheitliches Drain)-Struktur. Selbst wenn der Abstandshalter an den Seitenwänden des PMOS-Transistors ausgebildet ist, kann das Source-/Draingebiet des PMOS-Transistors die SD-Struktur besitzen.
  • Wieder auf 3 bezugnehmend befindet sich auf dem NMOS-Transistor und dem PMOS-Transistor eine dielektrische Zwischenschicht (319) mit einer Mehrzahl von Öffnungen zur Freilegung der Kontaktstellenschichten (317 und 318) sowie der p+-Source-/Draingebiete (313 und 314). Auf die dielektrische Zwischenschicht (319) sind eine Mehrzahl von Elektroden (320) aufgebracht, die mit den Kontaktstellenschichten (317 und 318) sowie den p+-Source-/Draingebieten (313 und 314) verbunden sind.
  • Nachfolgend werden bevorzugte Beispiele von Verfahren zur Herstellung eines Halbleiterbauelementes mit der oben angegebenen Struktur beschrieben.
  • Erste Verfahrensvariante
  • Schritt 1: Erzeugung der n-Mulde und der p-Mulde.
  • Hierzu wird ein Halbleitersubstrat (300) bereitgestellt und die n-Mulde (302) sowie die p-Mulde (301) werden selektiv auf dem Halbleitersubstrat (300) gebildet.
  • Schritt 2: Bauelementisolation.
  • Um einen aktiven Bereich und einen Bauelementisolationsbereich festzulegen, wird eine Bauelementisolationsschicht (303), wie z. B. eine Feldoxidschicht, unter Verwendung eines üblichen Verfahrens, wie z. B. LOCOS(lokale Oxidation von Silizium) erzeugt.
  • Schritt 3: Gateelektrodenbildung.
  • Auf dem aktiven Bereich wird als eine Isolationsschicht eine Gateoxidschicht in einer Dicke von 7 nm bis 20 nm aufgebracht. Um eine Gatelektrode zu erzeugen, wird auf der Gateoxidschicht Polysilizium in einer Dicke von 100 nm bis 200 nm abgeschieden, wonach n-leitende Fremdatome, z. B. Phosphor, implantiert werden. Zur Bildung einer isolierenden Deckschicht wird eine Oxidschicht unter Verwendung eines CVD-Prozesses in einer Dicke von 100 nm bis 250 nm abgeschieden, wonach darauf mittels Fotolithografie ein Gate-Maskenmuster zur Festlegung der jeweiligen Gateelektroden erzeugt wird. Unter Verwendung des Gate-Maskenmusters werden dann die CVD-Oxidschicht, die Polysiliziumschicht und die Gateoxidschicht selektiv geätzt, um die Gateelektrode (305) mit der isolierenden Deckschicht (308) herzustellen und gleichzeitig Bereiche freizulegen, in denen Source-/Draingebiete für den PMOS-Transistor und den NMOS-Transistor gebildet werden.
  • Schritt 4: Implantation von n–-Fremdatomen.
  • Wenn die Gateelektrodenbildung abgeschlossen ist, wird, falls erforderlich, eine thermische Oxidation angewendet, um eine Oxidschicht in einer Dicke von 5 nm bis 10 nm zu erzeugen. Diese Oxidschicht dient dazu, Schädigungen durch einen nachfolgenden Ätzschritt und einen Schritt zur Fremdatomimplantation zu verhindern. Ganzflächig werden dann n–-Fremdatome in die resultierende Struktur bei einer Dosis von 1·1013 Ionen/cm2 bis 5·1013 Ionen/cm2 implantiert. Das jeweilige Gebiet, in dem die n–-Fremdatome eindotiert sind, bildet in dem NMOS-Transistor ein Source-/Draingebiet mit LDD-Struktur und dient in dem PMOS-Transistor dazu, eine beträchtliche Verringerung der Schwellenspannung aufgrund übermäßiger Diffusion von p-leitenden Fremdatomen zu verhindern.
  • Schritt 5: Bildung einer ersten Isolationsschicht.
  • Um einen Abstandshalter auf der resultierenden Struktur zu erzeugen, wird eine erste Isolationsschicht, z. B. eine Oxidschicht, in einer Dicke von ungefähr 200 nm mittels eines CVD-Prozesses aufgebracht.
  • Schritt 6: Erzeugung eines NMOS-Maskenmusters.
  • Die resultierende Struktur wird ganzflächig mit einem Fotoresist beschichtet, der dann zur Freilegung von Bereichen, in denen die NMOS-Transistoren gebildet werden, selektiv geätzt wird.
  • Schritt 7: Erzeugung von Abstandshaltern an den Gateseitenwänden eines NMOS-Transistors.
  • Die durch das NMOS-Maskenmuster freigelegte erste Isolationsschicht wird entsprechend der geometrischen Eigenschaften der darunterliegenden Struktur an anisotrop geätzt, um an den Gateseitenwänden den NMOS-Transistors eine isolierende Abstandshalterschicht (315) zu bilden und gleichzeitig ein aktives Gebiet zur Erzeugung von n+-Source-/Draingebieten (311 und 312) freizulegen. Anschließend wird das NMOS-Maskenmuster entfernt.
  • Schritt 8: Bildung einer Polysiliziumschicht zur Erzeugung der Kontaktstellenschicht.
  • Für die Kontaktstellenschicht wird eine Polysiliziumschicht in einer Dicke von 100 nm abgeschieden oder in einer Dicke von 200 nm bis 400 nm aufgebracht und in einer Dicke von 100 nm bis 300 nm abgeätzt. Als Folge hiervon beträgt die Dicke der Polysiliziumschicht auf dem aktiven Bereich 100 nm. Wenn hierbei das Halbleiterbauelement ein DRAM-Bauelement ist, wird das Verhältnis des Durchmessers der Öffnung zur Dicke des im Zellenmatrixbereich gebildeten Polysiliziums auf weniger als 2:1 gesetzt, um so die Kontaktstellenschicht zu vergraben. Wenn die Kontaktstellenschicht nicht dahingehend ausgelegt ist, vergraben zu werden, ist die Kontaktstellenschicht wenigstens in bezug auf den peripheren Schaltkreis ausreichend dick. Dies dient dem Zweck, die Dotierkonzentrationen an der Oberseite der Kontaktstelle und am Übergang zwischen Kontaktstelle und Source-Drain-Dotiergebiet zu differenzieren, mit anderen Worten, um die Auswirkung einer nachfolgenden n+-Fremdatomimplantation auf das Source-/Draingebiet zu minimieren und das Source-/Draingebiet des in dem peripheren Schaltkreisbereich gebildeten Transistors mit der n+-Fremdatomimplantation zu dotieren, und zwar gleicheitig mit der Dotierung der Kontaktstelle.
  • Schritt 9: n+-Fremdatomimplantation.
  • Die zur Bildung der n+-Source-/Draingebiete (311 und 312) des NMOS-Transistors benötigten n+-Fremdatome werden bei einer Dosis von 1015 Ionen/cm2 bis 2·1015 Ionen/cm2 implantiert. Zur Erhöhung des Leistungsvermögens können die n+-Fremdatome hierbei zweifach unter Differenzierung von Implantationsenergie und Dosis implantiert werden. Beispielsweise kann Arsen als n-leitende Fremdatome zunächst mit einer Implantationsenergie von 80 keV bis 100 keV und bei einer Dosis von 5·1015 Ionen/cm2 bis 9·1015Ionen/cm2 und ein zweites Mal mit einer Implantationsenergie von 40 keV und bei einer Dosis von 5·1015Ionen/cm2 implantiert werden.
  • Schritt 10: Strukturierung der Kontaktstellenschicht.
  • Nachdem die n+-Fremdatome unter optimalen Bedingungen implantiert wurden, wird ein Fotoresist aufgetragen, um einen Bereich festzulegen, in welchem die Kontaktstelle zu bilden ist. Die Polysiliziumschicht wird dann selektiv zur Bildung einer Kontaktstellenschicht derart geätzt, daß ein ausreichendes Überlappungsgebiet mit dem Bauelementisolationsgebiet und dem Abstandshalter sichergestellt ist.
  • Schritt 11: PMOS-Maskenmusterbildung.
  • Nachdem die Bildung der Kontaktstellenschichten (317 und 318) auf den n+-Source-/Draingebieten (311 und 312) des NMOS-Transistors abgeschlossen ist, wird auf die resultierende Struktur ganzflächig ein Fotoresist aufgebracht und so strukturiert, daß ein PMOS-Maskenmuster entsteht, das denjenigen Bereich abschirmt, in welchem der NMOS-Transistor zu bilden ist und denjenigen Bereich freilegt, in welchem der PMOS-Transistor zu bilden ist.
  • Schritt 12: Erzeugung des Abstandshalters an den Seitenwänden des Gates des PMOS-Transistors.
  • Die in dem Bereich, der durch das PMOS-Maskenmuster freigelegt ist, verbliebene erste Isolationsschicht wird anisotrop geätzt, um Bereiche freizulegen, in denen p+-Source-/Draingebiete (313 und 314) zu bilden sind, und um gleichzeitig ei ne isolierende Abstandshalterschicht (316) an den Seitenwänden der Gateelektrode (306) des PMOS-Transistors zu erzeugen.
  • Schritt 13: p+-Fremdatomimplantation.
  • Unter Verwendung des PMOS-Maskenmusters, der isolierenden Deckschicht (309) und der isolierenden Abstandshalterschicht (316) als Masken zur Abschirmung vor Fremdatomimplantation werden p+-Fremdatome in die p+-Source-/Draingebiete (313 und 314) des PMOS-Transistors implantiert.
  • Schritt 14: Bildung der dielektrischen Zwischenschicht.
  • Nun wird die dielektrische Zwischenschicht ganzflächig auf der resultierenden Struktur durch einen CVD-Prozeß aufgebracht und so strukturiert, daß eine Mehrzahl von Öffnungen zur Freilegung der Kontaktstellenschichten (317 und 318) sowie der p+-Source-/Draingebiete (313 und 314) entsteht.
  • Schritt 15: Elektrodenbildung.
  • Eine Mehrzahl von Elektroden (320) wird gebildet, die durch die Öffnungen hindurch mit den Kontaktstellenschichten (317 und 318) beziehungsweise den p+-Source-/Draingebieten (313 und 314) verbunden sind. Die Elektroden können hierbei durch eine Metallisierung hergestellt werden.
  • Nachfolgend wird eine weitere Vorgehensweise zur Herstellung des in 3 dargestellten Halbleiterbauelementes beschrieben.
  • Zweite Verfahrensvariante
  • Bei diesem Verfahrensbeispiel sind die ersten fünf Schritte, d. h. der erste Schritt zur Bildung der n-Mulde und der p-Mulde, der zweite Schritt zur Bauelementisolation, der dritte Schritt zur Gateelektrodenbildung, der vierte Schritt zur Implantation von n–-Fremdatomen und der fünfte Schritt zur Bildung der ersten Isolationsschicht, dieselben wie im ersten Ausführungsbeispiel. Dann wird das Verfahren wie folgt fortgesetzt.
  • Schritt 6: PMOS-Maskenmustererzeugung.
  • Auf die resultierende Struktur wird ganzflächig ein Fotoresist aufgetragen und so strukturiert, daß ein Bereich, in welchem der PMOS-Transistor zu bilden ist, freigelegt wird und ein PMOS-Maskenmuster entsteht, um einen Bereich abzuschirmen, in welchem der NMOS-Transistor zu bilden ist.
  • Schritt 7: Erzeugung des Abstandshalters an den Gateseitenwänden des PMOS-Transistors.
  • Die in dem freiliegenden Bereich gebildete erste Isolationsschicht wird anisotrop geätzt, um p+-Source-/Draingebiete (313 und 314) des PMOS-Transistors freizulegen und gleichzeitig eine isolierende Abstandshalterschicht (316) an den Gateseitenwänden des PMOS-Transistors auszubilden. Sobald die isolierende Abstandshalterschicht hergestellt ist, wird das PMOS-Maskenmuster entfernt. Zwar wird das PMOS-Maskenmuster entfernt, jedoch verbleibt die erste Isolationsschicht in dem Bereich, in welchem der NMOS-Transistor zu bilden ist. Die verbleibende erste Isolationsschicht wird als Maske in einem nachfolgenden Schritt verwendet.
  • Schritt 8: p+-Fremdatomimplantation.
  • Falls es zur Verhinderung von Schädigungen aufgrund eines nachfolgenden Ätzschrittes erforderlich ist, wird auf die resultierende Struktur eine thermische Oxidschicht mit 5 nm bis 10 nm aufgebracht. Unter Verwendung der isolierenden Deckschicht (309) und der isolierenden Abstandshalterschicht (316) als Abschirmmasken vor Fremdatomimplantation werden p+-Fremdatome implantiert, um die p+-Source-/Draingebiete (313 und 314) des PMOS-Transistors zu erzeugen.
  • Schritt 9: Bildung der zweiten Isolationsschicht.
  • Mittels CVD wird eine zweite Isolationsschicht von ungefähr 50 nm aufgebracht.
  • Schritt 10: Erzeugung eines NMOS-Maskenmusters.
  • Auf die resultierende Struktur wird ganzflächig ein Fotoresist aufgetragen und selektiv so geätzt, daß Bereiche freigelegt werden, in denen der NMOS-Transistor zu bilden ist.
  • Schritt 11: Erzeugung eines Abstandshalters an den Gateseitenwänden des NMOS-Transistors.
  • Die in den Bereichen, die durch das NMOS-Maskenmuster freibleiben, gebildete erste Isolationsschicht wird gemäß den geometrischen Eigenschaften der darunterliegenden Struktur anisotrop so geätzt, daß die isolierende Abstandshalterschicht (315) an den Gateseitenwänden des NMOS-Transistors gebildet wird und gleichzeitig das aktive Gebiet zur Erzeugung der n+-Source-/Draingebiete (311 und 312) freigelegt wird. Anschließend wird das NMOS-Maskenmuster entfernt.
  • Schritt 12: Bildung des Polysiliziums für die Kontaktstellenschicht.
  • Nach dem Entfernen des NMOS-Maskenmusters wird eine Polysiliziumschicht von ungefähr 100 nm für die Kontaktstellenschicht ganzflächig auf die resultierende Struktur aufgebracht.
  • Schritt 13: n+-Fremdatomimplantation.
  • Zur Bildung der n+-Source-/Draingebiete (311 und 312) des NMOS-Transistors werden n+-Fremdatome implantiert.
  • Schritt 14: Strukturierung der Kontaktstellenschicht.
  • Nachdem die n+-Fremdatome unter optimalen Bedindungen implantiert wurden, wird ein Fotoresist aufgebracht, um einen Bereich für die Kontaktstelle festzulegen. Daraufhin wird die Polysiliziumschicht selektiv zur Bereitstellung der Kontaktstellenschicht so geätzt, daß ein ausreichender Überlappungsbereich mit dem Bauelementisolationsgebiet und dem Abstandshalter gewährleistet ist.
  • Schritt 15: Bildung der dielektrischen Zwischenschicht.
  • Auf der resultierenden Struktur wird ganzflächig mittels CVD eine dielektrische Zwischenschicht abgeschieden und so strukturiert, daß eine Mehrzahl von Öffnungen zur Freilegung der Kontaktstellenschichten (317 und 318) sowie der p+-Source-/Draingebiete (313 und 314) entsteht.
  • Schritt 16: Elektrodenerzeugung.
  • Es werden eine Mehrzahl von Elektroden (320) gebildet, die an die Kontaktstellenschichten (317 und 318) sowie an die p+-Source-/Draingebiete (313 und 314) durch die Öffnungen hindurch angeschlossen sind. Die Elektroden können hierbei durch eine Metallisierung hergestellt werden.
  • Dritte Verfahrensvariante
  • Die dritte Verfahrensvariante entspricht weitgehend der zweiten. Der Unterschied besteht darin, daß die zweite Isolationsschicht nicht gemäß dem neunten Schritt der zweiten Verfahrensvariante gebildet wird und daß das NMOS-Maskenmuster nach Beendigung der n+-Fremdatomimplantation im dreizehnten Schritt und nicht im elften Schritt entfernt wird. Dies bedeutet, daß die als Maske zur Abschirmung des Source-/Draingebiets des PMOS-Transistors bei der n+-Fremdatomimplantation fungierende, zweite Isolationsschicht durch das NMOS-Maskenmuster als Abschirmmaske bei der Fremdatomimplantation ersetzt wird.
  • In 4 ist in einem teilweisen Querschnitt ein zweites erfindungsgemäßes Halbleiterbauelement dargestellt, das innerhalb des peripheren Schaltkreisbereichs eines DRAMs verwendet werden kann. Bei diesem Bauelement von 4 werden ein PMOS-Transistor, ein NMOS-Transistor, ein n-leitendes Gebiet (418) sowie ein p-leitendes Gebiet (415) vorgesehen. Außer den Gateelektroden für die jeweiligen Transistoren wird eine Elektrode (410) für Verdrahtungszwecke ausgebildet. Auf dem PMOS-Transistor, dem NMOS-Transistor und der Verdrahtungselektrode (410) wird eine dielektrische Zwischenschicht (424) mit einer Mehrzahl von Öffnungen angeordnet. Auf der dielektrischen Zwischenschicht sind eine Mehrzahl von Elektroden (425) ausgebildet, die durch die Öffnungen hindurch an jeweilige freiliegende Bereiche angeschlossen sind.
  • Genauer wird der NMOS-Transistor durch n+-Source-/Draingebiete (416 und 417), eine Gateisolationsschicht (404) und eine Gateelektrode (406) gebildet, während der PMOS-Transistor aus p+-Source-/Draingebieten (419 und 420), einer Gateisolationsschicht (405) und einer Gateelektrode (407) besteht. Die Gateelektroden (406 und 407) und die Verdrahtungselektrode (410) der jeweiligen Transistoren sind mit isolierenden Deckschichten (408, 409 und 411) bedeckt. Auf den n+-Source-/Draingebieten (416 und 417) und dem n-leitenden Gebiet (418) des NMOS-Transistors sind Kontaktstellenschichten (421, 422 und 423) zur Vergrößerung der Kontakttoleranz vorgesehen. Die Kontaktstellenschicht wird jedoch nicht auf den p+-Source-/Draingebieten (419 und 420) und dem p-leitenden Gebiet (415) des PMOS-Transistors gebildet. Die Verdrahtungselektrode (410) kann zusammen mit der Gateelektrode erzeugt werden und befindet sich auf der Bauelementisolationsschicht (403).
  • Zur Herstellung des in 4 veranschaulichten Halbleiterbauelementes können die in Verbindung mit 3 beschriebenen Verfahrensvarianten verwendet werden. Das PMOS-Maskenmuster dient dann zur Freilegung eines Bereichs, in welchem der PMOS-Transistor zu bilden ist, sowie eines Bereichs, in welchem das p-leitende Gebiet (415) zu bilden ist. Das NMOS-Maskenmuster fungiert zur Freilegung eines Bereichs, in welchem der NMOS-Transistor zu bilden ist, sowie eines Bereichs, in welchem das n-leitende Gebiet (418) zu bilden ist. Ein Bereich zur Erzeugung der Verdrahtungsschicht wird so entworfen, daß er entweder vom PMOS-Maskenmuster oder vom NMOS-Maskenmuster freigelegt wird.
  • Ein drittes erfindungsgemäßes Halbleiterbauelement ist in dem teilweisen Querschnitt von 5 dargestellt und besitzt fast denselben Aufbau wie das in 4 gezeigte Halbleiterbauelement. Der Unterschied besteht darin, daß beim Bauelement von 5 das n-leitende Gebiet (515) in der p-Mulde (501) und nicht in der n-Mulde (502) angeordnet ist und daß an den Seitenwänden der Verdrahtungselektrode (510) keine isolierende Abstandshalterschicht gebildet ist.
  • In 5 bilden n+-Source-/Draingebiete (516 und 517), eine Gateisolationsschicht (504) und eine Gateelektrode (506) den NMOS-Transistor. Der PMOS-Transistor wird von p+-Source-/Draingebieten (519 und 520), einer Gateisolationsschicht (505) und einer Gateelektrode (507) gebildet. An den Seitenwänden der Gatelektroden (506 und 507) befinden sich isolierende Abstandshalterschichten (512 und 513). Auf die n+-Source-/Draingebiete (516 und 517) und das n-leitende Gebiet (515) des NMOS-Transistors sind Kontaktstellenschichten (521, 522 und 523) zur Vergrößerung der Kontakttoleranz aufgebracht. Die Kontaktstellenschichten sind nicht auf den p+-Source-/Draingebieten (519 und 520) und dem p-leitenden Gebiet (518) des PMOS-Transistors gebildet. Die an den Seitenwänden der Gateelektroden (506) des NMOS-Transistors angeordnete, isolierende Abstandshalterschicht bewirkt die elektrische Isolation der Kontaktstellenschichten (521 und 522) von der Gatelelektrode (506).
  • In 6A ist im Querschnittseine Speicherzelle dargestellt, die in einem Zellenmatrixbereich eines erfindungsgemäßen DRAMs enthalten ist. Dabei ist auf einem Halbleitersubstrat (600) eine p-Mulde (601) gebildet. Auf die p-Mulde (601) ist selektiv eine Bauelementisolationsschicht (622) aufgebracht. Im aktiven Gebiet befinden sich Source-/Draingebiete (602, 603 und 604), die im Abstand voneinander, angeordnet sind. Zwischen den Source-/Draingebieten verläuft jeweils ein Kanal, und über den Kanälen sind Gateisolationsschichten (605 und 606) zwischengeschichtet, auf welchen Gateelektroden (6b7 und 608) aufgebracht sind. Auf den Gateelektroden (607 und 608) sind jeweilige isolierende Deckschichten (612 und 613) angeordnet. Auf der Bauelementisolationsschicht (622) befinden sich Verdrahtungselektroden (609 und 610), wobei die isolierenden Deckschichten auch auf den Verdrahtungselektroden gebildet sind. Auf den n–-Source-/Draingebieten (602, 603 und 604) sind Kontaktstellenschichten (615, 616 und 617) zur Vergrößerung der Kontakttoleranz aufgebracht. Darauf sind nacheinander eine erste dielektrische Zwischenschicht (618) und eine zweite dielektrische Zwischenschicht (619) aufgebracht. Zwischen der ersten dielektrischen Zwischenschicht (618) und der zweiten dielektrischen Zwischenschicht (619) ist eine Bitleitung (620) angeordnet, die durch eine Öffnung hindurch an die Kontaktstellenschicht (616) angeschlossen ist. Auf der zweiten dielektrischen Zwischenschicht (619) befinden sich Speicherelektroden (621a und 621b).
  • 6B zeigt im Querschnitt die an der Grenze zwischen Zellenmatrixbereich und peripherem Schaltkreisbereich dieses erfindungsgemäßen DRAMs vorliegende Struktur. Dabei ist auf dem Halbleitersubstrat (600) die p-Mulde (601) ausgebildet. Die Bauelementisolationsschicht (622) ist zur Festlegung eines aktiven Bereichs selektiv auf der p-Mulde (601) gebildet. In dem aktiven Bereich sind n–-Source-/Draingebiete (624 und 625) sowie ein p+-leitendes Gebiet (626) angeordnet. Über dem zwischen den n–-Source-/Draingebieten (624 und 625) vorliegenden Kanal ist eine Gateisolationsschicht (627) zwischengefügt, auf der sich eine Gatelektrode (629) befindet. Letztere ist von einer isolierenden Deckschicht (631) bedeckt. Eine Verdrahtungselektrode (628) und eine isolierende Deckschicht (630) sind nacheinander auf die Bauelementisolationsschicht (622) aufgebracht. Auf den n–-Source-/Draingebieten (624 und 625) sind Kontaktstellenschichten (623 und 633) zur Vergrößerung der Kontakttoleranz vorgesehen. Die Kontaktstellenschichten sind nicht auf dem p+-leitenden Gebiet (626) gebildet, an das direkt eine Elektrode (637) angeschlossen ist. Die Kontaktstellenschicht (633) ist über eine Öffnung, die in der dielektrischen Zwischenschicht (618) erzeugt ist, mit einer Bitleitung (634) verbunden. Die weitere dielektrische Zwischenschicht (619) befindet sich auf der Bitleitung (634). Auf dieser dielektrischen Zwischenschicht (619) ist eine Elektrode (635) angeordnet, die über eine Öffnung an die Kontaktstellenschicht (632) angeschlossen ist. Auf die Elektrode (635) ist eine Isolationsschicht (636) aufgebracht.
  • In den 7A bis 7G sowie 8A bis 8G sind in jeweiligen Querschnitten Strukturen eines erfindungsgemäßen DRAM-Halbleiterbauelementes in aufeinanderfolgenden Herstellungsstufen veranschaulicht, wobei die 7A bis 7G speziell den Teil des Zellenmatrixbereichs des DRAMs und die 8A bis 8G speziell den Teil von dessen peripherem Schaltkreisbereich wiedergeben.
  • Bezugnehmend auf die 7A und 8A wird zunächst ein Halbleitersubstrat (700) bereitgestellt, auf dem selektiv p-Mulden (701 und 702) sowie eine n-Mulde (703) gebildet werden. Auf den jeweiligen Mulden wird selektiv eine Bauelementisolationsschicht (704) erzeugt. Daraufhin werden zur Erzeugung von Gateelektroden und Verdrahtungselektroden eine erste Isolationsschicht von 7 nm bis 20 nm für eine Gateisolationsschicht (705) sowie eine Polysiliziumschicht von 100 nm bis 200 nm für eine Gatelektrode (706) und eine Verdrahtungselektrode nacheinander ganzflächig auf der resultierenden Struktur aufgebracht. In die Polysiliziumschicht werden Fremdatome eindotiert. Dann wird eine zweite Isolationsschicht von 100 nm bis 250 nm zur Bildung von isolierenden Deckschichten (707 und 709) aufgebracht. Anschließend werden unter Verwendung von Gate-Maskenmustern zur Festlegung jeweiliger Elektroden die zweite Isolationsschicht, die mit den Fremdatomen dotierte Polysiliziumschicht sowie die erste Isolationsschicht nacheinander und selektiv geätzt. Um Bauelementschädigungen durch nachfolgende Ätz- und Fremdatomimplantationsschritte zu vermeiden, wird erforderlichenfalls eine Oxidschicht von 5 nm bis 10 nm durch thermische Oxidation aufgebracht. Dann werden un ter Verwendung der isolierenden Deckschichten (707 und 709) sowie der Bauelementisolationsschicht (704) als Abschirmmasken vor Fremdatomimplantation n–-Fremdatome mit einer Dosis von 1·1013 Ionen/cm2 bis 5·1013 Ionen/cm2 implantiert, um eine Mehrzahl von n–-leitenden Gebieten (710) zu erzeugen.
  • Bezugnehmend auf die 7B und 8B wird dann auf die resultierende Struktur ganzflächig eine dritte Isolationsschicht (711) mit 200 nm aufgebracht, wonach ein erstes Maskenmuster (712) zur Freilegung von Bereichen zur Bildung eines NMOS-Transistors und eines n-leitenden Gebietes erzeugt werden. Dabei legt das erste Maskenmuster (712) diejenigen Bereiche frei, in denen die im Zellenmatrixbereich enthaltenen NMOS-Transistoren sowie der NMOS-Transistor und das n-leitende Gebiet, die im peripheren Schaltkreisbereich des DRAMs enthalten sind, gebildet werden.
  • Wie in den 7C und 8C dargestellt, wird daraufhin die dritte Isolationsschicht (711) in den von dem ersten Maskenmuster (712) freigelassenen Bereichen anisotrop derart geätzt, daß isolierende Abstandshalterschichten (713) an den Seitenwänden der jeweiligen, in den freigelegten Gebieten gebildeten Elektroden entstehen und gleichzeitig aktive Gebiete freigelegt werden. Nach Entfernung des ersten Maskenmusters (712) wird eine Polysiliziumschicht (714) mit 100 nm ganzflächig auf die resultierende Struktur aufgebracht, um die Kontaktstellenschicht zu bilden. Unter Verwendung der dritten Isolationsschicht (711) und der Bauelementisolationsschicht (704), die beide unter der Polysiliziumschicht (714) als Abschirmmasken vor Fremdatomimplantation verblieben sind, werden n+-Fremdatome mit einer Dosis von 1015 Ionen/cm2 bis 2·1016 Ionen/cm2 implantiert, so daß die Fremdatome in die Polysiliziumschicht (714) eindortiert werden und gleichzeitig die Bildung einer LDD-Struktur für die Source-/Draingebiete und das n-leitende Gebiet des NMOS-Transistors ermöglicht wird. Die Polysiliziumschicht (714) wird dann, wie in den 7D und 8D dargestellt, so strukturiert, daß das Source- /Draingebiet und das n-leitende Gebiet des NMOS-Transistors bedeckt werden und eine Mehrzahl von Kontaktstellenschichtteilen (715) zur Erhöhung der Kontakttoleranz gebildet wird. Anschließend wird ein Fotoresist aufgebracht und selektiv strukturiert, um ein zweites Maskenmuster (716) zur Freilegung eines PMOS-Transistorgebietes und eines p-leitenden Gebietes zu erzeugen. In den meisten Fällen ist hierbei das zweite Maskenmuster (716) komplementär zum ersten Maskenmuster (712)
  • Wie in den 7E und 8E dargestellt, wird dann die dritte Isolationsschicht (711) in dem freigelassenen Bereich anisotrop geätzt, um eine isolierende Abstandshalterschicht (717) an den Seitenwänden der jeweiligen Elektroden zu erzeugen und gleichzeitig die aktiven Gebiete freizulegen. Unter Verwendung des zweiten Maskenmusters (716), der jeweiligen isolierenden Abstandshalterschichtteile (717) und der isolierenden Deckschicht (707) als Abschirmmasken vor Fremdatomimplantation werden dann p+-Fremdatome mit einer Dosis von 1015 Ionen/cm2 bis 1016 Ionen/cm2 implantiert. Anschließend wird das zweite Maskenmuster (716) entfernt, wie in den 7F und 8F dargestellt.
  • Wie in den 7G und 8G dargestellt, wird dann ein üblicher Prozeß durchgeführt, um eine dielektrische Zwischenschicht (718), eine Bitleitung (721), dielektrische Zwischenschichten (719) und (723), eine Speicherelektrode (722) und eine Plattenelektrode (724) in dem Zellenmatrixbereich auszubilden und eine dielektrische Zwischenschicht (720) sowie eine Elektrode (725) in dem peripheren Schaltkreisbereich zu erzeugen.
  • In den 9A bis 9G sowie 10A bis 10G sind in jeweiligen Querschnitten Strukturen eines weiteren erfindungsgemäßen DRAM-Halbleiterbauelementes veranschaulicht, wobei die 9A bis 9G speziell einen Teil des Zellenmatrixbereichs des DRAMs und die 10A bis 10G einen Teil von dessen peripherem Schaltkreisbereich wiedergeben.
  • Bezugnehmend auf die 9A und 10A wird zunächst ein Halbleitersubstrat (900) bereitgestellt, auf dem selektiv p-Mulden (901) und (902) sowie eine n-Mulde (903) gebildet werden. Auf den jeweiligen Mulden wird selektiv eine Bauelementisolationsschicht (904) erzeugt. Daraufhin werden zur Erzeugung von Gateelektroden und Verdrahtungselektroden eine erste Isolationsschicht von 9 nm bis 20 nm für eine Gateisolationsschicht (905) sowie eine Polysiliziumschicht von 100 nm bis 200 nm für eine Gateelektrode (906) und eine Verdrahtungselektrode nacheinander ganzflächig auf der resultierenden Struktur aufgebracht. In die Polysiliziumschicht werden Fremdatome eindotiert. Dann wird eine zweite Isolationsschicht von 100 nm bis 250 nm zur Bildung von isolierenden Deckschichten (907) und (909) aufgebracht. Anschließend werden unter Verwendung von Gate-Maskenmustern zur Festlegung der jeweiligen Elektroden die zweite Isolationsschicht, die mit den Fremdatomen dotierte Polysiliziumschicht sowie die erste Isolationsschicht nacheinander und selektiv geätzt. Um Bauelementschädigungen durch nachfolgende Ätz- und Fremdatomimplantationsschritte zu vermeiden, wird, falls erforderlich, eine Oxidschicht von 5 nm bis 10 nm durch thermische Oxidation aufgebracht. Dann werden unter Verwendung der isolierenden Deckschichten (907) und (909) sowie der Bauelementisolationsschicht (904) als Abschirmmasken vor Fremdatomimplantation n–-Fremdatome mit einer Dosis von 1·1013 Ionen/cm2 bis 5·1013 Ionen/cm2 implantiert, um eine Mehrzahl von n–-leitenden Gebieten (910) zu erzeugen.
  • Bezugnehmend auf die 9B und 10B wird dann ganzflächig auf die resultierende Struktur eine dritte Isolationsschicht (911) mit 200 nm aufgebracht, wonach ein erstes Maskenmuster (912) zur Freilegung von Bereichen zur Bildung eines PMOS-Transistors und eines p-leitenden Gebietes erzeugt wird. Dabei läßt das erste Maskenmuster (912) diejenigen Bereiche frei, in denen die PMOS-Transistoren und das p-leitende Gebiet, die in dem peripheren Schaltkreisbereich gebildet werden, enthalten sind.
  • Wie in den 9C und 10C dargestellt, wird dann die dritte Isolationsschicht (911) in den vom ersten Maskenmuster (912) freigelassenen Bereichen anisotrop derart geätzt, daß isolierende Abstandshalterschichten (913) an den Seitenwänden der jeweiligen, in den freigelassenen Bereichen gebildeten Elektroden entstehen und gleichzeitig aktive Gebiete freigelegt werden. Nach Entfernung des ersten Maskenmusters (912) wird dann ganzflächig auf der resultierenden Struktur eine thermische Oxidschicht (914) mit 5 nm bis 10 nm erzeugt, um Bauelementschädigungen aufgrund eines nachfolgenden Fremdatomimplantationsschrittes zu verhindern. Anschließend werden unter Verwendung der isolierenden Abstandshalterschicht (913) und der isolierenden Deckschicht (907) als Abschirmmasken vor Fremdatomimplantation p+-Fremdatome ganzflächig in die resultierende Struktur implantiert.
  • Wie in den 9D und 10D dargestellt, wird dann ein Fotoresist ganzflächig auf die resultierende Struktur aufgebracht und zur Bildung eines zweiten Maskenmusters (915) strukturiert, um Bereiche freizulegen, in denen ein NMOS-Transistor und ein n-leitendes Gebiet gebildet werden.
  • Wie in den 9E und 10E dargestellt, wird dann die dritte Isolationsschicht (911) in dem freigelassenen Bereich anisotrop derart geätzt, daß eine isolierende Abstandshalterschicht (917) an den Seitenwänden der jeweiligen Elektroden entsteht und aktive Gebiete freigelegt werden. Anschließend wird eine Polysiliziumschicht (916) mit 100 nm zur Bildung einer Kontaktstellenschicht ganzflächig auf die resultierende Struktur aufgebracht. Die dritte Isolationsschicht (911) und die Bauelementisolationsschicht (904), die unter der Polysiliziumschicht (916) verbleiben, fungieren in einem nachfolgenden Schritt zur n+-Fremdatomimplantation als Abschirmmasken vor Fremdatomimplantation.
  • Nach der Implantation der n+-Fremdatome wird die Polysiliziumschicht (916), wie in den 9F und 10F dargestellt, so strukturiert, daß das Source-/Draingebiet und das n-leitende Gebiet des NMOS-Transistors bedeckt werden und eine Mehrzahl von Kontaktstellenschichtteilen (918) zur Erhöhung der Kontakttoleranz entsteht.
  • Wie in den 9G und 10G dargestellt, wird danach ein üblicher Prozeß ausgeführt, um eine dielektrische Zwischenschicht (919), eine Bitleitung (921), dielektrische Zwischenschichten (920) und (923), eine Speicherelektrode (922) und eine Plattenelektrode (924) im Zellenmatrixbereich sowie eine dielektrische Zwischenschicht (925) und eine Elektrode (926) im peripheren Schaltkreisbereich herzustellen.
  • Mit den oben beschriebenen, erfindungsgemäßen Halbleiterbauelementen und deren erfindungsgemäßen Herstellungsverfahren lassen sich die Produktionskosten erheblich reduzieren und die Produktivität merklich erhöhen.

Claims (16)

  1. Halbleiterbauelement mit folgenden Elementen: – einem Halbleitersubstrat (300), – wenigstens einem Gebiet (311, 312) eines ersten Leitfähigkeitstyps und wenigstens einem Gebiet (313, 314) eines zweiten Leitfähigkeitstyps, die selektiv auf dem Halbleitersubstrat gebildet sind, – einem MOS-Transistor eines ersten Leitfähigkeitstyps mit Source-/Draingebieten (311, 312) vom ersten Leitfähigkeitstyp die voneinander beabstandet als Gebiete des ersten Leitfähigkeitstyps auf dem Halbleitersubstrat angeordnet sind, und mit einer auf dem Halbleitersubstrat unter Zwischenfügung einer Gateisolationsschicht (304) gebildeten Gateelektrode (305), – einer isolierenden Gatedeckschicht (308, 315) zur Bedeckung der Gateelektrode des MOS-Transistors vom ersten Leitfähigkeitstyp, – einer ersten Kontaktstellenschicht (317), die auf der Oberfläche des Sourcegebietes (311) und der isolierenden Gatedeckschicht (308, 315) des MOS-Transistors vom ersten Leitfähigkeitstyp gebildet ist, – einer zweiten Kontaktstellenschicht (318), die auf der Oberfläche des Draingebietes (312) und der isolierenden Gatedeckschicht (308, 315) des MOS-Transistors vom ersten Leitfähigkeitstyp gebildet und elektrisch von der ersten Kontaktstellenschicht (317) isoliert ist, wobei auf dem wenigstens einen Gebiet (313, 314) des zweiten Leitfähigkeittyps die Kontaktschichten nicht ausgebildet sind, und – einer dielektrischen Zwischenschicht (319) mit einer Mehrzahl von Öffnungen zur Freilegung des Gebiets des zweiten Leitfähigkeitstyps und der ersten und zweiten Kontaktstellenschicht (317, 318), – wobei eine Mehrzahl von Elektroden (320) vorgesehen ist, die mit der ersten und der zweiten Kontaktstellenschicht (317, 318) durch die Öffnungen der dielektrischen Zwischenschicht (319) hindurch verbunden sind.
  2. Halbleiterbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass das wenigstens eine Gebiet (313, 314) des zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat voneinander beabstandet gebildete Source-/Draingebiete wenigstens eines MOS-Transistors vom zweiten Leitfähigkeitstyp umfasst, der eine auf dem Halbleitersubstrat unter Zwischenfügung einer Gateisolationsschicht (304) gebildete Gateelektrode (306) aufweist, und Elektroden (320) vorgesehen sind, die mit dem Source-/Draingebiet (313, 314) des MOS-Transistors vom zweiten Leitfähigkeitstyp durch die Öffnungen hindurch verbunden sind.
  3. Halbleiterbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, dass die erste und/oder die zweite Kontaktstellenschicht (317, 318) aus Polysilizium bestehen, in das Fremdatome vom ersten Leitfähigkeitstyp eindotiert sind.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, weiter gekennzeichnet durch – einen Speicherzellenmatrixbereich mit einer Mehrzahl von Transistoren vom ersten Leitfähigkeitstyp, von denen jeder eine Source-, eine Drain- und eine Gateelektrode besitzt, sowie mit einer Mehrzahl von auf dem Source-/Daingebiet des jeweiligen Transistors vom ersten Leitfähigkeitstyp gebildeten Kontaktstellenschichten des ersten Leitfähigkeitstyps zur Kontakttoleranzerhöhung und – einen peripheren Schaltkreisbereich mit einer Mehrzahl von Transistoren vom ersten und vom zweiten Leitfähigkeitstyp, die jeweils eine Source-, eine Drain- und eine Gatelektrode besitzen, sowie mit einer Mehrzahl von auf den Source-/Draingebieten eines jeweiligen Transistors vom ersten Leitfähigkeitstyp gebildeten Kontaktstellenschichten des ersten Leitfähigkeitstyps zur Kontakttoleranzerhöhung.
  5. Halbleiterbauelement nach Anspruch 4, weiter dadurch gekennzeichnet, dass die MOS-Transistoren des ersten Leitfähigkeitstyps sowohl im Zellenmatrixbereich als auch im peripheren Schaltkreisbereich NMOS-Transistoren sind, deren Source-/Draingebiete eine LDD-Struktur aufweisen.
  6. Halbleiterbauelement nach Anspruch 4 oder 5, weiter dadurch gekennzeichnet, dass der im peripheren Schaltkreisbereich enthaltene MOS-Transistor vom zweiten Leitfähigkeitstyp ein PMOS-Transistor mit einer Einzeldrain(SD)-Struktur ist.
  7. Verfahren zur Herstellung eines Halbleiterbauelementes nach einem der Ansprüche 1 bis 6 mit folgenden Schritten: – Erzeugen einer Isolationsschicht (711) auf dem Halbleitersubstrat (700), in welchem Bereiche zur Bildung der Gebiete des ersten und des zweiten Leitfähigkeitstyps festgelegt sind, – Erzeugen eines ersten Maskenmusters (712) zur Freilegung des Bereichs zur Bildung des Gebietes des ersten Leitfähigkeitstyps und zur Bedeckung des Bereichs zur Bildung des Gebietes des zweiten Leitfähigkeitstyps, – anisotropes Ätzen der Isolationsschicht (711) in dem freigelegten Bereich entsprechend den geometrischen Eigenschaften des Halbleitersubstrats, – Entfernen des ersten Maskenmusters (712), – Aufbringen einer Schicht (714) ganzflächig auf die resultierende Struktur zur Bildung der ersten und zweiten Kontaktstellenschicht (715), – Implantieren von Fremdatomen des ersten Leitfähigkeitstyps unter Verwendung der unter der Schicht (714) für die Kontaktstellenschichten verbliebenen Isolationsschicht (711) als Abschirmmaske vor Fremdatomimplantation, – Strukturierung der Schicht (714) für die Kontaktstellenschichten zur Erzeugung der Kontaktstellenschichten (715) auf dem Gebiet des ersten Leitfähigkeitstyps, – Erzeugen eines zweiten Maskenmusters (716) zur Freilegung des Bereichs für die Bildung des Gebietes des zweiten Leitfähigkeitstyps und zur Bedeckung des Bereichs für die Bildung des Gebiets des ersten Leitfähigkeitstyps und – Implantieren von Fremdatomen des zweiten Leitfähigkeitstyps unter Verwendung des zweiten Maskenmusters (716) als Abschirmmaske vor Fremdatomimplantation.
  8. Verfahren nach Anspruch 7, weiter gekennzeichnet durch einen Schritt zum anisotropen Ätzen der Isolationsschicht (711) in dem durch das zweite Maskenmuster (716) freigelegten Bereich entsprechend den geometrischen Eigenschaften des Halbleitersubstrats vor dem Schritt der Implantation der Fremdatome des zweiten Leitfähigkeitstyps.
  9. Verfahren nach Anspruch 7 oder 8, weiter gekennzeichnet durch folgende Schritte nach dem Schritt zur Implantation der Fremdatome des zweiten Leitfähigkeitstyps: – Entfernen des zweiten Maskenmusters (716) und – ganzflächiges Erzeugen einer dielektrischen Zwischenschicht (718) auf der resultierenden Struktur mit einer Mehrzahl von Öffnungen zur Freilegung der Bereiche der Kontaktstellenschichten und des Gebietes des zweiten Leitfähigkeitstyps.
  10. Verfahren nach einem der Ansprüche 7 bis 9, weiter dadurch gekennzeichnet, dass der Schritt zur Bildung der Schicht (714) für die Kontaktstellenschichten aus der Abscheidung von Polysilizium besteht.
  11. Verfahren nach einem der Ansprüche 7 bis 10, weiter gekennzeichnet durch folgende Schritte vor dem Schritt zum Aufbringen der Isolationsschicht (711): – selektives Festlegen eines aktiven Gebietes und eines Bauelementisolationsgebietes auf dem Halbleitersubstrat (700), – Bilden einer Gateisolationsschicht (705) auf der resultierenden Struktur, – aufeinanderfolgendes Aufbringen einer Schicht für Gateelektroden (706) und einer isolierenden Deckschicht (707) auf die Gateisolationsschicht (705), – Erzeugen eines Gate-Maskenmusters auf der resultierenden Struktur zur Festlegung der Gateelektroden und – aufeinanderfolgendes und selektives Ätzen der isolierenden Deckschicht (707), der Schicht (706) für die Gateelektroden und der Gateisolationsschicht (705) unter Verwendung des Gate-Maskenmusters als Ätzschutzmaske, wobei – durch den Schritt des anisotropen Ätzens der Isolationsschicht (711) Abstandshalter (713) an den Seitenwänden der jeweiligen Gateelektroden (705) gebildet werden.
  12. Verfahren nach einem der Ansprüche 7 bis 11, weiter gekennzeichnet durch einen Schritt zum Dotieren von Fremdatomen des ersten Leitfähigkeitstyps in das Halbleitersubstrat, in welchem die Bereiche zur Bildung der Gebiete des ersten und des zweiten Leitfähigkeitstyps festgelegt sind, vor dem Schritt zur Erzeugung der Isolationsschicht.
  13. Verfahren zur Herstellung eines Halbleiterbauelementes nach einem der Ansprüche 1 bis 6 mit folgenden Schritten: – Erzeugen einer Isolationsschicht (911) auf einem Halbleitersubstrat (900), in welchem Bereiche zur Bildung von Gebieten eines ersten und eines zweiten Leitfähigkeitstyps festgelegt sind, – Erzeugen eines ersten Maskenmusters (912) zur Freilegung des Bereichs zur Bildung des Gebietes des zweiten Leitfähigkeitstyps und zur Bedeckung des Bereiches zur Bildung des Gebietes des ersten Leitfähigkeitstyps, – anisotropes Ätzen der Isolationsschicht (911) entsprechend den geometrischen Eigenschaften der unter dieser Schicht liegenden Struktur unter Verwendung des ersten Maskenmusters, – Entfernen des ersten Maskenmusters, – Implantieren von Fremdatomen des zweiten Leitfähigkeitstyps unter Verwendung der geätzten Isolationsschicht als Abschirmmaske vor Fremdatomimplantation, – Erzeugen eines zweiten Maskenmusters (915) zur Freilegung des Bereiches zur Bildung des Gebietes des ersten Leitfähigkeitstyps und zur Bedeckung des Bereiches zur Bildung des Gebietes des zweiten Leitfähigkeitstyps, – anisotropes Ätzen der Isolationsschicht (911) in dem freiliegenden Bereich entsprechend den geometrischen Eigenschaften des Halbleitersubstrats, – Entfernen des zweiten Maskenmusters (915), – ganzflächiges Aufbringen einer Schicht (916) zur Bildung einer Kontaktstellenschicht auf die resultierende Struktur, – Implantieren von Fremdatomen des ersten Leitfähigkeitstyps unter Verwendung der unter der Schicht (916) für die Kontaktstellenschicht verbliebenen Isolationsschicht (911) als Abschirmmaske vor Fremdatomimplantation und – Strukturieren der Schicht für die Kontaktstellenschicht zur Bildung der Kontaktstellenschicht (918) auf dem Gebiet des ersten Leitfähigkeitstyps.
  14. Verfahren nach Anspruch 13, weiter gekennzeichnet durch einen Schritt zum ganzflächigen Aufbringen einer dielektrischen Zwischenschicht (926) mit einer Mehrzahl von Öffnungen zur Freilegung der Kontaktstellenschicht und des Gebietes des zweiten Leitfähigkeitstyps auf die resultierende Struktur nach dem Schritt zur Bildung der Kontaktstellenschicht.
  15. Verfahren nach Anspruch 13 oder 14, weiter dadurch gekennzeichnet, dass die zur Bildung der Kontaktstellenschicht (918) aufgebrachte Schicht (916) aus Polysilizium besteht.
  16. Verfahren nach einem der Ansprüche 13 bis 15, weiter gekennzeichnet durch folgende Schritte vor dem Schritt zum Aufbringen der Isolationsschicht (904): – Selektives Festlegen eines aktiven Gebietes und eines Bauelementisolationsgebietes auf dem Halbleitersubstrat, – Aufbringen einer Gateisolationsschicht (905) auf die resultierende Struktur, – aufeinanderfolgendes Aufbringen einer Gateelektrodenschicht und einer isolierenden Deckschicht (907) für Gateelektroden auf die Gateisolationsschicht (905), – Erzeugen eines Gate-Maskenmusters auf der resultierenden Struktur zur Festlegung der Gateelektroden (906) und – aufeinanderfolgendes und selektives Ätzen der isolierenden Deckschicht (907), der Gateelektrodenschicht (906) und der Gateisolationsschicht (905) unter Verwendung des Gate-Maskenmusters als Ätzschutzmaske, wobei – durch den Schritt des anisotropen Ätzens der Isolationsschicht (911) Abstandshalter (913) an den Seitenwänden der jeweiligen Gateelektroden gebildet werden.
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