DE4123436C2 - Halbleitervorrichtung mit einem BiCMOS-Element und zugehöriges Herstellungsverfahren - Google Patents
Halbleitervorrichtung mit einem BiCMOS-Element und zugehöriges HerstellungsverfahrenInfo
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Description
Die Erfindung betrifft eine Halbleitervorrichtung mit einem
BiCMOS-Element. Unter BiCMOS wird allgemein die Anordnung
eines Bipolartransistors und eines CMOS-Transistors auf einem
einzelnen Chip bezeichnet.
Aus der EP 0 245 515 A1 ist bereits eine derartige
Halbleitervorrichtung mit einem BiCMOS-Element mit den im
Abschnitt B) des Patentanspruchs 1 angegebenen Merkmalen
sowie ein zugehöriges Herstellungsverfahren bekannt. Um zu
verhindern, daß Minoritätsträger in das Substrat der
bekannten Halbleitervorrichtung injiziert werden, wenn das
Potential infolge von Rauschen oder dergleichen eine Änderung
erfährt, wird bei der bekannten Halbleitervorrichtung
vorgeschlagen, bei welcher ein Substrat, Sources und Drains
von Feldeffekttransistoren mit isoliertem Gate sowie
Kollektoren, Basen und Emittern von Bipolartransistoren in
mehreren Isolierschichten vorgesehen sind, die elektrisch
isoliert in dem Substrat angeordnet sind, eine Spannung an
das Substrat oder an die mehreren Isolierschichten anzulegen,
wobei diese Spannung außerhalb eines Bereiches liegt,
innerhalb dessen die an die Sources und Drains bzw. die
Kollektoren, Basen und Emitter angelegte Spannung variiert
werden kann.
Aus der US 4 764 482 ist eine BiCMOS-Halbleitervorrichtung
bekannt, bei welcher sogenannte Taschenbereiche, die zur
Verringerung des sogenannten Kurzkanaleffekts in dem MOS-
Transistor verwendet werden, gleichzeitig mit dem
Basisbereich für den Bipolartransistor ausgebildet werden.
Aus EP 0 252 206 A2 ist ein Verfahren zur Herstellung einer
Halbleitervorrichtung bekannt, bei welchem schichtartige
Anordnungen mit einem gewünschten Muster auf einer
Hauptoberfläche einer Einkristall-Halbleiterschicht erzeugt
werden, wobei jede der Anordnung eine Seitenwand aufweist,
welche das Muster festlegt, und eine leitfähige Schicht
aufweist, die auf einem niedrigeren Niveau angeordnet ist,
eine erste Isolierschicht auf einem mittleren Niveau, sowie
eine erste polykristalline Halbleiterschicht, die stark mit
einer Verunreinigung des N-Typs dotiert und auf einem höheren
Niveau angeordnet ist. Dann wird eine zweite Isolierschicht
auf den Seitenwänden der schichtartigen Anordnungen
ausgebildet, und eine zweite polykristalline
Halbleiterschicht auf freiliegenden Oberflächen der
Einkristall-Halbleiterschicht erzeugt, auf der ersten
polykristallinen Halbleiterschicht der schichtartigen
Anordnung, und der zweiten Isolierschicht. Hierauf wird die
Verunreinigung des N-Typs in die erste polikristalline
Halbleiterschicht jeder der schichtartigen Anordnungen in
jeden Abschnitt der zweiten polikristallinen
Halbleiterschicht eindiffundiert, die daneben angeordnet ist,
und selektiv werden die dotierten Teile der zweiten
polykristallinen Halbleiterschicht und sämtliche ersten
polykristallinen Halbleiterschichten weggeätzt, unter
Verwendung der ersten und zweiten Isolierschichten als
Ätzstopp-Vorrichtung, und dann wird die übrigbleibende,
zweite polykristalline Halbleiterschicht mit einem Muster
versehen. Daraufhin erfolgt eine Dotierung der zweiten
polykristallinen Halbleiterschicht mit einer Verunreinigung,
welche die Leitfähigkeit erhöht, und schließlich erfolgt eine
Wärmebehandlung der so entstandenen Halbleitervorrichtung, um
die Verunreinigung in der zweiten polykristallinen Schicht in
die Einkristall-Halbleiterschicht hineinzutreiben, wodurch
Source/Drainbereiche eines Feldeffekttransistors mit
isoliertem Gate sowie eine Basis eines Bipolartransistors
erzeugt werden.
Aus der EP 0 399 454 A2 ist eine Halbleitervorrichtung
bekannt, bei welcher auf einem Chip CCD-, Bipolar- und MOS-
Anordnungen vorgesehen sind. Die Halbleitervorrichtung weist
einen Halbleiterchip auf, der aus einem Substrat eines ersten
Leitfähigkeitstyps und einer Epitaxieschicht des ersten
Leitfähigkeitstyps hergestellt wird, die auf dem Substrat
vorgesehen ist, einen Ladungsübertragungsabschnitt, der in
der Epitaxieschicht vorgesehen ist, und von einem
vorbestimmten Takt getrieben wird, sowie einen
voreingestellten Bereich eines zweiten Leitungstyps, der
neben dem Ladungsübertragungsabschnitt in dem Halbleiterchip
vorgesehen ist. Der voreingestellte Bereich umfaßt eine erste
Schicht des zweiten Leitfähigkeitstyps, die in einem
Grenzbereich zwischen dem Substrat und der Epitaxieschicht
angeordnet ist, eine zweite Schicht des zweiten
Leitfähigkeitstyps, die auf der ersten Schicht der
Epitaxieschicht angeordnet ist, sowie eine dritte Schicht des
zweiten Leitfähigkeitstyps, die auf der zweiten Schicht in
der Epitaxieschicht so ausgebildet wird, daß sie die
Oberfläche des Substrats erreicht. Der Maximalwert der
Verunreinigungskonzentration des zweiten Leitfähigkeitstyps
der dritten Schicht ist kleiner eingestellt als der
Maximalwert der Verunreinigungskonzentration des zweiten
Leitfähigkeitstyps der ersten Schicht. Ein
Bipolartransistorabschnitt wird in der dritten Schicht
ausgebildet.
Zum besseren Verständnis der vorliegenden Erfindung wird
nachstehend deren Hintergrund erläutert.
Seit kurzem ist im Rahmen des Trends zur Entwicklung von
elektronischen Hochgeschwindigkeitselementen und
Miniaturerzeugnissen die Entwicklung von multifunktionalen
Halbleitervorrichtungen intensiver geworden, die aus
Halbleiterelementen mit unterschiedlichen Funktionen und
unterschiedlichen Treiberspannungen im gleichen Chip
zusammengesetzt sind.
Der
herkömmliche BiCMOS für VLSI-Niveau (höchstintegrierte
Schaltung) war bisher für hochintegrierte
Hochgeschwindigkeitslogikschaltungen geeignet, da sie für
Hochleistungsspeicher und -logikschaltungen entwickelt
worden sind, die durch eine niedrige Spannung angesteuert
werden; vgl. hierzu TSSCC Digest of Technical Papers,
Februar 1986, Seite 212 und CICC Techn. Dig., Mai 1986,
Seite 68.
Weiter sind BiCMOS-Vorrichtungen entwickelt worden, die
zur Erhöhung der Ausgangsleistung und des Störsignalabstands
mit hoher Spannung angesteuert werden. Dabei ergibt sich
jedoch das Problem der Erzielung der hohen
Betriebsgeschwindigkeit und der Miniaturisierung derartiger
Elektronikerzeugnisse, da diese, wenn sie sowohl
BiCMOS-Schaltungen mit hoher und niedriger Spannung
verwenden, mit vielen Halbleitervorrichtungen belastet
werden müssen, so daß Schwierigkeiten im Hinblick auf die
Erzielung einer hohen Arbeitsgeschwindigkeit und einer
Miniaturisierung der betreffenden Elektronikerzeugnisse
auftreten.
Die der vorliegenden Erfindung zugrundeliegende Aufgabe besteht in der Schaffung einer
Halbleitervorrichtung, die BiCMOS-Vorrichtungen für
niedrige und hohe Spannungen in einem einzelnen Chip zur
Erzielung einer hohen Arbeitsgeschwindigkeit und einer
größtmöglichen Miniaturisierung aufweist, sowie in der Angabe eines
zugehörigen Herstellungsverfahrens.
Die Aufgabe wird durch eine Halbleitervorrichtung mit den
im Patentanspruch 1 angegebenen Merkmalen gelöst, bzw.
durch das im Patentanspruch 4 angegebene Herstellungsverfahren.
Der wesentliche Gegenstand der Zeichnungen ist folgender:
Fig. 1 stellt eine Querschnittsansicht durch eine
Halbleitervorrichtung gemäß der vorliegenden
Erfindung dar; und
Fig. 2(A) bis 2(I)
stellen schematische Querschnitte zur
Veranschaulichung der Herstellungsschritte einer
Halbleitervorrichtung zwecks Erläuterung des
erfindungsgemäßen Verfahrens dar.
Nachfolgend wird die Erfindung unter Bezugnahme auf die
beigefügten Zeichnungen genau erläutert.
Fig. 1 zeigt eine Querschnittsansicht durch eine
Halbleitervorrichtung, bei der sowohl der
Niederspannungs-BiCMOS als auch der Hochspannungs-BiCMOS
in einem Chip ausgebildet sind.
Als erstes wird ein p-leitendes Halbleitersubstrat 1 in
zwei Bereiche unterteilt, nämlich in einen
Niederspannungsbereich (LV) und einen Hochspannungsbereich
(HV). Im LV-Bereich wird ein Niederspannungs-BiCMOS
aufgebaut, während im HV-Bereich ein Hochspannungs-BiCMOS
ausgebildet wird. Ein zehnter, elfter und zwölfter Bereich
50, 51 und 52 mit leicht dotierten Verunreinigungen von
1,5 bis 2,5 µm Dicke werden im LV-Bereich erzeugt. Der zehnte
und der elfte Bereich 50 und 51 bilden jeweils N-leitende
und P-leitende muldenförmige Bereiche, nachstehend kurz gefaßt als
"Mulden" bezeichnet, in denen Niederspannungs-PMOS- und
Niederspannungs-NMOS-Transistoren aufgebaut werden. Dabei
ist der zwölfte Bereich 52 eine N-leitende Mulde, in der
ein bipolarer Niederspannungs-NPN-Transistor gebildet wird.
In der Oberfläche des zehnten Bereiches 50 werden der
Sourcebereich und der Drainbereich 86 eines
PMOS-Transistors aufgebaut, und anschließend werden in
der Oberfläche dieses Source- und dieses Drainbereiches
die Source-Elektrode 116 und die Drainelektrode 117
gebildet.
In der Oberfläche zwischen dem Sourcebereich und dem
Drainbereich wird nach Einfügen einer zweiten
Gateoxidschicht 63 eine zweite Polysiliciumschicht 65
ausgebildet, und auf dieser zweiten Polysiliciumschicht 65
wird eine Gate-Elektrode 115 aufgebracht. Weiter wird eine
Kontaktelektrode 118 zum Anlegen einer eigenen
Substratspannung an den zweiten Bereich 50 durch eine
Feldoxidschicht 54 vom vorerwähnten PMOS-Transistor
getrennt.
In dem elften Bereich 51 wird ein NMOS-Transistor
aufgebaut, und weiter wird eine Kontaktelektrode 14
hergestellt, die vom NMOS-Transistor durch die
Feldoxidschicht 54 getrennt ist. Der PMOS-Transistor ist
ebenfalls vom NMOS-Transistor durch die Feldoxidschicht 54
getrennt.
In einem Abschnitt der Oberfläche des zwölften Bereiches
52 ist der Basisbereich 90 eines bipolaren NPN-Transistors
aufgebracht, wobei in diesem Basisbereich ein
Emitterbereich 88 gebildet ist. Auf dem anderen Abschnitt
der Oberfläche des zwölften Bereiches 52 ist weiter ein
Kollektorbereich 88 gebildet, der vom Basisbereich 90
durch die Feldoxidschicht 54 getrennt ist.
Unter dem zehnten, elften und zwölften Bereich 50, 51 und
52 sind jeweils der stark dotierte vierte, fünfte und
sechste Bereich des gleichen Leitungstyps eingerichtet.
Der vierte und der fünfte Bereich 24 und 25 dienen dem
Zweck, das Sperren (latch-up) der PMOS- und
NMOS-Transistoren zu verhindern, während der sechste
Bereich 52 als vergrabene Schicht für den bipolaren
NPN-Transistor dient. Der fünfte Bereich 25 verbessert
weiter die Integrationsdichte durch elektrisches Trennen
des vierten Bereiches 24 und des sechsten Bereiches 26.
Was den HV-Bereich anbetrifft, sind dort ein siebter,
achter und neunter Bereich 47, 48 und 49 mit einer Dicke
von 1.5 bis 2.5 µm eingerichtet. Unter diesen Bereichen
sind ein erster, zweiter und dritter Bereich 8, 9 und 10
des gleichen schwach dotierten ersten Leitungstpys in
einer Dicke von 3.5 bis 5 µm angeordnet. Der erste und
der siebte Bereich 8 und 47, in welchem der
PMOS-Transistor aufgebaut ist, bilden N-leitende Mulden
und besitzen eine hohe Durchbruchsspannung, da sie schwach
dotiert sind. In der Oberfläche des siebten Bereiches 47
werden der Sourcebereich und der Drainbereich des
PMOS-Transistors 95 gebildet.
Diese Source- und Drainbereiche 95 bestehen aus einem
stark dotierten ersten P-leitenden Bereich 85 und einem
diesen umgebenden, schwach dotierten ersten und
P-leitenden Bereich 73 zur Verhinderung einer Zerstörung,
wenn eine hohe Spannung angelegt wird. Über der Oberfläche
zwischen den Source- und Drainbereichen 95 ist nach
Einfügen einer ersten Gateoxydschicht 89 eine erste
Polysiliciumschicht 61 aufgebracht. Die erste
Gateoxidschicht 59 besitzt eine Dicke von 50 bis 150 mm (500 bis 1.500 Å).
Auf der Oberfläche des stark dotierten Bereiches 85 sind
die Sourceelektrode 105 und die Drainelektrode 106
ausgebildet.
Weiter ist auf der ersten Polysiliciumschicht 61 eine
Gateelektrode 104 aufgebracht. Eine Kontaktelektrode 107
zum Anlegen der Substratspannung an den zehnten Bereich
ist vom PMOS-Transistor durch das Feldoxid 54 getrennt.
Der vorgenannte PMOS-Transistor ist gegen Zerstörung durch
eine Hochspannung geschützt, die an die erste
Gateelektrode angelegt wird, weil er nämlich zum ersten
Bereich 8 hin abgereichert ist.
Weiter stellen der zweite Bereich 9 und der achte Bereich
48 diejenigen Bereiche dar, in denen der NMOS-Transistor
aufgebaut wird, wobei dieser Transistor von den
PMOS-Transistoren durch die Feldoxidschicht 54 getrennt
ist.
Der dritte Bereich 10 und der neunte Bereich 49 stellen
diejenigen Bereiche dar, in denen ein bipolarer
Hochspannungs-NPN-Transistor gebildet wird. Dieser
Transistor besitzt die gleiche Struktur wie der bipolare
Niederspannungs-NPN-Transistor, ausgenommen, daß der
bipolare Hochspannungs-NPN-Transistor den dritten Bereich
10 anstelle der vergrabenen Schicht aufweist. Weiter wird
über dem dritten Bereich 10 der Kollektorkontaktbereich 67
erzeugt. Der bipolare Hochspannungs-NPN-Transistor wird
zum dritten Bereich 10 hin abgereichert, wenn Hochspannung
angelegt wird.
Die Fig. 2(A) bis 2(I) zeigen die Herstellungsschritte der
in Fig. 1 dargestellten Halbleitervorrichtung. Gemäß Fig.
2(A) sind auf einem p-leitenden Halbleitersubstrat 1 mit
Orientierung <100< und einem spezifischen Widerstand von
2∼20Ω·cm eine erste Anschlußoxidschicht 3 von (4.000 Å) 400nm
Dicke und eine erste Fotolackschicht 5 aufgebracht.
Als nächstes wird der HV-Bereich des Halbleitersubstrates
1 einem konventionellen fotolithografischen Prozeß
ausgesetzt, und es werden die ersten ionenimplantierten
Bereiche 6 und 7 durch Ionenimplantation von N-leitenden
Verunreinigungen in einer Dosis von
1×10¹³∼1×10¹⁴/cm² bei etwa 180 keV erzeugt.
Gemäß Fig. 2(B) werden nach Entfernen der ersten
Anschlußoxidschicht 3 und der ersten Fotolackschicht 5 der
erste und der dritte N-leitende Bereich 8 und 10 von 3.5
bis 5 µm Dicke, auf denen der bipolare PMOS-Transistor und der
bipolare NPN-Transistor aufgebaut werden, durch Aktivieren
der Verunreinigungen in den ionenimplantierten Bereichen 6
und 7 aufgebracht. Das Substrat zwischen dem ersten und
dem dritten Bereich 8 und 10 wird zu einem neunten Bereich
9, in welchem ein NNOS-Transistor hergestellt wird.
Im nächsten Schritt werden nach einer zweiten
Anschlußoxidschicht 11 von 20-50nm (200 bis 500 Å) Dicke
nacheinander eine erste Nitridschicht 13 von 100-150nm (1.000 bis
1.500 Å) Dicke sowie eine zweite Fotolackschicht 15 auf die
gesamte Oberfläche des Halbleitersubstrates 1
aufgebracht, wobei ein vorbestimmter Abschnitt der zweiten
Anschlußoxidschicht 11 auf dem LV-Bereich einem
konventionellen fotolithografischen Prozeß unterzogen
wird. Anschließend wird eine N-leitende Verunreinigung,
wie etwa Arsen, in einer Dosis von
1×10¹⁵∼1×10¹⁶/cm² bei etwa 100 keV zur Bildung
der zweiten ionenimplantierten Bereiche 16 und 17
implantiert.
Gemäß Fig. 2(C) wird nach dem Entfernen der zweiten
Fotolackschicht 15 eine dicke dritte Anschlußoxidschicht
19 durch thermische Oxydation des exponierten Abschnittes
der zweiten Abschlußoxidschicht 11 hergestellt, und zwar
unter Verwendung der ersten Nitridschicht 13 als Maske.
Anschließend wird eine dritte Fotolackschicht 21 auf dem
HV-Bereich nach Entfernen der ersten Nitridschicht 13
aufgebracht, und auf der gesamten Oberfläche der Struktur
wird ein dritter ionenimplantierter Bereich 23 durch
Implantation von P-leitenden Verunreinigungen, wie etwa
Bor, mit einer Dosis von 1×10¹³∼1×10¹⁴/cm² bei
etwa 80 keV erzeugt.
Gemäß Fig. 2(D) werden nach Beseitigen der dritten
Fotolackschicht 21 hochdotierte N-leitende vierte und
sechste Bereiche 24 und 26 sowie ein P-leitender fünfter
Bereich 25 erzeugt, und zwar durch Aktivieren der
Verunreinigungen in den ionenimplantierten Bereichen 16,
17 und 23.
Als nächstes wird nach Entfernen der zweiten und der
dritten Anschlußoxidschichten 11 und 19 auf der gesamten
Oberfläche eine Epitaxieschicht 27 von 1.5 bis 2.5 µm
Dicke gebildet. Nach Herstellen einer vierten
Anschlußoxidschicht 29, einer zweiten Nitridschicht 31 und
einer vierten Fotolackschicht 33 auf der Epitaxieschicht
27 wird die vierte Anschlußoxidschicht. 27 auf dem ersten
und auf dem zweiten Bereich 8 und 10 einem konventionellen
fotolithografischen Prozeß ausgesetzt.
Sodann werden auf der gesamten Oberfläche der Struktur
vierte ionenimplantierte Bereiche 35 und 36 durch
Implantation von Phosphor mit einer Dosis von
5×10¹¹∼5×10¹²/cm² 180 keV erzeugt.
Gemäß Fig. 2(E) wird nach Entfernen der vierten
Fotolackschicht 33 erneut eine fünfte Fotolackschicht 37
aufgebracht. Im nächsten Schritt werden nach der
Belichtung der vierten Anschlußoxidschicht 29 auf dem
vierten Bereich 24 und dem sechsten Bereich 26 durch einen
konventionellen fotolithografischen Prozeß fünfte
ionenimplantierte Bereiche 39 und 40 gebildet, und zwar
durch Implantation von Phosphor mit einer Dosis von
1×10¹²∼1×10¹³/cm² bei 180 keV.
Gemäß Fig. 2(F) wird nach Entfernen der fünften
Fotolackschicht 37 eine dicke fünfte Anschlußoxidschicht
41 durch thermische Oxidation des belichteten Abschnittes
der vierten Anschlußoxidschicht 29 gebildet.
Nach Beseitigen der zweiten Nitridschicht 31 werden auf
dem zweiten Bereich 9 und dem fünften Bereich 25 durch
Implantation von Bor mit einer Dosis von
5×10¹¹∼5×10¹²/cm² bei 60 keV ein sechster und
ein siebter Bereich 43 und 44 erzeugt. Anschließend wird
nach Herstellen einer sechsten Fotolackschicht 45 auf dem
sechsten ionenimplantierten Bereich 43 in konventioneller
Weise die Konzentration der Störatome im siebten
ionenimplantierten Bereich 44 durch zusätzliches
Implantieren von Verunreinigungen, wie etwa Bor, mit einer
Dosis von 5×10¹¹∼5×10¹²/cm² bei 60 keV erhöht.
Gemäß Fig. 2(G) werden nach Entfernen der sechsten
Fotolackschicht 45 der siebte bis zwölfte Bereich 47, 48,
49, 50, 51 und 52 durch Aktivieren der Verunreinigungen im
vierten bis siebten ionenimplantierten Bereich 35, 36, 39,
40, 43 und 44 gebildet.
Als nächstes werden nach der Aufbringung der
Feldoxidschicht 54 durch die konventionelle LOCLD-Methode
(örtliche Oxidation von Silicium) der achte und der neunte
ionenimplantierte Bereich 55 und 56 zur Herstellung der
Kollektorbereiche für den bipolaren Niederspannungs- und
Hochspannungs-NPN-Transistor erzeugt, und zwar durch die
herkömmliche Implantation von Phosphor in einer Dosis von
1×10¹⁵∼1×10¹⁶/cm² bei 140 keV.
Im nächsten Schritt werden auf den vorbestimmten
Abschnitten der zehnte und der elfte ionenimplantierte
Bereich 57 und 58 auf dem zehnten und elften Bereich 47
und 48 mit der gleichen Methode erzeugt, wie oben
beschrieben. Der zehnte und der elfte Bereich 57 und 58
werden jeweils mit Hilfe einer zweistufigen
Ionenimplantation von Bor und Phosphor mit einer Dosis von
1×10¹²∼1×10¹³/cm² bei 60 keV hergestellt.
Gemäß Fig. 2(H) werden durch das konventionelle Verfahren
eine erste Gateoxidschicht 59 und eine erste
Polysiliciumschicht 61 von 50-150nm (500 bis 1.500 Å) Dicke auf der
Oberfläche zwischen dem zehnten und dem elften
ionenimplantierten Bereich 57 und 58 gebildet.
Anschließend werden auf den vorbestimmten Abschnitten des
zehnten und des elften Bereiches 50 und 51 die zweite
Gateoxidschicht 63 und die zweite Polysiliciumschicht 65 von 20-500nm
(200 bis 500 Å) aufgebracht.
Im nächsten Schritt werden der elfte und der dreizehnte
ionenimplantierte Bereich 75 und 76 auf den vorbestimmten
Abschnitten des achten und des elften Bereiches 48 und 51
durch Implantation von Phosphor mit einer Dosis von
1×10¹⁵∼5×10¹⁵/cm² bei 60 keV hergestellt.
Anschließend werden auf den vorbestimmten Abschnitten des
siebten und des zehnten Bereiches 47 und 50 durch
Implantation von Bor mit einer Dosis von
1×10¹⁵∼5×10¹⁵/cm² bei 60 keV der vierzehnte
und der fünfzehnte ionenimplantierte Bereich 77 und 78
gebildet.
Dann werden der sechzehnte und der siebzehnte
ionenimplantierte Bereich 79 und 80 zur Bildung der
Emitterbereiche für die bipolaren Niederspannungs- und
Hochspannungs-NPN-Transistoren auf dem neunten und
zwölften muldenförmigen Bereich 49 und 52 hergestellt.
Im nächsten Schritt werden auf den vorbestimmten
Abschnitten des neunten und des zwölften Bereiches 49 und
52 der achtzehnte und der neunzehnte ionenimplantierte
Bereich 81 und 82 zur Bildung der Basisbereiche der
bipolaren Niederspannungs- und
Hochspannungs-NPN-Transistoren hergestellt, wobei die
implantierten Bereiche in den vorbestimmten Abschnitten
vom sechzehnten und siebzehnten ionenimplantierten Bereich
79 und 80 überlappt werden.
Gemäß Fig. 2(I) werden die Verunreinigungen des achten bis
neunzehnten ionenimplantierten Bereiches 56, 57, 58, 59,
75, 76, 77, 78, 79, 80, 81 und 82 aktiviert. Der achte und
der neunte Bereich 56 und 57 werden also zu
Kollektorbereichen der bipolaren Niederspannungs- und
Hochspannungs-NPN-Transistoren, während der zehnte und der
elfte Bereich 58 und 59 zu schwach dotierten ersten und
zweiten Bereichen 71 und 73 für die Bildung der Source-
und Drainbereiche der Hochspannungs-PMOS- und
NMOS-Transistoren werden.
Ebenso werden aus dem zwölften und dem vierzehnten
einen implantierten Bereich 75 und 77 die stark dotierten
ersten und zweiten Bereiche 83 und 85 zur Bildung der
Source- und Drainbereiche der Hochspannungs-PMOS- und
-NMOS-Transistoren, zusammen mit den schwach dotierten
Bereichen 71 und 73. Ferner wird der dreizehnte und der
fünfzehnte ionenimplantierte Bereich 76 und 78 zum Source-
und Drainbereich der Niederspannungs-PMOS- und
-NMOS-Transistoren, während der sechzehnte bis neunzehnte
ionenimplantierte Bereich 79, 80, 81 und 82 zum Emitter-
und zum Basisbereich der bipolaren Niederspannungs- und
Hochspannungs-NPN-Transistoren werden.
Nach Aufbringen einer Oxidschicht 41 auf der gesamten
Oberfläche im Wege der konventionellen CVD-Methode werden
Fenster zur Ausbildung von Elektroden erzeugt. Schließlich
werden nach Aufbringen einer Metallschicht auf der
gesamten Oberfläche der Struktur durch konventionelle
Fotolithografie-Elektroden 100 bis 121
hergestellt.
Wie bisher beschrieben, führt die
vorliegende Erfindung aufgrund der Bildung der
Hochspannungs- und der Niederspannungs-BiCMOS-Transistoren
im gleichen Halbleitersubstrat nicht nur zu
Hochleistungsspeichern und Logikschaltungen, sondern auch
zu unterschiedlichen Funktionen und Treiberspannungen, und
zwar aufgrund der Erhöhung der Ausgangsleistung und des
Rauschabstands.
Mit Hilfe der vorliegenden Erfindung kann also die
Miniaturisierung von elektronischen Vorrichtungen durch Bilden
der Hochspannungs- und Niederspannungs-BiCMOS-Transistoren
in einem einzigen Chip sowie eine hohe
Arbeitsgeschwindigkeit erreicht werden, da die
Signalverarbeitungsgeschwindigkeit größer wird.
Claims (4)
1. Halbleitervorrichtung mit:
- A) einem Hochspannungs-BiCMOS-Element, bestehend aus:
- a) einem siebten und einem neunten, in einem ersten Abschnitt eines Halbleitersubstrates (1) eines ersten Leitungstyps (P) gebildeten muldenförmigen Bereich (47, 49) eines schwach dotierten zweiten Leitungstyps (N);
- b) einem achten Bereich (48) des schwach dotierten ersten Leitungstyps (P), der zwischen dem siebten und dem neunten Bereich (47, 49) gebildet ist;
- c) einem ersten, zweiten und dritten schwach dotierten Bereich (8,N; 9,P; 10,N) in Kontakt mit dem jeweiligen Boden des siebten, achten und neunten Bereichs (47,N; 48,P; 49,N), wobei der Leitungstyp des ersten, zweiten bzw. dritten Bereichs dem Leitungstyp des zugehörigen Bodens entspricht;
- d) Source-, Drain-Bereichen (93, 95) mit je einem stark dotierten Bereich (83, 85) und je einem schwach dotierten Bereich (71, 73), der den stark dotierten Bereich (83, 85) umgibt, wobei die stark dotierten Bereiche (83, 85) in einem vorbestimmten Abschnitt des siebten und des achten Bereiches (47, 48) gebildet sind und der Leitungstyp demjenigen des siebten und des achten Bereiches (47,N; 49, P) entgegengesetzt ist;
- e) einer ersten Polysiliciumschicht (61), die nach dem Einfügen einer ersten Gateoxidschicht (59) zwischen den- Source- und Drainbereichen (93, 95) gebildet ist;
- f) Source-, Drain-Elektroden (101, 105; 102, 106) sowie Gateelektroden (100, 104), die elektrisch mit den Source-, Drain-Bereichen (93, 95) und mit der ersten Polysiliciumschicht (61) in Kontakt stehen;
- g) Kontaktelektroden (103, 107) zum Anlegen einer Substratvorspannung an den siebten und an den achten Bereich (47, 48);
- h) einem Basisbereich (89) des schwach dotierten ersten Leitungstyps (P), der in einer vorbestimmten Oberfläche des neunten Bereiches (49) gebildet ist;
- i) einem Emitterbereich (87) des stark dotierten zweiten Leitungstyps (N), der in dem Basisbereich (89) gebildet ist;
- j) einem Kollektorkontaktbereich (67) des stark dotierten zweiten Leitungstyps (N), der über dem dritten Bereich (10) gebildet und vom Basisbereich (89) durch ein Feldoxid (54) getrennt ist;
- k) einer Emitterelektrode (108), einer Kollektorelektrode (110) und einer Basiselektrode (109), die mit dem Emitterbereich (87), dem Kollektorbereich (67) und dem Basisbereich (89) in Kontakt stehen; und mit
- B) einem Niederspannungs-BiCMOS-Element, bestehend aus:
- l) einem zehnten und einem zwölften muldenförmigen Bereich (50, 52) des schwach dotierten zweiten Leitungstyps (N), wobei diese Bereiche in einem zweiten Abschnitt des Halbleitersubstrates (1) gebildet sind;
- m) einem elften muldenförmigen Bereich (51) des schwach dotierten ersten Leitungstyps (P), der zwischen dem zehnten und dem zwölften Bereich (50, 52) gebildet ist;
- n) einem vierten, fünften und sechsten stark dotierten Bereich (24, 25, 26) in Kontakt mit dem jeweiligen Boden des zehnten, elften und zwölften Bereiches (50, 51, 52), wobei der Leitungstyp des vierten, fünften bzw. sechsten Bereiches dem Leitungstyp des jeweiligen Bodens entspricht;
- o) Source- und Drainbereichen (84, 86), die in vorbestimmten Abschnitten des zehnten und des elften Bereiches (50, 51) gebildet sind;
- p) einer zweiten Polysiliciumschicht (65), die nach dem Einfügen einer zweiten Gateoxidschicht (63) in der Oberfläche zwischen den Source- und Drainbereichen (84, 86) gebildet ist;
- q) Sourceelektroden (1,12, 116), Drainelektroden (113, 117) und Gateelektroden (111, 115), die elektrisch mit den Source- und Drainbereichen (84, 86) sowie mit der zweiten Polysiliciumschicht (65) elektrisch in Kontakt stehen;
- r) Kontaktelektroden (114, 118) zum Anlegen einer Substratvorspannung an den zehnten und an den elften Bereich (50, 51);
- s) einem Basisbereich (90) des schwach dotierten ersten Leitungstyps (P), der in einer vorbestimmten Oberfläche des zwölften Bereichs (52) gebildet ist;
- t) einem Emitterbereich (88) des stark dotierten zweiten Leitungstyps (N), der in dem genannten Basisbereich (90) gebildet ist;
- u) einem Kollektorkontaktbereich (69) des stark dotierten zweiten Leitungstyps (N), der in Kontakt mit dem sechsten Bereich (26) gebildet und vom Basisbereich (90) durch ein Feldoxid (54) getrennt ist; und
- v) einer Emitterelektrode (119), einer Kollektorelektrode (121) und einer Basiselektrode (120), die mit dem genannten Emitter (88), Kollektor (69) und Basis (90) elektrisch in Kontakt stehen.
2. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die erste Gateoxidschicht (59) mit
einer Dicke von 50 bis 150 nm gebildet ist.
3. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der erste, der zweite und der dritte
Bereich (8, 9, 10) in einer Dicke ausgeführt sind, die
größer als die des vierten, fünften und sechsten Bereiches
(24, 25, 26) ist.
4. Verfahren zur Herstellung einer Halbleitervorrichtung nach
Anspruch 1 mit folgenden Schritten:
- a) Ausbilden von ionenimplantierten Bereichen (6, 7) zur Schaffung des ersten und dritten Bereiches (8, 10);
- b) Ausbilden von ionenimplantierten Bereichen (16, 17) zur Schaffung der vierten und sechsten Bereiche (24, 26);
- c) Ausbilden eines ionenimplantierten Bereiches (23) zur Schaffung des fünften Bereiches (25) zwischen dem vierten und dem sechsten Bereich (24, 26);
- d) Aktivieren der ersten sowie dritten bis sechsten Bereiche (8, 10, 24, 25, 26);
- e) Ausbilden einer Epitaxieschicht (27) auf der gesamten Oberfläche der Struktur;
- f) Ausbilden von ionenimplantierten Bereichen (35, 36) des schwach dotierten zweiten Leitungstyps (N) in der Epitaxieschicht (27) über dem ersten und dem dritten Bereich (8, 10);
- g) Ausbilden von ionenimplantierten Bereichen (39, 40) des schwach dotierten zweiten Leitungstyps (N) in der Epitaxieschicht (27) über dem vierten und dem sechsten Bereich (24, 26);
- h) Ausbilden von ionenimplantierten Bereichen (43, 44) des schwach dotierten ersten Leitungstyps (P) in dem Epitaxiebereich (27) des zweiten und des fünften Bereiches (9, 25);
- i) Ausbilden des siebten, achten und neunten Bereiches (47, 48, 49) und des zehnten, elften und zwölften Bereiches (50, 51, 52) auf dem jeweils ersten, zweiten und dritten Bereich (8, 9, 10) und dem vierten, fünften und sechsten Bereich (8, 9, 10; 24, 25, 26) durch Aktivieren;
- j) Dotieren der Kollektorkontaktbereiche (67, 68);
- k) Einbringen von Verunreinigungen (57, 58) des schwach dotierten ersten Leitungstyps (P) und des schwach dotierten zweiten Leitungstyps (N) in die vorbestimmten Abschnitte des siebten und des achten Bereiches (47, 48) zur Bildung der schwach dotierten Sourcebereiche (93) und der schwach dotierten Drainbereiche (95) der Hochspannungs-MOS- Transistoren;
- l) Ausbilden einer ersten Oxidschicht (59) auf dem siebten und dem achten Bereich (47, 48) mit anschließender Ausbildung der ersten Polysiliciumschicht (61) über der ersten Oxidschicht (59);
- m) Ausbilden einer zweiten Oxidschicht (63) auf dem zehnten und dem elften Bereich (50, 51) mit anschließender Ausbildung der zweiten Polysiliciumschicht (65) über der zweiten Oxidschicht (63);
- n) Ausbilden von ionenimplantierten Bereichen (57, 58; 75, 76; 77, 78; 79, 80) für Source- und Drainbereiche (93, 95; 84, 86) jeweils des ersten und des zweiten Leitungstyps (P, N) für die MOS-Transistoren hoher und niedriger Spannung (HV, LV) sowie für die Emitter- und Basisbereiche (87, 88; 89, 90) von bipolaren Transistoren mit hoher und niedriger Spannung; und
- o) Aktivieren der Verunreinigungen in den ionenimplantierten Bereichen und Bilden von Elektroden (100-121).
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