DE69133300T2 - Feldeffektanordnung mit einem Kanal aus polykristallinem Silizium - Google Patents

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Description

  • Die vorliegende Erfindung betrifft im allgemeinen integrierte Schaltungen, und speziell ein Feldeffektelement bzw. Feldeffektbauelement mit einem polykristallinen Siliciumkanal.
  • Statische Schreib/Lese-Speicher (SRAM) vom CMOS Typ werden in der Elektronikindustrie aufgrund von deren Kombination von Geschwindigkeit, geringem Energieverbrauch und keiner Notwendigkeit von Refresh-Vorgängen immer häufiger verwendet. Eine CMOS SRAM Zelle ist rund um einen kreuzgekoppelten Latch-Speicher angeordnet und wird üblicherweise über zwei Steuergate einer Standard SRAM Zelle zugegriffen. Vier Steuergate werden verwendet, um auf die Zelle für 1-Port Speicherelemente zuzugreifen.
  • Die SRAM Basiszelle kann unter Verwendung von kreuzgekoppelten CMOS Invertern gebildet werden, welche jeweils zwei N-Kanal und P-Kanal Transistoren aufweisen. Um physischen Layoutplatz zu sparen, werden die P-Kanal Transistoren oft durch Widerstandslasten ersetzt. Typische Lasten umfassen einen Polykristallinsiliciumwiderstand und zwei antiparallel geschaltete polykristalline Siliciumdioden. Ein Beispiel für letzteren ist in dem erteilten US-Patent US-A-5,196,233, angemeldet am 18. Januar 1989, mit dem Titel "METHOD FOR FABRICATING SEMICONDUCTOR CIRCUITS" beschrieben. US-A-5 196 233 beschreibt ein Verfahren zum Herstellen eines Widerstandslastelements für ein Halbleiterbauelement, welches im Zusammenhang mit Standard-Halbleiterprozessen verwendet werden kann. Eins Schicht von Polysilicium einer zweiten Ebene wird abgeschieden und gering mit einem P-Typ dotiert. Eine Resistmaske wird verwendet, um ausgewählte Regionen der Polyschicht mit einem N-Typ zu dotieren. Die Polyschicht wird sodann strukturiert, um Leiter und Widerstandslastelemente zu definieren. Die Widerstandslastelemente werden durch antiparallele PN-Dioden gebildet, welche an den Grenzflächen zwischen den P-Typ und N-Typ Regionen ausgebildet sind. Dabei werden Widerstandslasten von beiden Typen gebildet, um einen sehr hohen Widerstand bereitzustellen, um den Energieverbrauch der Zelle zu verringern.
  • EP-A-0 104 616 wurde am 4. April 1984 veröffentlicht und beschreibt eine Speicherzelle, bei welcher zwei Schalttransistoren von einem ersten Kanaltyp auf einem Halbleitersubstrat angeordnet sind, wobei jeder davon mit einer Versorgungsspannung über ein Lastelement vom zweiten Kanaltyp verbunden ist. Ein Ziel ist es, ein platzsparendes Design der Speicherzelle bereitzustellen. Dies wird erreicht, indem jedes Lastelement aus hochdotierten Abschnitten von einer Schicht von polycristalinem Silicium gebildet ist, welches in einer isolierten Art und Weise auf dem Halbleitersubstrat aufgebracht ist, sowie auch aus einem leicht dotierten oder undotierten Abschnitt der Schicht, welche zwischen den zwei Abschnitten angeordnet ist. Diese Schicht bildet eine Kanalregion. Unterhalb der Schicht befindet sich eine undotiertere Region des Halbleitersubstrats, welche als eine Gateregion fungiert.
  • EP-A-0 392 540 wurde am 17. Oktober 1990 veröffentlicht, jedoch am 14. April 1989 angemeldet, und wird daher als Stand der Technik gemäß Artikel 54(3) EPÜ für die Staaten Vereinigtes Königreich, Deutschland und Frankreich betrachtet. Dieses Dokument beschreibt einen statischen Speicher, bei welchem Polysilicium-Dünnfilmtransistoren (TFT) als Lastelemente in einer Speicherzelle dienen und die Gateelektrode dieser Transistoren aus Diffusionsregionen gebildet sind. In dem statischen Speicher sind hochqualitative gleichmäßige TFTs gebildet, und die Oxidationsschichten der TFTs können dünn sein, ohne daß eine komplexe Herstellungstechnik verwendet wird.
  • Die Verwendung von einem P-Kanal Transistor als die Last für die SRAM Zelle resultiert in einer Zelle mit besseren elektrischen Eigenschaften. Solche Zellen sind schneller als diejenigen, welche Widerstandslasten verwenden, weil die P-Kanal Transistoren einen höheren Treiberstrom als hochresistive Bauelemente liefern können. Auch bringt die Verwendung von P-Kanal Transistoren eine höhere Immunität bzw. Sicherheit gegenüber Soft-Fehlern mit sich, welche etwa durch Alphateilcheneinschläge und Rauschen erzeugt werden. Der Hauptnachteil von SRAM Zellen, welche P-Kanal Lasttransistoren enthalten, besteht darin, daß die Layoutfläche für jede Zelle erheblich größer als bei denjenigen ist, welche Widerstandselemente verwenden. Dies verringert die Bauelementdichte und erhöht die Chipkosten.
  • Es ist daher wünschenswert, eine SRAM Zelle bereitzustellen, welche die Vorteile von P-Kanal Lasten mit den Zellenlayoutflächenanforderungen von Widerstandslastzellen kombiniert. Es ist ferner wünschenswert, Feldeffektbauelement-Lasten bereitzustellen, welche zur Verwendung mit einer SRAM Zelle geeignet sind, die einen erhöhten Treiberstrom über die Widerstandslasten bereitstellt sowie einen hohen Auschaltwiderstand bereitstellt.
  • Diese Anmeldung ist aus EP 91304676.9 geteilt worden.
  • Nach einem Aspekt der vorliegenden Erfindung wird eine integrierte Schaltung bereitgestellt, welche aufweist: eine erste und zweite aktive Region in einem Substrat, wobei die aktiven Regionen von einem ersten Leitfähigkeitstyp sind; ein erstes Feldeffektelement im Substrat, wobei das Feldeffektelement Source/Drain-Regionen von einem ersten Leitfähigkeitstyp in der ersten aktiven Region gegenüberliegend zu einer Gateelektrode, welche aus einer ersten polykristallinen Siliciumschicht gebildet ist, und einen Kanal unterhalb der Gateelektrode im Substrat aufweist; ein Gatedielektrikum oberhalb der aktiven Region und unterhalb der Gateelektrode; eine zweite polykristalline Siliciumschicht auf dem Gatedielektrikum, wobei die zweite polykristalline Siliciumschicht strukturiert ist, um den Kanal eines zweiten Feldeffektelements zu bilden; Source/Drain-Regionen von einem zweiten Leitfähigkeitstyp in der zweiten polykristallinen Siliciumschicht an gegenüberliegenden Seiten der zweiten aktiven Region, wobei ein Kanal zwischen den Sour ce/Drain-Regionen über der zweiten aktiven Region gebildet ist, und wobei die zweite aktive Region als Steuergate für das zweite Feldeffektelement fungiert; und eine Kontaktregion vom ersten Leitfähigkeitstyp in der zweiten polykristallinen Siliciumschicht im Kontakt mit der ersten aktiven Region, wobei eine elektrische Verbindung zwischen einer der Source/Drain-Regionen des ersten Feldeffektelements und einer der Source/Drain-Regionen des zweiten Feldeffektelements gebildet wird und die Kontaktregion vom ersten Leitfähigkeitstyp ist, wobei eine seitliche Verbindung zwischen der Kontaktregion und der Source/Drain-Region, welche der Kontaktregion am nächsten ist, in der zweiten polykristallinen Siliciumschicht gebildet wird und die seitliche Verbindung eine Diode bildet; dadurch gekennzeichnet, daß die Gateelektrode des ersten Feldeffektelements elektrisch mit dem Steuergate des zweiten Feldeffektelements verbunden ist, wodurch das erste und zweite Feldeffektelement verbunden sind, um einen Inverter zu bilden, und daß die zweite polykristalline Siliciumschicht von der ersten polykristallinen Siliciumschicht getrennt ist.
  • Nach einem Ausführungsbeispiel der vorliegenden Erfindung umfaßt eine CMOS SRAM Zelle eine polykristalline Silicium-Signalleitung zwischen einem gemeinsamen Knoten, welcher der Datenspeicherknoten ist, und der Energieversorgung. Ein Feldeffektelement bzw. Feldeffektbauelement ist innerhalb dieser polykristallinen Silicium-Signalleitung ausgebildet. Der Kanal des Feldeffektelements wird von einer aktiven Fläche im Substrat durch ein dünnes Gatedielektrikum getrennt, und die aktive Region innerhalb des Substrats fungiert als das Steuergate für das Feldeffektelement. Ein solches Element kann verwendet werden, um P-Kanal Transistoren aus polykristallinem Silicium zur Verwendung in CMOS SRAM Zellen bereitzustellen.
  • Zum besseren Verständnis der vorliegenden Erfindung und um zu zeigen, wie diese ausgeführt werden kann, wird nunmehr als Beispiel Bezug genommen auf die beigefügten Zeichnungen, in welchen:
  • 1–4 einen Herstellungsvorgang eines Feldeffektelements aus polykristallinem Silicium nach der vorliegenden Erfindung veranschaulichen;
  • 5 eine Draufsicht ist, welche das Layout einer CMOS SRAM Zelle zeigt, welche ein Polykristallinsilicium-Feldeffektelement gemäß der vorliegenden Erfindung verwendet;
  • 6 ein schematisches Diagramm der SRAM Zelle von 5 ist.
  • Die Prozeßschritte und Strukturen, welche nachfolgend beschrieben werden, bilden nicht einen vollständigen Prozeßablauf für die Herstellung von integrierten Schaltungen. Die vorliegende Erfindung kann in Verbindung mit gegenwärtigem Stand der Technik verwendeten Herstellungstechniken für integrierte Schaltungen verwendet werden, und lediglich so viel von den üblicherweise ausgeführten Prozeßschritten sind hier umfaßt, wie für das Verständnis der vorliegenden Erfindung notwendig ist. Die Figuren bilden Querschnitte von Abschnitten einer integrierten Schaltung während der Herstellung und sind nicht im Maßstab gezeichnet, sondern sind so gezeichnet, um die wichtigen Merkmale der Erfindung zu veranschaulichen.
  • In 1 ist ein Querschnitt eines Abschnittes einer CMOS SRAM Zelle gezeigt, die in einem P-Typ Substrat 10 hergestellt wird. Feldoxidregionen 12, 14 separieren aktive Regionen des Bauelements. Eine aktive Region 16 ist zwischen den Feldoxidregionen 12, 14 angeordnet und bildet eine gemeinsame Source/Drain-Region für zwei Feldeffekttransistoren (nicht dargestellt).
  • Obwohl eine aktive Region 18 als in zwei Abschnitte geteilt dargestellt ist, ist diese tatsächlich eine einzige aktive Region, wie im Zusammenhang mit 5 gezeigt wird. Eine polykristalline Silicium-Gateleitung 20 ist auf einer dün nen Gateoxidschicht 22 gebildet, wie es im Stand der Technik bekannt ist. Seitenwand-Spacer 24 werden unter Verwendung eines anisotropen Ätzvorganges gebildet, wie es im Stand der Technik bekannt ist, wodurch die Bildung von gering dotierten Drainregionen (LDD) 26 erzielt wird.
  • Obwohl die polykristalline Siliciumleitung 20 den Anschein erweckt, als Gate eines Feldeffektelements bzw. Feldeffektbauelements in der Querschnittsansicht von 1 zu wirken, bildet sie tatsächlich den Ort einer geteilten Kontaktregion, welche nachfolgend beschrieben wird. Die Störstellendotierungsprofile in der Region der polykristallinen Siliciumleitung 20 sind dieselben wie diejenigen eines eigentlichen Transistors, jedoch ist dies lediglich ein Artifakt des Herstellungsprozesses, wie es im Stand der Technik bekannt ist. Die aktiven Regionen 18 sind nicht in der Ebene des Querschnitts von 1 verbunden, und ein direkter elektrischer Kontakt wird zwischen der polykristallinen Silicium-Signalleitung 20 und der darunterliegenden aktiven Region 18 gebildet, wie es nachfolgend näher beschrieben wird.
  • Bis hierher werden Standardfabrikationstechniken für einen CMOS SRAM verwendet. Abweichungen bzw. Variationen von dem Standardprozeßablauf werden nunmehr durchgeführt, um ein Polykristallinsilicium-Feldeffektelement gemäß der vorliegenden Erfindung herzustellen.
  • Eine dünne Oxidschicht 28 wird auf der Oberfläche des Elements, vorzugsweise unter Verwendung einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD (Plasma Enhanced Chemical Vapor Deposition)). Dies ermöglicht die Bildung von einer Oxidschicht guter Qualität bei relativ geringen Temperaturen zwischen 400°C und 700°C. Die Schicht 28 wird vorzugsweise mit einer Dicke von ungefähr 500 Angstrom abgeschieden, gefolgt von einem Verdichtungsschritt, welcher durch Erwärmen des Elements auf eine Temperatur von vorzugsweise über 850°C durchgeführt wird. Dieser Verdichtungsschritt wird zusätzlich zur Verbesserung der Qualität der Oxidschicht 28 vorzugsweise auch verwendet, um auszuheilen und die N+ und P+ Implantationen in den aktiven Bereichen des Bauelements zu aktivieren. Die Oxidschicht 28 wird als ein Dielektrikum für ein Feldeffektelement verwendet, weshalb die Qualität der Oxidschicht 28 wichtig ist.
  • Gemäß 2 wird eine gemeinsame Kontaktregion 30 in der Oxidschicht 28 mit einem Maskierungs- und Ätzschritt gebildet, gefolgt durch die Abscheidung einer undotierten polykristallinen Siliciumschicht 32 bis zu einer Tiefe von ungefähr 2000 Angstrom. Eine Maske wird sodann verwendet, um die gemeinsame Kontaktregion zu definieren, und eine N+ Implantation wird durchgeführt, um eine Region 34 zu bilden. Diese N+ Region innerhalb der polykristallinen Siliciumschicht 32 bildet einen guten elektrischen Kontakt mit sowohl der aktiven Region 18 als auch der polykristallinen Siliciumsignalleitung 20. Die N+ Implantationsfläche ist größer als die eigentliche gemeinsame Kontaktregion 30 und verläuft vorzugsweise auf halbem Weg auf der Feldoxidregion 12.
  • Gemäß 3 wird sodann eine P+ Implantationsmaske gebildet, gefolgt durch einen P+ Schritt zum Bilden der Regionen 36 und 38. Die Region 38 bildet eine Source/Drain-Region des polykristallinen Siliciumtransistors, und die VCC Zwischenverbindungen.
  • Die P+ Region 36 bildet die andere Source/Drain-Region des polykristallinen Siliciumtransistors, und bildet auch eine Diode an der Grenzfläche 40 mit der N+ Region 34. Vorzugsweise bewirkt das Layout der Fotomasken, daß die implantierten N+ und P+ Regionen 34, 36 leicht überlappen, um eine Diodenbildung an der resultierenden Grenzfläche 40 sicherzustellen.
  • Eine N– Kanalregion 42 wird sodann unter Verwendung einer unstrukturierten N– Implantation auf der Oberfläche des Bauelements gebildet. Diese Implantation braucht nicht maskiert zu werden, weil deren Dotierungsniveau relativ gering im Vergleich zu demjenigen der N+ und P+ Regionen 34, 38, 40 ist. Die Region 42 bildet den leitenden Kanal des P-Kanal Transistors aus polykristallinem Silicium, für welchen die P+ Regionen 36, 38 die Source bzw. das Drain bilden.
  • Nachdem alle Implantationen in der zweiten polykristallinen Siliciumschicht 32 gebildet wurden, wird ein Maskierungs- und Ätzschritt durchgeführt, um die polykristallinen Siliciumtransistoren, die gemeinsamen Kontaktregionen und die VCC Zwischenverbindungsleitungen festzulegen. Bevorzugt werden alle Implantationen in der zweiten Schicht des polykristallinen Siliciums gebildet, bevor diese Schicht strukturiert wird, so daß die polykristalline Siliciumschicht verwendet werden kann, um darunter liegende Bereiche des Bauelements zu schützen. Die Reihenfolge, in welchen die N+, P+ und N– Implantationen durchgeführt werden, ist nicht wichtig. Obwohl diese Implantationen so beschrieben wurden, daß sie in der Reihenfolge N+, P+ und N– durchgeführt wurden, könnten sie genauso gut in der Reihenfolge N–, N+, P+ oder in jeder anderen gewünschten Reihenfolge durchgeführt worden sein. Wie vorstehend beschrieben wurde, ist es nicht notwendig, eine Maske für die N– Implantation zu verwenden.
  • Es wird nun auf 4 Bezug genommen. Wenn die zweite Schicht von polykristallinem Silicium strukturiert ist, wird sodann eine dicke Oxidschicht 44 auf der Oberfläche des Chip gebildet. Die Oxidschicht 44 wird vorzugsweise aus einer abgeschiedenen undotierten Oxidschicht bis zu einer Dicke von ungefähr 2000 Angstrom und einer PSG- oder BPSG-Schicht bis zu einer Dicke von ungefähr 6000 Angstrom gebildet. Die Isolationsschicht 44 kann sodann einem Reflow-Vorgang unterworfen werden, um ihre Konturen vor einer Metallabscheidung zu glätten.
  • Nachdem die Bildung der Isolationsschicht 44 beendet ist, wird eine Metallschicht abgeschieden und strukturiert, um Signalleitungen 46 zu bilden. Die übrigen Prozeßschritte für das Bauelement sind die üblichen.
  • 5 zeigt ein bevorzugtes Layout für eine CMOS SRAM Zelle, welche die P-Kanal Polykristallinsiliciumtransistoren verwendet, die gemäß der vorstehenden Darstellung hergestellt werden, zum Einsatz als Lastelemente. Weitere Details eines derartigen SRAM Zellenlayouts sind in dem parallel anhängigen Bezugsdokument beschrieben, welches wie vorstehend beschrieben, hier mit aufgenommen wird. Zusätzlich zu den polykristallinen Siliciumleitungen 20 der ersten Ebene werden Wortleitungen 48 aus der polykristallinen Siliciumschicht der ersten Ebene gebildet. Kontaktregionen 50 werden durch die daraufliegende Isolationsschicht 44 gebildet, um einen Kontakt mit den verschiedenen Metall-Datensignalleitungen zu bilden. Eine Bauelementerdungsmetallleitung bildet einen Kontakt mit der SRAM Zelle durch die Kontaktregion 52.
  • Das in 5 gezeigte Zellenlayout entspricht einer 8-T Dual-Port SRAM Zelle. Jede der polykristallinen Siliciumleitungen 48 bildet das Gate für zwei N-Kanal Transistoren. Jede Signalleitung 20 bildet das Gate für einen N-Kanal Signaltransistor, und die aktiven Regionen 16 fungieren als Gate für die zwei P-Kanal polykristallinen Siliciumelemente mit Kanälen in den Regionen 42. Die P-Kanal Elemente werden als Lastelemente zwischen den gemeinsamen Kontakten 30 und den VCC Signalleitungen 38 verwendet.
  • Ein schematisches Diagramm entsprechend dem Zellenlayout von 5 ist in 6 gezeigt. N-Kanal Transistoren 60, 62 sind mit polykristallinen P-Kanal Siliciumtransistoren 64, 66 kombiniert, um den kreuzgekoppelten Latchspeicher der Zelle zu bilden. N-Kanal Transistoren 68 und 70 sind mit den Wahr- und Komplement-Datenschreibleitungen (DW) bzw. (DWB) verbunden. N-Kanal Transistoren 72 und 74 sind mit den Wahr- und Komplement-Datenschreibsignalleitungen (PR) bzw. (DRB) verbunden.
  • Die Dioden 76, 78 sind diejenigen, welche durch die P – N Grenzflächen 40 gebildet werden, und sie sind mit gemeinsa men Knoten 80 bzw. 82 verbunden. Die gemeinsamen Knoten 80 und 82 entsprechen der aktiven Region 16, die in den 1–4 gezeigt ist, und fungieren als Gateregion für die P-Kanal Transistoren 66, 64.
  • Die Transistoren 68, 70 werden durch die Wortschreibsignalleitung WW gesteuert, und die Lesetransistoren 72, 74 werden durch die Wortlesesignalleitung WR gesteuert. Die Leitungen WW und WR entsprechen den polykristallinen Wortleitungen 48, die in 5 gezeigt sind. Die Leitungen DW, DR, DWB, DRB und die Erdverbindung sind die Metallsignalleitungen, welche die Kontaktregionen 50 und 52 von 5 kontaktieren. Die Betriebsweise der 8-T SRAM Zelle von 6 ist die übliche, und ist ohne weiteres für den Fachmann erkennbar.
  • Es ist für den Fachmann offensichtlich, daß die vorstehend beschriebene Technik in verschiedenen Situationen eingesetzt werden kann. Beispielsweise können die polykristallinen P-Kanal Siliciumlasten sowohl in Einzelport 6-T Zellen als auch den beschriebenen Dual-Port 8-T Zellen verwendet werden. Andere Zellenlayouts, wie diejenigen, welche in 5 gezeigt sind, können auch verwendet werden.
  • Falls gewünscht wird, kann die Gateoxidschicht 28 anstelle der Abscheidung aufgewachsen werden, obwohl dieser relativ hochtemperaturige Schritte in einigen Prozessorabläufen nicht gewünscht sein kann. Zusätzlich können andere Schaltungsdesigns als SRAM Zellen N-Kanal polykristalline Siliciumtransistoren verwenden, und diese können unter Verwendung der beschriebenen Techniken einfach durch Bilden von N+ Source/Drain-Regionen und einem P-Kanal hergestellt werden.
  • Die oben beschriebene CMOS SRAM Zelle hat mehrere wichtige Vorteile gegenüber bekannten Zellen. Der hochwertige polykristalline Siliciumwiderstand und die antiparallelen Diodenlastelemente begrenzen den durchlaufenden Stromfluß auf ungefähr einige Picoampere, was die Gesamtgeschwindigkeit des Bauelements begrenzt. Die Verwendung von polykristalli nen P-Kanal Siliciumelementen ermöglicht, daß eine Last von einigen wenigen hundert Nanoampere die SRAM Zelle schaltet. Die Qualität der polykristallinen Siliciumtransistoren ist nicht hoch im Vergleich zu denjenigen, welche in einem monokristallinem Siliciumsubstrat ausgebildet sind, aber deren Leistungsfähigkeit in einer SRAM Zelle ist erheblich besser als diejenige der früheren hochohmigen Lastelemente.
  • Da die P-Kanal Elemente einen hohen Widerstand bereitstellen, wenn sie ausgeschaltet sind, und einen relativ geringen Widerstand, wenn sie eingeschaltet sind, wobei sie einen Pfad geringerer Impedanz zu der Energieversorgung bereitstellen, ist die SRAM Zelle stabiler gegenüber Rauschen und Soft-Fehlern, wie etwa durch Alphateilcheneinschläge. Die Zelle ist schneller aufgrund des höheren Schaltstromes, und sie arbeitet gut bei niedrigen Versorgungsspannungen.
  • Das im Zusammenhang mit 5 beschriebene spezielle Layout hat den Vorteil, daß ein relativ langes Bauelement mit einem engen P-Kanal gebildet wird. Dies liefert einen hohen Ausschaltwiderstand, welcher aus den oben beschriebenen Gründen erwünscht ist, während auch ein erheblich geringerer Einschaltwiderstand im Vergleich zu Widerstandslastelementen bereitgestellt wird.
  • Es gilt zu verstehen, daß das oben beschriebene Ausführungsbeispiel der vorliegenden Erfindung eine Last für CMOS SRAM Zellen bereitstellt, welche P-Kanal Transistoren verwenden, die auf derselben Chipfläche wie Widerstandslastzellen gebildet werden können. Das FET Element hat einen leitenden Kanal in der polykristallinen Siliciumleitung.

Claims (8)

  1. Integrierte Schaltung, aufweisend: eine erste und zweite aktive Region (18, 16) in einem Substrat (10), wobei die aktiven Regionen von einem ersten Leitfähigkeitstyp sind; ein erstes Feldeffektelement (62) im Substrat (10), wobei das Feldeffektelement Source/Drain-Regionen von einem ersten Leitfähigkeitstyp in der ersten aktiven Region (18) gegenüberliegend zu einer Gateelektrode (20), welche aus einer ersten polykristallinen Siliciumschicht (20) gebildet ist, und einen Kanal unterhalb der Gateelektrode im Substrat (10) aufweist; ein Gatedielektrikum (28, 22) oberhalb der aktiven Region und unterhalb der Gateelektrode (20); eine zweite polykristalline Siliciumschicht (32) auf dem Gatedielektrikum (28), wobei die zweite polykristalline Siliciumschicht (32) strukturiert ist, um den Kanal (42) eines zweiten Feldeffektelements (66) zu bilden; Source/Drain-Regionen (36, 38) von einem zweiten Leitfähigkeitstyp in der zweiten polykristallinen Siliciumschicht (32) an gegenüberliegenden Seiten der zweiten aktiven Region (16), wobei ein Kanal (42) zwischen den Source/Drain-Regionen (36, 38) über der zweiten aktiven Region (16) gebildet ist, und wobei die zweite aktive Region (16) als Steuergate für das zweite Feldeffektelement (66) fungiert; und eine Kontaktregion (34) vom ersten Leitfähigkeitstyp in der zweiten polykristallinen Siliciumschicht (32) im Kontakt mit der ersten aktiven Region (18), wobei eine elektrische Verbindung zwischen einer der Source/Drain-Regionen des ersten Feldeffektelements und einer der Source/Drain-Regionen des zweiten Feldeffektelements gebildet wird und die Kontaktregion (34) vom ersten Leitfähigkeitstyp ist, wobei eine seitliche Verbindung zwischen der Kontaktregion (34) und der Source/Drain-Region (36), welche der Kontaktregion (34) am nächsten ist, in der zweiten polykristallinen Siliciumschicht gebildet wird und die seitliche Verbindung (40) eine Diode (78) bildet; dadurch gekennzeichnet, daß die Gateelektrode des ersten Feldeffektelements (62) elektrisch mit dem Steuergate des zweiten Feldeffektelements (66) verbunden ist, wodurch das erste und zweite Feldeffektelement verbunden sind, um einen Inverter zu bilden, und daß die zweite polykristalline Siliciumschicht von der ersten polykristallinen Siliciumschicht getrennt ist.
  2. Integrierte Schaltung nach Anspruch 1, bei welcher der Kanal des zweiten Feldeffektelements deutlich länger wie breiter ist.
  3. Integrierte Schaltung nach Anspruch 1 oder 2, bei welcher das erste Feldeffektelement ein erstes N-Kanal Feldeffektelement mit n-Typ Source/Drain-Regionen ist.
  4. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, bei welcher das zweite Feldeffektelement ein erstes P-Kanal Feldeffektelement mit p-Typ Source/Drain-Regionen ist.
  5. Integrierte Schaltung nach Anspruch 4, bei welcher die Source/Drain-Regionen der zweiten polykristallinen Siliciumschicht hoch dotiert vom p-Typ sind und der Kanal gering dotiert vom n-Typ ist.
  6. Integrierte Schaltung nach Anspruch 4, wenn abhängig von Anspruch 3, welche ferner aufweist: ein zweites N-Kanal Feldeffektelement (62) mit Source/Drain-Regionen gegenüberliegend zu einer Gateelektrode (20), welche aus der ersten Schicht von Polysilicium (20) gebildet ist, und einem Kanal unterhalb der Gateelektrode im Substrat (10); ein zweites P-Kanal Feldeffektelement (66) mit Source/Drain-Regionen (36, 38) in der zweiten Polysiliciumschicht 832), wobei ein Kanal (42) zwischen den Source/Drain-Regionen gegenüberliegend zu einer im Substrat enthaltenen Gateelektrode (16) gebildet ist; wobei eine erste Source/Drain-Region des zweiten N-Kanal Feldeffektelements (62) mit einer ersten Source/Drain-Region des ersten N-Kanal Feldeffektelements (60) zusammenfällt, die zweiten Source/Drain-Regionen des ersten und zweiten N-Kanal Feldeffektelements (60, 62) als Gateelektroden für das zweite bzw. erste P-Kanal Feldeffektelement (64, 66) dienen, die ersten Source/Drain-Regionen (38) der P-Kanal Feldeffektelemente mit einer Energieversorgungsleitung verbunden sind, und die zweiten Source/Drain-Regionen (36) des ersten bzw. zweiten P-Kanal Feldeffektelements mit den Gates (20) des zweiten und ersten N-Kanal Feldeffektelements verbunden sind, um einen kreuzgekoppelten Latchspeicher zu bilden, wobei das zweite N-Kanal Feldeffektelement (62) ein Gatedielektrikum (22) unterhalb der ersten Schicht von Polysilicium (20) aufweist, welches dieselben physikalischen Eigenschaften wie das Gatedielektrikum (22) des ersten N-Kanal Feldeffektelements hat, und das zweite P-Kanal Feldeffektelement (66) ein GateOxid (28) unterhalb der zweiten Polysiliciumschicht (32) aufweist, welches dieselben physikalischen Eigenschaften wie das GateOxid (28) des ersten P-Kanal Feldeffektelements (64) hat.
  7. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, bei welcher die Gatedielektrikumsschicht eine Oxidschicht ist, welche durch Gasphasenabscheidung gebildet wird.
  8. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, bei welcher das Gatedielektrikum eine thermische Oxidschicht ist.
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