DE19609448A1

DE19609448A1 - Halbleiterspeichervorrichtung, die einen Speicherzellenbereich mit sechs Transistoren enthält

Info

Publication number: DE19609448A1
Application number: DE19609448A
Authority: DE
Inventors: Hirotada Kuriyama
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-07-31
Filing date: 1996-03-11
Publication date: 1997-02-06
Also published as: JPH0945796A; JP3428240B2; US6030548A; US5818080A

Description

Die vorliegende Erfindung betrifft Halbleiterspeichervorrich tungen. Speziell betrifft sie den Aufbau eines statischen Spei chers mit wahlfreiem Zugriff (im folgenden als SRAM bezeich net).

Wie in Fig. 19 gezeigt ist, enthält eine Speicherzelle eines der Anmelderin bekannten SRAMs insgesamt sechs Elemente, d. h. vier N-Typ-Transistoren (zwei Zugriffstransistoren Q1 und Q2 und zwei Treibertransistoren Q3 und Q4) und zwei P-Typ- Transistoren (Lasttransistoren Q5 und Q6), also insgesamt sechs Elemente. Da die sechs Transistoren auf der Oberfläche eines Halbleitersubstrats gebildet werden, gibt es den Nachteil, daß die Zellgröße sich erhöht.

Wie der Anmelderin bekannt ist, wird normalerweise ein TFT (Dünnfilmtransistor) als ein P-Typ-Transistor verwendet, um vier Elemente auf der Oberfläche des Halbleitersubstrats und zwei Elemente von dem TFT oberhalb des Halbleitersubstrats zu bilden, um die Zellengröße zu reduzieren.

Es ist schwierig geworden, einen stabilen Betrieb bei einer niedrigen Spannung von nicht mehr als 3V unter Verwendung einer TFT-Last zu erhalten. Dies ist deshalb, da eine günstige Strom betriebseigenschaft eines TFTs bei einer niedrigen Spannung nicht erhalten werden kann. Die Verwendung eines P-Typ- Transistors, der auf der Oberfläche eines Halbleitersubstrats gebildet wurde, mit einer günstigen Strombetriebseigenschaft als ein P-Typ-Transistor wurde für den Zweck vorgeschlagen, ei nen stabilen Betrieb bei einer niedrigen Spannung zu erhalten. Dies ist beispielsweise in IEICE TRANS. ELECTRON., VOL. E77-C, Nr. 8 AUGUST 1994, S. 1385-1394 beschrieben.

Ein in diesem Dokument offenbartes Layout (Anordnung) einer Speicherzelle eines SRAMs ist in Fig. 20 und 21 gezeigt. Wie in Fig. 20 gezeigt ist, enthält eine der Anmelderin bekannte in diesem Dokument offenbarte Speicherzelle zwei Zugriffstransi storen Q1 und Q2 aus N-Typ MOS-Transistoren auf einer Haupto berfläche eines Halbleitersubstrats (nicht gezeigt), zwei Trei bertransistoren Q3 und Q4 aus N-Typ MOS-Transistoren und zwei Lasttransistoren Q5 und Q6 aus P-Typ MOS-Transistoren. Ein N- Typ MOS aktiver Bereich 1 ist so vorgesehen, um den Sour ce/Drain-Bereich eines N-Typ MOS-Transistors zu bilden. Ein P- Typ MOS aktiver Bereich 6 ist so vorgesehen, um den Sour ce/Drain-Bereich eines P-Typ MOS-Transistors zu bilden.

Ein Grabentrennbereich 203 ist in einem anderen Bereich gebil det als der in dem der N-Typ MOS aktiver Bereich 1 und der P- Typ MOS aktiver Bereich 6 auf der Oberfläche des Halbleiter substrats gebildet sind. Eine Wortleitung 3 ist aus einer er sten Polyzidschicht gebildet, die auch die Gateelektroden der Zugriffstransistoren Q1 und Q2 bildet. Auch eine Gateelektrode 3b des Treibertransistors Q3 und des Lasttransistors Q5 und ei ne Gateelektrode 3c des Treibertransistors Q4 und des Lasttran sistors Q6 sind beide aus der ersten Polyzidschicht gebildet. Die ersten Polizidschichten 3b und 3c sind mit dem aktiven Be reichen 1 und 6 durch einen ersten Polykontakt 7 verbunden. Weiterhin ist eine zweite Polizidschicht, die im folgenden be schrieben wird, mit den aktiven Bereichen 1 und 6 durch einen zweiten Polykontakt 8 verbunden.

Fig. 21 ist ein vorstellbares Diagramm, das nicht offenbart ist, aber das von dem obigen Dokument hergeleitet werden kann. Eine aus einer zweiten Polyzidschicht gebildete Masse(GND)- Verdrahtung 9b ist mit einem aktiven Bereich 1 (siehe Fig. 20) über einen zweiten Polykontakt 8 verbunden. Eine aus einer zweiten Polyzidschicht gebildete Vcc Verdrahtung 9c ist mit ei nem PMOS aktiven Bereich 6 über den zweiten Polykontakt 8 ver bunden. In dem NMOS aktiven Bereich 1 der Zugriffstransistoren Q1 und Q2 ist über den zweiten Polykontakt 8 eine aus der zwei ten Polyzidschicht gebildete Anschlußflächenschicht 9a gebil det. Die Anschlußflächenschicht 9a und ein Paar von Bitleitun gen 10, die aus einer Metallverdrahtung gebildet sind, sind über einen Kontakt 11 verbunden.

Fig. 22 ist ein Ersatzschaltbilddiagramm entsprechend zu dem Layout von Fig. 20 und 21 und Fig. 23 ist eine allgemeine neu gezeichnete Ersatzschaltungsversion von der Ersatzschaltung von Fig. 22. Wie in Fig. 22 und 23 gezeigt ist, ist der Knoten des Zugriffstransistors Q1 und des Treibertransistors Q3 ein Spei cherknoten 12. Der Knoten zwischen dem Zugriffstransistor Q2 und dem Treibertransistor Q4 ist ein Speicherknoten 13. Es gibt keinen ersten Polykontakt 7 in einem Strompfad I1. Im Gegensatz dazu gibt es zwei erste Polykontakte 7 in einem Strompfad I2.

Fig. 24 ist eine Querschnittsansicht der Speicherzelle von Fig. 20 entlang der Linie 200-200. Wie in Fig. 24 gezeigt ist, sind eine N⁻-Wanne 202 und eine P⁻-Wanne 201 zueinander benachbart in der Oberfläche eines Halbleitersubstrats 201 jeweils entspre chend zu einem PMOS-Bereich und einem NMOS-Bereich gebildet. Eine Grabentrennung 203 ist in der Hauptoberfläche des Halblei tersubstrats 201 gebildet, außer in den Bereichen, in denen die aktiven Bereiche 1 und 6 gebildet sind. Weiterhin ist ein p⁺- Dotierungsbereich 205, der den Source/Drain-Bereich des Last transistors Q6 bildet, in einem vorbestimmten Bereich der Hauptoberfläche der N⁻-Wanne 202 vorgesehen. Es ist ein n⁺- Dotierungsbereich 204, der den Source/Drain-Bereich des Trei bertransistors Q4 bildet, in einem vorbestimmten Bereich der Hauptoberfläche der P⁻-Wanne 201 vorgesehen. Es ist ein Oxid film 206 auf der Hauptoberfläche des Halbleitersubstrat 201 ge bildet. Der erste Polykontakt 7 ist in einem Bereich des Oxid films 206 gebildet, der über den p⁺- und n⁺-Dotierungsbereichen 205 und 204 angeordnet ist.

Es ist eine dritte Gateelektrode 3b der ersten Polyzidschicht in dem ersten Polykontakt 7 so gebildet, daß sie elektrisch mit dem p⁺-Dotierungsbereich 205 und dem n⁺-Dotierungsbereich 204 verbunden ist und daß sie sich entlang der Hauptoberfläche des Oxidfilms 206 erstreckt. Die Gateelektrode 3b enthält eine n- Typ Polysiliziumschicht 30, eine p-Typ Polysiliziumschicht 31, die mit der n-Typ Polysiliziumschicht 30 integral gebildet ist, und eine auf der Oberfläche der n-Typ Polysiliziumschicht 30 und der p-Typ Polysiliziumschicht 31 gebildete WSi-Schicht 32. Ein solcher Aufbau mit einer Gateelektrode eines PMOS- Transistors, die aus einer p-Typ Polysiliziumschicht 31 gebil det ist, und mit einer Gateelektrode eines NMOS-Transistors, die aus einer n-Typ Polysiliziumschicht 30 gebildet ist, wird Doppelgatetransistor genannt. Wenn dieser Doppelgatetransistor eine n-Typ Polysiliziumschicht als die Gateelektrode eines der Anmelderin bekannte PMOS-Transistors verwendet, wird die Bil dung eines PN-Übergangs bei der Verbindung der n-Typ Polysili ziumschicht und des p⁺-Dotierungsbereichs 205 von dem P-Typ Transistor verhindert.

Wie in Fig. 23 gezeigt ist, enthält der oben beschriebene der Anmelderin bekannte SRAM keinen ersten Polykontakt 7 in dem Strompfad I1. In dem Strompfad I2 enthält er zwei erste Poly kontakte 7. Das bedeutet, daß der Strompfad 12 durch die beiden ersten Polykontakte 7 einen größeren Kontaktwiderstand aufweist als der Strompfad I1. Daher ist der Strom, der entlang des Strompfades I2 fließt, kleiner als der Strom, der entlang des Strompfades I1 fließt. Als ein Ergebnis wird das Auslesen ver zögert, wenn der Strom auf der Seite des Strompfades I2 fließt (wenn der Speicherknoten 13 eine L-Datum aufweist). Es gab in der der Anmelderin bekannten Speicherzelle den Nachteil der Un symmetrie der elektrischen Charakteristika aufgrund der ver schiedenen Widerstände zwischen dem Strompfad I1 und dem Strompfad I2.

Da die Gateelektrode 3a der Zugriffstransistoren Q1 und Q2, die Gateelektrode 3b des Treibertransistors Q3 und des Lasttransi stors Q5 und die Gateelektrode 3b des Treibertransistors Q4 und des Lasttransistors Q6 in der Speicherzelle des der Anmelderin bekannten SRAMs, der in Fig. 21 und 22 gezeigt ist, aus einer ersten Polyzidschicht gebildet sind, ist es nicht möglich die Gateelektroden 3a, 3b und 3c zu überlappen. Daher war es schwierig, die Speichergröße zu verringern.

Weiterhin gab es einen Nachteil, daß das Bormittel der P-Typ Polysiliziumschicht 31 den Gateoxidfilm 206 durchdringt, da die Speicherzelle des der Anmelderin bekannten SRAMs eine Doppelga tetransistorstruktur aus einer P-Typ Polysiliziumschicht 31 und einer N-Typ Polysiliziumschicht 30 aufweist, wie in Fig. 24 ge zeigt ist. In diesem Fall gab es die Schwierigkeit, daß die Einsatzspannung des P-Typ Transistors verändert wurde.

In dem in Fig. 24 gezeigten Doppelgatetransistor sind die P-Typ Verunreinigungen von Bor in der P-Typ Polysiliziumschicht 31 einfach zu der oberen WSi-Schicht 32 diffundiert. Es gab den Nachteil, daß das Bor in die N-Typ Polysiliziumschicht ein dringt und die Einsatzspannung V_TH ändert. Es gab die Schwierig keit, daß der Widerstandswert der Gateelektrode verändert wur de. Um diese Schwierigkeit zu lösen, wurde ein Lösungsweg vor geschlagen, die Bordiffusion durch Vorsehen einer amorphen Si liziumschicht (nicht gezeigt) zwischen der unteren Polysilizi umschicht 31 und der oberen WSi-Schicht 32 zu unterdrücken. Dieser Lösungsvorschlag jedoch beinhaltet eine andere Schwie rigkeit, daß ein Extraprozeß des Bildens einer amorphen Silizi umschicht benötigt wird. Die Bildung einer amorphen Silizium schicht führt zu einer Erhöhung der Höhe der Gateelektrode 3b, was bei einer Reduzierung des gestuften Abschnitts für eine dünnere Gateelektrode zu einem Flaschenhals bzw. zu einer Eng stelle oder Schwierigkeit führt. Daher wird eine Fokusabwei chung beim Bilden eines feinen Musters mittels Photolithogra phie größer und reduziert den Fokusspielraum.

Das der Erfindung zugrundeliegende Problem ist, eine Halblei terspeichervorrichtung zur Verfügung zu stellen, bei der die Größe einer Speicherzelle reduziert werden kann.

Weiterhin soll eine Halbleiterspeichervorrichtung zur Verfügung gestellt werden, bei der eine elektrische Unsymmetrie der Spei cherzelle gelöst werden kann.

Weiterhin soll eine Halbleiterspeichervorrichtung zur Verfügung gestellt werden, die durch die Verwendung eines Doppelgates verursachte Änderung einer Einsatzspannung unterdrücken kann.

Weiterhin soll eine Halbleiterspeichervorrichtung zur Verfügung gestellt werden, die eine geringere Anzahl von Schichten auf weist, die einen Speicherzellenbereich bilden.

Weiterhin soll eine Halbleiterspeichervorrichtung zur Verfügung gestellt werden, bei der der Abstand zwischen benachbarten Speicherzellen verringert werden kann.

Eine Halbleiterspeichervorrichtung gemäß einem Aspekt der vor liegenden Erfindung enthält zwei Treibertransistoren, zwei Zu griffstransistoren und zwei Lasttransistoren, die auf einer Hauptoberfläche eines Halbleitersubstrats gebildet sind und die in einem Speicherbereich angeordnet sind. Diese Halbleiterspei chervorrichtung enthält eine erste Leitungsschicht und eine zweite Leitungsschicht. Die erste Leitungsschicht bildet die Gateelektrode des Treibertransistors und die Gateelektrode des Lasttransistors und enthält zumindest eine erste Polysilizium schicht. Die zweite Leitungsschicht bildet eine Wortleitung, die auch als die Gateelektrode des Zugriffstransistors dient, eine Spannungsversorgungsverdrahtung und eine Verbindungsver drahtung zum Verbinden eines-aktiven Bereichs eines Transistors eines ersten Leitungstyps, der den Treibertransistor bildet, und des Zugriffstransistors mit einem aktiven Bereich eines Transistors eines zweiten Leitungstyps, der den Lasttransistor bildet. Die zweite Leitungsschicht enthält zumindest eine zwei te Polysiliziumschicht. Da die Halbleiterspeichervorrichtung aus der ersten Leitungsschicht gebildete Gateelektroden der Treibertransistoren und des Lasttransistors aufweist, und da die Wortleitung als Gateelektrode des Zugriffstransistors dient, die aus der zweiten Leitungsschicht gebildet ist, können die erste und die zweite Leitungsschicht miteinander in einer ebenen Art überlappt werden. Daher kann im Vergleich mit dem der Anmelderin bekannten Fall, bei dem alle Gateelektroden der sechs Transistoren aus einer Leitungsschicht gebildet sind, die Zellengröße reduziert werden.

In einer Halbleiterspeichervorrichtung gemäß einem anderen Aspekt der vorliegenden Erfindung enthält ein Strompfad einer Speicherzelle einen ersten Kontaktabschnitt für eine Bitleitung und einen zweiten Kontaktabschnitt für eine Erdungsverdrahtung. Der Strompfad enthält eine Kontakteinheit von nur dem ersten und dem zweiten Kontaktabschnitt. Daher gibt es keine Unsymme trie bzw. Asymmetrie in der Anzahl der Kontaktabschnitte zwi schen den beiden Strompfaden. Der Nachteil der unterschiedli chen Widerstandswerte zwischen zwei Strompfaden tritt nicht auf. Daher ist die Schwierigkeit der elektrischen Unsymmetrie in der Speicherzelle beseitigt.

Ein Halbleiterspeichervorrichtung nach einem weiteren Aspekt der vorliegenden Erfindung enthält einen ersten Speicherknoten und einen zweiten Speicherknoten. Der erste Speicherknoten ist an dem Knoten von einem Treibertransistor, einem Lasttransistor und einem Zugriffstransistor angeordnet. Der zweite Speicher knoten ist an der Verbindung des anderen Treibertransistors, des anderen Lasttransistors und des anderen Zugriffstransistors angeordnet. Ein Polysiliziumkontaktabschnitt, der in einem Speicherzellenbereich dieser Halbleiterspeichervorrichtung an geordnet ist, ist in einer Ersatzschaltung mit Bezug zu dem er sten und dem zweiten Speicherknoten elektrisch symmetrisch vor gesehen. Als ein Ergebnis ist die elektrische Unsymmetrie der Speicherzellen verhindert.

Eine Halbleiterspeichervorrichtung nach einem weiteren Aspekt der vorliegenden Erfindung enthält einen Transistor des ersten Leitungstyps, einen Transistor des zweiten Leitungstyps und ei ne Polyzidschicht. Der Transistor des ersten Leitungstyps ent hält einen Treibertransistor und einen Zugriffstransistor. Der Transistor des zweiten Leitungstyps enthält einen Lasttransi stor. Die Polyzidschicht ist aus einer Polysiliziumschicht und einer Metallsilizidschicht gebildet. Die Polyzidschicht dient zum Verbinden eines ersten aktiven Bereiches des Transistors des ersten Leitungstyps mit einem zweiten aktiven Bereich des Transistors des zweiten Leitungstyps. Die Metallsilizidschicht der Polyzidschicht ist direkt mit dem ersten und zweiten akti ven Bereich verbunden. Die Polysiliziumschicht der Polyzid schicht ist nicht direkt mit dem ersten und zweiten aktiven Be reich verbunden. Daher ist es nicht notwendig, ein Doppelgate für den Zweck des Verhinderns des Bildens eines PN-Übergangs zu verwenden. Die aufgrund der Verwendung eines Doppelgates gene relle Schwierigkeit, wie die Änderung der Einsatzspannung, ist verhindert.

Eine Halbleiterspeichervorrichtung nach einem weiteren Aspekt der vorliegenden Erfindung enthält eine erste Leitungsschicht, eine zweite Leitungsschicht und eine Metallverdrahtungsschicht. Die erste Leitungsschicht ist aus einer Gateelektrode eines Treibertransistors, einer Gateelektrode eines Lasttransistors, einer Wortleitung, die auch als die Gateelektrode eines Zu griffstransistors dient, und aus einer Verbindungsverdrahtung zum Verbinden eines ersten aktiven Bereiches eines Transistors des ersten Leitungstyps, der den Treibertransistor und den Zu griffstransistor bildet, mit einem zweiten aktiven Bereich ei nes Transistors eines zweiten Leitungstyps, der den Lasttransi stor bildet, gebildet. Die erste Leitungsschicht enthält zumin dest eine erste Polysiliziumschicht. Die zweite Leitungsschicht enthält zumindest eine zweite Polysiliziumschicht und bildet eine Stromversorgungsverdrahtung und eine Verbindungsverdrah tung innerhalb eines Speicherzellenbereiches. Die Metallver drahtungsschicht bildet eine Bitleitung und eine Erdungsver drahtung. Da die Halbleiterspeichervorrichtung eine aus der er sten Leitungsschicht, die die erste Polysiliziumschicht ent hält, aus der zweiten Leitungsschicht, die die zweite Polysili ziumschicht enthält und aus der Metallverdrahtungsschicht ge bildete Speicherzelle aufweist, kann im Vergleich mit der der Anmelderin bekannten Speicherzelle, die aus drei Leitungs schichten einer Polysiliziumschicht und aus einer Metallver drahtungsschicht gebildet ist, die Anzahl der Schichten, die eine Speicherzelle bilden, reduziert werden.

Eine Halbleiterspeichervorrichtung nach einem weiteren Aspekt der vorliegenden Erfindung enthält eine Leitungsschicht, eine erste Metallverdrahtungsschicht und eine zweite Metallverdrah tungsschicht. Die Leitungsschicht enthält zumindest eine Poly siliziumschicht und ist aus einer Gateelektrode eines Treiber transistors, aus einer Gateelektrode eines Lasttransistors, ei ner Wortleitung, die auch als eine Gateelektrode eines Zu griffstransistors dient, und einer Verbindungsverdrahtung zum Verbinden eines ersten aktiven Bereiches eines Transistors des ersten Leitungstyps, der den Treibertransistor bildet, und dem Zugriffstransistor mit einem zweiten aktiven Bereich eines Transistors eines zweiten Leitungstyps, der den Lasttransistor bildet, aufgebaut. Die erste Metallverdrahtungsschicht bildet eine Stromversorgungsverdrahtung und eine Erdungsverdrahtung. Die zweite Metallverdrahtungsschicht bildet eine Bitleitung. Da diese Halbleiterspeichervorrichtung eine aus einer Schicht ei ner ersten Leitungsschicht, die eine Polysiliziumschicht ent hält, und aus zwei Schichten aus Metallverdrahtungsschichten gebildete Speicherzelle aufweist, kann im Vergleich mit der der Anmelderin bekannten Speicherzelle, die aus drei Polysilizium schichten und aus einer Metallverdrahtungsschicht gebildet ist, die Anzahl der Schichten, die eine Speicherzelle bilden, ver ringert werden.

Eine Halbleiterspeichervorrichtung nach einem weiteren Aspekt der vorliegenden Erfindung weist eine erste Speicherzelle und eine zweite Speicherzelle, die auf einer Hauptoberfläche eines Halbleitersubstrats zueinander benachbart gebildet sind, auf. Jede der ersten und der zweiten Speicherzelle enthält einen Lasttransistor, einen Treibertransistor und einen Zugriffstran sistor. Der Lasttransistor ist aus einem ersten Feldeffekttran sistor auf der Hauptoberfläche des Halbleitersubstrats gebildet und enthält eine erste Gateelektrode. Der Treibertransistor ist aus einem zweiten Feldeffekttransistor auf der Hauptoberfläche des Halbleitersubstrats gebildet und enthält eine zweite Ga teelektrode. Der Zugriffstransistor ist aus einem dritten Fel deffekttransistor auf der Hauptoberfläche des Halbleiter substrats gebildet und enthält eine dritte Gateelektrode. Eine sich erstreckende Leitung der ersten Gateelektrode des Last transistors in der ersten Speicherzelle bedeckt nicht eine sich erstreckende Leitung der ersten Gateelektrode des Lasttransi stors in der zweiten Speicherzelle. Es ist daher möglich, den Abstand zwischen der benachbarten ersten und zweiten Speicher zelle weiter zu verringern. Als ein Ergebnis kann die Integra tionsdichte verbessert werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1, 2 und 3 Draufsichten von Layouts bzw. Anordnungen einer Speicherzelle eines SRAMs entsprechend einer ersten Ausführungsform der vorliegen den Erfindung;

Fig. 4 eine Querschnittsansicht einer Speicherzelle von Fig. 1 bis 3 entlang der Linie 100-100;

Fig. 5 ein Ersatzschaltungsdiagramm, das der Drauf sicht des Layouts der Speicherzelle ent spricht, die in Fig. 1 bis 3 gezeigt ist;

Fig. 6 ein Ersatzschaltungsdiagramm von Fig. 5, das als herkömmliches Übersichtsersatzschal tungsdiagramm umgezeichnet wurde;

Fig. 7 eine Querschnittsansicht einer Vergleichs speicherzelle zum Beschreiben einer Spei cherzelle entsprechend einer zweiten Ausfüh rungsform der vorliegenden Erfindung;

Fig. 8 eine Querschnittsansicht der Speicherzelle der zweiten Ausführungsform;

Fig. 9 ein Ersatzschaltungsdiagramm, das eine Ände rung der Speicherzelle der ersten und zwei ten Ausführungsform zeigt;

Fig. 10 und 11 Draufsichten eines Layouts, das eine Spei cherzelle eines SRAMs entsprechend einer dritten Ausführungsform der vorliegenden Er findung zeigt;

Fig. 12 eine Querschnittsansicht der Speicherzelle der dritten Ausführungsform entlang der Li nie 300-300, die in Fig. 10 und 11 gezeigt ist;

Fig. 13 und 14 Draufsichten von Layouts, die eine Speicher zelle eines SRAMs entsprechend einer vierten Ausführungsform der vorliegenden Erfindung zeigen;

Fig. 15 eine Querschnittsansicht der Speicherzelle der vierten Ausführungsform entlang der Li nien 400-400, die in Fig. 13 und 14 gezeigt sind;

Fig. 16 eine Draufsicht, die zwei angeordnete Spei cherzellen der dritten Ausführungsform von Fig. 10 zeigt;

Fig. 17 und 18 Draufsichten, die eine Anordnung jeweils ei ner Speicherzelle entsprechend der fünften und sechsten Ausführungsform der vorliegen den Erfindung zeigen;

Fig. 19 ein Ersatzschaltungsdiagramm einer Speicher zelle eines der Anmelderin bekannten allge meinen SRAMs;

Fig. 20 und 21 Draufsichten von Layouts einer Speicherzelle eines der Anmeldering bekannten SRAMs;

Fig. 22 ein Ersatzschaltungsdiagramm entsprechend dem Layout der der Anmelderin bekannten Speicherzelle, die in Fig. 20 und 21 gezeigt ist;

Fig. 23 ein Ersatzschaltungsdiagramm von Fig. 20, das in eine Übersichtsversion wie in Fig. 19 umgezeichnet wurde; und

Fig. 24 eine Querschnittsansicht der Speicherzelle von Fig. 20 entlang der Linie 200-200.

Die Ausführungsformen der Erfindung werden im folgenden mit Be zug zu den Figuren beschrieben.

Erste Ausführungsform

Fig. 1 zeigt einen Isolierbereich, einen aktiven Bereich, eine erste und eine zweite Polysiliziumschicht und einen ersten Po lykontakt. Fig. 2 zeigt einen Isolierbereich, einen aktiven Be reich, eine zweite und eine dritte Polysiliziumschicht und ei nen zweiten Polykontakt. Fig. 3 zeigt einen Isolierbereich, ei nen aktiven Bereich, eine dritte Polysiliziumschicht, einen Kontakt und eine Metallverdrahtung.

Wie in Fig. 1 gezeigt ist, weist eine Speicherzelle eines SRAMs entsprechend einer ersten Ausführungsform der vorliegenden Er findung einen Zugriffstransistor Q1 und einen Treibertransistor Q3 auf, die in einem gemeinsamen N-Typ MOS aktiven Bereich 1 gebildet sind. Genauso sind ein Zugriffstransistor Q2 und Trei bertransistor Q4 in einem gemeinsamen N-Typ MOS aktiven Bereich 1 gebildet. Eine Gateelektrode 3a ist aus einer ersten Polysi liziumschicht so gebildet, daß sie die Gateelektroden des Trei bertransistors Q3 und eines Lasttransistors Q5 bildet. Eine Ga teelektrode 3b ist aus einer ersten Polysiliziumschicht so ge bildet, daß sie die Gateelektroden des Treibertransistors Q4 und eines Lasttransistors Q6 bildet. Eine Wortleitung 9a ist aus einer zweiten Polysiliziumschicht so gebildet, daß sie die Gateelektroden der Zugriffstransistoren Q1 und Q2 verwirklicht bzw. bildet.

Eine Verbindungsverdrahtung 9b aus einer zweiten Polysilizium schicht ist so gebildet, daß sie den N-Typ MOS aktiven Bereich 1 gemeinsam mit dem Zugriffstransistor Q1 und dem Treibertran sistor Q3 mit einem P-Typ MOS aktiven Bereich 6 des Lasttransi stors Q5 über einen ersten Polykontakt 7 verbindet. Eine Ver bindungsverdrahtung 9c aus der zweiten Polysiliziumschicht ist so gebildet, daß sie den N-Typ MOS aktiven Bereich 1 gemeinsam mit dem Zugriffstransistors Q2 und dem Treibertransistor Q4 mit einem P-Typ MOS aktiven Bereich 6 eines Lasttransistors Q6 über einen ersten Polykontakt 7 elektrisch verbindet. Eine Vcc- Verdrahtung (Stromversorgungsverdrahtung) 9d ist aus der zwei ten Polysiliziumschicht so gebildet, daß sie mit dem einem P- Typ MOS aktiven Bereich 6 der Lasttransistoren Q5 und Q6 über einen ersten Polykontakt 7 elektrisch verbunden ist.

Entsprechend der ersten Ausführungsform können die Gateelektro den 3a und 3b mit der Wortleitung 9a in einer planaren Art überdeckt werden durch Bilden der Treibertransistoren Q3 und Q4 und der Lasttransistoren Q5 und Q6 durch die Gateelektroden 3a und 3b der ersten Polysiliziumschicht und durch Bilden der Wortleitung 9a, die gemeinsam als die Gateelektrode der Zu griffstransistoren Q1 und Q2 dient, aus einer zweiten Polysili ziumschicht. Daher kann die Speicherzellengröße im Vergleich mit der der Anmelderin bekannten Ausführung verringert werden, bei der die Gateelektroden von allen Transistoren aus der er sten Polysiliziumschicht gebildet sind.

Wie in Fig. 2 gezeigt ist, ist eine dritte Polysiliziumschicht 109c so gebildet, daß sie die Verbindungsverdrahtung 9b der zweiten Polysiliziumschicht mit der Gateelektrode 3b (siehe Fig. 1) der ersten Polysiliziumschicht über einen zweiten Poly kontakt 108 verbindet. Genauso ist eine Verbindungsverdrahtung 109d aus der dritten Polysiliziumschicht so gebildet, daß sie die Verbindungsverdrahtung 9c mit der Gateelektrode 3a (siehe Fig. 1) über einen zweiten Polykontakt 108 verbindet. Es sind Anschlußflächenschichten 109a und 109b aus der dritten Polysi liziumschicht in den Source/Drain-Bereichen der Zugriffstransi storen Q1 und Q2 über einen zweiten Polykontakt 108 gebildet. Es sind auch Anschlußflächenschichten 109e und 109f aus der dritten Polysiliziumschicht in den aktiven Bereichen der Trei bertransistoren Q3 und Q4 über den zweiten Polykontakt 108 ge bildet.

Wie in Fig. 3 gezeigt ist, ist ein Paar von Bitleitungen (BL, /BL) 10, das sich in einer vorbestimmten Richtung erstreckt, so gebildet, daß ein Kontakt mit den Anschlußflächenschichten 109a und 109b über einen Kontakt 11 vorgesehen ist. Es sind Erdungs verdrahtungen (Masseverdrahtungen) 10, die sich in entsprechen den Richtungen erstrecken, auf den jeweiligen Anschlußflächen schichten 109e und 109f über einen Kontakt 11 gebildet. Diese Erdungsverdrahtungen 10 und das Paar von Bitleitungen 10 sind aus Metallverdrahtungen gebildet.

Ein Aufbau eines Querschnitts eines Speicherzellenbereiches des SRAMs der ersten Ausführungsform wird im folgenden mit Bezug zu Fig. 4 beschrieben. Ein Feldoxidfilm 106 zur Elementtrennung ist in einem vorbestimmten Bereich der Hauptoberfläche des Halbleitersubstrats 101 gebildet. Eine P-Wanne 102 ist in einem Bereich gebildet, in dem der NMOS-Transistor auf der Hauptober fläche des Halbleitersubstrats 101 gebildet ist. Ein P+- Isolationsbereich 5 ist in einer vergrabenen Art in der P-Wanne 102 so gebildet, um eine Erzeugung eines unerwünschten Sperrens (Latch-up) zu verhindern und um die N-Typ MOS-Transistoren von einander zu trennen. Weiterhin ist ein Paar von N-Typ Sour ce/Drain-Bereichen 1a mit einem vorbestimmten Abstand zueinan der in der Hauptoberfläche der p-Wanne 102 gebildet, um einen Kanalbereich zu definieren. Die Gateelektrode 9a der Zu griffstransistoren Q1 und Q2 ist auf dem Kanalbereich mit einem dazwischenliegenden Gateoxidfilm 110 gebildet. Die Gateelektro de 9a ist aus der zweiten Polysiliziumschicht gebildet. Die An schlußflächenschicht 109a aus der dritten Polysiliziumschicht ist so gebildet, daß sie mit einem N-Typ Source/Drain-Bereich 1a in Kontakt kommt. Die Bitleitung 10 ist mit der Anschlußflä chenschicht 109a über den Kontakt 11 elektrisch verbunden. Wei terhin ist eine flache N-Wanne 105 in der Oberfläche des Halb leitersubstrats 101 mit einem vorbestimmten Abstand von der P- Wanne 102 gebildet. Ein p-Typ Source/Drain-Bereich 6a ist auf bzw. in einer Oberfläche der N-Wanne 105 gebildet. Die Verbin dungsverdrahtung 9b ist aus der zweiten Polysiliziumschicht so gebildet, daß sie den P-Typ Source/Drain-Bereich 6a mit dem N- Typ Source/Drain-Bereich 1a elektrisch verbindet. Es ist zu be achten, daß die Verbindungsverdrahtung 9b auf dem Feldoxidfilm 106 mit dem dazwischenliegenden Gateoxidfilm 110 gebildet ist. Die Verbindungsverdrahtung 109c ist aus der dritten Polysilizi umschicht in einem vorbestimmten Bereich auf der Verbindungs verdrahtung 9b gebildet. Die Gateelektrode 3a des Lasttransi stors Q5 und des Treibertransistors Q3 ist auf dem Feldoxidfilm 106 mit dem dazwischenliegenden Gateoxidfilm 110 gebildet.

Wie in Fig. 5 und 6 gezeigt ist, ist der erste Polykontakt 7 nicht in den Strompfaden I1 und I2 in der Speicherzelle der er sten Ausführungsform vorhanden. Das bedeutet, daß der Wider standswert sich zwischen den Strompfaden I1 und I2 nicht unter scheidet, wie es in der der Anmelderin bekannten Speicherzelle ist, die in Fig. 23 gezeigt ist. Daher kann die elektrische Un symmetrie der Speicherzelle in der ersten Ausführungsform be seitigt werden. Weiterhin können, da die Kontakte in Bezug zu den Speicherknoten 12 und 13 bei der Ersatzschaltung elektrisch symmetrisch angeordnet sind, ausgeglichene elektrische Charak teristika erhalten werden.

Durch Bilden der Bitleitung 10 und der Erdungsverdrahtung 10 durch nur eine Metallverdrahtung und durch Bilden der Vcc- Verdrahtung 9d durch die zweite Polysiliziumschicht entspre chend dem Layout in der Speicherzelle der ersten Ausführungs form können das Paar von Bitleitungen und die Erdungsverdrah tung bei dem Layout ohne Schwierigkeit gebildet werden. In der Speicherzelle der ersten Ausführungsform ist der Stromfluß des Lasttransistors Q5 und Q6 durch Vcc kleiner eingestellt als der Zellenstrom, der über die Zugriffstransistoren Q1 und Q2 und die Treibertransistoren Q3 und Q4 zur Masse fließt. Daher ist der Spannungsabfall entsprechend eines parasitären Widerstands auf der Masseseite größer. Daher gibt es kein Problem beim Bil den der Vcc-Verdrahtung 9d aus einer zweiten Polysilizium schicht mit einem Widerstand, der größer ist als der einer Me tallverdrahtung, und beim Bilden der Masseverdrahtung 10 und des Bitleitungspaares 10 aus einer Metallverdrahtung mit klei nem Widerstand.

In der oben beschriebenen ersten Ausführungsform kann die zwei te Polysiliziumschicht, die die Gateelektrode 9a des Zu griffstransistors, die Verbindungsverdrahtungen 9b und 9c und die Vcc-Verdrahtung 9d bildet, aus einem Polyzidaufbau gebildet werden, der eine Polysiliziumschicht und eine darauf gebildete Metallsilizidschicht enthält. In diesem Fall sind die oben be schriebenen erste und dritte Polysiliziumschichten nicht in ei nem Polyzidaufbau vorgesehen und es werden Polysiliziumschich ten verwendet. Genauer muß die zweite Polysiliziumschicht, die für die Vcc-Spannungsversorgung verwendet wird, einen geringen Widerstand aufweisen, um die Reduzierung des Vcc-Potentials aufgrund eines parasitären Widerstands zu verhindern. Daher wird die zweite Polyzidschicht anstatt der zweiten Polysilizi umschicht verwendet. Eine Verwendung einer Polyzidschicht für alle Polysiliziumschichten, die erste bis dritte Polysilizium schicht, würde jedoch zu einer Erhöhung der Dicke von allen Schichten führen, was zu größeren abgestuften Bereichen führt. Um die abgestuften Bereiche zu reduzieren, während ein Abfall des Vcc-Potentials verhindert wird, wird nur die zweite Polysi liziumschicht in die zweite Polyzidschicht geändert. Da diese zweite Polysiliziumschicht auch als die Gateelektrode eines Transistors in der nichtgezeigten peripheren Schaltung verwen det wird, kann die Betriebsrate des Transistors der peripheren Schaltung erhöht werden durch Anpassen einer Polyzidstruktur mit geringem Widerstand für die zweite Polysiliziumschicht. So mit kann ein Hochgeschwindigkeits-SRAM mit einem kleinen abge stuften Abschnitt realisiert werden.

Zweite Ausführungsform

Die Querschnittsansichten von Fig. 7 und 8 sind Vergrößerungen der Verbindungsverdrahtung 90b zwischen dem P-Typ Source/Drain- Bereich 6 und dem N-Typ Source/Drain-Bereich 1a, die in Fig. 4 gezeigt sind. Die vorliegende zweite Ausführungsform weist eine Verbindungsverdrahtung 9b auf, die durch eine Polyzidschicht mit einer N-Typ Polysiliziumschicht 90b und einer darauf gebil deten WSi-Schicht 91b verwirklicht ist. In diesem Fall bildet die N-Typ Polysiliziumschicht 90b einen direkten Kontakt mit der Oberfläche des P-Typ Source/Drain-Bereichs 6a und der Ober fläche des N-Typ Source/Drain-Bereich 1a in dem ersten Polykon takt 7. Daher gab es eine Schwierigkeit, daß ein PN-Übergang als der Kontaktbereich zwischen der N-Typ Polysiliziumschicht 90b und dem P-Typ Source/Drain-Bereich 6a gebildet ist. Eine der Anmelderin bekannte Verwirklichung verwendet für diesen Zweck bzw. aus diesem Grund einen Doppelgateaufbau, wie in Fig. 24 gezeigt ist. Die Verwendung eines Doppelgateaufbaus schafft jedoch wie oben beschrieben verschiedene Schwierigkeiten, wie zum Beispiel die Reduzierung der Einsatzspannung. In der zwei ten Ausführungsform von Fig. 8 ist nur die WSi-Schicht 91b, die den Polyzidaufbau bildet, in direkten Kontakt mit der Oberflä che des P-Typ Source/Drain-Bereichs 6a und des N-Typ Sour ce/Drain-Bereichs 1a gebracht und die N-Typ Polysiliziumschicht 90b ist nicht in direkten Kontakt mit dem P-Typ Source/Drain- Bereich 6a und dem N-Typ Source/Drain-Bereich 1a gebracht. Es ist daher nicht notwendig eine Doppelgatestruktur anzupassen. Damit sind die verschiedenen Schwierigkeiten, die mit der Ver wendung der Doppelgatestruktur verbunden sind, nicht vorhanden.

Wenn die N-Wanne 105 flacher als der Feldoxidfilm 106 gebildet ist, wie in Fig. 4 und 8 gezeigt ist, und wenn jede N-Wanne 105 unabhängig ist, kann die Vcc-Verdrahtung 9d von Fig. 1 als das festgelegte Potential der N-Wanne 105 verwendet werden. In die sem Fall sollten die N-Wannenkontakte bei A und B, wie in Fig. 1 angedeutet, gebildet werden. Als ein Ergebnis ist das N- Wannenpotential stabilisiert, so daß der Latch-up Widerstand verbessert werden kann.

Die vorliegende Erfindung ist nicht auf die obige erste und zweite Ausführungsform begrenzt, bei denen die Zugriffstransi storen Q1 und Q2 aus N-Typ Transistoren gebildet sind. Die Zu griffstransistoren Q1 und Q2 können aus P-Typ Transistoren ge bildet sein, wie in Fig. 9 gezeigt ist.

Dritte Ausführungsform

Der Aufbau der dritten Ausführungsform unterscheidet sich vom Aufbau der ersten Ausführungsform, bei der eine Speicherzelle aus drei Polysiliziumschichten und einer Metallverdrahtungs schicht gebildet ist, dadurch, daß eine Speicherzelle aus zwei Polysiliziumschichten und einer Metallverdrahtungsschicht ge bildet ist. Die dritte Ausführungsform ist gegenüber der ersten Ausführungsform dadurch von Vorteil, daß die Anzahl der Schich ten, die die Speicherzelle bilden, reduziert ist. Das Merkmal, daß es keinen Polykontakt in dem Pfad des Zellenstroms gibt, ist identisch zu dem der ersten Ausführungsform. In der dritten Ausführungsform sind eine Gateelektrode 3a eines Treibertransi stors Q3 und eines Lasttransistors Q5, eine Gateelektrode 3b eines Treibertransistors Q4 und Lasttransistors Q6, eine Wort leitung 3c, die auch als Gateelektrode der Zugriffstransistoren Q1 und Q2 dient, und Verbindungsverdrahtungen 3d und 3e, die aktive Bereiche 1 und 6 miteinander verbinden, aus einer ersten Polyzidschicht gebildet, die der ersten Polysiliziumschicht der ersten Ausführungsform entspricht. Eine Vcc-Verdrahtung 9c, ei ne Verbindungsverdrahtung 9a, die eine Verbindungsverdrahtung 3d mit einer Gateelektrode 3b verbindet, und eine Verbindungs verdrahtung 9b, die eine Verbindungsverdrahtung 3e mit einer Gateelektrode 3a verbindet, sind aus einer zweiten Polyzid schicht gebildet. Weiterhin sind ein Bitleitungspaar 10 und ei ne Erdungsverdrahtung 10 aus Metallverdrahtungen gebildet, wie in Fig. 11 gezeigt ist. Entsprechend der dritten Ausführungs form der vorliegenden Erfindung ist eine Speicherzelle aus zwei Polyzidschichten und einer Metallverdrahtungsschicht gebildet.

Der Aufbau des Querschnitts der Speicherzelle der dritten Aus führungsform, der in Fig. 12 gezeigt ist, ist im Prinzip gleich zu dem der ersten Ausführungsform, die in Fig. 4 gezeigt ist, außer den folgenden Punkten. Die Wortleitung 3c, die die Ga teelektrode eines Zugriffstransistors bildet, und die Verbin dungsverdrahtung 3d, die einen N-Typ Source/Drain-Bereich 1a und einen P-Typ Source/Drain-Bereich 6a verbindet, sind aus ei ner ersten Polyzidschicht gebildet. Die Verbindungsverdrahtung 9a aus der zweiten Polyzidschicht ist in einem vorbestimmten Bereich auf der Verbindungsverdrahtung 3d über einen ersten Po lykontakt 8 gebildet. Die Verbindungsverdrahtung 9b aus einer zweiten Polyzidschicht ist mit einem vorbestimmten Abstand von der Verbindungsverdrahtung 9a gebildet. Die Vcc-Verdrahtung 9c aus der zweiten Polysiliziumschicht ist oberhalb des Feldoxid films 106 gebildet.

Vierte Ausführungsform

Wie in Fig. 13 gezeigt ist, ist eine Speicherzelle entsprechend einer vierten Ausführungsform der vorliegenden Erfindung aus einer Polysiliziumschicht und zwei Metallverdrahtungsschichten gebildet. Daher ist die Anzahl der Schichten, die eine Spei cherzelle bilden, im Vergleich zu der Speicherzelle der ersten Ausführungsform, die aus drei Polysiliziumschicht und einer Me tallverdrahtungsschicht gebildet ist, reduziert.

Genauer sind, wie in Fig. 13 gezeigt ist, die Wortleitung 3c, die auch als die Gateelektroden der Zugriffstransistoren Q1 und Q2 dient, die Verdrahtungsschicht 3a, die die Gateelektrode des Treibertransistors Q3 und Lasttransistors Q5 und die Verbin dungsverdrahtung des Treibertransistors Q4 und des Lasttransi stors Q6 bildet, und die Verbindungsverdrahtung 3b, die die Ga teelektrode des Treibertransistors Q4 und des Lasttransistors Q6 und die Verbindungsverdrahtung des Treibertransistors Q3 und Lasttransistors Q5 bildet, aus der ersten Polysiliziumschicht gebildet. Weiter sind die Anschlußflächenschicht 10e für eine Bitleitung, die Erdungsverdrahtung 10c und die Vcc-Verdrahtung 10d aus einer ersten Metallverdrahtungsschicht gebildet und ein Paar von Bitleitungen 132 ist aus einer Metallverdrahtungs schicht gebildet. Die Metallverdrahtungsschichten 3a und 3b sind mit den aktiven Bereichen 1 und 6 über einen ersten Poly kontakt 7 verbunden. Die Anschlußflächenschicht 10e, die Er dungsverdrahtung 10c und die Vcc-Verdrahtung 10 d sind mit den aktiven Bereichen 1 und 6 über den Kontakt 11 verbunden. Das Bitleitungspaar 132 und die Anschlußflächenschicht 15e sind über ein Durchgangsloch bzw. ein Kontaktloch 131 verbunden.

Entsprechend der vierten Ausführungsform der vorliegenden Er findung arbeitet ein Bereich 250 der Verdrahtungsschicht 3a nicht als Gateelektrode eines Transistors. Daher muß ein N-Typ Dotierungsbereich zum Bilden eines Source/Drain-Bereiches im voraus zur Verfügung gestellt werden, vor der Bildung der Ver drahtungsschicht 3a in dem Bereich des aktiven Bereiches 1, der unter dem Bereich 250 angeordnet ist. Die elektrische Unsymme trie einer Speicherzelle kann auch in der vierten Ausführungs form beseitigt werden, da ein anderer Kontaktabschnitt als ein Bitleitungskontakt und eine Erdungskontakt in dem Zellen strompfad nicht vorhanden ist, ähnlich zu den oben beschriebe nen ersten bis dritten Ausführungsformen.

Wie in Fig. 15 gezeigt ist, die eine Querschnittsansicht der vierten Ausführungsform zeigt, sind die Wortleitung 3c, die als eine Gateelektrode dient, und die Verdrahtungsschichten 3a und 3b aus ersten Polyzidschichten gebildet, die einen Polyzidauf bau aufweisen. Weiterhin ist die Anschlußflächenschicht 10e aus der ersten Metallverdrahtungsschicht mit dem Source/Drain- Bereich 1a des Zugriffstransistors Q1 über den Kontakt 11 ver bunden.

Fünfte Ausführungsform

Wie in Fig. 16 gezeigt, die eine Draufsicht einer Anordnung von Speicherzellen der vorherigen dritten Ausführungsform zeigt, ist der Abstand (x) zwischen entsprechenden aktiven Bereichen 6 von zwei Speicherzellen 150 und 151 durch die Summe von zweimal der Überlappungsspanne (a) in bezug zu dem aktiven Bereich 6 der Gateelektrode b und dem Abstand (b) zwischen den entspre chenden Gateelektroden 3b dargestellt. Im Gegensatz dazu wird die Ausdehnung der Gateelektrode 3b der Speicherzelle 150 nicht die Ausdehnung der Gateelektrode 3b der Speicherzelle 151 über lappen, wenn die Anordnung der Speicherzellen 150 und 151, wie in Fig. 17 der vorliegenden fünften Ausführungsform gezeigt ist, verschoben ist. Das bedeutet, daß der Abstand (x) zwischen dem aktiven Bereich 6 der Speicherzelle 150 und dem aktiven Be reich 6 der Speicherzelle 151 gleich zu (a) gemacht werden kann. Somit kann die Integrationsdichte verbessert werden.

Sechste Ausführungsform

In der sechsten Ausführungsform der vorliegenden Erfindung sind, wie in Fig. 18 gezeigt ist, die Gateelektrode 3b der Speicherzelle 150 und die Gateelektrode 3b der Speicherzelle 151 so angeordnet, daß die entsprechenden Ausdehnungen sich ge genseitig nicht überlappen, ohne die gesamte Anordnung der Speicherzellen 150 und 151 zu verschieben. Daher kann der Ab stand (x) zwischen benachbarten aktiven Bereichen 6 gleich zu der Überlappungsspanne bzw. Abstand (a) in bezug zu dem aktiven Bereich 6 der Gateelektrode 3b gemacht werden. Somit kann die Integrationsdichte verbessert werden.

Claims

1. Eine Halbleiterspeichervorrichtung mit
zwei Treibertransistoren (Q3, Q4),
zwei Zugriffstransistoren (Q1, Q2) und
zwei Lasttransistoren (Q5, Q6), die auf einer Hauptoberfläche eines Halbleitersubstrats, das einem Speicherzellenbereich ent spricht, gebildet sind,
wobei die Halbleiterspeichervorrichtung
eine erste Leitungsschicht (3a, 3b), die eine Gateelektrode des Treibertransistors (Q3, Q4) und eine Gateelektrode des Last transistors (Q5, Q6) bildet und die zumindest eine erste Poly siliziumschicht enthält, und
eine zweite Leitungsschicht, die eine Wortleitung (9a), die auch als eine Gateelektrode des Zugriffstransistors (Q1, Q2) dient, eine Stromversorgungsverdrahtung (9d) und eine Verbin dungsverdrahtung (9b, 9c) zum Verbinden eines aktiven Bereiches eines Transistors eines ersten Leitungstyps, der den Treiber transistor (Q3, Q4) und den Zugriffstransistor (Q1, Q2) bildet, und eines aktiven Bereich eines Transistors eines zweiten Lei tungstyps, der den Lasttransistor (Q5, Q6) bildet, bildet und die zumindest eine zweite Polysiliziumschicht enthält, aufweist.

2. Die Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
nur ein Kontaktabschnitt für eine Bitleitung und einen Kontakt abschnitt für eine Erdungsverdrahtung in einem Strompfad (I1, I2) der Speicherzelle vorhanden sind
und daß kein anderer Kontaktabschnitt in dem Strompfad vorhan den ist.

3. Die Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
eine dritte Leitungsschicht vorgesehen ist, die eine Anschluß flächenschicht (109a, 109b, 109e, 109f) für eine obere Metall verdrahtung, die eine Verbindungsverdrahtung (109c, 109d) in der Speicherzelle bildet
und die zumindest eine dritte Polysiliziumschicht enthält.

4. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine Metallverdrahtungsschicht (10) vorgesehen ist, die eine Bitleitung und eine Masseverdrahtung bildet.

5. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß
die erste Leitungsschicht (3a, 3b) nur aus der ersten Polysili ziumschicht gebildet ist
und daß die zweite Leitungsschicht eine Polyzidschicht umfaßt, die die zweite Polysiliziumschicht (90b) und eine auf der zwei ten Polysiliziumschicht in Kontakt gebildete Metallsilizid schicht (91b) enthält.

6. Die Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß
die Metallsilizidschicht (91b) in der zweiten Leitungsschicht in direkten Kontakt mit einem ersten aktiven Bereich des Tran sistors des ersten Leitungstyps und mit einem zweiten aktiven Bereich des Transistors des zweiten Leitungstyps gebracht ist, und
daß die zweite Polysiliziumschicht (90b) der zweiten Leitungs schicht den ersten und den zweiten aktiven Bereich nicht direkt kontaktiert.

7. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Stromversorgungsverdrahtung (9d), die aus der zweiten Lei tungsschicht gebildet ist, elektrisch mit einem N-Typ Wannenbe reich verbunden ist, der einen Source/Drain-Bereich des darin gebildeten niedrigen Transistors aufweist.

8. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß Kontaktabschnitte (7, 101) der ersten und zweiten Leitungs schicht in einer Ersatzschaltung in bezug zu zwei Speicherkno ten der Speicherzelle elektrisch symmetrisch angeordnet sind.

9. Eine Halbleiterspeichervorrichtung mit
zwei Treibertransistoren (Q3, Q4),
zwei Zugriffstransistoren (Q1, Q2) und
zwei Lasttransistoren (Q5, Q6), die auf einer Hauptoberfläche eines Halbleitersubstrats, die einem Speicherzellenbereich ent spricht, gebildet sind,
wobei die Halbleiterspeichervorrichtung
einen Strompfad der Speicherzelle, die einen ersten Kontaktab schnitt (108) für eine Bitleitung, einen zweiten Kontaktab schnitt (108) für eine Erdungsverdrahtung enthält,
und die keinen anderen Kontaktabschnitt als den ersten den zweiten Kontaktabschnitt enthält,
aufweist.

10. Eine Halbleiterspeichervorrichtung mit
zwei Treibertransistoren (Q3, Q4),
zwei Zugriffstransistoren (Q1, Q2) und
zwei Lasttransistoren (Q5, Q6), die auf einer Hauptoberfläche eines Halbleitersubstrats, die einem Speicherzellenbereich ent spricht, gebildet sind,
wobei die Halbleiterspeichervorrichtung
einen ersten Speicherknoten (12), der an einem Verbindungskno ten von einem der Treibertransistoren (Q3, Q4), einem der Last transistoren (Q5, Q6) und einem der Zugriffstransistoren (Q1, Q2) angeordnet ist, und
einen zweiten Speicherknoten (13), der an einem Verbindungskno ten von dem anderen der Treibertransistoren (Q3, Q4), dem ande ren der Lasttransistoren (Q5, Q6) und dem anderen der Zu griffstransistoren (Q1, Q2) angeordnet ist, aufweist,
wobei ein Polysiliziumkontaktabschnitt (7, 108) der innerhalb des Speicherzellenbereichs positioniert ist, in einer Ersatz schaltung in bezug zu dem ersten und dem zweiten Speicherknoten (12, 13) elektrisch symmetrisch angeordnet ist.

11. Eine Halbleiterspeichervorrichtung mit
zwei Treibertransistoren (Q3, Q4),
zwei Zugriffstransistoren (Q1, Q2) und
zwei Lasttransistoren (Q5, Q6), die auf einer Hauptoberfläche eines Halbleitersubstrats, die einem Speicherzellenbereich ent spricht, gebildet sind,
wobei die Halbleiterspeichervorrichtung
einen Transistor des ersten Leitungstyps, der Treibertransisto ren (Q3, Q4) und die Zugriffstransistoren (Q1, Q2) bildet, einen Transistor eines zweiten Leitungstyps, der die Lasttran sistoren (Q5, Q6) bildet, und
eine Polyzidschicht, die eine Polysiliziumschicht (90b) und ei ne darauf gebildete Metallsilizidschicht (91b) enthält, zum Verbinden eines ersten aktiven Bereiches des Transistors des ersten Leitungstyps und eines zweiten aktiven Bereiches des Transistors des zweiten Leitungstyps aufweist,
wobei die Metällsilizidschicht (91b) der Polyzidschicht in di rekten Kontakt mit dem ersten und dem zweiten aktiven Bereich ist und die Polysiliziumschicht (90b) der Polyzidschicht nicht in direkten Kontakt mit dem ersten und dem zweiten aktiven Be reich ist.

12. Eine Halbleiterspeichervorrichtung mit
zwei Treibertransistoren (Q3, Q4),
zwei Zugriffstransistoren (Q1, Q2) und
zwei Lasttransistoren (Q5, Q6), die auf einer Hauptoberfläche eines Halbleitersubstrats, die einem Speicherzellenbereich ent spricht, gebildet sind,
wobei die Halbleiterspeichervorrichtung
eine erste Leitungsschicht, die eine Gateelektrode (3a, 3b) des Treibertransistors (Q3, Q4), eine Gateelektrode (3a, 3b) des Lasttransistors (Q5, Q6), eine Wortleitung (3b), die auch als eine Gateelektrode des Zugriffstransistors (Q1, Q2) dient, und eine Verbindungsverdrahtung (3d, 3e) zum Verbinden eines ersten aktiven Bereiches eines Transistors eines ersten Leitungstyps, der den Treibertransistor (Q3, Q4) und den Zugriffstransistor (Q1, Q2) bildet, und eines zweiten aktiven Bereiches eines Transistors eines zweiten Leitungstyps, der den Lasttransistor (Q5, Q6) bildet, bildet und die eine erste Polysiliziumschicht enthält,
eine zweite Leitungsschicht, die eine Stromversorgungsverdrah tung (9c) und eine Verbindungsverdrahtung (9a, 9b) innerhalb des Speicherzellenbereichs bildet und die zumindest eine zweite Polysiliziumschicht enthält, und
eine Metallverdrahtungsschicht (10), die eine Bitleitung und eine Erdungsverdrahtung bildet,
aufweist.

13. Die Halbleiterspeichervorrichtung nach Anspruch 12, da durch gekennzeichnet, daß
das nur ein Kontaktabschnitt für die Bitleitung und ein Kon taktabschnitt für die Erdungsverdrahtung in einem Strompfad der Speicherzelle vorhanden sind und
daß darin kein anderer Kontaktabschnitt vorhanden ist.

14. Eine Halbleiterspeichervorrichtung mit
zwei Treibertransistoren (Q3, Q4),
zwei Zugriffstransistoren (QI, Q2) und
zwei Lasttransistoren (Q5, Q6), die auf einer Hauptoberfläche eines Halbleitersubstrats, die einem Speicherzellenbereich ent spricht, gebildet sind,
wobei die Halbleiterspeichervorrichtung
eine Leitungsschicht, die eine Gateelektrode (3a, 3b) des Trei bertransistors (Q3, Q4), eine Gateelektrode (3a, 3b) des Last transistors (Q5, Q6), eine Wortleitung (3c), die auch als eine Gateelektrode des Zugriffstransistors (Q1, Q2) dient, und
eine Verbindungsverdrahtung (3a, 3b) zum Verbinden eines ersten aktiven Bereiches eines Transistors eines ersten Leitungstyps, der den Treibertransistor (Q3, Q4) und den Zugriffstransistor (Q1, Q2) bildet, und eines zweiten aktiven Bereiches eines Transistors eines zweiten Leitungstyps, der den Lasttransistor (Q5, Q6) bildet, bildet und die zumindest eine Polysiliziumschicht enthält,
eine erste Metallverdrahtungsschicht, die eine Stromversor gungsverdrahtung (1d) und eine Erdungsverdrahtung (10c) bildet, und
eine zweite Metallverdrahtungsschicht (132), die eine Bitlei tung bildet,
aufweist.

15. Die Halbleiterspeichervorrichtung nach Anspruch 14, da durch gekennzeichnet, daß die erste Leitungsschicht
eine Gateelektrode von einem der Treibertransistoren (Q3, Q4),
eine Gateelektrode von einem der Lasttransistoren (Q5, Q6) und
eine Verbindungsverdrahtung zum Verbinden des ersten und des zweiten aktiven Bereichs bildet, die integral gebildet sind.

16. Die Halbleiterspeichervorrichtung nach Anspruch 14 oder 15, dadurch gekennzeichnet, daß
nur ein Kontaktabschnitt für die Bitleitung und ein Kontaktab schnitt für die Erdungsverdrahtung in einem Strompfad der Spei cherzelle vorhanden sind
und daß darin kein anderer Kontaktabschnitt vorgesehen ist.

17. Eine Halbleiterspeichervorrichtung mit einer ersten Spei cherzelle (150) und einer zweiten Speicherzelle (151), die auf einer Hauptoberfläche eines Halbleitersubstrats zueinander be nachbart gebildet sind,
wobei jede der ersten und zweiten Speicherzellen (150, 151) einen Lasttransistor (Q5, Q6), der auf der Hauptoberfläche des Halbleitersubstrats und aus einem ersten Feldeffekttransistor mit einer ersten Gateelektrode gebildet ist,
einen Treibertransistor (Q3, Q4), der auf der Hauptoberfläche des Halbleitersubstrats und aus einem zweiten Feldeffekttransi stor mit einer zweiten Gateelektrode gebildet ist, und
einem Zugriffstransistor (Q1, Q2), der auf der Hauptoberfläche des Halbleitersubstrats und aus einem dritten Feldeffekttransi stor mit einer dritten Gateelektrode gebildet ist, aufweist,
wobei eine Verlängerungsleitung (3b) der ersten Gateelektrode des Lasttransistors (Q5, Q6) in der ersten Speicherzelle (150) eine Verlängerungsleitung der ersten Gateelektrode (3b, 30b) des Lasttransistors (Q5, Q6) in der zweiten Speicherzelle (151) nicht überlappt.