DE102005001134A1 - Knotenpunkt-Kontaktstrukturen in Halbleitervorrichtungen und Verfahren zur Herstellung derselben - Google Patents

Knotenpunkt-Kontaktstrukturen in Halbleitervorrichtungen und Verfahren zur Herstellung derselben Download PDF

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Abstract

Eine statische Speichervorrichtung mit wahlfreiem Zugriff (SRAM) kann einen Massen-MOS-Transistor auf einem Halbleitersubstrat mit einer darin ausgebildeten Source-/Drainzone enthalten, ferner eine isolierende Schicht auf dem Massen-MOS-Transistor und einen Dünnfilmtransistor mit einer Source-/Drainzone auf der isolierenden Schicht über dem Massen-MOS-Transistor. Die Vorrichtung kann ferner einen Vielfachschichtpfropfen zwischen dem Massen-MOS Transistor und dem Dünnfilmtransistor aufweisen. Der Vielfachschichtpfropfen kann einen Halbleiterpfropfen bilden, der direkt auf der Source-/Drainzone des Massen-MOS-Transistors angeordnet ist und sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstreckt, und kann einen Metallpfropfen umfassen, der direkt auf der Source-/Drainzone des Dünnfilmtransistors angeordnet ist und auf dem Halbleiterpfropfen angeordnet ist und sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstreckt. Damit in Verbindung stehende Verfahren werden ebenfalls erläutert.

Description

  • Die vorliegende Anmeldung beansprucht die Vorteile der koreanischen Patentanmeldung Nr. 10-2004-0002080, eingereicht am 12. Januar 2004, deren Offenbarungsgehalt hier vollständig unter Bezugnahme mit einbezogen wird.
  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Halbleitervorrichtungen und spezieller Kontaktstrukturen in Halbleitervorrichtungen.
  • In Halbleiterspeichervorrichtungen bietet eine statische Speichervorrichtung mit wahlfreiem Zugriff (SRAM) Vorteile hinsichtlich eines geringen Energieverbrauchs und einer höheren Betriebsgeschwindigkeit, verglichen mit einer dynamischen Speichervorrichtung mit wahlfreiem Zugriff (DRAM). Daher kann die SRAM weitläufig für einen Cachespeicher in Computern und/oder anderen tragbaren Vorrichtungen verwendet werden.
  • Eine Einheitszelle einer SRAM-Vorrichtung kann entweder als Widerstandslast-SRAM-Zelle oder als eine Komplementär-Metalloxid-Halbleiter-SRAM-Zelle (CMOS) klassifiziert werden. Eine Widerstandslast-SRAM-Zelle kann einen Widerstand mit hohem Widerstandswert als eine Lastvorrichtung verwenden, während eine CMOS-SRAM-Zelle einen p-Kanal-Metalloxid-Halbleitertransistor (PMOS) als eine Lastvorrichtung verwenden kann.
  • Die CMOS-SRAM-Zelle kann in eine von zwei Typen klassifiziert werden. Ein Typ der CMOS-SRAM-Zelle besteht aus einer Dünnfilmtransistor-SRAM-Zelle (TFT), die TFTs verwenden kann, die auf einem Halbleitersubstrat als Lastvorrichtung aufgestapelt sein können. Die andere besteht aus einer Massen-CMOS-SRAM-Zelle, die Massentransistoren verwenden kann, die auf einem Halbleitersubstrat als Lastvorrichtung ausgebildet sind.
  • Die Massen-CMOS-SRAM-Zelle zeitig eine höhere Zellenstabilität verglichen mit der TFT-SRAM-Zelle und der Widerstandslast-SRAM-Zelle. Mit anderen Worten, besitzt die Massen-CMOS-SRAM-Zelle ausgezeichnete Niedrigspannungseigenschaften und einen niedrigen Stand-by-Strom. Dies kann deshalb der Fall sein, da die Transistoren, welche die Massen-CMOS-SRAM-Zelle bilden, in typischer Weise aus einem einkristallinen Siliziumsubstrat gebildet sind. Im Gegensatz dazu sind die TFTs der TFT-SRAM-Zelle in typischer Weise unter Verwendung einer Polysiliziumschicht als eine Körperschicht ausgebildet. Jedoch besitzt die Massen-CMOS-SRAM-Zelle eine niedrigere Integrationsdichte als auch eine geringere Latch-up-Immunität, verglichen mit der TFT-SRAM-Zelle. Um daher eine hochintegrierte SRAM-Zelle zu erzeugen, mit einer hohen Zuverlässigkeit, müssen die Eigenschaften der Lasttransistoren, die in der TFT-SRAM-Zelle verwendet werden, verbessert werden.
  • Zusätzlich kann jede der SRAM-Zellen ein Paar von Knotenpunkt-Kontaktstrukturen enthalten. Spezieller ausgedrückt, kann in der TFT-SRAM-Zelle jede der Knotenpunkt-Kontaktstrukturen elektrisch eine P-leitende Drainzone eines Lasttransistors mit einer N-leitenden Drainzone eines Treibertransistors verbinden.
  • Halbleitervorrichtungen mit auf einem Halbleitersubstrat aufgestapelten TFTs sind in dem US-Patent Nr. 6,022,766 von Chen et al. beschrieben. Gemäß diesem Patent von Chen et al. umfasst eine verbesserte Feldeffekttransistorstruktur (FET) eine erste Isolatorschicht, die wenigstens einen Primärebenen-Pimpel (stud) enthält, der sich durch die Schicht hindurch erstreckt; eine undotierte Abdeckoxidschicht, die über der Isolatorschicht angeordnet ist und an die obere Zone von jedem Pimpel anstößt; einen Primärebenen-Dünnfilmtransistor (TFT), der über der undotierten Abdeckoxidschicht angeordnet ist; eine planierte Oxidschicht, die über dem TFT angeordnet ist. Es können eine Vielzahl der TFTs vertikal gestapelt sein und können mit anderen Ebenen der Pimpel (studs) und mit Metallzwischenverbindungsschichten verbunden sein. Auch offenbart Chen eine schützende Schnittenstellenabdeckung über der Oberfläche der Wolfram-Pimpel. Die FET-Strukrtur kann als eine Komponente einer statischen Speicherzelle mit wahlfreiem Zugriff (SRAM) dienen.
  • Ferner kann eine Körperschicht eines TFT dadurch ausgebildet werden, indem man eine amorphe Siliziumschicht auf dem Halbleitersubstrat niederschlägt, welches einen Metallpfropfen aufweist, und indem man die amorphe Siliziumschicht unter Verwendung eines thermischen Behandlungsprozesses kristallisiert. Die Körperschicht kann aus einer Polysiliziumschicht mit großer Korngröße bestehen. Als solches kann es schwierig sein, die Körperschicht in eine perfekte Einkristall-Siliziumschicht umzuwandeln. Demzufolge wird es schwierig, die TFTs so auszubilden, dass sie elektrische Eigenschaften besitzen, die vergleichbar mit denjenigen eines Massentransistors sind.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einiger Ausführungsformen der vorliegenden Erfindung kann eine statische Speichervorrichtung mit wahlfreiem Zugriff (SRAM) einen Massen-MOS-Transistor auf einem Halbleitersubstrat enthalten, in welchem eine Source-/Drainzone vorhanden ist, mit einer isolierenden Schicht auf dem Massen-MOS-Transistor, und mit einem Dünnfilmtransistor mit einer Source-/Drainzone in diesem, die auf der isolierenden Schicht über dem Massen-MOS-Transistor gelegen ist. Die Vorrichtung kann ferner einen Vielfachschichtpfropfen aufweisen, mit einem Halbleiterpfropfen, der sich durch wenigstens einen Abschnitt der isolierenden Schicht erstreckt und direkt auf der Source-/Drainzone des Massen-MOS-Transistors vorgesehen ist, und wobei sich ein Metallpfropfen durch wenigstens einen Abschnitt der isolierenden Schicht erstreckt, und zwar direkt bis auf die Source-/Drainzone des Dünnfilmtransistors und dem Halbleiterpfropfen (plug).
  • Bei einigen Ausführungsformen kann der Halbleiterpfropfen oder Halbleiterstecker und die Source-/Drainzone des Massen-MOS-Transistors vom gleichen Leitfähigkeitstyp sein. Auch können die Source-/Drainzone des Massen-MOS-Transistors und die Source-/Drainzone des Dünnfilmtransistors von verschiedenen Leitfähigkeitstypen gebildet sein. Speziell können der Halbleiterpfropfen oder -stecker und die Source-/Drainzone des Massen-MOS-Transistors von einem n-Leitfähigkeitstyp sein, während die Source-/Drainzone des Dünnfilmtransistors aus einem p-Leitfähigkeitstyp bestehen kann.
  • Bei anderen Ausführungsformen kann der Metallpfropfen oder Metallstecker direkt auf der Source-/Drainzone des Massen-MOS-Transistors und wenigstens an der Seitenwand des Halbleiterpfropfens oder -steckers vorgesehen sein. Der Halbleiterpfropfen kann in sich aus einem Halbleiter bestehen und/oder kann einen unterschiedlichen Leitfähigkeitstyp aufweisen als die Source-/Drainzone des Massen-MOS-Transistors. Speziell kann der Halbleiterpfropfen aus einem p-Leitfähigkeitstyp bestehen, während die Source-/Drainzone des Massen-MOS-Transistors aus einem n-Leitfähigkeitstyp bestehen kann.
  • Bei einigen Ausführungsform kann der Halbleiterpfropfen direkt auf der Source-/Drainzone des Dünnfilmtransistors vorhanden sein.
  • Bei anderen Ausführungsformen kann der Massen-MOS-Transistor aus einem n-Kanal-Metalloxid-Halbleitertransistor (NMOS) bestehen und der Dünnfilm-MOS-Transistor kann aus einem p-Kanal-Metalloxid-Halbleitertransistor (PMOS) gebildet sein.
  • Bei einigen Ausführungsformen kann der Dünnfilmtransistor ein erster Dünnfilmtransistor sein. Die Vorrichtung kann ferner einen zweiten Dünnfilmtransistor auf der isolierenden Schicht benachbart zu dem ersten Dünnfilmtransistor enthalten. Der Metallpfropfen oder Metallstecker kann direkt auf einer Gate-Elektrode des zweiten Dünnfilmtransistors vorgesehen sein.
  • Bei anderen Ausführungsformen kann der Massen-MOS-Transistor ein erster Massen-MOS-Transistor sein und der Metallpfropfen kann aus einem ersten Metallpfropfen bestehen. Die Vorrichtung kann ferner einen zweiten Massen-MOS-Transistor auf dem Substrat benachbart zu dem ersten Massen-MOS-Transistor enthalten und es kann ein zweiter Metallpfropfen oder Metallstecker sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstrecken. Der zweite Metallpfropfen kann direkt auf der Gate-Elektrode des zweiten Dünnfilmtransistors vorgesehen sein und auch direkt auf einer Gate-Elektrode des zweiten Massen-MOS-Transistors. Die Gate-Elektrode des zweiten Massen-MOS-Transistors kann aus einem n-leitenden Polysiliziummuster bestehen und die Gate-Elektrode des zweiten Dünnfilmtransistors kann aus einem p-leitenden Polysiliziummuster bestehen.
  • Bei einigen Ausführungsformen kann der Massen-MOS-Transistor einen Treibertransistor bilden, der erste Dünnfilmtransistor kann einen Lasttransistor bilden und der zweite Dünnfilmtransistor kann aus einem Übertragungstransistor für die SRAM-Vorrichtung bilden. Eine Wortleitung kann mit der Gate-Elektrode des zweiten Dünnfilmtransistors verbunden sein und eine Bitleitung kann mit der Source-/Drainzone des zweiten Dünnfilmtransistors verbunden sein.
  • Bei anderen Ausführungsformen stellt die isolierende Schicht auf dem Massen-MOS-Transistor eine erste isolierende Schicht dar. Die Vorrichtung kann ferner eine zweite isolierende Schicht auf dem Dünnfilmtransistor enthalten, es kann sich der Metallpfropfen durch die zweite isolierende Schicht hindurch erstrecken.
  • Bei einigen Ausführungsformen kann der Dünnfilmtransistor einen Körperabschnitt enthalten, der aus einer einkristallinen Siliziumstruktur besteht. Der Körperabschnitt des Dünnfilmtransistors kann mit Hilfe eines Festphasen-Epitaxialprozesses hergestellt werden und kann die gleiche kristalline Struktur wie der Halbleiterpfropfen aufweisen.
  • Bei anderen Ausführungsformen besteht der Metallpfropfen aus einem Wolframpfropfen oder Wolframstecker. Der Metallpfropfen kann ferner eine Sperrmetallschicht aufweisen, die den Wolframpfropfen umschließt.
  • Gemäß noch weiterer Ausführungsformen der vorliegenden Erfindung kann ein Verfahren zur Herstellung einer Halbleitervorrichtung die Schritte umfassen gemäß Ausbilden eines Massen-MOS-Transistors auf einem Halbleitersubstrat mit einer darin ausgebildeten Source-/Drainzone, Ausbilden einer Isolierschicht auf dem Massen-MOS-Transistor und Ausbilden eines Halbleiterpfropfens direkt auf einer Source-/Drainzone des Massen-MOS-Transistors, der sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstreckt. Das Verfahren kann ferner einen Schritt umfassen gemäß Ausbilden eines Dünnfilmtransistors mit einer darin vorhandenen Source-/Drainzone auf der isolierenden Schicht über dem Massen-MOS-Transistor und Ausbilden eines Metallpfropfens direkt auf dem Halbleiterpfropfen und der Source-/Drainzone des Dünnfilmtransistors, der sich durch wenigstens einen Abschnitt der isolierenden Schicht erstreckt.
  • Bei einigen Ausführungsformen können der Halbleiterpfropfen und die Source-/Drainzone des Massen-MOS-Transistors so ausgebildet werden, dass sie vom gleichen Leitfähigkeitstyp sind, und die Source-/Drainzone des Massen-MOS-Transistors und die Source-/Drainzone des Dünnfilmtransistors können gemäß unterschiedlicher Leitfähigkeitstypen hergestellt werden.
  • Bei anderen Ausführungsformen kann die Ausbildung des Metallpfropfens ferner die Ausbildung eines Metallpfropfens direkt auf der Source-/Drainzone des Massen- MOS-Transistors umfassen und wenigstens an einer Seitenwand des Halbleiterpfropfens. Der Halbleiterpfropfen kann in sich aus einem Halbleiter gebildet werden und/oder einer Schicht mit einem abweichenden oder verschiedenen Leitfähigkeitstyp im Vergleich zu der Source-/Drainzone des Massen-MOS-Transistors.
  • Bei einigen Ausführungsformen kann die Ausbildung des Dünnfilmtransistors ferner die Ausbildung der Source-/Drainzone des Dünnfilmtransistors direkt auf dem Halbleiterpfropfen umfassen.
  • Bei anderen Ausführungsformen kann der Dünnfilmtransistor aus einem ersten Dünnfilmtransistor bestehen, der Massen-MOS-Transistor kann aus einem ersten Massen-MOS-Transistor bestehen und der Metallpfropfen kann aus einem ersten Metallpfropfen bestehen. Es kann ein zweiter Dünnfilmtransistor auf der isolierenden Schicht benachbart dem ersten Dünnfilmtransistor ausgebildet werden. Der zweite Dünnfilmtransistor kann eine Gate-Elektrode aufweisen, die direkt auf dem ersten Metallpfropfen angeordnet ist. Ein zweiter Massen-MOS-Transistor mit einer auf dem Substrat ausgebildeten Gate-Elektrode kann benachbart dem ersten Massen-MOS-Transistor ausgebildet werden; und es kann ein zweiter Metallpfropfen so ausgebildet werden, dass er sich durch wenigstens einen Abschnitt der isolierenden Schicht erstreckt. Der zweite Metallpfropfen kann direkt auf der Gate-Elektrode des zweiten Dünnfilmtransistors und einer Gate-Elektrode des zweiten Massen-MOS-Transistors ausgebildet werden.
  • In einigen Ausführungsformen umfasst die Ausbildung eines Dünnfilmtransistors die Ausbildung eines leitenden Schichtmusters auf der isolierenden Schicht und Durchführen eines Festphasen-Epitaxialprozesses (SPE) auf dem leitenden Schichtmuster, um ein Körpermuster eines Dünnfilmtransistors mit einer Einkristallstruktur zu formen. Der Festphasen-Epitaxialprozess kann bei einer Temperatur von ca. 500°C bis ca. 800°C verwendet werden, und zwar unter Verwendung des Halbleiterpfropfens als eine Kernschicht. Der Halbleiterpfropfen und das Dünnfilmtransistor-Körpermuster können aus einkristallinem Silizium gebildet werden.
  • Gemäß anderer Ausführungsformen der vorliegenden Erfindung kann eine Zwischenverbindungsstruktur in einer Halbleitervorrichtung eine isolierende Schicht auf einer aktiven Zone eines Halbleitersubstrats enthalten, ferner ein leitendes Schichtmuster auf der isolierenden Schicht und einen Vielfachschichtpfropfen oder -stecker. Der Vielfachschichtpfropfen oder -stecker kann einen Halbleiterpfropfen umfassen, der direkt auf der aktiven Zone vorhanden ist und der sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstreckt, und einen Metallpfropfen umfassen, der direkt auf dem Halbleiterpfropfen angeordnet ist und auch auf dem leitenden Schichtmuster und der sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstreckt.
  • Bei einigen Ausführungsformen können der Halbleiterpfropfen und die aktive Zone vom gleichen Leitfähigkeitstyp sein und die aktive Zone und das leitende Schichtmuster können von unterschiedlichem Leitfähigkeitstyp sein. Speziell können der Halbleiterpfropfen und die aktive Zone aus einem n-Leitfähigkeitstyp bestehen und wenigstens ein Abschnitt des leitenden Schichtmusters kann aus einem p-Leitfähigkeitstyp bestehen.
  • Bei anderen Ausführungsformen ist der Metallpfropfen direkt auf der aktiven Zone angeordnet und wenigstens an einer Seitenwand des Halbleiterpfropfens. Der Halbleiterpfropfen kann in sich aus einem Halbleiter gebildet sein und/oder kann einen verschiedenen Leitfähigkeitstyp aufweisen als die aktive Zone. Insbesondere kann der Halbleiterpfropfen aus einem p-Leitfähigkeitstyp bestehen und die aktive Zone kann aus einem n-Leitfähigkeitstyp bestehen.
  • Bei einigen Ausführungsformen kann der Halbleiterpfropfen direkt auf dem Halbleiterschichtmuster angeordnet sein. Insbesondere kann der Halbleiterpfropfen direkt auf einer Bodenfläche des leitenden Schichtmusters ausgebildet werden und der Metallpfropfen kann direkt an einer Seitenwand des Halbleiterpfropfens und an einem Endabschnitt des leitenden Schichtmusters ausgebildet sein.
  • Bei anderen Ausführungsformen kann der Metallpfropfen durch einen Abschnitt des leitenden Schichtmusters hindurch verlaufen und der Halbleiterpfropfen kann sich zwischen dem Metallpfropfen und der aktiven Zone erstrecken.
  • Bei einigen Ausführungsformen kann das leitende Schichtmuster aus einem ersten leitenden Schichtmuster bestehen. Die Zwischenverbindungsstruktur kann ferner ein zweites leitendes Schichtmuster auf der isolierenden Schicht benachbart dem ersten leitenden Schichtmuster und direkt auf dem Metallpfropfen enthalten.
  • Bei anderen Ausführungsformen können das leitende Schichtmuster und der Halbleiterpfropfen aus einkristallinem Silizium gebildet sein.
  • Bei einigen Ausführungsformen kann der Metallpfropfen aus einer Metallschicht bestehen, mit einem ohmschen Kontakt mit sowohl einem n-leitenden Halbleiter als auch einem p-leitenden Halbleiter.
  • Auch betreffen Ausführungsformen der vorliegenden Erfindung Knotenpunkt-Kontaktstrukturen in Halbleitervorrichtungen. Die Knotenpunkt-Kontaktstrukturen können eine Isolationsschicht enthalten, die an einer vorbestimmten Zone eines Halbleitersubstrats ausgebildet ist, um eine aktive Zone zu definieren. Die aktive Zone und die Isolationsschicht können mit einer unteren Zwischenschicht-Isolierschicht bedeckt sein. Ein Halbleiterpfropfen kann in der unteren Zwischenschicht-Isolierschicht vorgesehen sein und kann sich in Kontakt mit der aktiven Zone befinden bzw. zu dieser erstrecken. Ein leitendes Schichtmuster kann auf der unteren Zwischenschicht-Isolierschicht angeordnet sein und das leitende Schichtmuster und die untere Zwischenschicht-Isolierschicht können mit einer oberen Zwischenschicht-Isolierschicht abgedeckt sein. Wenigstens das leitende Schichtmuster und der Halbleiterpfropfen können elektrisch mit einem Metallpfropfen verbunden sein, der durch die obere und die untere Zwischenschicht-Isolierschicht hindurch verläuft.
  • Bei einigen Ausführungsformen kann der Halbleiterpfropfen aus einem einkristallinen Halbleiterpfropfen bestehen und das leitende Schichtmuster kann aus einem einkristallinen Halbleitermuster bestehen.
  • Bei anderen Ausführungsformen kann der Halbleiterpfropfen in Kontakt mit einer Bodenfläche des leitenden Schichtmusters stehen und es kann der Metallpfropfen in Kontakt mit einer Seitenwand des Halbleiterpfropfens und mit einem Endabschnitt des leitenden Schichtmusters stehen. Der Metallpfropfen kann sich in Kontakt mit der aktiven Zone erstrecken.
  • Bei noch anderen Ausführungsformen verläuft der Metallpfropfen durch einen Abschnitt des leitenden Schichtmusters, so dass er in Kontakt mit dem leitenden Schichtmuster steht, und der Halbleiterpfropfen kann zwischen dem Metallpfropfen und der aktiven Zone zwischengefügt sein. Zusätzlich kann sich der Metallpfropfen in Kontakt mit einer Seitenwand des Halbleiterpfropfens und einer Oberfläche der aktiven Zone erstrecken.
  • Gemäß anderer Ausführungsformen der vorliegenden Erfindung können die Knotenpunkt-Kontaktstrukturen eine untere Gate-Elektrode enthalten, die auf einem Halbleitersubstrat ausgebildet ist. Das Halbleitersubstrat mit der unteren Gate-Elektrode kann mit einer unteren Zwischenschicht-Isolierschicht abgedeckt sein. Eine obere Gate-Elektrode kann auf der unteren Zwischenschicht-Isolierschicht vorgesehen sein. Die obere Gate-Elektrode und die untere Zwischenschicht-Isolierschicht können mit einer oberen Zwischenschicht-Isolierschicht bedeckt sein. Die obere und die untere Gate-Elektrode können in Kontakt mit dem Metallpfropfen stehen, der durch die obere und durch die untere Zwischenschicht-Isolierschicht hindurch verläuft.
  • Bei einigen Ausführungsformen verläuft der Metallpfropfen durch einen Abschnitt der oberen Gate-Elektrode.
  • Einige Ausführungsformen der vorliegenden Erfindung betreffen eine Halbleitervorrichtung, die Knotenpunkt-Kontaktstrukturen verwendet. Die Halbleitervorrichtung kann eine Isolationsschicht enthalten, die an einer vorbestimmten Zone eines Halbleitersubstrats ausgebildet ist, um eine aktive Zone festzulegen, und es kann ein Massen-Metalloxid-Halbleitertransistor (MOS) an der aktiven Zone ausgebildet sein. Das Halbleitersubstrat und der Massen-MOS-Transistor können mit einer unteren Zwischenschicht-Isolierschicht bedeckt sein. Eine Source-/Drainzone des Massen-MOS-Transistors kann in Kontakt mit einem Halbleiterpfropfen stehen, der in der unteren Zwischenschicht-Isolierschicht gelegen ist. Ein Körpermuster kann auf der unteren Zwischenschicht-Isolierschicht vorgesehen werden. Es kann ferner ein Dünnfilm-MOS-Transistor bei dem Körpermuster vorgesehen sein. Das Halbleitersubstrat und der Dünnfilm-MOS-Transistor können mit einer oberen Zwischenschicht-Isolierschicht bedeckt sein. Wenigstens eine Source-/Drainzone des Dünnfilm-MOS-Transistors und der Halbleiterpfropfen können in Kontakt mit einem Metall-Drain-Pfropfen stehen, der durch die obere und die untere Zwischenschicht-Isolierschicht hindurch verläuft.
  • Bei einigen Ausführungsformen kann der Massen-MOS-Transistor eine untere Gate-Elektrode enthalten, die über der aktiven Zone verläuft bzw. diese kreuzt, und der Dünnfilm-MOS-Transistor kann eine obere Gate-Elektrode enthalten, die über das Körpermuster verläuft bzw. dieses kreuzt. Die obere und die untere Gate-Elektrode können elektrisch miteinander über den Metall-Gate-Pfropfen verbunden sein, der durch die obere und durch die untere Zwischenschicht-Isolierschicht hindurch verläuft.
  • Bei anderen Ausführungsformen kann der Halbleiterpfropfen in Kontakt mit einer Bodenfläche des Körpermusters stehen und der Metall-Drain-Pfropfen kann in Kontakt mit einer Seitenwand des Halbleiterpfropfens und mit einem Endabschnitt des Körpermusters stehen. Zusätzlich kann der Metall-Drain-Pfropfen sich in Kontakt mit der Source-/Drainzone des Massen-MOS-Transistors erstrecken.
  • Bei noch anderen Ausführungsformen kann der Metall-Drain-Pfropfen durch einen Abschnitt des Körpermusters verlaufen und in Kontakt mit dem Körpermuster stehen und es kann der Halbleiterpfropfen zwischen dem Metall-Drain-Pfropfen und der Source-/Drainzone des Massen-MOS-Transistors angeordnet sein. Ferner kann sich der Metall-Drain-Pfropfen so erstrecken, dass er in Kontakt mit der Source-/Drainzone des Massen-MOS-Transistors steht.
  • Einige Ausführungsformen der vorliegenden Erfindung betreffen Dünnfilmtransistor-(TFT)-Statik-Speicherzellen mit wahlfreiem Zugriff (SRAM), die Knotenpunkt-Kontaktstrukturen verwenden. Die TFT-SRAM-Zellen können eine Isolationsschicht enthalten, die an einem Halbleitersubstrat ausgebildet ist, um eine erste und eine zweite aktive Zone festzulegen. Eine erste Übertragungs-Gate-Elektrode und eine erste Treiber-Gate-Elektrode können so vorgesehen sein, dass sie über der ersten aktiven Zone kreuzen. Eine zweite Treiber-Gate-Elektrode und eine zweite Übertragungs-Gate-Elektrode können so vorgesehen sein, dass sie über der zweiten aktiven Zone kreuzen. Die erste Übertragungs-Gate-Elektrode kann benachbart zu der zweiten Treiber-Gate-Elektrode angeordnet sein und die erste Treiber-Gate-Elektrode kann benachbart zu der zweiten Übertragungs-Gate-Elektrode sein. Das Halbleitersubstrat, welches die Übertragungs-Gate-Elektroden und die Treiber-Gate-Elektroden enthält, kann mit einer unteren Zwischenschicht-Isolierschicht bedeckt sein. Die erste aktive Zone zwischen der ersten Treiber-Gate-Elektrode und der ersten Übertragungs-Gate-Elektrode kann elektrisch mit einem ersten Knotenpunkt-Halbleiterpfropfen verbunden sein, der durch die untere Zwischenschicht-Isolierschicht hindurch verläuft. In ähnlicher Weise kann die zweite aktive Zone zwischen der zweiten Treiber-Gate-Elektrode und der zweiten Übertragungs-Gate-Elektrode elektrisch mit einem zweiten Knotenpunkt-Halbleiterpfropfen verbunden sein, der durch die untere Zwischenschicht-Isolierschicht hindurch verläuft. Ein erstes Körpermuster kann so vorgesehen werden, dass es über der ersten Treiber-Gate-Elektrode kreuzt, und das erste Körpermuster kann sich so erstrecken, dass es in Kontakt mit einer oberen Oberfläche des ersten Knotenpunkt-Halbleiterpfropfens steht. Ein zweites Körpermuster kann so ausgebildet sein, dass es über der zweiten Treiber-Gate-Elektrode kreuzt und das zweite Körpermuster kann sich so erstrecken, dass es in Kontakt mit einer oberen Oberfläche des zweiten Knotenpunkt-Halbleiterpfropfens steht. Eine erste Last-Gate-Elektrode kann so vorgesehen werden, dass sie über dem ersten Körpermuster kreuzt. Die erste Last-Gate-Elektrode kann sich so erstrecken, dass sie sich mit dem zweiten Körpermuster auf dem zweiten Knotenpunkt-Halbleiterpfropfen überlappt oder benachbart zu diesem verläuft. Eine zweite Last-Gate-Elektrode kann so vorgesehen werden, dass sie über dem zweiten Körpermuster kreuzt. Die zweite Last-Gate-Elektrode kann sich so erstrecken, dass sie sich mit dem ersten Körpermuster auf dem ersten Knotenpunkt-Halbleiterpfropfen überlappt oder benachbart zu diesem verläuft. Das Halbleitersubstrat, welches die Last-Gate-Elektroden enthält, kann mit einer oberen Zwischenschicht-Isolierschicht abgedeckt sein. Die erste Körperabschnitt, die zweite Last-Gate-Elektrode und der ersten Knotenpunkt-Halbleiterpfropfen können elektrisch mit einem ersten Metall-Drain-Pfropfen verbunden sein, der durch die obere Zwischenschicht-Isolierschicht, die zweite Last-Gate-Elektrode und die untere Zwischenschicht-Isolierschicht verläuft. Das zweite Körpermuster, die erste Last-Gate-Elektrode und der zweite Knotenpunkt-Halbleiterpfropfen können elektrisch mit einem zweiten Metall-Drain-Pfropfen verbunden sein, der durch die obere Zwischenschicht-Isolierschicht, die erste Last-Gate-Elektrode und die untere Zwischenschicht-Isolierschicht hindurch verläuft.
  • Bei einigen Ausführungsformen können die ersten und zweiten Knotenpunkt-Halbleiterpfropfen als auch die ersten und die zweiten Körpermuster aus einkristallinen Halbleitermustern gebildet sein.
  • Bei anderen Ausführungsformen kann die erste Treiber-Gate-Elektrode elektrisch mit einem ersten Metall-Gate-Pfropfen verbunden sein, der durch die obere Zwischenschicht-Isolierschicht, die erste Last-Gate-Elektrode und die untere Zwischenschicht-Isolierschicht hindurch verläuft, und die zweite Treiber-Gate-Elektrode kann elektrisch mit einem zweiten Metall-Gate-Plug verbunden sein, der durch die obere Zwischenschicht-Isolierschicht, die zweite Last-Gate-Elektrode und die untere Zwischenschicht-Isolierschicht hindurch verläuft.
  • Gemäß weiterer Ausführungsformen der vorliegenden Erfindung kann eine TFT-SRAM-Zelle eine Isolationsschicht enthalten, die auf einem Halbleitersubstrat ausgebil det ist, um erste und zweite aktive Zonen zu definieren. Eine erste Übertragungs-Gate-Elektrode und eine erste Treiber-Gate-Elektrode können so vorgesehen sein, dass sie über der ersten aktiven Zone kreuzen. Eine zweite Treiber-Gate-Elektrode und eine zweite Übertragungs-Gate-Elektrode können so vorgesehen sein, dass sie über der zweiten aktiven Zone kreuzen. Die zweite Treiber-Gate-Elektrode und die zweite Übertragungs-Gate-Elektrode können so angeordnet sein, dass sie benachbart oder dicht bei der ersten Übertragungs-Gate-Elektrode und der zweiten Treiber-Gate-Elektrode jeweils angeordnet sind. Das Halbleitersubstrat, welches die Übertragungs-Gate-Elektroden und die Treiber-Gate-Elektroden enthält, kann mit einer unteren Zwischenschicht-Isolierschicht bedeckt sein. Ein erster Knotenpunkt-Halbleiterpfropfen kann in der unteren Zwischenschicht-Isolierschicht angeordnet sein. Der erste Knotenpunkt-Halbleiterpfropfen kann in Kontakt mit der ersten aktiven Zone zwischen der ersten Treiber-Gate-Elektrode und der ersten Übertragungs-Gate-Elektrode stehen. Auch kann ein zweiter Knotenpunkt-Halbleiterpfropfen in der unteren Zwischenschicht-Isolierschicht angeordnet sein. Der zweite Knotenpunkt-Halbleiterpfropfen kann in Kontakt mit der zweiten aktiven Zone zwischen der zweiten Treiber-Gate-Elektrode und der zweiten Übertragungs-Gate-Elektrode stehen. Ein erstes Körpermuster kann die erste Treiber-Gate-Elektrode kreuzen und kann sich zu einer oberen Zone des ersten Knotenpunkt-Halbleiterpfropfens erstrecken. Ein zweites Körpermuster kann die zweite Treiber-Gate-Elektrode kreuzen und sich zu einer oberen Zone des zweiten Knotenpunkt-Halbleiterpfropfens erstrecken. Eine erste Last-Gate-Elektrode kann das erste Körpermuster kreuzen und so verlaufen, dass sie das zweite Körpermuster überlappt oder benachbart zu diesem verläuft, und zwar auf dem zweiten Knotenpunkt-Halbleiterpfropfen. In ähnlicher Weise kann die zweite Last-Gate-Elektrode das zweite Körpermuster kreuzen und kann sich so erstrecken, dass sie das erste Körpermuster überlappt oder benachbart zu diesem verläuft, und zwar auf dem ersten Knotenpunkt-Halbleiterpfropfen. Das Halbleitersubstrat und die Last-Gate-Elektroden können mit einer oberen Zwischenschicht-Isolierschicht bedeckt sein. Der erste Knotenpunkt-Halbleiterpfropfen kann elektrisch mit einem ersten Metall-Drain-Pfropfen verbunden sein, der durch die obere Zwischenschicht-Isolierschicht, die zweite Last-Gate-Elektrode, das erste Körpermuster und die untere Zwischenschicht-Isolierschicht hindurch verläuft. Der zweite Knotenpunkt- Halbleiterpfropfen kann elektrisch mit einem zweiten Metall-Drain-Pfropfen verbunden sein, der durch die obere Zwischenschicht-Isolierschicht, die erste Last-Gate-Elektrode, das zweite Körpermuster und die untere Zwischenschicht-Isolierschicht hindurch verläuft.
  • Bei einigen Ausführungsformen können der erste und der zweite Knotenpunkt-Halbleiterpfropfen als auch die ersten und zweiten Körpermuster aus Einkristall-Halbleitermustern gebildet sein.
  • Bei anderen Ausführungsformen kann die erste Treiber-Gate-Elektrode elektrisch mit dem ersten Metall-Gate-Pfropfen verbunden sein, der durch die obere Zwischenschicht-Isolierschicht, die erste Last-Gate-Elektrode und die untere Zwischenschicht-Isolierschicht verläuft, und die zweite Treiber-Gate-Elektrode kann elektrisch mit dem zweiten Metall-Gate-Pfropfen verbunden sein, der durch die obere Zwischenschicht-Isolierschicht, die zweite Last-Gate-Elektrode und die untere Zwischenschicht-Isolierschicht verläuft.
  • Einige Ausführungsformen der vorliegenden Erfindung betreffen ein Verfahren zur Herstellung einer Halbleitervorrichtung, welche eine Knotenpunkt-Kontaktstruktur verwendet. Das Verfahren kann die Schritte umfassen gemäß Ausbilden einer Isolationsschicht an einer vorbestimmten Zone eines Halbleitersubstrats, um eine aktive Zone festzulegen. Es kann eine untere Zwischenschicht-Isolierschicht auf der Isolationsschicht und der aktiven Zone ausgebildet werden. Die untere Zwischenschicht-Isolierschicht kann in ein Muster gebracht werden, um ein Kontaktloch zu bilden, welches die aktive Zone freilegt. Ein einkristalliner Halbleiterpfropfen, der das Kontaktloch füllt, kann hergestellt werden, und zwar unter Verwendung einer selektiven Epitaxial-Wachstumstechnik. Eine amorphe Halbleiterschicht und/oder eine polykristalline Halbleiterschicht können auf der unteren Zwischenschicht-Isolierschicht und dem Halbleiterpfropfen ausgebildet werden. Die Halbleiterschicht kann in ein Muster gebracht werden, um ein Halbleitermuster zu bilden, welches den Halbleiterpfropfen abdeckt. Das Halbleitermuster kann kristallisiert werden, und zwar unter Verwendung einer Festphasen-Epitaxialtechnik.
  • Bei einigen Ausführungsformen kann das Halbleitersubstrat aus einem einkristallinen Siliziumsubstrat besteht. Der einkristalline Halbleiterpfropfen kann aus einem einkristallinen Siliziumpfropfen bestehen, und die Halbleiterschicht kann auf einer amorphen Siliziumschicht oder einer polykristallinen Siliziumschicht ausgebildet werden.
    •
  • Bei anderen Ausführungsformen kann ein Festphasen-Epitaxialprozess bei einer Temperatur von etwa 500°C bis 800°C ausgeführt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 veranschaulicht ein herkömmliches äquivalentes Schaltungsdiagramm einer komplementären statischen Metalloxidschicht-Halbleiter-(CMOS)-Speicherzelle (SRAM) mit wahlfreiem Zugriff;
  • 2 ist eine Draufsicht, welche aktive Zonen, Treiber-Gate-Elektroden und Übertragungs-Gate-Elektroden von CMOS-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung veranschaulicht;
  • 3 ist eine Draufsicht, die eine erste und eine zweite einkristalline Körperschicht als auch erste und zweite Knotenpunkt-Kontaktlöcher von CMOS-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung veranschaulicht;
  • 4 zeigt eine Draufsicht, welche erste und zweite Last-Gate-Elektroden der CMOS-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung wiedergibt;
  • 5 zeigt eine Draufsicht, die erste und zweite Drain-Kontaktlöcher, erste und zweite Gate-Kontaktlöcher, erste und zweite untere Erdungsleitungs-Kontaktlöcher und erste und zweite untere Bitleitungs-Kontaktlöcher der CMOS-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung veranschaulicht;
  • 6 ist eine Draufsicht, die erste und zweite Zwischen-Erdungsleitungs-Kontaktlöcher, erste und zweite Wortleitungs-Kontaktlöcher und Wortleitungen der CMOS-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung veranschaulicht;
  • 7 zeigt eine Draufsicht, welche erste und zweite obere Erdungsleitungs-Kontaktlöcher, erste und zweite Stromversorgungsleitungs-Kontaktlöcher und erste und zweite Zwischen-Bitleitungs-Kontaktlöcher der CMOS-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung wiedergibt;
  • 8 ist eine Draufsicht, welche Stromversorgungs- und Erdungsleitungen der CMOS-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung zeigt;
  • 9 ist eine Draufsicht, welche erste und zweite obere Bitleitungs-Kontaktlöcher als auch erste und zweite Bitleitungen der CMOS-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung wiedergibt;
  • 10A, 11A, 12A, 13A, 14A, 15A, 16A und 17A sind Querschnittsansichten, und zwar jeweils entlang der Linie I-I' in den 2 bis 9, wobei Verfahren zur Herstellung von CMOS-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung veranschaulicht sind;
  • 10B, 11B, 12B, 13B, 14B, 15B, 16B und 17B sind Querschnittsansichten jeweils entlang der Linie II-II' in den 2 bis 9, wobei Verfahren zur Herstellung von CMOS-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung wiedergeben;
  • 13C und 13D zeigen Querschnittsansichten, welche Drain-Knotenpunkt-Kontaktstrukturen von CMOS-SRAM-Zellen gemäß weiterer Ausführungsformen der vorliegenden Erfindung veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung wird im Folgenden vollständiger unter Hinweis auf die beigefügten Zeichnungen beschrieben, in welchen beispielhafte Ausführungsformen der vorliegenden Erfindung gezeigt sind. Die vorliegende Erfindung ist jedoch nicht auf die im Folgenden dargestellten Ausführungsformen beschränkt. Vielmehr dienen diese Ausführungsformen dazu, die Offenbarung sorgfältig und komplett Fachleuten zu vermitteln. In den Zeichnungen sind die Dicken der Schichten und der Zonen der Übersichtlichkeit halber übertrieben dargestellt. Gleiche Bezugszeichen bezeichnen durchgehend gleiche Elemente.
  • Es sei darauf hingewiesen, dass dann, wenn eine Schicht, eine Zone oder ein Substrat als "auf" einem anderen Element liegend oder sich "auf" einem anderen Element erstreckend bezeichnet wird, dieses direkt auf diesem anderen Element vorgesehen sein kann bzw. sich auf dem anderen Element erstreckt oder auch Zwischenelemente vorhanden sein können. Im Gegensatz dazu, wenn ein Element als "direkt auf" oder sich "direkt auf" einem anderen Element erstreckend dargestellt wird, sind keine Zwischenelemente vorhanden. Es sei auch darauf hingewiesen, dass dann, wenn ein Element als "verbunden" oder "gekoppelt" an ein anderes Element bezeichnet wird, dieses direkt angeschlossen sein kann oder über Zwischenelemente an das andere Element angekoppelt sein kann. Wenn im Gegensatz dazu ein Element als "direkt angeschlossen" oder "direkt gekoppelt" mit einem anderen Element bezeichnet wird, so sind keine Zwischenelemente vorhanden.
  • Es sei auch ferner erwähnt, dass, obwohl Ausdrücke wie erste, zweite usw. hier verwendet werden, um verschiedene Elemente zu beschreiben, diese Elemente nicht auf diese Ausdrücke beschränkt sind. Diese Ausdrücke werden lediglich dafür verwendet, um ein Element von einem anderen zu unterscheiden. Beispielsweise kann ein erstes Element auch als ein zweites Element und ähnlich ein zweites Element auch als erstes Element bezeichnet werden, ohne dadurch den Rahmen der vorliegenden Erfindung zu verlassen.
  • Ferner können relative Ausdrücke wie beispielsweise "untere" oder "Boden" und "obere" oder "Oberteil" hier verwendet werden, um die Beziehung von einem Element zu anderen Elementen gemäß der Darstellung in den Figuren zu beschreiben. Es sei auch darauf hingewiesen, dass relative Ausdrücke so zu interpretieren sind, dass sie unterschiedliche Orientierungen der Vorrichtung zusätzlich zu der Orientierung, die in den Figuren dargestellt ist, mit einschließen. Wenn beispielsweise die Vorrichtung in einer der Figuren umgedreht wird, so liegen die Elemente, die als "untere" Seite beschrieben sind, und zwar in Verbindung mit anderen Elementen, dann in einer Orientierung vor, dass sie "auf den oberen" Seiten der anderen Elemente liegen. Der beispielhafte Ausdruck "untere" soll daher beide Orientierungen mit einschließen, und zwar "untere" und "obere", und zwar abhängig von der speziellen Orientierung der Figur. In ähnlicher Weise, wenn eine Vorrichtung in einer der Figuren umgekehrt wird, so sind die Elemente, die als "unterhalb" oder "darunter" von anderen Elementen beschrieben sind, dann so orientiert, dass sie "oberhalb" der anderen Elemente liegen. Die beispielhaften Ausdrücke "darunter" oder "unterhalb" sollen daher bei beide Orientierungen von oberhalb und unterhalb mit einschließen.
  • Die in der Beschreibung der vorliegenden Erfindung verwendete Terminologie dient dazu, die speziellen Ausführungsformen lediglich zu beschreiben, und soll nicht eine Einschränkung der Erfindung kennzeichnen. Wie in der Beschreibung der vorliegenden Erfindung und den anhängenden Ansprüchen verwendet, soll die Singularform "ein", "einer" und "der oder die" auch die Mehrzahlformen mit umfassen, wenn nicht im Text etwas anderes klar dargestellt ist. Es sei auch darauf hingewiesen, dass der Aus druck "und/oder", wie er hier verwendet wird, alle möglichen Kombinationen von einem oder mehreren der aufgelisteten und zugeordneten Punkte mit einschließen soll.
  • Es werden im Folgenden Ausführungsformen der Erfindung unter Hinweis auf die Querschnittsdarstellungen beschrieben, welche schematische Darstellungen von idealisierten Ausführungsformen der Erfindung sind (und Zwischenstrukturen derselben). Als solches können auch Abweichungen oder Variationen von Gestalten der Darstellungen als ein Ergebnis von beispielsweise den Herstellungstechniken und/oder Toleranzen erwartet werden. Somit sind die Ausführungsformen der Erfindung nicht auf die speziellen Gestalten von Zonen beschränkt, die hier dargestellt sind, sondern umfassen auch Abweichungen in den Gestalten, die beispielsweise durch die Herstellung resultieren. Beispielsweise besitzt eine implantierte Zone, die als rechteckförmig dargestellt wird, in typischer Weise abgerundete oder gekrümmte Eigenschaften und/oder einen Gradienten der Implantationskonzentration an dessen Rändern im Gegensatz zu einer binären Änderung einer implantierten zu einer nicht implantierten Zone. In ähnlicher Weise kann eine eingegrabene Zone, die Implantation gebildet wurde, zu einer Implantation in der Zone zwischen der eingegrabenen Zone und der Oberfläche führen, durch die die Implantation stattfindet. Daher sind die in den Figuren dargestellten Zonen nur von schematischer Natur und deren Gestalten sollen nicht die tatsächliche Gestalt einer Zone einer Vorrichtung wiedergeben und es ist nicht beabsichtigt, den Rahmen der Erfindung dadurch einzuschränken.
  • Wenn nicht in anderer Weise festgelegt ist, haben alle Ausdrücke, die in den offenbarten Ausführungsformen der Erfindung verwendet werden, inklusive technischer und wissenschaftlicher Ausdrücke, die gleiche Bedeutung, wie sie im Allgemeinen von Fachleuten verwendet werden und verstanden werden, an die sich die Erfindung richtet, und diese Ausdrücke sollen nicht als spezifische Definitionen einschränkend interpretiert werden, die zum Zeitpunkt der Erfindung, die hier beschrieben wird, gegolten haben. Demzufolge können diese Ausdrücke äquivalente Ausdrücke umfassen oder bedeuten, die nach diesem Zeitpunkt entstanden sind. Alle Veröffentlichungen, Patentan meldungen, Patente und andere Literaturstellen, die hier erwähnt werden, werden unter Hinweis darauf in ihrem vollen Inhalt mit einbezogen.
  • 1 zeigt ein äquivalentes Schaltungsdiagramm einer herkömmlichen komplementären statischen Metalloxid-Halbleiter-(CMOS)-Speicherzelle (SRAM) mit wahlfreiem Zugriff, wie beispielsweise eine Dünnfilmtransistor-(TFT)-SRAM-Zelle oder eine Massen-CMOS-SRAM-Zelle.
  • Um nun auf 1 einzugehen, so enthält eine CMOS-SRAM-Zelle ein Paar von Treibertransistoren TD1 und TD2, ein Paar von Übertragungstransistoren TT1 und TT2 und ein Paar von Lasttransistoren TL1 und TL2. Ein Paar der Treibertransistoren TD1 und TD2 und das Paar der Übertragungstransistoren TT1 und TT2 bestehen aus n-Kanal-Metalloxid-Halbleitertransistoren (NMOS), während das Paar der Lasttransistoren TL1 und TL2 aus p-Kanal-Metalloxid-Halbleitertransistoren (PMOS) bestehen.
  • Der erste Treibertransistor TD1 und der erste Übertragungstemperatur TT1 sind miteinander in Reihe geschaltet. Eine Sourcezone des ersten Treibertransistors TD1 ist elektrisch mit einer Erdungsleitung Vss verbunden und eine Drainzone des ersten Übertragungstransistors TT1 ist elektrisch mit einer ersten Bitleitung BL1 verbunden. In ähnlicher Weise sind der zweite Treibertransistor TD2 und der zweite Übertragungstransistor TT2 miteinander in Reihe geschaltet. Eine Sourcezone des zweiten Treibertransistors TD2 ist elektrisch mit der Erdungsleitung Vss verbunden und eine Drainzone des zweiten Übertragungstransistors TT2 ist elektrisch mit einer zweiten Bitleitung BL2 verbunden.
  • Eine Sourcezone und eine Drainzone des ersten Lasttransistors TL1 ist elektrisch mit einer Stromversorgungsleitung Vcc bzw. einer Drainzone des ersten Treibertransistors TD1 verbunden. In ähnlicher Weise ist eine Sourcezone und eine Drainzone des zweiten Lasttransistors TL2 elektrisch mit der Stromversorgungsleitung Vcc bzw. der Drainzone des zweiten Treibertransistors TD2 verbunden. Die Drainzone des ersten Lasttransistors TL1, die Drainzone des ersten Treibertransistors TD1 und die Source zone des ersten Übertragungstransistors TT1 entsprechen einem ersten Knotenpunkt N1. Ferner entsprechen die Drainzone des zweiten Lasttransistors TL2, die Drainzone des zweiten Treibertransistors TD2 und die Sourcezone des zweiten Übertragungstransistors TT2 einem zweiten Knotenpunkt N2. Die Gate-Elektrode des ersten Treibertransistors TD1 und die Gate-Elektrode des ersten Lasttransistors TL1 sind elektrisch mit dem zweiten Knotenpunkt N2 verbunden und die Gate-Elektrode des zweiten Treibertransistors TD2 und die Gate-Elektrode des zweiten Lasttransistors TL2 sind elektrisch mit dem ersten Knotenpunkt N1 verbunden. Die Gate-Elektroden des ersten und des zweiten Übertragungstansistors TT1 und TT2 sind elektrisch mit einer Wortleitung WL verbunden.
  • Die oben beschrieben CMOS-SRAM-Zelle kann einen relativ kleinen Stand-by-Strom aufweisen als auch eine relativ große Rauschgrenze (noise margin), verglichen mit einer Widerstandslast-SRAM-Zelle. Als solche können die CMOS-SRAM-Zellen weit verbreitet bei hochqualitativen SRAM(s) mit niedrigen Energieanforderungen verwendet werden. Darüber hinaus kann die SRAM-Zelle hochqualitative p-Kanal-Dünnfilmtransistoren (TFTs) als Lastwiderstände enthalten, die verbesserte elektrische Eigenschaften bieten, verglichen mit p-Kanal-Massentransistoren, die als Lasttransistor in Massen-CMOS-SRAM-Zellen verwendet werden. Demzufolge bietet die TFT-SRAM-Zelle Vorteile hinsichtlich der Integrationsdichte und der Latch-up-Immunität, verglichen mit den Massen-CMOS-SRAM-Zellen.
  • Um einen hochqualitativen p-Kanal-TFT zu erzeugen, kann der TFT ein Körpermuster enthalten, welches aus einer einkristallinen Halbleiterschicht gebildet ist. Zusätzlich kann ein ohmscher Kontakt an dem ersten und zweiten Knotenpunkt N1 und N2 ausgebildet werden, wie in 1 gezeigt ist.
  • Die 2 bis 9 sind Draufsichten, welche TFT-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung veranschaulichen. Die 2 bis 9 veranschaulichen jeweils vier Einheitszellen. In den 2 bis 7 kann ein Paar von Einheitszellen, die entlang einer y-Achse benachbart zueinander liegen, symmetrisch in Bezug auf eine x-Achse angeordnet sein. Das Paar der Einheitszellen, die zueinander entlang der y-Achse benachbart sind, kann ein zweidimensionales Zellenarray entlang der x- und y-Achse bilden. In ähnlicher Weise kann ein Paar von Einheitszellen, die entlang der x-Achse zueinander benachbart sind, in Bezug auf die y-Achse symmetrisch sein.
  • Die 10A, 11A, 12A, 13A, 14A, 15A, 16A und 17A sind Querschnittsansichten entlang einer Linie I-I' in den jeweiligen 2 bis 9, wobei Verfahren zur Herstellung von TFT-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung veranschaulicht sind. In ähnlicher Weise zeigen die 10B, 11B, 12B, 13B, 14B, 15B, 16B und 17B Querschnittsansichten entlang einer Linie II-II' jeweils in den 2 bis 9, welche Verfahren zur Herstellung der TFT-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung veranschaulichen.
  • Die Strukturen der TFT-SRAM-Zellen gemäß einiger Ausführungsformen der Erfindung werden nun unter Hinweis auf die 1 bis 9, 17A und 17B beschrieben.
  • Gemäß den 2, 17A und 17 wird eine Isolationsschicht 3 an einer vorbestimmten Zone eines Halbleitersubstrats 1 ausgebildet, um eine erste und eine zweite aktive Zone 3a und 3b zu definieren. Das Halbleitersubstrat 1 kann aus einem einkristallinen Halbleitersubstrat bestehen. Beispielsweise kann das Halbleitersubstrat aus einem einkristallinen Siliziumsubstrat bestehen. Die erste und die zweite aktive Zone 3a und 3b sind parallel zu einer y-Achse angeordnet. Jede der ersten und zweiten aktiven Zonen 3a und 3b enthalten eine Übertragungstransistor-Aktivzone 3t und eine Treibertransistor-Aktivzone 3d benachbart der Übertragungstransistor-Aktivzone 3t entlang der y-Achse. Zusätzlich enthält jede der ersten und zweiten Aktivzonen 3a und 3b eine Erdungs-Aktivzone 3g, die benachbarte einem Endabschnitt der Treibertransistor-Aktivzone 3d zu einer Nachbarzelle hin entlang einer x-Achse angeordnet sind. Die Übertragungstransistor-Aktivzone 3t der ersten aktiven Zone 3a befindet sich benachbart zu der Treibertransistor-Aktivzone 3d der zweiten aktiven Zone 3b, und die Treibertransistor-Aktivzone 3d der ersten aktiven Zone 3a ist benachbart zu der Übertragungstransistor-Aktivzone 3t der zweiten aktiven Zone 3b angeordnet. Demzufolge sind in einer Ein heitszelle die erste aktive Zone 3a und die zweite aktive Zone 3b symmetrisch in Bezug auf einen zentralen Punkt der Einheitszellenzone angeordnet.
  • Eine erste Treiber-Gate-Elektrode 7d' ist so ausgebildet, dass sie über der Treibertransistor-Aktivzone 3d der ersten aktiven Zone 3a kreuzt, und eine erste Übertragungs-Gate-Elektrode 7t' ist so ausgebildet, dass sie über der Übertragungstransistor-Aktivzone 3t der ersten aktiven Zone 3a kreuzt. In ähnlicher Weise ist eine zweite Treiber-Gate-Elektrode 7d'' so ausgebildet, dass sie über der Treibertransistor-Aktivzone 3d der zweiten aktiven Zone 3b kreuzt, und eine zweite Übertragungs-Gate-Elektrode 7t'' ist so ausgebildet, dass sie über der Übertragungstransistor-Aktivzone 3t der zweiten aktiven Zone 3b kreuzt. Die zweite Übertragungs-Gate-Elektrode 7t'' kann mit einer anderen zweiten Übertragungs-Gate-Elektrode der benachbarten Einheitszelle entlang der x-Achse verbunden sein, wie in 2 gezeigt ist. In ähnlicher Weise kann die erste Übertragungs-Gate-Elektrode 7t' auch mit einer anderen Übertragungs-Gate-Elektrode der benachbarten Einheitszelle entlang der x-Achse verbunden sein.
  • Eine erste Knotenpunkt-Fremdstoffzone 13n' ist an einer Fläche der ersten aktiven Zone 3a zwischen der ersten Treiber-Gate-Elektrode 7d' und der ersten Übertragungs-Gate-Elektrode 7t' ausgebildet. Auch ist eine erste Erdungs-Fremdstoffzone 13s' an einer Fläche der ersten aktiven Zone 3a ausgebildet, die benachbart zu der ersten Treiber-Gate-Elektrode 7d' liegt und gegenüber der ersten Knotenpunkt-Fremdstoffzone 13n' und eine erste Bitleitungs-Fremdstoffzone 13d' ist an der Fläche der ersten aktiven Zone 3a benachbart zu der ersten Übertragungs-Gate-Elektrode 7t' und gegenüber der ersten Knotenpunkt-Fremdstoffzone 13n' ausgebildet.
  • In ähnlicher Weise ist eine zweite Knotenpunkt-Fremdstoffzone (nicht gezeigt) an einer Fläche der zweiten aktiven Zone 3b zwischen der zweiten Treiber-Gate-Elektrode 7d'' und der zweiten Übertragungs-Gate-Elektrode 7t'' ausgebildet. Eine zweite Erdungs-Fremdstoffzone (nicht gezeigt) ist ebenfalls an einer Fläche der zweiten aktiven Zone 3b benachbart der zweiten Treiber-Gate-Elektrode 7d'' und gegenüber der zweiten Knotenpunkt-Fremdstoffzone ausgebildet und eine zweite Bitleitungs-Fremdstoffzone (nicht gezeigt) ist an einer Fläche der zweiten aktiven Zone 3b benachbart zu der zweiten Übertragungs-Gate-Elektrode 7t'' und gegenüber der zweiten Knotenpunkt-Fremdstoffzone ausgebildet.
  • Eine Gate-Isolationsschicht 5 ist zwischen den Gate-Elektroden 7t', 7t'', 7d' und 7d'' und den aktiven Zonen 3a und 3b ausgebildet. Seitenwände der Gate-Elektroden 7t', 7t'', 7d' und 7d'' können durch Gate-Abstandshalter 11 abgedeckt sein. Leicht dotierte Drainzonen (LDD) 9 können in den aktiven Zonen 3a und 3b unter den Gate-Abstandshaltern 11 ausgebildet sein. Die LDD-Zonen 9 sind mit Rändern der Fremdstoffzonen 13s', 13n' und 13d' verbunden.
  • Die erste Erdungs-Fremdstoffzone 13a', die erste Treiber-Gate-Elektrode 7d' und die erste Knotenpunkt-Fremdstoffzone 13n' bilden einen ersten Treibertransistor (TD1 in 1). Die erste Knotenpunkt-Fremdstoffzone 13n', die erste Übertragungs-Gate-Elektrode 7t' und die erste Bitleitungs-Fremdstoffzone 13d' bilden einen ersten Übertragungstransistor (TT1 in 1). Als solches entspricht die erste Erdungs-Fremdstoffzone 13s' einer Sourcezone des ersten Treibertransistors TD1 und die erste Bitleitungs-Fremdstoffzone 13d' entspricht einer Drainzone des ersten Übertragungstransistors TT1. Demzufolge wird die erste Knotenpunkt-Fremdstoffzone 13n' als eine Drainzone des ersten Treibertransistors TD1 und als eine Sourcezone des ersten Übertragungstransistors TT1.
  • In ähnlicher Weise bilden die zweite Erdungs-Fremdstoffzone, die zweite Treiber-Gate-Elektrode 7d'' und die zweite Knotenpunkt-Fremdstoffzone einen zweiten Treibertransistor (TD2 in 1). Die zweite Knotenpunkt-Fremdstoffzone, die zweite Übertragungs-Gate-Elektrode 7t'' und die zweite Bitleitungs-Fremdstoffzone bilden einen zweiten Übertragungstransistor (TT2 in 1). Als solche entspricht die zweite Erdungs-Fremdstoffzone einer Sourcezone des zweiten Treibertransistors TD2 und die zweite Bitleitungs-Fremdstoffzone entspricht einer Drainzone des zweiten Übertragungstransistors TT2. Demzufolge wirkt die zweite Knotenpunkt-Fremdstoffzone als eine Drainzone des zweiten Treibertransistors TD2 und als eine Sourcezone des zweiten Übertragungstransistors TT2. Die Treibertransistoren TD1 und TD2 und die Übertragungstransistoren TT1 und TT2 können aus Massen-Metalloxid-Halbleitertransistoren (MOS) bestehen, die auf dem Halbleitersubstrat 1 ausgebildet sind.
  • Bei einigen Ausführungsformen sind die Treibertransistoren TD1 und TD2 und die Übertragungstransistoren TT1 und TT2 aus NMOS-Transistoren gebildet. In solch einem Fall entsprechen die Fremdstoffzonen 13s', 13n' und 13d' und die LDD-Zonen 9 den N-leitenden Fremdstoffzonen und die Treiber-Gate-Elektroden 7d' und 7d'' und die Übertragungs-Gate-Elektroden 7f und 7t'' können die N-leitenden Polysiliziummuster bilden. Die LDD-Zonen 9 besitzen eine relativ niedrige Fremdstoffkonzentration, verglichen mit den Fremdstoffzonen 13s', 13n' und 13d'.
  • Es ist eine untere Zwischenschicht-Isolierschicht 17 auf dem Halbleitersubstrat ausgebildet, welches die Übertragungstransistoren TT1 und TT2 und die Treibertransistoren TD1 und TD2 aufweist. Zusätzlich kann eine untere Ätzstoppschicht 15 zwischen den Transistoren TT1, TT2, TD1 und TD2 und der unteren Zwischenschicht-Isolierschicht 17 ausgebildet sein. Die untere Ätzstoppschicht 15 kann aus einer isolierenden Schicht mit einer Ätzselektivität in Bezug auf die untere Zwischenschicht-Isolierschicht 17 bestehen. Wenn beispielsweise die untere Zwischenschicht-Isolierschicht 17 aus einer Siliziumoxidschicht besteht, kann die untere Ätzstoppschicht 15 entweder eine Siliziumnitridschicht oder eine Siliziumoxynitridschicht sein.
  • Um nun auf die 3, 17A und 17B einzugehen, so ist die erste Knotenpunkt-Fremdstoffzone 13n' durch ein erstes Knotenpunkt-Kontaktloch 19a freigelegt, welches durch die untere Zwischenschicht-Isolierschicht 17 verläuft. In ähnlicher Weise ist auch die zweite Knotenpunkt-Fremdstoffzone durch ein zweite Knotenpunkt-Kontaktloch 19b freigelegt, welches durch die untere Zwischenschicht-Isolierschicht 17 verläuft. Das erste Knotenpunkt-Kontaktloch 19a ist mit einem ersten Knotenpunkt-Halbleiterpfropfen 21a gefüllt und das zweite Knotenpunkt-Kontaktloch 19b ist mit einem zweiten Knotenpunkt-Halbleiterpfropfen (nicht gezeigt) gefüllt. Demzufolge befindet sich der ersten Knotenpunkt-Halbleiterpfropfen 21a direkt auf der ersten Knotenpunkt-Fremd stoffzone 13n' und der zweite Knotenpunkt-Halbleiterpfropfen befindet sich direkt auf der zweiten Knotenpunkt-Fremdstoffzone. Der erste und der zweiten Knotenpunkt-Halbleiterpfropfen können aus einkristallinen Halbleiterpfropfen bestehen. Wenn beispielsweise das Halbleitersubstrat 1 aus einem Einkristallen Siliziumsubstrat besteht, können die Knotenpunkt-Halbleiterpfropfen aus einkristallinen Siliziumpfropfen bestehen. Die Knotenpunkt-Halbleiterpfropfen können von einem Leitfähigkeitstyp sein, welcher der gleiche ist wie oder verschieden ist von demjenigen der Knotenpunkt-Fremdstoffzonen. Beispielsweise können die Knotenpunkt-Halbleiterpfropfen entweder vom N-Typ oder vom P-Typ sein. Wenn die Treibertransistor TD1 und TD2 und die Übertragungstransistoren TT1 und TT2 aus NMOS-Transistoren bestehen, ist es zu bevorzugen, dass die Knotenpunkt-Halbleiterpfropfen vom N-Typ sind. Alternativ können die Knotenpunkt-Halbleiterpfropfen in sich aus einem Halbleiter bestehen.
  • Es sind erste und zweite Körpermuster 23a und 23b auf der unteren Zwischenschicht-Isolierschicht 17 angeordnet. Die ersten und zweiten Körpermuster 23a und 23b können aus einkristallinen Halbleitermustern bestehen. Wenn beispielsweise die Knotenpunkt-Halbleiterpfropfen aus einkristallinen Siliziumpfropfen bestehen, können die ersten und zweiten Körpermuster 23a und 23b aus einkristallinen Siliziummustern bestehen. Das erste Körpermuster 23a ist so angeordnet, dass es über der ersten Treiber-Gate-Elektrode 7d' kreuzt und sich in Kontakt mit einer oberen Oberfläche des ersten Knotenpunkt-Halbleiterpfropfens 21a erstreckt. In ähnlicher Weise ist das zweite Körpermuster 23b so angeordnet, dass es über der zweiten Treiber-Gate-Elektrode 7d'' kreuzt und sich in Kontakt mit einer oberen Oberfläche des zweiten Knotenpunkt-Halbleiterpfropfens erstreckt.
  • Gemäß den 4, 17A und 17B ist eine erste Last-Gate-Elektrode 27a so angeordnet, dass sie über dem ersten Körpermuster 23a kreuzt, und eine zweite Last-Gate-Elektrode 27b ist so angeordnet, dass sie über dem zweiten Körpermuster 23b kreuzt bzw. dieses Muster kreuzt. Eine Gate-Isolierschicht 25 ist zwischen den Körpermustern 23a und 23b und den Last-Gate-Elektroden 27a und 27b zwischengefügt. Die erste Last-Gate-Elektrode 27a kann sich so erstrecken, dass sie sich mit dem zweiten Körpermu ster 23b überlappt und/oder benachbart zu diesem verläuft, und zwar auf dem zweiten Knotenpunkt-Halbleiterpfropfen. Die zweite Last-Gate-Elektrode 27b kann so verlaufen, dass sie sich mit dem ersten Körpermuster 23a auf dem ersten Halbleiterpfropfen 21a überlappt und/oder benachbart zu diesem verläuft.
  • Eine erste Drainzone 33d' ist in dem ersten Körpermuster 23a benachbart zu der ersten Last-Gate-Elektrode 27a ausgebildet und steht in Kontakt mit dem ersten Knotenpunkt-Halbleiterpfropfen 21a. Als solches ist der erste Knotenpunkt-Halbleiterpfropfen 21a direkt auf der ersten Drainzone 33d' angeordnet. Auch ist eine erste Sourcezone 33s' in dem ersten Körpermuster 23a benachbart zu der ersten Last-Gate-Elektrode 27a und gegenüber der ersten Drainzone 33d' ausgebildet. In ähnlicher Weise ist eine zweite Drainzone (nicht gezeigt) in dem zweiten Körpermuster 23b benachbart der zweiten Last-Gate-Elektrode 27b und in Kontakt mit dem zweiten Knotenpunkt-Halbleiterpfropfen ausgebildet und eine zweite Sourcezone (nicht gezeigt) ist in dem zweiten Körpermuster 23b benachbart zu der zweiten Last-Gate-Elektrode 27b und gegenüber der zweiten Drainzone ausgebildet. Die erste Last-Gate-Elektrode 27a, die erste Sourcezone 33s' und die erste Drainzone 33d' bilden einen ersten Lasttransistor (TL1 in 1). Die zweite Last-Gate-Elektrode 27b, die zweite Sourcezone und die zweite Drainzone bilden einen zweiten Lasttransistor (TL2 in 1). Die Lasttransistoren TL1 und TL2 können aus Dünnfilm-MOS-Transistoren bestehen, die an den Körpermustern 23a und 23b ausgebildet sind.
  • Die Last-Gate-Elektroden 27a und 27b können die obere Oberfläche der Körpermuster 23b als auch die Seitenwände derselben abdecken, wie in 17A gezeigt ist. Daher bieten die Lasttransistoren TL1 und TL2 Vorteile ähnlich denjenigen von Fin-Typ-Feldeffekttransistoren (FinFET). Mit anderen Worten zeitigen die Lasttransistoren TL1 und TL2 verbesserte Einschaltstromantriebsfähigkeiten. Aus diesem Grund ist es auch möglich, nicht nur die Datenfesthalteeigenschaften zu verbessern, die auf Niedrigspannungs-Betriebseigenschaften der SRAM-Zelle bezogen sind, sondern auch eine Soft-Fehlerrate (SER) auf Grund von Alpha-Teilchen zu reduzieren.
  • Darüber hinaus können die Seitenwände der Last-Gate-Elektroden 27a und 27b mit Gate-Abstandshaltern 31 bedeckt sein. Die LDD-Zonen 29 können in den Körpermustern 23a und 23b unter den Gate-Abstandshaltern 31 vorgesehen sein. Die LDD-Zonen 29 sind mit den Rändern der Source-/Drainzonen 33s' und 33d' verbunden.
  • Die Lasttransistoren TL1 und TL2 können aus PMOS-Transistoren bestehen. Als solche können die Source- und Drainzonen 33s' und 33d' und die LDD-Zonen 29 aus P-leitenden Fremdstoffzonen bestehen und die Last-Gate-Elektroden 27a und 27b können P-leitende Polysiliziummuster sein. Die LDD-Zonen 29 können eine relativ niedrige Fremdstoffkonzentration aufweisen, und zwar verglichen mit den Source- und Drainzonen 33s' und 33d'.
  • Eine obere Zwischenschicht-Isolierschicht 37 wird dann auf dem Halbleitersubstrat ausgebildet, welches die Lasttransistoren TL1 und TL2 enthält. Eine obere Ätzstoppschicht 35 kann zwischen den Lasttransistoren TL1 und TL2 und der oberen Zwischenschicht-Isolierschicht 37 zwischengefügt sein. Die obere Ätzstoppschicht 35 kann aus einer Isolierschicht bestehen mit einer Ätzselektivität in Bezug auf die obere Zwischenschicht-Isolierschicht 37. Wenn beispielsweise die obere Zwischenschicht-Isolierschicht 37 aus einer Siliziumoxidschicht besteht, kann die obere Ätzstoppschicht 35 entweder eine Siliziumnitridschicht oder eine Siliziumoxynitridschicht sein.
  • Gemäß den 5, 17A und 17B sind die erste Treiber-Gate-Elektrode 7d' und die erste Last-Gate-Elektrode 27a durch ein erstes Gate-Kontaktloch 39a freigelegt, welches durch die obere Zwischenschicht-Isolierschicht 37, die obere Ätzstoppschicht 35, die erste Last-Gate-Elektrode 27a, die untere Zwischenschicht-Isolierschicht 17 und die untere Ätzstoppschicht 15 hindurch verläuft. Das erste Gate-Kontaktloch 39a wird mit einem ersten Metall-Gate-Pfropfen (nicht gezeigt) gefüllt.
  • In ähnlicher Weise sind die zweite Treiber-Gate-Elektrode 7d'' und die zweite Last-Gate-Elektrode 27b durch ein zweites Gate-Kontaktloch 39b freigelegt, welches durch die obere Zwischenschicht-Isolierschicht 37, die obere Ätzstoppschicht 35, die zweite Last-Gate-Elektrode 27b, die unter Zwischenschicht-Isolierschicht 17 und die untere Ätzstoppschicht 15 verläuft. Das zweite Gate-Kontaktloch 39b wird mit einem zweiten Metall-Gate-Pfropfen oder -Stecker (plug) 41b gefüllt. Die ersten und zweiten Metall-Gate-Pfropfen können aus einer Metallschicht gebildet werden, die so ausgewählt wird, um einen ohmschen Kontakt in Bezug auf sowohl einen P-leitenden Halbleiter als auch einen N-leitenden Halbleiter vorzusehen. Beispielsweise können die Metall-Gate-Pfropfen aus Wolframpfropfen bestehen. Als solche können die Metall-Gate-Pfropfen PN-Übergänge an ihrer Entstehung zwischen den Treiber-Gate-Elektroden 7d' und 7d'' und den Last-Gate-Elektroden 27a und 27b hindern.
  • Die erste Drainzone 33d', der erste Knotenpunkt-Halbleiterpfropfen 21a und die zweite Last-Gate-Elektrode 27b werden durch ein erstes Drain-Kontaktloch 43n' freigelegt, welches durch die obere Zwischenschicht-Isolierschicht 37, die obere Ätzstoppschicht 35, die zweite Last-Gate-Elektrode 27b und die untere Zwischenschicht-Isolierschicht 17 verläuft. Das erste Drain-Kontaktloch 43n' wird mit einem ersten Metall-Drain-Pfropfen 45n' gefüllt. Die zweite Drainzone, der zweite Knotenpunkt-Halbleiterpfropfen und die erste Last-Gate-Elektrode 27a werden durch ein zweites Drain-Kontaktloch 43n'' freigelegt, welches durch die obere Zwischenschicht-Isolierschicht 37, die obere Ätzstoppschicht 35, die erste Last-Gate-Elektrode 27a und die untere Zwischenschicht-Isolierschicht 17 hindurch verläuft. Das zweite Drain-Kontaktloch 43n'' wird mit einem zweiten Metall-Drain-Pfropfen (nicht gezeigt) gefüllt. Als ein Ergebnis wird der ersten Metall-Drain-Pfropfen 45n' elektrisch mit der ersten Drainzone 33d', einer Seitenwand des ersten Knotenpunkt-Halbleiterpfropfens 21a und der zweiten Last-Gate-Elektrode 27b verbunden, und der zweite Metall-Drain-Pfropfen wird elektrisch mit der zweiten Drainzone, einer Seitenwand des zweiten Knotenpunkt-Halbleiterpfropfens und der ersten Last-Gate-Elektrode 27a verbunden. Mit anderen Worten wird der erste Metall-Drain-Pfropfen 45n' direkt mit der ersten Drainzone 33d', einer Seitenwand des ersten Knotenpunkt-Halbleiter-Pfropfens 21a und der zweiten Lastelektrode 27b verbunden, und der zweite Metall-Drain-Pfropfen wird direkt mit der zweiten Drainzone, einer Seitenwand des zweiten Knotenpunkt-Halbleiterpfropfens und der ersten Lastelektrode verbunden. Die Metall-Drain-Pfropfen können aus einem Metall gebildet wer den, das so ausgewählt wird, dass ein ohmscher Kontakt in Bezug von sowohl einem p-leitenden Halbleiter als auch in Bezug zu einem n-leitenden Halbleiter gebildet wird, wie dies weiter oben in Verbindung mit den Gate-Metallpfropfen beschrieben wurde. Beispielweise können die Metall-Drain-Pfropfen aus Wolfram-Pfropfen gebildet sein.
  • Der erste Metall-Drain-Pfropfen 45n' kann durch die untere Ätzstoppschicht 15 hindurch verlaufen, so dass er in direktem Kontakt mit der ersten Knotenpunkt-Fremdstoffzone 13n' steht und der zweite Metall-Drain-Pfropfen kann auch durch die untere Ätzstoppschicht 15 hindurch verlaufen, so dass er in Kontakt mit der zweiten Knotenpunkt-Fremdstoffzone steht. Mit anderen Worten steht der erste Metall-Drain-Pfropfen 45n' direkt auf der ersten Knotenpunkt-Fremdstoffzone 13n' auf und der zweite Metall-Drain-Pfropfen steht direkt auf der zweiten Knotenpunkt-Fremdstoffzone auf. Speziell dann, wenn die Halbleiterpfropfen von einem unterschiedlichen Leitfähigkeitstyp sind, und zwar in Bezug auf die Knotenpunkt-Fremdstoffzonen, oder wenn die Halbleiterpfropfen in sich aus einem Halbleiter zusammengesetzt sind, können der erste und der zweite Metall-Drain-Pfropfen so erweitert werden, dass er direkt auf der ersten bzw. zweiten Knotenpunkt-Fremdstoffzone aufsitzt. Wenn beispielsweise die Knotenpunkt-Fremdstoffzonen aus N-leitenden Fremdstoffzonen bestehen und die Halbleiterpfropfen aus p-leitenden Halbleitern gebildet sind und/oder in sich aus Halbleitern bestehen, können sich der erste und der zweite Metall-Drain-Pfropfen so erstrecken, dass sie direkt in Kontakt mit der ersten bzw. der zweiten Knotenpunkt-Fremdstoffzone stehen. Dies kann den Kontaktwiderstand auf Grund von PN-Übergängen zwischen den Knotenpunkt-Halbleiterpfropfen und den Knotenpunkt-Fremdstoffzonen reduzieren. Als solches bilden der erste Halbleiterpfropfen 21a und der erste Metall-Drain-Pfropfen 45n' einen ersten Vielfachschichtpfropfen zwischen der ersten Knotenpunkt-Fremdstoffzone 13n' und der ersten Drainzone 33d'. In ähnlicher Weise bilden der zweite Halbleiterpfropfen und der zweite Metall-Drain-Pfropfen einen zweiten Vielfachschichtpfropfen zwischen der zweiten Knotenpunkt-Fremdstoffzone und der zweiten Drainzone.
  • Die Knotenpunkt-Halbleiterpfropfen, die Metall-Drain-Pfropfen und die Metall-Gate-Pfropfen vervollständigen eine Verriegelungsschaltung (latch circuit), welche die ersten und zweiten Treibertransistoren TD1 und TD2 als auch die ersten und zweiten Lasttransistoren TL1 und TL2 enthält. Die erste Knotenpunkt-Fremdstoffzone 13n', der zweite Knotenpunkt-Halbleiterpfropfen 21a, die erste Drainzone 33d', der erste Metall-Drain-Pfropfen 45n' und die zweite Last-Gate-Elektrode 27b sind miteinander elektrisch verbunden, so dass sie dadurch eine erste Drain-Knotenpunkt-Kontaktstruktur formen. In ähnlicher Weise sind die zweite Knotenpunkt-Fremdstoffzone, der zweite Knotenpunkt-Halbleiterpfropfen, die zweite Drainzone, der zweite Metall-Drain-Pfropfen und die erste Last-Gate-Elektrode 27a elektrisch miteinander verbunden, so dass sie eine zweite Drain-Knotenpunkt-Kontaktstruktur formen.
  • Demzufolge kann eine Knotenpunkt-Kontaktstruktur einen Vielfachschichtpfropfen umfassen, der sich durch eine Isolierschicht auf einem Halbleitersubstrat erstreckt und der eine Knotenpunkt-Fremdstoffzone in einer aktiven Zone des Substrats mit einer Source-/Drainzone in einem leitenden Schichtmuster auf der Isolierschicht verbindet. Spezifischer ausgedrückt, kann der Vielfachschichtpfropfen einen Halbleiterpfropfen enthalten, der sich direkt auf der aktiven Zone befindet und sich durch wenigstens einen Abschnitt der Isolierschicht hindurch erstreckt, und einen Metallpfropfen enthalten, der direkt auf dem Halbleiterpfropfen und dem leitenden Schichtmuster vorgesehen ist und sich durch wenigstens einen Abschnitt der isolierenden Schicht erstreckt.
  • Die erste Erdungs-Fremdstoffzone 13s' und die zweite Erdungs-Fremdstoffzone werden durch erste und zweite untere Erdungsleitungs-Kontaktlöcher 43s' und 43s'' jeweils freigelegt. Das erste untere Erdungsleitungs-Kontaktloch 43s' ist mit einem ersten unteren Erdungsleitungs-Kontaktpfropfen 45s' gefüllt und das zweite untere Erdungsleitungs-Kontaktloch 43s'' ist mit einem zweiten unteren Erdungsleitungs-Kontaktpfropfen gefüllt (nicht gezeigt). Ferner sind die erste Bitleitungs-Fremdstoffzone 13d' und die zweite Bitleitungs-Fremdstoffzone jeweils durch erste und zweite untere Bitleitungs-Kontaktlöcher 43b' und 43b'' freigelegt. Das erste untere Bitleitungs-Kontaktloch 43b' ist mit einem ersten unteren Bitleitungs-Kontaktpfropfen 45b' gefüllt und das zweite untere Bitleitungs-Kontaktloch 43b'' ist mit einem zweiten unteren Bitleitungs-Kontaktpfropfen (nicht gezeigt) gefüllt.
  • Die unteren Erdungsleitungs-Kontaktpfropfen und die unteren Bitleitungs-Kontaktpfropfen können ebenfalls aus Wolframpfropfen, ähnlich wie die Metall-Gate-Pfropfen und die Metall-Drain-Pfropfen, bestehen. Alternativ kann jeder der Metall-Gate-Pfropfen, der unteren Erdungsleitungs-Kontaktpfropfen, der unteren Bitleitungs-Kontaktpfropfen und der Metall-Drain-Pfropfen einen Wolframpfropfen enthalten als auch ein Sperr-Metallschichtmuster, welches eine Seitenwand und eine Bodenfläche des Wolframpfropfens umschließt.
  • Ein Halbleitersubstrat, welches Metall-Drain-Pfropfen und Metall-Gate-Pfropfen enthält, ist mit einer ersten isolierenden Schicht 47 abgedeckt.
  • Um nun auf die 6, 17A und 17B einzugehen, so wird der erste untere Erdungsleitungs-Kontaktpfropfen 45s' durch ein erstes Zwischen-Erdungsleitungs-Kontaktloch 49s' freigelegt, welches durch die erste isolierende Schicht 47 hindurch verläuft. Der zweite untere Erdungsleitungs-Kontaktpfropfen wird durch ein zweites Zwischen-Erdungsleitungs-Kontaktloch 49s'' freigelegt, welches durch die erste isolierende Schicht 47 hindurch verläuft. Das erste Zwischen-Erdungsleitungs-Kontaktloch 49s' ist mit einem ersten Zwischen-Erdungsleitungs-Kontaktpfropfen 51s' gefüllt und das zweite Zwischen-Erdungsleitungs-Kontaktloch 49s'' ist mit einem zweiten Zwischen-Erdungsleitungs-Kontaktpfropfen (nicht gezeigt) gefüllt. Auch sind die ersten und zweiten Übertragungs-Gate-Elektrode 7t' und 7t'' jeweils durch erste und zweite Wortleitungs-Kontaktlöcher 49w' und 49w'' freigelegt, die durch die erste isolierende Schicht 47, die obere Zwischenschicht-Isolierschicht 37, die obere Ätzstoppschicht 35, die untere Zwischenschicht-Isolierschicht 17 und die untere Ätzstoppschicht 15 verlaufen. Das erste Wortleitungs-Kontaktloch 49w' ist mit einem ersten Wortleitungs-Kontaktpfropfen 51w' gefüllt und das zweite Wortleitungs-Kontaktloch 49w'' ist mit einem zweiten Wortleitungs-Kontaktpfropfen (nicht gezeigt) gefüllt.
  • Die Oberfläche des Halbleitersubstrats, welche die Wortleitungs-Kontaktpfropfen und die Zwischen-Erdungsleitungs-Kontaktpfropfen enthält, ist mit einer zweiten isolie renden Schicht 53 abgedeckt. Die Wortleitungen 55w sind innerhalb der zweiten isolierenden Schicht 53 angeordnet. Die Wortleitungen 55w sind so angeordnet, dass sie die erste und die zweite aktive Zone 3a und 3b kreuzen. Die Wortleitungen 55w stehen in Kontakt mit den oberen Oberflächen der ersten und der zweiten Wortleitungs-Kontaktpfropfen. Die Wortleitungen 55w und die zweite isolierende Schicht 53 sind mit einer dritten isolierenden Schicht 57 abgedeckt.
  • Gemäß den 7, 17A und 7B sind der erste Zwischen-Erdungsleitungs-Kontaktpfropfen 51s' und der zweite Zwischen-Erdungsleitungs-Kontaktpfropfen jeweils durch erste und zweite obere Erdungsleitungs-Kontaktlöcher 59s' und 59s'' freigelegt, die durch die dritte isolierende Schicht 57 und die zweite isolierende Schicht 53 hindurch verlaufen. Das erste obere Erdungsleitungs-Kontaktloch 59s' ist mit einem ersten oberen Erdungsleitungs-Kontaktpfropfen 61s' gefüllt und das zweite obere Erdungsleitungs-Kontaktloch 59s'' ist mit einem zweiten oberen Erdungsleitungs-Kontaktpfropfen (nicht gezeigt) gefüllt. Auch sind der erste untere Bitleitungs-Kontaktpfropfen 45b' und der zweite untere Bitleitungs-Kontaktpfropfen jeweils durch erste und zweite Zwischen-Bitleitungs-Kontaktlöcher 59b' und 59b'' freigelegt, die durch die erste bis dritte Isolierschicht 47, 53 und 57 hindurch verlaufen. Das erste Zwischen-Bitleitungs-Kontaktloch 59b' ist mit einem ersten Zwischen-Bitleitungs-Kontaktpfropfen 61b' gefüllt und das zweite Zwischen-Bitleitungs-Kontaktloch 59b'' ist mit einem zweiten Zwischen-Bitleitungs-Kontaktpfropfen (nicht gezeigt) gefüllt.
  • Die erste Sourcezone 33s' des ersten Lasttransistors TL1 ist durch ein erstes Stromleitungs-Kontaktloch 59c' freigelegt, welches durch die obere Zwischenschicht-Isolierschicht 37, die obere Ätzstoppschicht 35 und die ersten bis dritten Isolierschichten 47, 53 und 57 hindurch verläuft. In ähnlicher Weise ist die zweite Sourcezone des zweiten Lasttransistors TL2 durch ein zweites Stromleitungs-Kontaktloch 59c'' freigelegt, welches durch die obere Zwischenschicht-Isolierschicht 37, die obere Ätzstoppschicht 35 und die erste bis dritte Isolierschicht 47, 53 und 57 hindurch verläuft. Das erste und das zweite Stromleitungs-Kontaktloch 59c' und 59c'' sind mit ersten und zweiten Stromleitungs-Kontaktpfropfen (nicht gezeigt) jeweils gefüllt.
  • Die Oberfläche des Halbleitersubstrats mit den Stromleitungs-Kontaktpfropfen wird dann mit einer vierten isolierenden Schicht 63 abgedeckt.
  • 8 zeigt eine Draufsicht, welche die Strom- und Erdungsleitungen der CMOS-SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung veranschaulicht. In 8 sind einige der Elemente, die in 7 gezeigt sind, beispielsweise die Körpermuster 23a und 23b, die unteren Bitleitungs-Kontaktlöcher 43b' und 43b'', die unteren Erdungsleitungs-Kontaktlöcher 43s' und 43s'', die Zwischen-Erdungsleitungs-Kontaktlöcher 49s' und 49s'' und die Wortleitungen 55w nicht gezeigt, um eine komplexe Darstellung zu vermeiden.
  • Um nun auf die 8, 17A und 17B näher einzugehen, so können die Stromversorgungsleitungen 65c und die Erdungsleitungen 65s in der vierten isolierenden Schicht 63 angeordnet sein. Wie in 8 gezeigt ist, kann die SRAM-Zelle ein zweidimensionales Array bilden mit Reihen und mit Spalten, die parallel zu der x-Achse bzw. y-Achse verlaufen. Die Stromversorgungsleitungen 65c können auf den SRAM-Zellen in geradzahligen Reihen des Arrays angeordnet sein und die Erdungsleitungen 65s können auf den SRAM-Zellen in ungeradzahligen Reihen des Arrays angeordnet sein. Als ein Ergebnis können die Stromversorgungsleitung 65c und die Erdungsleitung 65s so angeordnet sein, dass sie über der ersten und der zweiten aktiven Zone 3a und 3b kreuzen und diese können abwechselnd und wiederholt angeordnet sein. Die Stromversorgungsleitungen 65c sind elektrisch mit den ersten und zweiten Stromversorgungsleitungs-Kontaktpfropfen verbunden und die Erdungsleitungen 65s sind elektrisch mit den ersten und zweiten oberen Erdungsleitungs-Kontaktpfropfen verbunden.
  • Die Erdungsleitungen 65s, die Stromversorgungsleitungen 65c und die vierte isolierende Schicht 63 werden dann mit einer fünften isolierenden Schicht 67 bedeckt.
  • Gemäß den 9, 17A und 17B kann der ersten Zwischen-Bitleitungs-Kontaktpfropfen 61b' durch ein erstes oberes Bitleitungs-Kontaktloch 69b' freigelegt sein, wel ches durch die vierte und die fünfte isolierende Schicht 63 und 67 hindurch verläuft, und der zweite Zwischen-Bitleitungs-Kontaktpfropfen dann durch ein zweites oberes Bitleitungs-Kontaktloch 69b'' freigelegt sein, welches durch die vierte und die fünfte isolierende Schicht 63 und 67 hindurch verläuft. Das erste obere Bitleitungs-Kontaktloch 69b' ist mit einem ersten oberen Bitleitungs-Kontaktpfropfen 71b' gefüllt und das zweite obere Bitleitungs-Kontaktloch 69b'' ist mit einem zweiten oberen Bitleitungs-Kontaktpfropfen (nicht gezeigt) gefüllt.
  • Es sind erste und zweite parallele Bitleitungen 73b' und 73b'' auf der fünften Isolierschicht 67 ausgebildet. Die ersten und zweiten Bitleitungen 73b' und 73b'' sind so angeordnet, dass sie über den Stromversorgungsleitungen 65c und den Erdungsleitungen 65s kreuzen. Die erste Bitleitung 73b' ist elektrisch mit dem ersten oberen Bitleitungs-Kontaktpfropfen 71b' verbunden und die zweite Bitleitung 73b'' ist elektrisch mit dem zweiten oberen Bitleitungs-Kontaktpfropfen verbunden.
  • Die ersten und zweiten Drain-Knotenpunkt-Kontaktstrukturen, die in Verbindung mit den 5, 17A und 17B beschrieben wurden, können abgewandelt werden, um verschiedenartige unterschiedliche Konfigurationen zusätzlich zu den oben beschriebenen zu erhalten.
  • Die 13C und 13D zeigen Querschnittsansichten, die erste Drain-Knotenpunkt-Kontaktstrukturen von SRAM-Zellen gemäß anderer Ausführungsformen der vorliegenden Erfindung veranschaulichen.
  • Gemäß 13C ist ein erster Metall-Drain-Pfropfen 45na' so angeordnet, dass er durch die obere Zwischenschicht-Isolierschicht 37, die obere Ätzstoppschicht 35, die zweite Last-Gate-Elektrode 27b, die erste Drainzone 33d' und die untere Zwischenschicht-Isolierschicht 17 hindurch verläuft. Somit ist der erste Metall-Drain-Pfropfen 45na' elektrisch mit der ersten Drainzone 33d' und der zweiten Last-Gate-Elektrode 27b verbunden. Der erste Metall-Drain-Pfropfen 45na' kann eine Bodenfläche aufweisen, die höher liegt als eine obere Oberfläche der ersten Knotenpunkt-Fremdstoffzone 13n'. Ein erster Knotenpunkt-Halbleiterpfropfen 21a' ist zwischen den ersten Metall-Drain-Pfropfen 45na' und die erste Knotenpunkt-Fremdstoffzone 13n' zwischengefügt. Als solcher ist der erste Metall-Drain-Pfropfen 45na' elektrisch mit der ersten Knotenpunkt-Fremdstoffzone 13n' über den ersten Knotenpunkt-Halbleiterpfropfen 21a' verbunden. Mit anderen Worten ist der erste Metall-Drain-Pfropfen 45na' direkt mit der ersten Knotenpunkt-Fremdstoffzone 13n' und dem Halbleiterpfropfen 21a' verbunden. In solch einem Fall kann der ersten Knotenpunkt-Halbleiterpfropfen 21a' den gleichen Leitfähigkeitstyp aufweisen wie die erste Knotenpunkt-Fremdstoffzone 13n'.
  • Eine zweite Drain-Knotenpunkt-Kontaktstruktur, die auf der zweiten Knotenpunkt-Fremdstoffzone ausgebildet ist, kann die gleiche Konfiguration wie die erste Drain-Knotenpunkt-Kontaktstruktur aufweisen, die in 13C gezeigt ist.
  • Um nun auf 13D einzugehen, so ist ein erster Metall-Drain-Pfropfen 45nb' so angeordnet, dass er durch die obere Zwischenschicht-Isolierschicht 37, die obere Ätzstoppschicht 35, die zweite Last-Gate-Elektrode 27b, die erste Drainzone 33d' und die untere Zwischenschicht-Isolierschicht 17 verläuft. Der erste Knotenpunkt-Halbleiterpfropfen 21a' ist zwischen dem ersten Metall-Drain-Pfropfen 45nb' und der ersten Knotenpunkt-Fremdstoffzone 13n' zwischengefügt. Zusätzlich erstreckt sich ein Abschnitt des ersten Metall-Drain-Pfropfens 45nb' in direktem Kontakt mit der ersten Knotenpunkt-Fremdstoffzone 13n'. Mit anderen Worten liegt der ersten Metall-Drain-Pfropfen 45nb' direkt auf der ersten Knotenpunkt-Fremdstoffzone 13n' auf und wenigstens auf einer Seitenwand des Halbleiterpfropfens 21a'. Selbst wenn daher der ersten Knotenpunkt-Halbleiterpfropfen 21a' einen verschiedenen Leitfähigkeitstyp hat, also verschieden von demjenigen der ersten Knotenpunkt-Fremdstoffzone 13n' oder aus einem inneren Halbleiter besteht, kann der Kontaktwiderstand zwischen der ersten Drainzone 33d', der zweiten Last-Gate-Elektrode 27b und der ersten Knotenpunkt-Fremdstoffzone 13n' reduziert werden.
  • Eine zweite Drain-Knotenpunkt-Kontaktstruktur, die auf der zweiten Knotenpunkt-Fremdstoffzone ausgebildet ist, kann die gleiche Konfiguration haben wie die erste Drain-Knotenpunkt-Kontaktstruktur, die in 13D gezeigt ist.
  • Verfahren zur Herstellung der SRAM-Zellen gemäß einiger Ausführungsformen der vorliegenden Erfindung werden nun unter Hinweis auf die 2 bis 9, 10A bis 17A, 10B bis 17B, 13C und 13D beschrieben. Die 10A bis 17A sind Querschnittsansichten entlang einer Linie I-I' jeweils in den 2 bis 9. Die 10B bis 17B sind Querschnittsansichten entlang einer Linie II-II' jeweils in den 2 bis 9. Ferner sind die 13C und 13D Querschnittsansichten, welche Verfahren zur Herstellung der Drain-Knotenpunkt-Kontaktstrukturen gemäß weiterer Ausführungsformen der vorliegenden Erfindung veranschaulichen.
  • Gemäß den 2, 10A und 10B ist eine Isolationsschicht 3 auf einer vorbestimmten Zone eines Halbleitersubstrats 1 ausgebildet, wie beispielsweise einem einkristallinen Siliziumsubstrat, um erste und zweite aktive Zonen 3a und 3b zu definieren, die zu einer y-Achse parallel sind. Jede der ersten und zweiten aktiven Zonen 3a und 3b kann so definiert werden, dass sie eine Übertragungstransistor-Aktivzone 3t und eine Treibertransistor-Aktivzone 3d enthält, mit einer Weite oder Breite größer als diejenige der Übertragungstansistor-Aktivzone 3t. Zusätzlich kann jede der ersten und zweiten aktiven Zonen 3a und 3b so definiert werden, dass sie eine Erdungs-Aktivzone 3g enthält, die sich von einem Endabschnitt der Treibertransistor-Aktivzone 3d zu einer Nachbarzellenzone entlang einer x-Achse erstreckt. Die Treiber- und Übertragungstransistor-Aktivzonen 3d und 3t der ersten aktiven Zone 3a sind so definiert oder festgelegt, dass sie benachbart zu den Übertragungs- und Treibertransistor-Aktivzonen 3t und 3d der zweiten aktiven Zone 3b jeweils liegen.
  • Eine Gate-Isolierschicht 5 ist auf den aktiven Zonen 3a und 3b ausgebildet. Eine leitende Gateschicht, wie beispielsweise eine N-leitende polykristalline Siliziumschicht ist auf einer oberen Oberfläche des Halbleitersubstrats ausgebildet, welches die Gate-Isolierschicht 5 enthält. Die leitende Gateschicht ist in ein Muster gebracht, um eine erste Treiber-Gate-Elektrode 7d' und eine erste Übertragungs-Gate-Elektrode 7t' zu bilden, die über der ersten aktiven Zone 3a kreuzen, als auch eine zweite Treiber-Gate-Elektrode 7d'' und eine zweite Übertragungs-Gate-Elektrode 7t'' zu bilden, die über der zweiten aktiven Zone 3b kreuzen. Die erste Übertragungs-Gate-Elektrode 7t' und die erste Treiber-Gate-Elektrode 7d' sind so ausgebildet, dass sie über den Treiber- und Übertragungstransistor-Aktivzonen 3t und 3d der ersten aktiven Zone 3a kreuzen, und zwar jeweils, und wobei die zweite Übertragungs-Gate-Elektrode 7t'' und die zweite Treiber-Gate-Elektrode 7d'' so ausgebildet sind, dass sie über den Übertragungs- und Treibertransistor-Aktivzonen 3t und 3d der zweiten aktiven Zone 3b jeweils kreuzen.
  • Fremdstoffionen eines Leitfähigkeitstyps werden in die aktiven Zonen 3a und 3b implantiert, und zwar unter Verwendung der Übertragungs-Gate-Elektroden 7t' und 7t'' und der Treiber-Gate-Elektroden 7d' und 7d'' als Ionenimplantationsmasken, wodurch leicht dotierte Drainzonen (LDD) 9 gebildet werden. Die Fremdstoffionen des ersten Leitfähigkeitstyps können N-leitende Fremdstoffionen sein. Es werden auch Gate-Abstandshalter 11 an den Seitenwänden der Übertragungs-Gate-Elektroden 7t' und 7t'' und den Treiber-Gate-Elektroden 7d' und 7d'' ausgebildet. Es werden Fremdstoffionen des ersten Leitfähigkeitstyps in die aktiven Zonen 3a und 3b implantiert, und zwar unter Verwendung der Gate-Elektrode 7t', 7t'', 7d' und 7d'' und der Gate-Abstandshalter 11 als Ionenimplantationsmasken. Als ein Ergebnis wird eine erste Knotenpunkt-Fremdstoffzone 13n' in der ersten aktiven Zone 3a zwischen der ersten Treiber-Gate-Elektrode 7d' und der ersten Übertragungs-Gate-Elektrode 7t' ausgebildet. Auch wird eine erste Bitleitungs-Fremdstoffzone 13d' in der ersten aktiven Zone 3a benachbart der ersten Übertragungs-Gate-Elektrode 7t' und in Gegenüberlage zu der ersten Knotenpunkt-Fremdstoffzone 13n' ausgebildet, und es wird eine erste Erdungs-Fremdstoffzone 13s' in der ersten aktiven Zone 3a benachbart zu der ersten Treiber-Gate-Elektrode 7d' und gegenüber der ersten Knotenpunkt-Fremdstoffzone 13n' ausgebildet. Zusätzlich wird eine zweite Knotenpunkt-Fremdstoffzone (nicht gezeigt) in der zweiten aktiven Zone 3b zwischen der zweiten Treiber-Gate-Elektrode 7d'' und der zweiten Übertragungs-Gate-Elektrode 7t'' ausgebildet. Eine zweite Bitleitungs-Fremdstoffzone (nicht gezeigt) wird in ähnlicher Weise in der zweiten aktiven Zone 3b ausgebildet, die benachbart zu der zweiten Übertragungs-Gate-Elektrode 7t'' gelegen ist und auch gegenüber der zweiten Knotenpunkt-Fremdstoffzone, und eine zweite Erdungs-Fremdstoffzone (nicht gezeigt) wird in der zweiten aktiven Zone 3b benachbart der zweiten Treiber-Gate-Elektrode 7d'' und gegenüber der zweiten Knotenpunkt-Fremdstoffzone hergestellt. Die LDD-Zonen 9 verbleiben unter den Gate-Abstandshaltern 11. Die Fremdstoffzonen 13s', 13n' und 13d' werden so ausgebildet, dass sie Fremdstoffkonzentrationen aufweisen höher als diejenige der LDD-Zonen 9. Demzufolge bilden die Fremdstoffzonen Source-/Drainzonen mit einer gering dotierten Drainstruktur (LDD) in den aktiven Zonen 3a und 3b. Als solche werden erste und zweite Treibertransistoren zwischen den Fremdstoffzonen 13s', 13n' und 13d' auf der Oberfläche des Substrats ausgebildet. Die ersten und zweiten Treibertransistoren können N-Kanal-Massen-MOS-Transistoren sein.
  • Es wird dann eine untere Zwischenschicht-Isolierschicht 17 auf dem Halbleitersubstrat mit den Fremdstoffzonen 13s', 13n' und 13d' ausgebildet. Es kann eine untere Ätzstoppschicht 15 konform auf dem Substrat vor der Ausbildung der unteren Zwischenschicht-Isolierschicht 17 ausgebildet werden. Die untere Ätzstoppschicht 15 kann aus einer Isolierschicht gebildet werden mit einer Ätzselektivität in Bezug auf die untere Zwischenschicht-Isolierschicht 17.
  • Gemäß den 3, 11A und 11B werden die untere Zwischenschicht-Isolierschicht 17 und die untere Ätzstoppschicht 15 in ein Muster gebracht, um erste und zweite Knotenpunkt-Kontaktlöcher 19a und 19b zu erzeugen, welche jeweils die erste und die zweite Knotenpunkt-Fremdstoffzone freilegen. Ein erster Knotenpunkt-Halbleiterpfropfen 21a und ein zweiter Knotenpunkt-Halbleiterpfropfen (nicht gezeigt) werden jeweils in dem ersten und in dem zweiten Knotenpunkt-Kontaktloch 19a und 19b ausgebildet. Demzufolge liegt der ersten Knotenpunkt-Halbleiterpfropfen 21a direkt auf der ersten Source-/Drainzone und der zweite Knotenpunkt-Halbleiterpfropfen liegt direkt auf der zweiten Source-/Drainzone. Die Knotenpunkt-Halbleiterpfropfen können unter Verwendung einer selektiven Epitaxial-Wachstumstechnik (SEG) ausgebildet werden. Speziell können die Knotenpunkt-Halbleiterpfropfen so wachsen gelassen werden, dass sie die gleiche kristalline Phase haben wie die freigelegten Knotenpunkt-Fremdstoffzonen.
  • Wenn beispielsweise das Halbleitersubstrat 1 aus einem einkristallinen Siliziumsubstrat besteht und die SEG-Technik unter Verwendung eines Siliziumquellengases durchgeführt wird, können die Knotenpunkt-Halbleiterpfropfen so ausgebildet werden, dass sie eine einkristalline Siliziumstruktur besitzen. Die Knotenpunkt-Halbleiterpfropfen können mit P-leitenden oder N-leitenden Fremdstoffen dotiert werden. Alternativ können die Knotenpunkt-Halbleiterpfropfen in sich aus einem Halbleiter gebildet werden.
  • Es wird eine Halbleiterkörperschicht auf dem Halbleitersubstrat mit den Knotenpunkt-Halbleiterpfropfen ausgebildet. Die Halbleiterkörperschicht kann aus einer amorphen Siliziumschicht oder eine polykristallinen Siliziumschicht gebildet werden. Die Halbleiterkörperschicht wird in ein Muster gebracht, um erste und zweite Körpermuster 23a und 23b auf der unteren Zwischenschicht-Isolierschicht 17 herzustellen. Das erste Körpermuster 23a wird so ausgebildet, dass es über der ersten Treiber-Gate-Elektrode 7d' kreuzt und in Kontakt mit dem ersten Knotenpunkt-Halbleiterpfropfen 21a steht, und das zweite Körpermuster 23b wird so ausgebildet, dass es über der zweiten Treiber-Gate-Elektrode 7d'' kreuzt und in Kontakt mit dem zweiten Knotenpunkt-Halbleiterpfropfen steht.
  • Es werden dann die ersten und zweiten Körpermuster 23a und 23b kristallisiert, um eine einkristalline Struktur zu bilden. Die Kristallisation der Körpermuster 23a und 23b kann unter Verwendung einer Festphasen-Epitaxialtechnik (SPE) realisiert werden, die auf dem Gebiet zu bekannt ist. Die SPE-Technik kann bei einer Temperatur von etwa 500°C bis etwa 800°C durchgeführt werden.
  • Die Knotenpunkt-Halbleiterpfropfen dienen als Keimschichten während des SPE-Prozesses. Mit anderen Worten werden die Körpermuster 23a und 23b umgewandelt, so dass sie die gleiche kristalline Struktur wie die Knotenpunkt-Halbleiterpfropfen aufweisen. Wenn beispielsweise die Knotenpunkt-Halbleiterpfropfen aus Einkristall-Siliziumpfropfen bestehen und die Körpermuster 23a und 23b entweder aus amorphen Siliziummustern oder polykristallinen Siliziummustern bestehen, können die Körpermuster 23a und 23b in Einkristall-Siliziummuster während des SPE-Prozesses umgewandelt werden.
  • Die Körpermuster 23a und 23b können kristallisiert werden, bevor die Halbleiterkörperschicht in ein Muster geformt wird. Wenn jedoch die Kristallisation durchgeführt wird, bevor die Halbleiterkörperschicht in ein Muster gebracht wurde, können Kerngrenzbereiche in den Kanalzonen der Lasttransistoren ausgebildet werden, die in dem nachfolgenden Prozess hergestellt werden müssen. Als solche können die elektrischen Eigenschaften der Lasttransistoren verschlechtert werden und die Lasttransistoren können keine einheitlichen elektrischen Eigenschaften auf Grund der Korngrenzen aufweisen. Es sollte daher die Kristallisation durchgeführt werden, nachdem die Halbleiterkörperschicht in ein Muster gebracht worden ist.
  • Um nun auf die 4, 12A und 12B einzugehen, so wird eine Gate-Isolierschicht 25 auf den Oberflächen der kristallisierten Körpermuster ausgebildet. Eine leite Gateschicht wird auf der Gate-Isolierschicht 25 ausgebildet. Die leitende Gateschicht kann aus einer polykristallinen Siliziumschicht gebildet werden. Die leitende Gateschicht wird in ein Muster geformt, um erste und zweite Last-Gate-Elektroden 27a und 27b auszubilden, die über den ersten und zweiten Körpermustern 23a und 23b jeweils kreuzen. Die erste Last-Gate-Elektrode 27a wird so ausgebildet, dass ein Ende der ersten Last-Gate-Elektrode 27a sich mit dem zweiten Körpermuster 23b überlappt und/oder benachbart zu diesem verläuft, und zwar auf dem zweiten Knotenpunkt-Halbleiterpfropfen. In ähnlicher Weise wird die zweite Last-Gate-Elektrode 27b so ausgebildet, dass ein Ende der zweiten Last-Gate-Elektrode 27b sich mit dem ersten Körpermuster 23a überlappt und/oder benachbart zu diesem verläuft, und zwar auf dem ersten Knotenpunkt-Halbleiterpfropfen 21a.
  • Es werden dann Fremdstoffionen eines zweiten Leitfähigkeitstyps, der von dem ersten Leitfähigkeitstyp verschieden ist, in die Körpermuster 23a und 23b unter Verwendung der Last-Gate-Elektroden 27a und 27b als Ionenimplantationsmasken implantiert, wodurch LDD-Zonen 29 mit dem zweiten Leitfähigkeitstyp ausgebildet werden. Es werden dann Gate-Abstandshalter 31 an den Seitenwänden der Last-Gate-Elektroden 27a und 27b ausgebildet. Auch werden Fremdstoffionen mit dem zweiten Leitfähigkeitstyp in die Körpermuster 23a und 23b unter Verwendung der Last-Gate-Elektroden 27a und 27b und der Gate-Abstandshalter 31 als Ionenimplantationsmasken implantiert. Als ein Ergebnis wird eine erste Drainzone 33g' in dem ersten Körpermuster 23a benachbart der ersten Last-Gate-Elektrode 27a ausgebildet und gelangt in Kontakt mit dem ersten Halbleiterpfropfen 21a und es wird eine zweite Drainzone (nicht gezeigt) in dem zweiten Körpermuster 23b benachbart zu der zweiten Last-Gate-Elektrode 27b und in Kontakt mit dem zweiten Halbleiterpfropfen hergestellt. Ferner wird eine erste Sourcezone 33s' in dem ersten Körpermuster 23a benachbart zu der ersten Last-Gate-Elektrode 27a und gegenüber der ersten Drainzone 33d' ausgebildet und es wird eine zweite Sourcezone (nicht gezeigt) in dem zweiten Körpermuster 23b benachbart zu der zweiten Last-Gate-Elektrode 27b und gegenüber der zweiten Drainzone ausgebildet. Als solche werden ersten und zweite Lasttransistoren TL1 und TL2 an den ersten und zweiten Körpermustern 23a bzw. 23b ausgebildet. Wenn der zweite Leitfähigkeitstyp P-leitend ist, können die Lasttransistoren TL1 und TL2 aus P-Kanal-TFTs bestehen und die Last-Gate-Elektroden 27a und 27b können aus P-leitenden polykristallinen Siliziummustern bestehen.
  • Es wird eine obere Zwischenschicht-Isolierschicht 37 auf dem Halbleitersubstrat mit den Lasttransistoren TL1 und TL2 ausgebildet. Eine konforme obere Ätzstoppschicht 35 kann vor der Ausbildung der oberen Zwischenschicht-Isolierschicht 37 ausgebildet werden. Die obere Ätzstoppschicht 35 kann aus einer isolierenden Schicht hergestellt werden mit einer Ätzselektivität in Bezug auf die obere Zwischenschicht-Isolierschicht 37. Wenn beispielsweise die obere Zwischenschicht-Isolierschicht 37 aus einer Siliziumoxidschicht gebildet ist, kann die obere Ätzstoppschicht 35 aus einer Siliziumoxynitridschicht oder einer Siliziumnitridschicht gebildet werden.
  • Gemäß den 5, 13A und 13B werden die obere Zwischenschicht-Isolierschicht 37, die obere Ätzstoppschicht 35, die Last-Gate-Elektroden 27a und 27b, die untere Zwischenschicht-Isolierschicht 17 und die untere Ätzstoppschicht 15 aufeinander fol gend in ein Muster gebracht, um erste und zweite Gate-Kontaktlöcher 39a und 39b herzustellen, welche die erste und die zweite Treiber-Gate-Elektrode 7d' bzw. 7d'' freilegen. Es wird dann ein erster Metall-Gate-Pfropfen (nicht gezeigt) in dem ersten Gate-Kontaktloch 39a ausgebildet und es wird ein zweiter Metall-Gate-Pfropfen 41b in dem zweiten Gate-Kontaktloch 39b ausgebildet.
  • Es werden die obere Zwischenschicht-Isolierschicht 37, die obere Ätzstoppschicht 35, die Last-Gate-Elektrode 27a und 27b, die untere Zwischenschicht-Isolierschicht 17 und die untere Ätzstoppschicht 15 in ein Muster gebracht, um erste und zweite Drain-Kontaktlöcher 43n' und 43n'' herzustellen. Das erste Drain-Kontaktloch 43n' wird so ausgebildet, dass es die erste Drainzone 33d' freilegt, ferner eine Seitenwand des ersten Knotenpunkt-Halbleiterpfropfens 21a, die zweite Last-Gate-Elektrode 27b und die erste Knotenpunkt-Fremdstoffzone 13n' freilegt. Das zweite Drain-Kontaktloch 43n'' wird so ausgebildet, dass es die zweite Drainzone, eine Seitenwand des zweiten Knotenpunkt-Halbleiterpfropfens, die erste Last-Gate-Elektrode 27a und die zweite Knotenpunkt-Fremdstoffzone freilegt. Während der Ausbildung der Drain-Kontaktlöcher 43n' und 43n'' können erste und zweite untere Bitleitungs-Kontaktlöcher 43b' und 43b'' (welche die erste und die zweite Bitleitungs-Fremdstoffzone jeweils freilegen) als auch erste und zweite untere Erdungsleitungs-Kontaktlöcher 43s' und 43s'' (welche die ersten und zweiten Erdungs-Fremdstoffzonen jeweils freilegen) ausgebildet werden.
  • Es wird dann ein erster Metall-Drain-Pfropfen 45n' in dem ersten Drain-Kontaktloch 43n' ausgebildet und es wird ein zweiter Metall-Drain-Pfropfen (nicht gezeigt) in dem zweiten Drain-Kontaktloch 43n'' ausgebildet. Demzufolge befindet sich der ersten Metall-Drain-Pfropfen 45n' direkt auf der ersten Drainzone 33d', an einer Seitenwand des ersten Knotenpunkt-Halbleiterpfropfens 21a und auf der zweiten Last-Gate-Elektrode 27b, und der zweite Metall-Drain-Pfropfen befindet sich direkt auf der zweiten Drainzone, einer Seitenwand des zweiten Knotenpunkt-Halbleiterpfropfens und der ersten Last-Gate-Elektrode. Ferner wird ein erster unterer Erdungsleitungs-Kontaktpfropfen 45s' in dem ersten unteren Erdungsleitungs-Kontaktloch 43s' ausgebildet und es wird ein zweiter unterer Erdungsleitungs-Kontaktpfropfen (nicht gezeigt) in dem zwei ten unteren Erdungsleitungs-Kontaktloch 43s'' ausgebildet. Darüber hinaus wird ein erster unterer Bitleitungs-Kontaktpfropfen 45b' in dem ersten unteren Bitleitungs-Kontaktloch 43b' ausgebildet, und es wird ein zweiter unterer Bitleitungs-Kontaktpfropfen (nicht gezeigt) in dem zweiten unteren Bitleitungs-Kontaktloch 43b'' hergestellt.
  • Das erste und das zweite Drain-Kontaktloch 43n' und 43n'', das erste und das zweite untere Erdungsleitungs-Kontaktloch 43s' und 43s'' und das erste und das zweite untere Bitleitungs-Kontaktloch 43b' und 43b'' können gleichzeitig miteinander mit dem ersten und dem zweiten Gate-Kontaktloch 39a und 39b ausgebildet werden. In solch einem Fall werden auch die Metall-Drain-Pfropfen, die unteren Bitleitungs-Kontaktpfropfen und die unteren Erdungsleitungs-Kontaktpfropfen gleichzeitig mit den Metall-Gate-Pfropfen ausgebildet. Die Metall-Drain-Pfropfen, die unteren Bitleitungs-Kontaktpfropfen, die unteren Erdungsleitungs-Kontaktpfropfen und die Metall-Gate-Pfropfen können aus einer Metallschicht hergestellt werden, die so ausgewählt wird, um einen ohmschen Kontakt in Bezug auf P-leitende und N-leitende Halbleiter vorzusehen. Spezifischer ausgedrückt, können die Pfropfen oder Stecker dadurch ausgebildet werden, indem man sequenziell eine Sperrmetallschicht, wie beispielsweise eine Titannitridschicht, und eine Metallschicht, wie beispielsweise eine Wolframschicht, aufstapelt und indem man die Metallschicht und die Sperrmetallschicht planiert. Als ein Ergebnis kann jeder Pfropfen oder Stecker einen Wolframpfropfen und ein Sperrmetallschichtmuster aufweisen, welches den Wolframpfropfen umgibt. Alternativ können die Pfropfen oder Stecker aus einer einzelnen Metallschicht, wie beispielsweise einer Wolframschicht, hergestellt werden.
  • Es wird dann eine erste isolierende Schicht 47 auf dem Halbleitersubstrat ausgebildet, welches die Metall-Drain-Pfropfen, die unteren Bitleitungs-Kontaktpfropfen, die unteren Erdungsleitungs-Kontaktpfropfen und die Metall-Gate-Pfropfen enthält.
  • Als solche bilden die Halbleiterpfropfen und die Metall-Drain-Pfropfen jeweils Mehrfachschichtpfropfen zwischen den Source-/Drainzonen der Treibertransistoren und den Source-/Drainzonen der Lasttransistoren. Bei einigen Ausführungsformen können die Metall-Drain-Pfropfen in einer unterschiedlichen Konfiguration ausgebildet werden, und zwar gegenüber derjenigen, die unter Hinweis auf 13B beschrieben wurde. Die 13C und 13D zeigen Querschnittsansichten, welche Verfahren zur Herstellung der Metall-Drain-Pfropfen von SRAM-Zellen gemäß weiterer Ausführungsformen der vorliegenden Erfindung veranschaulichen.
  • Gemäß 13C werden die obere Zwischenschicht-Isolierschicht 37, die obere Ätzstoppschicht 35, die zweite Last-Gate-Elektrode 27b, die erste Drainzone 33d und der erste Knotenpunkt-Halbleiterpfropfen 21a geätzt, um ein erstes Drain-Kontaktloch 43na' zu bilden. Das erste Drain-Kontaktloch 43na' kann in solcher Weise ausgebildet werden, dass die erste Knotenpunkt-Fremdstoffzone 13n' nicht freigelegt wird. Nachdem somit das erste Drain-Kontaktloch 43na' ausgebildet worden ist, verbleibt ein erster rückspringender oder mit Ausnehmung versehener Knotenpunkt-Halbleiterpfropfen 21a' an der ersten Knotenpunkt-Fremdstoffzone 13n'. Dann wird ein erster Metall-Drain-Pfropfen 45na' in dem ersten Drain-Kontaktloch 43na' unter Verwendung einer Metallschicht, wie beispielsweise einer Wolframschicht, ausgebildet. Als solche wird der ersten Metall-Drain-Pfropfen 45na' direkt auf dem ersten Halbleiterpfropfen 21a' und der ersten Drainzone 33d ausgebildet. Ein zweiter Metall-Drain-Pfropfen (nicht gezeigt) mit der gleichen Konfiguration wie der erste Metall-Drain-Pfropfen 45na' wird auf der zweiten Knotenpunkt-Fremdstoffzone während der Ausbildung des ersten Metall-Drain-Pfropfens 45na' ausgebildet.
  • Es kann der erste Metall-Drain-Pfropfen 45na', der in 13C gezeigt ist, ausgebildet werden, wenn die Knotenpunkt-Halbleiterpfropfen vom gleichen Leitfähigkeitstyp sind wie die Knotenpunkt-Fremdstoffzonen.
  • Um nun auf 13D einzugehen, werden nach der Ausbildung des ersten Drain-Kontaktloches 43na', welches in 13C dargestellt ist, die untere Zwischenschicht-Isolierschicht 17 und die untere Ätzstoppschicht 15 ebenfalls geätzt. Als ein Ergebnis wird ein erstes Drain-Kontaktloch 43nb' ausgebildet, welches die erste Knotenpunkt-Fremdstoffzone 13n' freilegt, als auch ein erster, mit Ausnehmung versehener Knoten punkt-Halbleiterpfropfen 21a'. Ein erster Metall-Drain-Pfropfen 45nb' wird in dem ersten Drain-Kontaktloch 43nb' unter Verwendung einer Metallschicht, wie beispielsweise einer Wolframschicht, hergestellt. Als solche wird der erste Metall-Drain-Pfropfen 45nb' direkt auf der ersten Knotenpunkt-Fremdstoffzone 13n' ausgebildet und an wenigstens einer Seitenwand des ersten Halbleiterpfropfens 21a'. Selbst wenn somit der ersten Knotenpunkt-Halbleiterpfropfen 21a' aus einem Halbleitermaterial gebildet ist, mit einer verschiedenen Leitfähigkeit gegenüber der Leitfähigkeit der ersten Knotenpunkt-Fremdstoffzone 13n', oder aus einem Halbleitermaterial selbst gebildet ist, kann der Kontaktwiderstand zwischen der ersten Drainzone 33d', der zweiten Last-Gate-Elektrode 27b und der ersten Knotenpunkt-Fremdstoffzone 13n' reduziert werden. Es wird ein zweiter Metall-Drain-Pfropfen (nicht gezeigt) mit der gleichen Konfiguration wie derjenigen des ersten Metall-Drain-Pfropfens 45nb' auf der zweiten Knotenpunkt-Fremdstoffzone während der Ausbildung des ersten Metall-Drain-Pfropfens 45nb' ausgebildet.
  • Um nun auf die 6, 14A und 14B einzugehen, so werden die erste isolierende Schicht 47, die obere Zwischenschicht-Isolierschicht 37, die obere Ätzstoppschicht 35, die untere Zwischenschicht-Isolierschicht 17 und die untere Ätzstoppschicht 15 in ein Muster gebracht, um erste und zweite Wortleitungs-Kontaktlöcher 49w' und 49w'' herzustellen, welche die erste bzw. zweite Übertragungs-Gate-Elektrode 17t' und 17t'' freilegen. Während der Ausbildung der Wortleitungs-Kontaktlöcher 49w' und 49w'' werden zweite Zwischen-Erdungsleitungs-Kontaktlöcher 49s' und 49s'' hergestellt, um den ersten unteren Erdungsleitungs-Kontaktpfropfen 45s' bzw. den zweiten unteren Erdungsleitungs-Kontaktpfropfen freizulegen. Es wird ein erster Wortleitungs-Kontaktpfropfen 51w' und ein zweiter Wortleitungs-Kontaktpfropfen (nicht gezeigt) in dem ersten bzw. zweiten Wortleitungs-Kontaktloch 49w' und 49w'' ausgebildet und es wird ein erster Zwischen-Erdungsleitungs-Kontaktpfropfen 51s' und ein zweiter Zwischen-Erdungsleitungs-Kontaktpfropfen (nicht gezeigt) in dem ersten bzw. dem zweiten Zwischen-Erdungsleitungs-Kontaktloch 49s' und 49s'' ausgebildet.
  • Es wird dann eine zweite isolierende Schicht 53 auf dem Halbleitersubstrat ausgebildet, welches die Wortleitungs-Kontaktpfropfen und die Zwischen-Erdungsleitungs- Kontaktpfropfen enthält. Es werden dann Wortleitungen 55w, die parallel zur x-Achse sind, in der zweiten isolierenden Schicht 53 unter Verwendung eines Damascene-Prozesses hergestellt. Die Wortleitungen 55w werden so ausgebildet, dass sie in Kontakt mit den Wortleitungs-Kontaktpfropfen stehen. Es wird dann eine dritte isolierende Schicht 57 auf dem Halbleitersubstrat ausgebildet, welches die Wortleitungen 55w enthält.
  • Gemäß den 7, 15A und 15B werden die erste bis dritte isolierende Schicht 47, 53 und 57, die obere Zwischenschicht-Isolierschicht 37 und die obere Ätzstoppschicht 35 in ein Muster gebracht, um erste und zweite Stromversorgungsleitungs-Kontaktlöcher 59c' und 59c'' auszubilden, welche die erste Sourcezone 33s' bzw. die zweite Sourcezone (nicht gezeigt) freilegen. Während der Ausbildung der Stromversorgungsleitungs-Kontaktlöcher 59c' und 59c'' werden erste und zweite obere Erdungsleitungs-Kontaktlöcher 59s' und 59s'' ausgebildet, um erste bzw. zweite Zwischen-Erdungsleitungs-Kontaktpfropfen freizulegen, und es werden erste und zweite Zwischen-Bitleitungs-Kontaktlöcher 59b' und 59b'' ausgebildet, um erste bzw. zweite untere Bitleitungs-Kontaktpfropfen freizulegen. Es werden erste und zweite Stromversorgungsleitungs-Kontaktpfropfen (nicht gezeigt) in dem ersten bzw. zweiten Stromversorgungsleitungs-Kontaktloch 59c' und 59c'' ausgebildet und es wird ein erster oberer Erdungsleitungs-Kontaktpfropfen 61s' und ein zweiter oberer Erdungsleitungs-Kontaktpfropfen (nicht gezeigt) in dem ersten bzw. dem zweiten oberen Erdungsleitungs-Kontaktloch 59s' und 59s'' ausgebildet. Ein erster Zwischen-Bitleitungs-Kontaktpfropfen 61b' und ein zweiter Zwischen-Bitleitungs-Kontaktpfropfen (nicht gezeigt) werden jeweils in dem ersten bzw. zweiten Zwischen-Bitleitungs-Kontaktloch 59b' und 59b'' während der Ausbildung der Stromversorgungsleitungs-Kontaktpfropfen und der oberen Erdungsleitungs-Kontaktpfropfen ausgebildet.
  • Um nun auf die 8, 16A und 16B einzugehen, so wird eine vierte isolierende Schicht 63 auf dem Halbleitersubstrat hergestellt, welches die Stromversorgungsleitungs-Kontaktpfropfen enthält. Eine Erdungsleitung 65s und eine Stromversorgungsleitung 65c werden dann in der vierten isolierenden Schicht 63 unter Verwendung eines Damascene-Prozesses ausgebildet. Die Erdungsleitung 65s und die Stromversorgungsleitung 65c werden so ausgebildet, dass sie über den aktiven Zonen 3a und 3b kreuzen. Die Erdungsleitung 65s wird so hergestellt, dass sie in Kontakt mit dem ersten und dem zweiten oberen Erdungsleitungs-Kontaktpfropfen steht, und die Stromversorgungsleitung 65c wird so ausgebildet, dass sie in Kontakt mit dem ersten und dem zweiten Stromversorgungsleitungs-Kontaktpfropfen steht.
  • Um nun auf die 9, 17A und 17B einzugehen, so wird eine fünfte isolierende Schicht 67 auf dem Halbleitersubstrat ausgebildet welches die Stromversorgungs- und Erdungsleitungen 65c und 65s enthält. Die fünfte isolierende Schicht 67 wird in ein Muster geformt, um erste und zweite obere Bitleitungs-Kontaktlöcher 69b' und 69b'' herzustellen, welche den ersten bzw. zweiten Zwischen-Bitleitungs-Kontaktpfropfen freilegen. Es wird dann eine erster oberer Bitleitungs-Kontaktpfropfen 71b' und ein zweiter oberer Bitleitungs-Kontaktpfropfen (nicht gezeigt) in dem ersten bzw. zweiten oberen Bitleitungs-Kontaktloch 69b' und 69b'' ausgebildet. Eine leitende Schicht, wie beispielsweise eine Metallschicht, wird dann auf dem Halbleitersubstrat ausgebildet, welches die oberen Bitleitungs-Kontaktpfropfen oder -stecker enthält. Die leitende Schicht wird in ein Muster gebracht, um erste und zweite Bitleitungen 73b' und 73b'' herzustellen, die zueinander parallel sind. Die erste Bitleitung 73b' wird so ausgebildet, dass sie den ersten oberen Bitleitungs-Kontaktpfropfen 71b' bedeckt, und die zweite Bitleitung 37b'' wird so ausgebildet, dass sie den zweiten oberen Bitleitungs-Kontaktpfropfen bedeckt.
  • Demzufolge enthält eine statische Speichervorrichtung mit wahlfreiem Zugriff (SRAM) einen Massen-MOS-Transistor auf einem Halbleitersubstrat mit einer Source-/Drainzone darin, mit einer isolierenden Schicht auf dem Massen-MOS-Transistor und mit einem Dünnfilmtransistor mit einer Source-/Drainzone darin, und zwar auf der isolierenden Schicht über dem Massen-MOS-Transistor. Ein Vielfachschichtpfropfen oder -stecker verbindet elektrisch die Source-/Drainzone des Massen-MOS-Transistors mit der Source-/Drainzone des Dünnfilmtransistors. Der Vielfachschichtpfropfen enthält einen Halbleiterpfropfen, der sich durch wenigstens einen Abschnitt der isolierenden Schicht erstreckt und direkt auf der Source-/Drainzone des Massen-MOS-Transistors aufsitzt, wobei sich ein Metallpfropfen oder Metallstecker durch wenigstens einen Abschnitt der isolierenden Schicht erstreckt und direkt auf der Souce-/Drainzone des Dünnfilmtransistors aufliegt oder aufsitzt und auch auf dem Halbleiterpfropfen.
  • Wie oben dargelegt ist, können gemäß den Ausführungsformen der vorliegenden Erfindung Dünnfilm-MOS-Transistoren hergestellt werden, die einkristalline Körpermuster aufweisen, und es können Drain-Knotenpunkt-Kontaktstrukturen erzeugt werden, die einen ohmschen Kontakt liefern und die auf Knotenpunkt-Fremdstoffzonen ausgebildet sind. Demzufolge kann es dann, wenn die Drain-Knotenpunkt-Kontaktstrukturen und die Dünnfilm-MOS-Transistoren in SRAM-Zellen verwendet werden, möglich werden, kompakte Zellen herzustellen, die für hochintegrierte SRAM-Vorrichtungen geeignet sind, und zwar mit elektrischen Eigenschaften, vergleichbar mit Massen-CMOS-SRAM-Zellen.
  • Während die vorliegende Erfindung speziell unter Hinweis auf Ausführungsformen gezeigt und beschrieben wurde, sei für Fachleute darauf hingewiesen, dass zahlreiche und vielfältige Änderungen in der Form und in Einzelheiten vorgenommen werden können, ohne jedoch dadurch den Rahmen der vorliegenden Erfindung, wie er durch die anhängenden Ansprüche festgehalten ist, und deren Äquivalente zu verlassen.

Claims (50)

  1. Statische Speichervorrichtung mit wahlfreiem Zugriff (SRAM), mit: einem Massen-MOS-Transistor auf einem Halbleitersubstrat mit einer Source-/Drainzone, die darin ausgebildet ist; einer isolierenden Schicht auf dem Massen-MOS-Transistor; einem Dünnfilmtransistor mit einer Source-/Drainzone auf der isolierenden Schicht über dem Massen-MOS-Transistor; und einem Vielfachschichtpfropfen in Form eines Halbleiterpfropfens, der sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstreckt und direkt auf der Source-/Drainzone des Massen-MOS-Transistors angeordnet ist, und mit einem Metallpfropfen, der sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstreckt und direkt auf der Source-/Drainzone des Dünnfilmtransistors und dem Halbleiterpfropfen angeordnet ist.
  2. Vorrichtung nach Anspruch 1, bei der der Halbleiterpfropfen und die Source-/Drainzone des Massen-MOS-Transistors gleichen Leitfähigkeitstyp aufweisen und bei der die Source-/Drainzone des Massen-MOS-Transistors und die Source-/Drainzone des Dünnfilmtransistors unterschiedliche Leitfähigkeitstypen aufweisen.
  3. Vorrichtung nach Anspruch 2, bei der der Halbleiterpfropfen und die Source-/Drainzone des Massen-MOS-Transistors vom n-Leitfähigkeitstyp sind und bei der die Source-/Drainzone des Dünnfilmtransistors vom p-Leitfähigkeitstyp ist.
  4. Vorrichtung nach Anspruch 1, bei der der Metallpfropfen direkt auf der Source-/Drainzone des Massen-MOS-Transistors angeordnet ist und wenigstens an einer Seitenwand des Halbleiterpfropfens.
  5. Vorrichtung nach Anspruch 4, bei der der Halbleiterpfropfen in sich aus einem Halbleiter besteht und/oder einen anderen Leitfähigkeitstyp aufweist als die Source-/Drainzone des Massen-MOS-Transistors.
  6. Vorrichtung nach Anspruch 5, bei der der Halbleiterpfropfen vom p-Leitfähigkeitstyp ist und bei der die Source-/Drainzone des Massen-MOS-Transistors vom n-Leitfähigkeitstyp ist.
  7. Vorrichtung nach Anspruch 4, bei der der Halbleiterpfropfen direkt auf der Source-/Drainzone des Dünnfilmtransistors angeordnet ist.
  8. Vorrichtung nach Anspruch 1, bei der der Massen-MOS-Transistor aus einem n-Kanal-Metalloxid-Halbleitertransistor (NMOS) besteht und bei der der Dünnfilmtransistor aus einem p-Kanal-Metalloxid-Halbleitertransistor (PMOS) besteht.
  9. Vorrichtung nach Anspruch 1, bei der der Dünnfilmtransistor aus einem ersten Dünnfilmtransistor besteht und ferner Folgendes aufweist: einen zweiten Dünnfilmtransistor auf der isolierenden Schicht, benachbart dem ersten Dünnfilmtransistor, wobei der Metallpfropfen direkt auf einer Gate-Elektrode des zweiten Dünnfilmtransistors angeordnet ist.
  10. Vorrichtung nach Anspruch 9, bei der der Massen-MOS-Transistor aus einem ersten Massen-MOS-Transistor besteht, wobei der Metallpfropfen aus einem ersten Metallpfropfen besteht, und die Vorrichtung ferner Folgendes aufweist: einen zweiten Massen-MOS-Transistor auf dem Substrat, benachbart dem ersten Massen-MOS-Transistor; und einen zweiten Metallpfropfen, der sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstreckt und direkt auf der Gate-Elektrode des zweiten Dünnfilmtransistors und einer Gate-Elektrode des zweiten Massen-MOS-Transistors angeordnet ist.
  11. Vorrichtung nach Anspruch 10, bei der die Gate-Elektrode des zweiten Massen-MOS-Transistors aus einem n-leitenden Polysiliziummuster besteht und bei der die Gate-Elektrode des zweiten Dünnfilmtransistors aus einem p-leitenden Polysiliziummuster besteht.
  12. Vorrichtung nach Anspruch 9, bei der der Massen-MOS-Transistor aus einem Treibertransistor besteht, wobei der erste Dünnfilmtransistor einen Lasttransistor bildet und wobei der zweite Dünnfilmtransistor einen Übertragungstransistor für die SRAM-Vorrichtung bildet.
  13. Vorrichtung nach Anspruch 12, bei der eine Wortleitung mit der Gateelektrode des zweiten Dünnfilmtransistors verbunden ist.
  14. Vorrichtung nach Anspruch 12, bei der eine Bitleitung mit einer Source-/Drainzone des zweiten Dünnfilmtransistors verbunden ist.
  15. Vorrichtung nach Anspruch 1, bei der die isolierende Schicht auf dem Massen-MOS-Transistor aus einer ersten isolierenden Schicht besteht und die Vorrichtung ferner Folgendes aufweist: eine zweite isolierende Schicht auf dem Dünnfilmtransistor, wobei der Metallpfropfen sich durch die zweite isolierende Schicht hindurch erstreckt.
  16. Vorrichtung nach Anspruch 1, bei der der Dünnfilmtransistor einen Körperabschnitt mit einer einkristallinen Siliziumstruktur enthält.
  17. Vorrichtung nach Anspruch 9, bei der der Körperabschnitt des Dünnfilmtransistors durch einen Festphasen-Epitaxialprozess hergestellt ist und die gleiche kristalline Struktur wie der Halbleiterpfropfen aufweist.
  18. Vorrichtung nach Anspruch 1, bei der der Metallpfropfen aus einem Wolframpfropfen besteht.
  19. Vorrichtung nach Anspruch 1, bei der der Metallpfropfen einen Wolframpfropfen aufweist und der Wolframpfropfen von einer Sperrmetallschicht umgeben ist.
  20. Verfahren zur Herstellung einer Halbleitervorrichtung, mit den folgenden Schritten: Ausbilden eines Massen-MOS-Transistors auf einem Halbleitersubstrat mit einer darin ausgebildeten Source-/Drainzone; Ausbilden einer isolierenden Schicht auf dem Massen-MOS-Transistor; Ausbilden eines Halbleiterpfropfens direkt auf einer Source-/Drainzone des Massen-MOS-Transistors, der sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstreckt; Ausbilden eines Dünnfilmtransistors mit einer Source-/Drainzone auf der isolierenden Schicht und über dem Massen-MOS-Transistor; und Ausbilden eines Metallpfropfens direkt auf dem Halbleiterpfropfen und der Source-/Drainzone des Dünnfilmtransistors, der sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstreckt.
  21. Verfahren nach Anspruch 20, bei dem der Halbleiterpfropfen und die Source-/Drainzone des Massen-MOS-Transistors so ausgebildet werden, dass sie einen gleichen Leitfähigkeitstyp aufweisen, und bei dem die Source-/Drainzone des Massen-MOS-Transistors und die Source-/Drainzone des Dünnfilmtransistors so ausgebildet werden, dass sie einen verschiedenen Leitfähigkeitstyp besitzen.
  22. Verfahren nach Anspruch 20, bei dem das Ausbilden des Metallpfropfens ferner den folgenden Schritt umfasst: Ausbilden des Metallpfropfens direkt auf der Source-/Drainzone des Massen-MOS-Transistors an wenigstens einer Seitenwand des Halbleiterpfropfens.
  23. Verfahren nach Anspruch 22, bei dem der Halbleiterpfropfen selbst aus einem Halbleiter hergestellt wird und/oder aus einer Schicht mit einem Leitfähigkeitstyp, der verschieden ist von demjenigen der Source-/Drainzone des Massen-MOS-Transistors.
  24. Verfahren nach Anspruch 22, bei dem das Ausbilden des Dünnfilmtransistors den folgenden Schritt umfasst: Ausbilden der Source-/Drainzone des Dünnfilmtransistors direkt auf dem Halbleiterpfropfen.
  25. Verfahren nach Anspruch 20, bei dem der Dünnfilmtransistor aus einem ersten Dünnfilmtransistor gebildet ist, wobei der Massen-MOS-Transistor einen ersten Massen-MOS-Transistor bildet, und wobei der Metallpfropfen aus einem ersten Metallpfropfen besteht, mit den weiteren folgenden Schritten: Ausbilden eines zweiten Dünnfilmtransistors auf der isolierenden Schicht, benachbart zu dem ersten Dünnfilmtransistor, wobei der zweite Dünnfilmtransistor eine Gate-Elektrode aufweist, die direkt auf dem ersten Metallpfropfen angeordnet ist; Ausbilden eines zweiten Massen-MOS-Transistors mit einer Gate-Elektrode auf dem Substrat, benachbart dem ersten Massen-MOS-Transistor; und Ausbilden eines zweiten Metallpfropfens, der sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstreckt und direkt auf der Gate-Elektrode des zweiten Dünnfilmtransistors und einer Gate-Elektrode des zweiten Massen-MOS-Transistors angeordnet ist.
  26. Verfahren nach Anspruch 20, bei dem das Ausbilden eines Dünnfilmtransistors Folgendes umfasst. Ausbilden eines leitenden Schichtmusters auf der isolierenden Schicht; und Durchführen eines Festphasen-Epitaxialprozesses (SPE) an dem leitenden Schichtmuster, um ein Dünnfilmtransistor-Körpermuster mit einer einkristallinen Struktur auszubilden.
  27. Verfahren nach Anspruch 26, bei dem der Festphasen-Epitaxialprozess bei einer Temperatur von etwa 500°C bis etwa 800°C unter Verwendung des Halbleiterpfropfens als Keimschicht durchgeführt wird.
  28. Verfahren nach Anspruch 26, bei dem der Halbleiterpfropfen und das Dünnfilmtransistor-Körpermuster aus einkristallinem Silizium hergestellt werden.
  29. Verbindungsstruktur in einer Halbleitervorrichtung, mit: einer isolierenden Schicht auf einer aktiven Zone eines Halbleitersubstrats; einem leitenden Schichtmuster auf der isolierenden Schicht; und einem Vielfachschichtpfropfen in Form eines Halbleiterpfropfens, der direkt auf der aktiven Zone angeordnet ist und sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstreckt, und einem Metallpfropfen, der direkt auf dem Halbleiterpfropfen und dem leitenden Schichtmuster angeordnet ist und sich durch wenigstens einen Abschnitt der isolierenden Schicht hindurch erstreckt.
  30. Verbindungsstruktur nach Anspruch 29, bei der der Halbleiterpfropfen und die aktive Zone den gleichen Leitfähigkeitstyp aufweisen und bei der die aktive Zone und das leitende Schichtmuster verschiedene Leitfähigkeitstypen aufweisen.
  31. Verbindungsstruktur nach Anspruch 30, bei der der Halbleiterpfropfen und die aktive Zone vom n-Leitfähigkeitstyp sind und bei der wenigstens ein Abschnitt des leitenden Schichtmusters vom p-Leitfähigkeitstyp ist.
  32. Verbindungsstruktur nach Anspruch 29, bei der der Metallpfropfen direkt auf der aktiven Zone und wenigstens einer Seitenwand des Halbleiterpfropfens angeordnet ist.
  33. Verbindungsstruktur nach Anspruch 32, bei der der Halbleiterpfropfen in sich aus einem Halbleiter besteht und/oder einen anderen Leitfähigkeitstyp aufweist als der Leitfähigkeitstyp der aktiven Zone.
  34. Verbindungsstruktur nach Anspruch 33, bei der der Halbleiterpfropfen vom p-Leitfähigkeitstyp ist und bei der die aktive Zone vom n-Leitfähigkeitstyp ist.
  35. Vorrichtung nach Anspruch 32, bei der der Halbleiterpfropfen direkt auf dem leitenden Schichtmuster angeordnet ist.
  36. Vorrichtung nach Anspruch 35, bei der der Halbleiterpfropfen direkt auf der Bodenfläche des leitenden Schichtmusters angeordnet ist und bei der der Metallpfropfen direkt an einer Seitenwand des Halbleiterpfropfens und einem Endabschnitt des leitenden Schichtmusters angeordnet ist.
  37. Verbindungsstruktur nach Anspruch 29, bei der der Metallpfropfen durch einen Abschnitt des leitenden Schichtmusters hindurch verläuft und sich der Halbleiterpfropfen zwischen dem Metallpfropfen und der aktiven Zone erstreckt.
  38. Verbindungsstruktur nach Anspruch 29, bei der das leitende Schichtmuster aus einem ersten leitenden Schichtmuster besteht und die Struktur ferner Folgendes umfasst: ein zweites leitendes Schichtmuster auf der isolierenden Schicht benachbart dem ersten leitenden Schichtmuster und direkt auf dem Metallpfropfen.
  39. Verbindungsstruktur nach Anspruch 29, bei der das leitende Schichtmuster und der Halbleiterpfropfen einkristallines Silizium aufweisen.
  40. Verbindungsstruktur nach Anspruch 29, bei der der Metallpfropfen aus einer Metallschicht mit einem ohmschen Kontakt mit sowohl einem n-leitenden Halbleiter als auch einem p-leitenden Halbleiter besteht.
  41. Knotenpunkt-Kontaktstruktur, mit: einer unteren Gate-Elektrode, die an einem Halbleitersubstrat ausgebildet ist; einer unteren Zwischenschicht-Isolierschicht, die das Halbleitersubstrat mit der unteren Gate-Elektrode abdeckt; einer oberen Gate-Elektrode, die auf der unteren Zwischenschicht-Isolierschicht ausgebildet ist; einer oberen Zwischenschicht-Isolierschicht, welche die obere Gate-Elektrode und die untere Zwischenschicht-Isolierschicht bedeckt; und einem Metallpfropfen, der durch die obere und die untere Zwischenschicht-Isolierschicht hindurch verläuft und in Kontakt mit der oberen und der unteren Gate-Elektrode steht.
  42. Knotenpunkt-Kontaktstruktur nach Anspruch 41, bei der der Metallpfropfen durch einen Abschnitt der oberen Gate-Elektrode hindurch verläuft.
  43. Knotenpunkt-Kontaktstruktur nach Anspruch 41, bei der die untere Gate-Elektrode einen anderen Leitfähigkeitstyp aufweist als die obere Gate-Elektrode.
  44. Knotenpunkt-Kontaktstruktur nach Anspruch 43, bei der die untere Gate-Elektrode aus einem N-leitenden Polysiliziummuster besteht und die obere Gate-Elektrode aus einem P-leitenden Polysiliziummuster besteht.
  45. Verfahren zur Herstellung einer Halbleitervorrichtung, mit den folgenden Schritten: Ausbilden einer Isolierschicht an einer vorbestimmten Zone eines Halbleitersubstrats, um eine aktive Zone zu definieren; Ausbilden einer unteren Zwischenschicht-Isolierschicht, welche die Isolationsschicht und die aktive Zone bedeckt; in ein Muster bringen der unteren Zwischenschicht-Isolierschicht, um ein Kontaktloch auszubilden, welches die aktive Zone freilegt; Ausbilden eines einkristallinen Halbleiterpfropfens, der das Kontaktloch füllt, unter Verwendung einer selektiven Epitaxial-Wachstumstechnik; Ausbilden einer amorphen Halbleiterschicht oder einer polykristallinen Halbleiterschicht auf der unteren Zwischenschicht-Isolierschicht und dem Halbleiterpfropfen; in ein Muster bringen der Halbleiterschicht, um ein Halbleitermuster herzustellen, welches den Halbleiterpfropfen bedeckt; und Kristallisieren des Halbleitermusters unter Verwendung eines Festphasen-Epitaxialprozesses, um dieses in ein Körpermuster mit einer einkristallinen Struktur umzuwandeln.
  46. Verfahren nach Anspruch 45, bei dem das Halbleitersubstrat aus einem einkristallinen Siliziumsubstrat besteht.
  47. Verfahren nach Anspruch 46, bei dem der einkristalline Halbleiterpfropfen aus einem Einkristall-Siliziumpfropfen besteht.
  48. Verfahren nach Anspruch 47, bei dem die Halbleiterschicht aus einer amorphen Siliziumschicht oder einer polykristallinen Siliziumschicht gebildet wird.
  49. Verfahren nach Anspruch 45, bei dem der Festphasen-Epitaxialprozess bei einer Temperatur von etwa 500°C bis 800°C durchgeführt wird.
  50. Verfahren nach Anspruch 45, ferner mit einem Schritt gemäß Ausbilden eines Dünnfilm-Metalloxid-Halbleitertransistors (MOS) an dem einkristallinen Körpermuster.
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