DE102017125036A1

DE102017125036A1 - Statische Direktzugriffsspeichervorrichtung

Info

Publication number: DE102017125036A1
Application number: DE102017125036.0A
Authority: DE
Inventors: Jhon Liaw
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2016-11-29
Filing date: 2017-10-26
Publication date: 2018-05-30
Also published as: US20210375854A1; TW201820547A; CN108122916A; KR102011941B1; KR20180060988A; CN108122916B; US11935882B2; US11094685B2; US20240186312A1; US20180151553A1; TWI644400B

Abstract

Eine Halbleitervorrichtung, die eine statische Direktzugriffsspeicher (SRAM)-Vorrichtung aufweist, weist eine erste SRAM-Anordnung auf, die eine erste Vielzahl von Bitzellen aufweist, die in einer Matrix angeordnet ist; eine zweite SRAM-Anordnung, die eine zweite Vielzahl von Bitzellen aufweist, die in einer Matrix angeordnet ist, und eine Vielzahl angrenzender Dummy-Zellen, die zwischen der ersten SRAM-Anordnung und der zweiten SRAM-Anordnung angeordnet ist. Jede der Vielzahl angrenzender Dummy-Zellen weist eine Vielzahl von Dummy-Gate-Elektrodenschichten und eine Vielzahl von Dummy-Kontakten auf. Die Halbleitervorrichtung weist ferner eine Wanne eines ersten Typs auf, die sich durchgehend von der ersten SRAM-Anordnung zu der zweiten SRAM-Anordnung erstreckt. Die Wanne des ersten Typs ist in direktem Kontakt mit Abschnitten der Vielzahl von Dummy-Kontakten.

Description

QUERVERWEIS ZU EINER VERWANDTEN ANMELDUNG
Diese Anmeldung beansprucht Priorität vor der vorläufigen U.S.-Patentanmeldung Nr. 62/427 715 , eingereicht am 29. Dezember 2016, mit dem Titel „STATIC RANDOM ACCESS MEMORY DEVICE“, deren gesamte Offenbarung hier durch Verweis aufgenommen wird.
TECHNISCHES GEBIET
Die vorliegende Offenbarung betrifft eine Halbleitervorrichtung, insbesondere eine statische Direktzugriffsspeicher (SRAM)-Vorrichtung
STAND DER TECHNIK
Eine SRAM-Anordnung (oder Makro) verwendet gewöhnlich Rand-/Strap-Zellen, die ein Feld von Bitzellen umgeben, so dass die äußersten Bitzellen der SRAM-Anordnung eine ähnliche Umgebung haben können wie ihre inneren Bitzellen, wodurch ein gleichförmigerer Betrieb der Bitzellen ungeachtet der Positionen der Bitzellen in der SRAM-Anordnung im Vergleich zu einer SRAM-Anordnung ohne Rand-/Strap-Zellen geschaffen wird. SRAM-Anordnungen, die eine Speichervorrichtung bilden, erfordern gewöhnlich Keep-Out-Bereiche zwischen benachbarten SRAM-Anordnungen, um die benachbarten SRAM-Anordnungen voneinander zu Integrationszwecken zu trennen. Die Keep-Out-Bereiche können auch für Designregel-Prüfzwecke verwendet werden. Falls kein Keep-Out-Bereich gebildet wird oder ein Keep-Out-Bereich unzureichend zwischen zwei unmittelbar benachbarten SRAM-Anordnungen gebildet wird, können die SRAM-Anordnungen Designregel-Verstöße oder Prozessmargenprobleme haben. Andererseits, falls die Keep-Out-Bereiche eine relativ große Fläche belegen, können die Keep-Out-Bereiche einen signifikanten Teil des gesamten Raums, der zum Herstellen einer Speichervorrichtung verfügbar ist, verbrauchen, und begrenzen daher die Skalierungsfähigkeit.
Figurenliste
Aspekte der vorliegenden Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente nicht maßstabgerecht gezeichnet sind. Die Maße der diversen Elemente können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.

1 veranschaulicht ein beispielhaftes Schaltbild eines statischen Direktzugriffsspeichers (SRAM).
2 veranschaulicht ein beispielhaftes vereinfachtes Layout einer SRAM-Zelle, deren Schaltbild in 1 gezeigt ist.
3 veranschaulicht ein beispielhaftes Schaltbild eines anderen Typs einer statischen Direktzugriffsspeicher (SRAM)-Zelle.
4 veranschaulicht ein beispielhaftes vereinfachtes Layout einer SRAM-Zelle, deren Schaltbild in 3 gezeigt ist.
5 zeigt eine beispielhafte vertikale Konfiguration einer SRAM-Vorrichtung.
6 zeigt ein skizzenhaftes Layout einer SRAM-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
7 zeigt eine vergrößerte Ansicht des Bereichs R1 in 6.
8 zeigt beispielhafte N-Typ-Wannen-Strapzellen und P-Typ-Wannen-Strapzellen einer SRAM-Anordnung.
9A zeigt eine andere vergrößerte Ansicht des Bereichs R1.
9B zeigt dasselbe Layout 9A, mit der Ausnahme, dass die erste Metallschicht und darüber zusätzlich veranschaulicht sind.
10A zeigt eine andere vergrößerte Ansicht des Bereichs R1.
10B zeigt dasselbe Layout wie 10A, mit der Ausnahme, dass die erste Metallschicht und darüber zusätzlich veranschaulicht sind.

AUSFÜHRLICHE BESCHREIBUNG
Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Elemente des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele, die nicht bezwecken, einschränkend zu sein. Das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung kann zum Beispiel Ausführungsformen aufweisen, bei welchen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet werden können, so dass das erste und das zweite Element eventuell nicht in direktem Kontakt sind. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Bezugsbuchstaben in diversen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und der Klarheit dienen und schreibt selbst keine Beziehung zwischen den diversen besprochenen Ausführungsformen und/oder Konfigurationen vor.
Ferner können räumliche Bezugsbegriffe, wie zum Beispiel „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Merkmals oder Merkmals zu einem oder mehreren anderen Merkmalen oder Merkmalen, wie sie in den FIG. veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, unterschiedliche Ausrichtungen der Vorrichtung beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den FIG. abgebildet ist, einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90° gedreht oder an anderen Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt.
Bei der vorliegenden Offenbarung bedeutet eine Schicht, eine Struktur, eine Leitung, wie eine Bitleitung, eine Wortleitung und eine Stromleitung oder eine Strukturierung, die sich in eine Richtung erstreckt, dass ein Ausmaß der Schicht, der Struktur, der Leitung oder der Strukturierung in die eine erweiterte Richtung größer ist als ein anderes Ausmaß dieser in eine andere Richtung senkrecht zu der erweiterten Richtung, mit oder ohne Berücksichtigung von Prozessfehlern/Variationen, die während der Herstellung aufgetreten sind. Bei der vorliegenden Offenbarung und außer wenn es ausdrücklich beschrieben ist, bedeutet das Strecken einer Schicht, einer Struktur, einer Leitung oder einer Strukturierung das Strecken einer Schicht, einer Struktur einer Leitung (inklusive einer Bitleitung oder einer Wortleitung), mit oder ohne Berücksichtigung von Prozessfehlern/Variationen bei der Herstellung in eine Richtung gestreckt. Das heißt, außer wenn es ausdrücklich beschrieben ist, bedeutet das Strecken einer Schicht, einer Struktur, einer Leitung oder einer Struktur das Bilden einer Schicht, einer Struktur, einer Leitung oder einer Strukturierung, die dieselbe Breite mit oder ohne Berücksichtigung von Prozessfehlern/Variationen hat. Man muss verstehen, dass bei der vorliegenden Offenbarung eine Struktur (oder eine Richtung), die senkrecht oder im Wesentlichen senkrecht zu einer anderen Struktur (oder einer anderen Richtung) ist, bedeutet, dass die zwei Strukturen oder zwei Richtungen) zueinander oder zu den zwei Strukturen (oder zwei Richtungen) senkrecht sind, mit oder ohne Berücksichtigung von Fehlern/Variationen des Herstellungsprozesses. Man muss verstehen, dass bei der vorliegenden Offenbarung ein Muster (oder eine Richtung), die parallel oder im Wesentlichen parallel zu einem anderen Muster (oder einer anderen Richtung) ist, bedeutet, dass die zwei Muster oder zwei Richtungen) zueinander oder zu den zwei Mustern (oder zwei Richtungen) parallel sind, mit oder ohne Berücksichtigung von Margen oder von Fehlern/Variationen des Herstellungsprozesses.
Bei der vorliegenden Offenbarung sollte man zu schätzen wissen, dass eine jeweilige Schicht einer Speicherzelle, die eine Grenze dieser berührt oder kreuzt, durchgehend gebildet ist, wenn eine andere Speicherzelle unmittelbar benachbart zu der Speicherzelle entlang der gemeinsamen Grenze angeordnet ist. Mit anderen Worten, bilden die jeweilige Schicht der Speicherzelle und eine andere Schicht der benachbarten Speicherzelle, die der jeweiligen Schicht entspricht, eine einzige durchgehende Schicht.
1 veranschaulicht ein beispielhaftes Schaltbild einer statischen Direktzugriffsspeicher (SRAM)-Zelle 10. Die SRAM-Zelle 10 weist einen kreuzgekoppelten ersten und zweiten Wechselrichter INV1 und INV2 und einen ersten und einen zweiten Pass-Gate-Transistor PG1 und PG2 auf. Source-Elektroden der Pass-Gate-Transistoren PG1 und PG2 sind jeweils mit einer ersten Bitleitung BL und einer zweiten Bitleitung BLB gekoppelt, die Daten tragen, die zu denjenigen komplementär sind, die von der ersten Bitleitung BL getragen werden, und Gate-Elektrodenschichten der Pass-Gate-Transistoren PG1 und PG2 sind mit einer Wortleitung WL gekoppelt. Eine Drain-Elektrode des ersten Pass-Gate-Transistors PG1, ein Ausgang des ersten Wechselrichters INV1 und ein Eingang des zweiten Wechselrichters INV2 sind miteinander an einer ersten lokalen Verbindungselektrode ND11 gekoppelt. Eine Drain-Elektrode des zweiten Pass-Gate-Transistors PG2, ein Eingang des ersten Wechselrichters INV1 und ein Ausgang des zweiten Wechselrichters INV2 sind miteinander an einer zweiten lokalen Verbindungselektrode ND11 gekoppelt. Der kreuzgekoppelte erste und zweite Wechselrichter INV und INV2 funktionieren als ein Zwischenspeicher, der einen Wert und sein Komplement speichert. Die kreuzgekoppelten Wechselrichter INV1 und INV2 werden jeweils von einem ersten Pull-Up-Transistor PU1 und einem ersten Pull-Down-Transistor PD1 und von einem zweiten Pull-Up-Transistor PU2 und einem zweiten Pull-Down-Transistor PD2 umgesetzt. Drain-Elektroden des ersten Pull-Up Transistors PU1, des ersten Pass-Gate-Transistors PG1 und des ersten Pull-Down-Transistors PD1 sind aneinander an der ersten lokalen Verbindungselektrode ND11 gekoppelt. Drain-Elektroden des zweiten Pull-Up Transistors PU2, des zweiten Pass-Gate-Transistors PG2 und des zweiten Pull-Down-Transistors PD2 sind aneinander an der ersten zweiten Verbindungselektrode ND12 gekoppelt.
Source-Elektroden des ersten und des zweiten Pull-Down-Transistors PD1 und PD2 sind jeweils mit der ersten und zweiten Stromversorgungsleitung Vss1 und Vss2 verbunden. Die erste und die zweite Stromversorgungsleitung Vss1 und Vss2 können direkt miteinander in dem Bereich der SRAM-Zelle 10 verbunden werden, zum Beispiel durch eine oder mehrere Metallschichten, die gemäß einigen Ausführungsformen auf der ersten und zweiten Stromversorgungsleitung Vss1 und Vss2 gebildet werden. Die erste und die zweite Stromversorgungsleitung Vss1 und Vss2 können voneinander in dem Bereich der SRAM-Zelle 10 elektrisch isoliert sein, können aber gemäß anderen Ausführungsformen miteinander in einem Bereich außerhalb der SRAM-Zelle 10 verbunden sein.
Die Source-Elektroden des ersten und des zweiten Pull-Up Transistors PU1 und PU2 sind mit einer Stromleitung Vdd verbunden.
2 veranschaulicht ein beispielhaftes vereinfachtes Layout der SRAM-Zelle 10, deren Schaltbild in 1 gezeigt ist. Aus praktischen Veranschaulichungsgründen, veranschaulicht ein beispielhaftes vereinfachtes Layout, das in 2 gezeigt ist, nur ein Layout von Wannen, Halbleiterfinnen, Gate-Elektrodenschichten/Gate-Elektroden, Kontakten, die auf Halbleiterfinnen gebildet sind, Gate-Kontakten, die auf den Gate-Elektrodenschichten/den Gate-Elektroden gebildet sind, Durchkontaktierungen (viao und via1), eine erste Metallschicht M1 und eine zweite Metallschicht M2. Ein Durchschnittsfachmann sollte verstehen, dass eine oder mehrere Metallschichten an einem Niveau über der zweiten Metallschicht M2 gebildet werden können und mit leitfähigen Strukturen darunter durch Durchkontaktierungen dazwischen elektrisch verbunden werden können.
Unter Bezugnahme auf 2, ist die SRAM-Zelle 10 in einem Bereich gebildet, der von einer ersten und einer zweiten Grenze 301 und 302 parallel zu der X-Achse definiert ist, und von einer dritten und vierten Grenze 303 und 304 parallel zu der Y-Achse und zwischen der ersten und zweiten Grenze 301 und 302 verbunden ist. Mit anderen Worten, hat der Bereich (eine Einheitszelle) eine rechteckige Form, die von den Grenzen 301 bis 304 eingeschlossen ist. Der Bereich, der durch die erste bis vierte Grenze 301 bis 304 definiert ist, weist drei Wannen auf, die N-Typ-Wannen Nwell sind, die an einer Mitte davon liegen, und eine erste und eine zweite P-Typ-Wanne Pwell, die auf entgegengesetzten Seiten der N-Typ-Wanne Nwell liegt.
In 2 sind nur die Grenzen der N-Typ-Wanne Nwell gekennzeichnet. Ein Durchschnittsfachmann sollte verstehen, dass die erste und die zweite P-Typ-Wanne Pwell die restlichen Abschnitte der SRAM-Zelle 10 belegen.
Bei einigen Ausführungsformen, in einem Fall, in dem eine Schicht eine der Grenzen einer Zelle kreuzt oder sich von einer Grenze zu einer anderen Grenze erstreckt, ist die Schicht symmetrisch unter Bezugnahme auf die eine Grenze angeordnet. In diesem Fall der 2, in einer SRAM-Zelle und einer anderen SRAM-Zelle benachbart zu der SRAM-Zelle, die dieselbe Grenze mit der SRAM-Zelle hat, ist eine Schicht, die dieselbe Grenze kreuzt, durchgehend derart gebildet, dass Abschnitte der Schicht, die in den zwei SRAM-Zellen liegen, eine integrale durchgehende Schicht bilden. Wie in 2 gezeigt, erstreckt sich zum Beispiel jede erste Halbleiterfinne 310 durchgehend zwischen der ersten und zweiten Grenze 301 von 302 und kann sich ferner durchgehend zu einer anderen SRAM-Zelle (nicht gezeigt) benachbart zu der SRAM-Zelle 10 in der Y-Achse erstrecken. Andererseits, in einem Fall, in dem eine Schicht von einer der Grenzen einer Zelle beabstandet ist, wird die Schicht unterbrochen in zwei unmittelbar benachbarten Zellen gebildet. In diesem Fall der 2, in einer SRAM-Zelle und einer anderen SRAM-Zelle, die zu der SRAM-Zelle, die dieselbe Grenze mit der SRAM Zelle hat, benachbart ist, ist die zweite Gate-Elektrodenschicht 420 von der vierten Grenze 304 beabstandet und nicht direkt mit einer entsprechenden zweiten Gate-Elektrodenschicht 420, die in der anderen SRAM-Zelle, die dazu unmittelbar benachbart ist, gebildet ist, gekoppelt. In diesem Fall sind die zweiten Gate-Elektrodenschichten 420 von zwei unmittelbar benachbarten Zellen voneinander beabstandet.
Wie in 2 gezeigt, weist die SRAM-Zelle 10 die ersten Halbleiterfinnen 310, eine zweite Halbleiterfinne 320, eine dritte Halbleiterfinne 330 und eine vierte Halbleiterfinne 340 auf, die sich jeweils entlang der Y-Richtung und sequenziell entlang der X-Achse angeordnet erstrecken. Eine Halbleiterfinne ist eine Struktur, die aus einem Substrat (nicht gezeigt) vorragt. Shallow-Trench-Isolation (STI) (nicht gezeigt), kann über dem Substrat gebildet werden, um die Halbleiterfinnen derart zu umgeben, dass die Halbleiterfinnen definiert werden. Ein oder mehrere Finnen-Feldeffekttransistoren (FinFET) können basierend auf den Halbleiterfinnen gebaut werden.
Unter Bezugnahme auf 2, erstrecken sich die erste und die vierte Halbleiterfinne 310 und 340 jeweils durchgehend zwischen der ersten und der zweiten Grenze 301 und 302 und sind jeweils in der ersten und zweiten P-Typ-Wanne Pwell, die auf entgegengesetzten Seiten der N-Typ-Wanne Nwell liegen, gebildet. Die zweite Halbleiterfinne 320, die innerhalb der N-Typ-Wanne Nwell gebildet ist, erstreckt sich von der zweiten Grenze 302 zu der ersten Grenze, ist aber von der ersten Grenze 301 beabstandet. Die dritte Halbleiterfinne 330, die innerhalb der N-Typ-Wanne Nwell gebildet ist, erstreckt sich von der ersten Grenze 301 zu der zweiten Grenze 302, ist aber von der ersten Grenze 301 beabstandet.
Source, Drain, und Kanalbereiche des ersten Pass-Gate-Transistors PG1 und des ersten Pull-Down-Transistors PD1 der SRAM-Zelle 10 sind aus den ersten Halbleiterfinnen 310 gebildet. Source, Drain und Kanalbereiche des zweiten Pass-Gate-Transistors PG2 und des zweiten Pull-Down-Transistors PD2 sind aus den vierten Halbleiterfinnen 340 gebildet. Source, Drain und Kanalbereiche des ersten Pull-Up-Transistors PU1 der SRAM-Zelle 10, und Source, Drain und Kanalbereiche des zweiten Pull-Up-Transistors PU2 der SRAM-Zelle 10 sind jeweils aus den zweiten und dritten Halbleiterfinnen 320 und 330 gebildet.
Unter Bezugnahme auf 2, weisen die ersten Halbleiterfinnen 310 und die vierten Halbleiterfinnen 340 zwei parallele Halbleiterfinnen auf, um einen größeren Treiberstrom bereitzustellen. Bei einigen Ausführungsformen sind der erste Pass-Gate-Transistor PG1, der erste Pull-Down-Transistor PD1, der zweite Pull-Down-Transistor PD2 und der zweite Pass-Gate-Transistor PG2 aus einer einzigen Halbleiterfinne gebildet. Bei anderen Ausführungsformen sind der erste Pass-Gate-Transistor PG1, der erste Pull-Down-Transistor PD1, der zweite Pull-Down-Transistor PD2 und der zweite Pass-Gate-Transistor PG2 aus mehr als zwei parallel verbundenen Subtransistoren gebildet, in welchen Source, Drain und Kanalbereiche parallel zueinander angeordnet sind, und eine gemeinsame Gate-Elektrode über den mehr als zwei parallelen Kanalbereichen gebildet ist.
Wie in 2 gezeigt, weist die SRAM-Zelle 10 eine erste und eine zweite Gate-Elektrodenschicht 410 und 420, die voneinander beabstandet und in die X-Achse ausgerichtet sind, auf. Die erste Gate-Elektrodenschicht 410 ist über dem Kanalbereich des ersten Pass-Gate-Transistors PG1 gebildet, und die zweite Gate-Elektrodenschicht 420 ist über den Kanalbereichen des zweiten Pull-Up-Transistors PU2 und des zweiten Pull-Down-Transistors PD2 gebildet. Die SRAM-Zelle 10 weist auch eine dritte Gate-Elektrodenschicht 430 auf, die den Kanalbereich des zweiten Pass-Gate-Transistors PG2 abdeckt, und eine vierte Gate-Elektrodenschicht 440, die die Kanalbereiche des ersten Pull-Up-Transistors PU1 und des ersten Pull-Down-Transistors PD1 abdeckt. Die dritte Gate-Elektrodenschicht 430 und die vierte Gate-Elektrodenschicht 440 sind voneinander beabstandet und zueinander in die X-Achse ausgerichtet.
Der erste Pass-Gate-Transistor PG1 und der erste Pull-Down-Transistor PD1 der SRAM-Zelle 10 haben ihre Drain-Bereiche direkt miteinander durch einen zentralen Abschnitt der ersten Halbleiterfinnen 310 gekoppelt. Der Drain-Bereich des ersten Pull-Up-Transistors PU1 ist mit den gekoppelten Drain-Bereichen des ersten Pass-Gate-Transistors PG1 und dem ersten Pull-Down-Transistor PD1 durch einen längeren Kontakt 710 verbunden. Der zweite Pass-Gate-Transistor PG2 und der zweite Pull-Down-Transistor PD2 der SRAM-Zelle 10 haben ihre Drain-Bereiche direkt miteinander durch einen zentralen Abschnitt der vierten Halbleiterfinnen 340 gekoppelt. Der Drain-Bereich des zweiten Pull-Up-Transistors PU2 ist mit den gekoppelten Drain-Bereichen des zweiten Pass-Gate-Transistors PG2 und dem zweiten Pull-Down-Transistor PD2 durch einen längeren Kontakt 720 verbunden. Ein längerer Kontakt, der eine rechteckige Form in der Layoutansicht hat, kann eine Stärke haben, die größer ist als ein Gate-Kontakt (siehe Gate_CO in 5), so dass der längere Kontakt Source- oder Drain-Bereich verbinden kann, oder eine Silicidschicht über dem Source- oder Drain-Bereich zu viao, oder kann mit einer Gate-Elektrodenschicht durch einen Gate-Kontakt, der darauf abgebildet ist, elektrisch verbunden sein.
Die längeren Kontakte 710 und 702 sind jeweils mit der zweiten und vierten Gate-Elektrodenschicht 420 und 440 durch Kuppenkontakte 630 und 660, die darauf gebildet sind, elektrisch verbunden. Die Drain-Bereiche des ersten Pass-Gate-Transistors PG1, der erste Pull-Down-Transistor PD1 und der erste Pull-Up-Transistor PU1 sowie die zweite Gate-Elektrodenschicht 420, die Kanäle des zweiten Pull-Up-Transistors PU2 und des zweiten Pull-Down-Transistors PD2 abdecken, sind durch den längeren Kontakt 710 und dem Kuppenkontakt 630 elektrisch verbunden. Der längere Kontakt 710 und der Kuppenkontakt 630 wirken als die erste lokale Verbindungselektrode ND11, die in 1 gezeigt ist. Die Drain-Bereiche des zweiten Pass-Gate-Transistors PG2, der zweite Pull-Down-Transistor PD2 und der zweite Pull-Up-Transistor PU2 sowie die vierte Gate-Elektrodenschicht 440, die Kanäle des ersten Pull-Up-Transistors PU1 und des ersten Pull-Down-Transistors PD1 abdecken, sind mit dem längeren Kontakt 720 und den Kuppenkontakt 660 elektrisch verbunden. Der längere Kontakt 720 und der Kuppenkontakt 660 wirken als die zweite lokale Verbindungselektrode ND12, die in 1 gezeigt ist.
Der SRAM 10 weist ferner zusätzliche längere Kontakte auf, darunter längere Kontakte 730, 740, 750, 760, 770 und 780. Der längere Kontakt 730 verbindet einen Abschnitt der ersten Halbleiterfinnen 310, der den Source-Bereich des ersten Pass-Gate-Transistors PG1 bildet, derart elektrisch, dass der Source-Bereich des ersten Pass-Gate-Transistors PG1 mit der ersten Bitleitung BL durch den längeren Kontakt 730 und eine Durchkontaktierung viao, die darauf gebildet ist, elektrisch verbunden werden kann. Der längere Kontakt 740 verbindet einen Abschnitt der dritten Halbleiterfinne 330, der den Source-Bereich des zweiten Pull-Up-Transistors PU2 bildet, derart elektrisch, dass der Source-Bereich des zweiten Pull-Up-Transistors PU2 mit der Stromleitung Vdd durch den längeren Kontakt 740 und eine Durchkontaktierung viao, die darauf gebildet ist, elektrisch verbinden kann. Der längere Kontakt 750 verbindet elektrisch einen Abschnitt der vierten Halbleiterfinnen 340, der den Source-Bereich des zweiten Pull-Down-Transistors PD2 bildet. Der längere Kontakt 760 kontaktiert elektrisch einen Abschnitt der vierten Halbleiterfinnen 340, der den Source-Bereich des zweiten Pass-Gate-Transistors PG2 bildet derart, dass der Source-Bereich des zweiten Pass-Gate-Transistors PG2 mit der zweiten Bitleitung BLB durch den längeren Kontakt 760 und eine Durchkontaktierung viao, die darauf gebildet ist, elektrisch verbunden werden kann. Der längere Kontakt 770 verbindet einen Abschnitt der zweiten Halbleiterfinne 320, der den Source-Bereich des ersten Pull-Up-Transistors PU1 bildet, derart elektrisch, dass der Source-Bereich des ersten Pull-Up-Transistors PU2 mit der Stromleitung Vdd durch den längeren Kontakt 770 und eine Durchkontaktierung viao, die darauf gebildet ist, elektrisch verbinden kann. Der längere Kontakt 780 verbindet elektrisch einen Abschnitt der ersten Halbleiterfinnen 310, der den Source-Bereich des ersten Pull-Down-Transistors PD1 bildet.
Die längeren Kontakte 730, 740 und 750 sind miteinander entlang der X-Achse ausgerichtet und über der ersten Grenze 301 angeordnet, die längeren Kontakte 760, 770 und 780 sind miteinander entlang der X-Achse ausgerichtet und über der zweiten Grenze 302 angeordnet, und die längeren Kontakte 710 und 720 sind miteinander in die X-Achse ausgerichtet und in einem Zwischenbereich der SRAM-Zelle 10 angeordnet. Die erste und die zweite Gate-Elektrodenschicht 410 und 420 sind miteinander in die X- Achse ausgerichtet und in einem Bereich zwischen den längeren Kontakten 730, 740 und 750 und den längeren Kontakten 710 und 720 angeordnet. Die dritte und die vierte Gate-Elektrodenschicht 430 und 440 sind miteinander in die X-Achse ausgerichtet und in einem Bereich zwischen den längeren Kontakten 760, 770 und 780 und den längeren Kontakten 710 und 720 angeordnet. Die Strukturen der Gate-Elektrodenschichten und Strukturen der längeren Kontakte sind daher abwechselnd in die Y-Achse angeordnet.
Unter weiterer Bezugnahme auf 2, kann eine erste Metallschicht M1, die die Stromleitung Vdd bildet, die erste und die zweite Bitleitung BL und BLB, zusätzlich erste und zweite Wortleitungskontakte WC1 und WC2 bilden, die jeweils mit der ersten und dritten Gate-Elektrodenschicht 410 und 430 durch Durchkontaktierungen viao, die darauf gebildet sind, elektrisch verbunden werden, und dritte und vierte Wortleitungskontakte WC3 und WC4, die jeweils mit den längeren Kontakten 780 und 750 durch Durchkontaktierungen viao, die darauf gebildet sind, elektrisch verbunden sind. Die Wortleitungskontakte WC1 und WC2 können elektrisch durch Durchkontaktierungen via1 über den Durchkontaktierungen viao mit einer Wortleitung WL, die aus einer zweiten Metallschicht M2 über der ersten Metallschicht M1 gebildet ist, elektrisch verbunden werden.
Die zweite Metallschicht M2 bildet auch die erste und die zweite Stromleitung Vss1 und Vss2, die sich parallel zu der Wortleitung WL erstrecken. Die erste Stromleitung Vss1 ist mit dem längeren Kontakt 780 durch eine Durchkontaktierung via1 zwischen ihnen elektrisch verbunden, so dass der Source-Bereich des ersten Pull-Down-Transistors PD1 mit der ersten Stromleitung Vss1 elektrisch verbunden werden kann. Die zweite Stromleitung Vss2 ist elektrisch mit dem längeren Kontakt 750 durch eine Durchkontaktierung via1 zwischen ihnen verbunden, so dass der Source-Bereich des zweiten Pull-Down-Transistors PD2 mit der zweiten Stromleitung Vss2 elektrisch verbunden werden kann.
3 veranschaulicht ein beispielhaftes Schaltbild einer anderen statischen Direktzugriffsspeicher (SRAM)-Zelle 20, und 4 veranschaulicht ein beispielhaftes vereinfachtes Layout der SRAM-Zelle 20.
Die SRAM-Zelle 20 weist einen Schreib-Port-Abschnitt auf, der den ersten und den zweiten Pass-Gate-Transistor PG1 und PG2, den ersten und den zweiten Pull-Up-Transistor PU1 und PU2 und den ersten und zweiten Pull-Down-Transistor PD1 und PD2 aufweist und zusätzlich einen Lese-Port-Abschnitt aufweist, der einen Lese-Pass-Gate-Transistor RPG und einen Lese-Pull-Down-Transistor RPD aufweist.
Die Gate-Elektrodenschichten des zweiten Pull-Up-Transistors PU2 und des zweiten Pull-Down-Transistors PD2, die Drain-Bereiche des ersten Pass-Gate-Transistors PG1 und des ersten Pull-Up Transistors PU1 und der erste Pull-Down-Transistor PD1 sind mit einer Gate-Elektrode des Lese-Pull-Down-Transistors RPD elektrisch verbunden. Ein Source-Bereich des Lese-Pull-Down-Transistors RPD ist mit einer dritten Stromleitung Vss3 elektrisch verbunden, und ein Drain-Bereich davon ist mit einem Drain-Bereich des Lese-Pass-Gate-Transistors RPG elektrisch verbunden. Eine Gate-Elektrode des Lese-Pass-Gate-Transistors RPG ist mit einer Lese-Wortleitung RWL elektrisch verbunden, und ein Source-Bereich davon ist mit einer Lese-Bitleitung RBL elektrisch verbunden.
Obwohl dieselben Bezugszeichen verwendet werden, um die Signal-/Daten-/Stromleitungen, die elektrisch mit Klemmen des ersten und des zweiten Pass-Gate-Transistors PG1 und PG2 in den 1 und 3 elektrisch zu verbinden, würde der Durchschnittsfachmann verstehen, dass die Wortleitung WL in 3 eine Schreib-Wortleitung für einen Schreibvorgang derart sein kann, dass Daten, die auf die erste und zweite Bitleitung BL und BLB angelegt werden, zu der SRAM-Zelle 20 geschrieben und von ihr gespeichert werden können.Bei einer solchen Konfiguration können die erste und die zweite Bitleitung BL und BLB als Schreib-Bitleitungen wirken. Um Redundanz zu vermeiden, werden nur Beschreibungen der Bezugszeichen, die in 3 und 4 gezeigt sind, die von denen in 1 und 2 unterschiedlich oder nicht gezeigt sind, beschrieben. Wie in 4 gezeigt, weist die SRAM-Zelle 20 ferner fünfte Halbleiterfinnen 350 auf, die in der P-Typ-Wanne Pwell gebildet sind, in der auch die vierten Halbleiterfinnen 340 gebildet sind. Die zweite Gate-Elektrodenschicht 420, die in 2 gezeigt ist, erstreckt sich ferner in die X-Achse, um die fünften Halbleiterfinnen 350 abzudecken, und ist in 4 mit dem Bezugszeichen 421 bezeichnet, so dass die Gate-Elektrodenschicht 421 es den Gate-Elektroden des zweiten Pull-Up-Transistors PU2, des zweiten Pull-Down-Transistors PD2 und des Lese-Pull-Down-Transistors RPD erlaubt, elektrisch mit einander verbunden zu werden. Der längere Kontakt 750, der in 2 gezeigt ist, erstreckt sich ferner in die X-Achse, um die fünften Halbleiterfinnen 350 abzudecken und ist in 4 mit dem Bezugszeichen 751 bezeichnet, so dass der längere Kontakt 751 es den Source-Bereichen des zweiten Pull-Down-Transistors PD2 und des Lese-Pull-Down-Transistors PRD erlaubt, elektrisch miteinander verbunden zu werden.
Wie in 4 gezeigt, weist die SRAM-Zelle 20 auch eine Gate-Elektrodenschicht 450 auf, die mit der dritten und vierten Gate-Elektrodenschicht 430 und 440 ausgerichtet ist und die fünften Halbleiterfinnen 350 abdeckt, um den Lese-Pass-Gate-Transistor RPG zu bilden. Ein längerer Kontakt 790, der mit den längeren Kontakten 760, 770 und 780 in der X-Achse ausgerichtet ist, verbindet elektrisch einen Abschnitt der fünften Halbleiterfinnen 350, der einen Source-Bereich des Lese-Pass-Gate-Transistors RPG bildet. Die SRAM-Zelle 20 weist ferner einen längeren Kontakt 795 auf, der mit den längeren Kontakten 710 und 720 ausgerichtet ist, elektrisch einen Abschnitt der fünften Halbleiterfinnen 350 kontaktiert, der als Drain-Bereiche des Lese-Pass-Gate-Transistors RPG und des Lese-Pull-Down-Transistors RPD wirkt.
Außerdem weist die SRAM-Zelle 20 einen Lese-Wortleitungskontakt RWC auf, der aus der ersten Metallschicht M1 gebildet ist und mit der Gate-Elektrodenschicht 450 durch einen Gate-Kontakt und viao dazwischen elektrisch verbunden ist. Die SRAM-Zelle 20 weist auch die dritte Stromleitung Vss3 und die Lese-Bitleitung RBL, die aus der ersten Metallschicht M1 gebildet ist, auf. Die dritte Stromleitung Vss3 kann mit der Source des Lese-Pull-Down-Transistors RPD durch den längeren Kontakt 751 und die viao darauf elektrisch verbunden werden, und die Lese-Bitleitung RBL kann mit der Source des Lese-Pass-Gate-Transistors RPG durch den längeren Kontakt 790 und die viao darauf elektrisch verbunden werden.
Der Lese-Wortleitungskontakt RWC, der aus der ersten Metallschicht M1 gebildet ist, kann mit der Lese-Wortleitung RWL, die aus einer zweiten Metallschicht M2 über der ersten Metallschicht M1 gebildet ist, durch eine Durchkontaktierung via1 dazwischen elektrisch verbunden werden. Die zweite Metallschicht M2 bildet auch die Schreib-Wortleitung WWL, die sich parallel zu der Lese-Wortleitung RWL entlang der X-Achse erstreckt. Die Schreib-Wortleitung WWL ist mit den Wortleitungskontakten WC1 und WC2 durch Durchkontaktierungen via1 dazwischen elektrisch verbunden.
Ähnlich wie die SRAM-Zelle 10, sind in der SRAM-Zelle 20 die längeren Kontakte und die Gate-Elektrodenschichten abwechselnd in die Y-Achse angeordnet.
5 zeigt eine beispielhafte vertikale Konfiguration einer SRAM-Vorrichtung. Die SRAM-Vorrichtung kann von einer Vielzahl von SRAM-Zellen, wie die oben erwähnten SRAM-Zellen 10 und 20, umgesetzt werden, und eine Kernstruktur, eine erste Metallschicht, eine oder mehrere oberen Metallschichten, die eines oder mehrere der Elemente aufweisen, die aus der zweiten bis vierten Metallschicht ausgewählt sind, und Durchkontaktierungen viao und via1 und zusätzliche Durchkontaktierungen, wie via2 und via3 in Abhängigkeit davon, ob eine oder mehrere oberen Metallschichten verwendet werden, um die SRAM-Vorrichtung umzusetzen, umfassen. Die Kernstruktur weist eine STI auf, ein Halbleitermaterial, wie Halbleiterfinnen, Gate-Elektrodenschichten (in 5 mit „Gate“ bezeichnet), Gate-Kontakte Gate_CO und längere Kontakte (in 5 mit „Kontakt“ bezeichnet).
Obwohl sie unter Bezugnahme auf die 2 und 4 nicht beschrieben sind, können eine oder mehrere Metallschichten, die aus der zweiten bis vierten Metallschicht ausgewählt werden, verwendet werden, um die Bitleitung, die Wortleitung, die Lese-Bitleitung, die Lese-Wortleitung und die Stromversorgungsleitungen zu strukturieren. In diesem Fall kann/können eine entsprechende Durchkontaktierung (oder Durchkontaktierungen), die aus via1, via2 und via3 ausgewählt werden, für zwei vertikal verbundene unmittelbar benachbarte Metallschichten verwendet werden. Die Durchkontaktierungen und Metallschichten werden, ohne auf diese beschränkt zu sein, aus einer oder mehreren Schichten aus Cu, W, Al, AlCu, TiN, TiW, Ti, Co, Ni, TaN, Ta, ihren Kombinationen oder dergleichen hergestellt.
6 zeigt ein skizzenhaftes Layout einer SRAM-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 7 zeigt eine vergrößerte Ansicht des Bereichs R1 in 6. 8 zeigt beispielhafte N-Typ-Wannen-Strapzellen und P-Typ-Wannen-Strapzellen einer SRAM-Anordnung.
Unter Bezugnahme auf die 6 und 7, weist die SRAM-Vorrichtung einen ersten Anordnungsbereich 1010 und einen zweiten Anordnungsbereich 1020 auf, die voneinander durch einen angrenzenden Dummy-Zellenbereich 1030 beabstandet sind. Jeder des ersten und zweiten Anordnungsbereichs 1010 und 1020 weist eine Vielzahl von SRAM-Zellen 30 auf, die zum Beispiel, ohne darauf beschränkt zu sein, die oben erwähnten SRAM-Zellen 10 oder die oben erwähnten SRAM-Zellen 20 sein können. Die Vielzahl von SRAM-Zellen 30 ist in einer Matrixform angeordnet. Zwei beliebige unmittelbar benachbarte SRAM-Zellen 30, die eine gemeinsame Grenze haben, sind liniensymmetrisch zueinander in Bezug auf die gemeinsame Grenze zwischen ihnen angeordnet.
Obwohl die SRAM-Vorrichtung, die in 6 gezeigt ist, nur vier Spalten von SRAM-Zellen 30 aufweist, und jeder des ersten und zweiten SRAM-Anordnungsbereichs 1010 und 1020 8 Reihen von SRAM-Zellen 30 enthält, sollte die Anzahl der Spalten und Anzahl der Reihen jedes des ersten und zweiten SRAM-Anordnungsbereichs 1010 und 1020 nicht darauf beschränkt sein.
Unter Bezugnahme auf die 6 und 7, weist der erste SRAM-Anordnungsbereich 1010 eine erste und eine zweite Reihe 1015 und 1016 von Wannen-Strapzellen auf, die auf entgegengesetzten Seiten der Vielzahl von SRAM-Zellen 30 des ersten SRAM-Anordnungsbereichs 1010 angeordnet sind. Die zweite SRAM-Anordnung 1020 weist eine dritte und eine vierte Reihe 1025 und 1026 von Wannen-Strapzellen auf, die auf entgegengesetzten Seiten der Vielzahl von SRAM-Zellen 30 des zweiten SRAM-Anordnungsbereichs 1020 angeordnet sind. Die zweite Reihe 1016 von Wannen-Strapzellen des ersten SRAM-Anordnungsbereichs 1010 ist zwischen der Vielzahl von SRAM-Zellen 30 in dem ersten SRAM-Anordnungsbereich 1010 und dem angrenzenden Dummy-Zellenbereich 1030 angeordnet, und die vierte Reihe 1026 von Wannen-Strapzellen des zweiten SRAM-Anordnungsbereichs 1020 ist zwischen der Vielzahl von SRAM-Zellen 30 in dem zweiten SRAM-Anordnungsbereich 1020 und dem angrenzenden Dummy-Zellenbereich 1030 angeordnet. Eine Wannen-Strapzelle hat eine Funktion und eine Konfiguration, um ein feststehendes Potenzial zu der N-Wannen-Wanne oder der p-Wannen-Wanne der SRAM-Zelle 30 von außerhalb der SRAM-Anordnung bereitzustellen.
Wie in den 6 bis 8 gezeigt, erstreckt sich jede N-Typ-Wanne Nwell durchgehend von den SRAM-Zellen 30 in dem SRAM-Zellenbereich 1010/1020 zu einer Wannen-Strapzelle der ersten Reihe 1015 und zu einer Wannen-Strapzelle der dritten Reihe 1025. In derselben Spalte erstreckt sich daher die N-Typ-Wanne durchgehend zwischen zwei äußersten Wannen-Strapzellen.
Bei einigen Ausführungsformen können die Wannen-Strapzellen der ersten bis vierten Reihe 1015, 1016, 1025 und 1026 Wannen-Strapzellen desselben Typs sein, darunter entweder N-Typ-Wannen-Strapzellen oder P-Typ-Wannen-Strapzellen. Bei anderen Ausführungsformen können die Wannen-Strapzellen der ersten und zweiten Reihe 1015 und 1016, die in derselben Spalte liegen, Wannen-Strapzellen mit unterschiedlichem Typ sein, und die Wannen-Strapzellen der dritten und vierten Reihe 1025 und 1026, die in derselben Spalte liegen, können Wannen-Strapzellen unterschiedlichen Typs sein.
Bei einigen Ausführungsformen ist jede Wannen-Strapzelle in der ersten und dritten Reihe 1015 und 1025 eine N-Typ-Wannen-Strapzelle oder eine P-Typ-Wannen-Strapzelle, und jede Wannen-Strapzelle in der zweiten und vierten Reihe 1016 und 1026 ist eine andere einer N-Typ-Wannen-Strapzelle oder einer P-Typ-Wannen-Strapzelle.
Bei einigen Ausführungsformen sind die Wannen-Strapzellen in der ersten und dritten Reihe 1015 und 1025 P-Typ-Wannen-Strapzellen, und die Wannen-Strapzellen in der zweiten und vierten Reihe 1016 und 1026 sind P-Typ-Wannen-Strapzellen.
Bei einigen Ausführungsformen werden die P-Wannen-Strapzelle und die N-Wannen-Strapzelle in dem P-Wannen-Strapbereich und N-Wannen-Strapbereich jeder der ersten bis vierten Reihe 1015, 1016, 1025 und 10125, wie in 8 gezeigt, gebildet. Eine N-Typ-Wannen-Strapzelle weist ein N+ Halbleitermaterial in der N-Typ-Wanne derart auf, dass das N+ Halbleitermaterial es der N-Typ-Wanne Nwell erlaubt, mit einer N-Wannen-Pickup-Metallleitung 803 elektrisch verbunden zu sein, an die die Vdd während des Betriebs der Speichervorrichtung angelegt werden kann. Eine P-Typ-Wannen-Strapzelle weist ein P+ Halbleitermaterial in der P-Typ-Wanne derart auf, dass das P+ Halbleitermaterial es der P-Typ-Wanne Nwell erlaubt, mit einer P-Wannen-Pickup-Metallleitung 804 elektrisch verbunden zu sein, an die die Vss während des Betriebs der Speichervorrichtung angelegt werden kann. Bei einigen Ausführungsformen werden die N-Wannen-Pickup-Metallleitung 803 und die P-Wannen-Pickup-Metallleitung 804 aus der ersten Metallschicht M2 gebildet, die auch zum Bilden der Wortleitungen WL der SRAM-Zellen 30 verwendet wird.
Unter Bezugnahme auf 7, zeigt die vergrößerte Ansicht des Bereichs R1 der 6 Abschnitte 1011 und 1021, die Abschnitte einer ersten Spalte des ersten und zweiten SRAM-Anordnungsbereichs 1010 und 1020 sind, und Abschnitte 1012 und 1022, die Abschnitte einer zweiten Spalte, die zu der ersten Spalte unmittelbar benachbart ist, des ersten und zweiten SRAM-Anordnungsbereichs 1010 und 1020 sind. Der angrenzende Dummy-Zellenbereich 1030, der eine oder mehrere Reihen angrenzender Dummy-Zellen aufweist, ist in der ersten und zweiten Spalte des ersten und zweiten SRAM-Anordnungsbereichs 1010 und 1020 angeordnet. In eine Richtung parallel zu der Y-Achse und von dem angrenzenden Dummy-Zellenbereich 1030 weg, kann jeder der Abschnitte 1011, 1012, 1021 und 1022 mindestens Wannen-Strapzellen aufweisen, die die oben erwähnten N-Typ-Wannen-Strapzellen oder die oben erwähnten P-Typ-Wannen Strapzellen aufweisen und können eine oder mehrere SRAM-Zellen 30 in einem Fall aufweisen, in dem der Bereich R1 definiert ist, um sich zu den SRAM-Zellen 30 zu erstrecken. Eine angrenzende Dummy-Zelle ist eine Art einer Dummy-Zelle, die keine elektrische Funktion hat und zwischen zwei benachbarte SRAM-Anordnungen in der Y-Achse eingefügt wird. Daher lässt sich eine angrenzende Dummy-Zelle von einer Rand-Dummy-Zelle, die an einem Rand der SRAM-Anordnung unmittelbar benachbart zu den SRAM-Zellen bereitgestellt wird, unterscheiden. Die angrenzende Dummy-Zelle wird benachbart zu der Wannen-Strapzelle bereitgestellt. Ein Layout einer angrenzenden Dummy-Zelle, ein Layout einer Wannen-Strapzelle und ein Layout einer SRAM-Zelle sind voneinander unterschiedlich. Bei einigen Ausführungsformen haben Strukturen, die aus demselben Material an demselben Niveau in einer angrenzenden Dummy-Zelle, einer Wannen-Strapzelle oder einer SRAM-Zelle gebildet sind, unterschiedliche Formen, weil ihre Layouts voneinander unterschiedlich sind, zum Beispiel durch Ändern der relativen Größen oder der Lagen oder durch Nichtbilden eines solchen Materials auf einem Niveau in der angrenzenden Dummy-Zelle oder der Wannen-Strapzelle oder der SRAM-Zelle, während eine Struktur basierend auf einem solchen Material auf einem Niveau in einer anderen der angrenzenden Dummy-Zelle oder Wannen-Strapzelle oder SRAM-Zelle gebildet wird.
Layouts angrenzender Dummy-Zellen 1031 und 1032 werden konfiguriert, um untereinander gleich zu sein. Die angrenzenden Dummy-Zellen 1031 und 1032 weisen eine Vielzahl von Dummy-Gate-Elektrodenschichten 400 und eine Vielzahl längerer Dummy-Kontakte 700 auf. Eine vertikale Konfiguration der Vielzahl von Dummy-Gate-Elektrodenschichten und der Vielzahl längerer Dummy-Kontakte kann auf die Beschreibung der Gate-Elektrode (Gate) und längere Kontakte (Kontakte) unter Bezugnahme auf 5 verweisen, und daher wird die vertikale Konfiguration der Vielzahl von Dummy-Gate-Elektrodenschichten und der Vielzahl längerer Dummy-Kontakte hier weggelassen, um Redundanz zu vermeiden.
Unter Bezugnahme auf 7, erstreckt sich jeder Dummy-Kontakt 700 durchgehend entlang der X-Achse, und die Dummy-Gate-Elektrodenschichten 400, die miteinander in die X-Achse ausgerichtet sind, sind voneinander beabstandet.
Die N-Typ-Wanne Nwell in jeder Spalte der Vielzahl von SRAM-Zellen 30 wird durchgehend derart gebildet, dass sich die N-Typ-Wanne Nwell über den ersten SRAM-Anordnungsbereich 1010, den zweiten SRAM-Anordnungsbereich 1020 und die angrenzenden Dummy-Zellen dazwischen erstreckt. In derselben Spalte ist daher der N-Typ-Bereich in der angrenzenden Dummy-Zelle entweder die angrenzende Dummy-Zelle 1031 oder die angrenzende Dummy-Zelle 1032 physisch mit der N-Typ-Wanne, die in dem ersten SRAM-Anordnungsbereich 1010 gebildet ist, und N-Typ-Wanne, die in dem zweiten SRAM-Anordnungsbereich 1020 gebildet ist, verbunden. Mit anderen Worten, wird eine große durchgehende Wanne gebildet. Ein Durchschnittsfachmann würde zu schätzen wissen, dass beliebige Bereiche in dem ersten SRAM-Zellenbereich 1010, dem zweiten SRAM-Bereich 1020 und dem angrenzenden Dummy-Zellenbereich 1030, die nicht als die N-Typ-Wanne Nwell markiert sind, P-Typ-Wannen Pwell sind.
In dem angrenzenden Dummy-Zellenbereich 1030, sind die Dummy-Kontakte 700 und die Dummy-Gate-Elektrodenschichten 400 abwechselnd in die Y-Achse angeordnet. Zum Beispiel ist zwischen beliebigen zwei unmittelbar benachbarten Dummy-Kontakten 700 eine Dummy-Gate-Elektrodenschicht 400 eingefügt, und zwischen beliebigen zwei unmittelbar benachbarten Dummy-Gate-Elektrodenschichten 400, ist ein Dummy-Kontakt 700 eingefügt.
Eine Länge L1 der angrenzenden Dummy-Zelle 1031 oder 1032 in die X-Achse ist im Wesentlichen dieselbe wie eine Länge der SRAM-Zelle 30. Eine Breite W1 der angrenzenden Dummy-Zelle 1031 oder 1032 in die Y-Achse ist gleich oder kleiner als 2 Mal eine Breite der SRAM-Zelle 30. In einem Fall, in dem die Breite der angrenzenden Dummy-Zelle 1031 oder 1032 in die Y-Achse größer ist als 2 Mal die Breite der SRAM-Zelle 30, ist ein relativ großer Bereich zum Bilden einer angrenzenden Dummy-Zelle erforderlich, und der Gebrauch der Fläche zum Bilden der SRAM-Vorrichtung wird weniger effizient. Bei anderen Ausführungsformen kann jedoch die Breite der angrenzenden Dummy-Zelle 1031 oder 1032 in die Y-Achse größer sein als 2 Mal die Breite der SRAM-Zelle 30, um zusätzliche Fläche in der angrenzenden Dummy-Zelle 1031 oder 1032 für Extra-Metallverlegung bereitzustellen.
Gemäß einigen Ausführungsformen, können die angrenzenden Dummy-Zellen mit Materialien zum Bilden von Gate-Elektrodenschichten zum Umsetzen der oben erwähnten Dummy-Gate-Elektrodenschichten gefüllt werden, und Materialien zum Bilden von Kontaktstrukturen, um die oben erwähnten Dummy-Kontakte umzusetzen. Die Dummy-Gate-Elektrodenschichten in den angrenzenden Dummy-Zellen und die Gate-Elektrodenschichten in jeder SRAM-Zelle können daher aus demselben Material und auf demselben Niveau gebildet werden, und die Dummy-Kontakte in den angrenzenden Dummy-Zellen und die Kontakte in jeder SRAM-Zelle können aus demselben Material und auf demselben Niveau gebildet werden.
Bei einigen Ausführungsformen können die angrenzenden Dummy-Zellen 1031 und 1032 einen Y-Abstand haben, der gleich der Breite W1, gleich oder kleiner als 6 Mal ein Abstand W2 der Dummy-Gate-Elektrodenschichten 400 ist, um die Größe der angrenzenden Dummy-Zellen zu verringern. In einem Fall, in dem der Y-Abstand größer ist als 6 Gate-Abstände, ist die Größe der angrenzenden Dummy-Zellen relativ groß. Hier ist ein Abstand ein Abstand entweder in die X-Richtung oder die Y-Richtung, um den zwei benachbarten Strukturen/Strukturierungen/Zellen wiederholt angeordnet werden, mit oder ohne Berücksichtigung relativer Positionsunterschiede in die Y-Richtung oder die X-Richtung der zwei benachbarten Strukturen/Strukturierungen/Zellen. Bei einigen Ausführungsformen kann ein Abstand der Gate-Elektrodenschichten der SRAM-Zelle 30 in die Y-Achse gleich sein wie der Abstand W2 der Dummy-Gate-Elektrodenschichten 400. Bei einigen Ausführungsformen kann ein Abstand der längeren Kontakte der SRAM-Zelle 30 in die Y-Achse gleich sein wie ein Abstand der Dummy-Kontakte 700.
Bei einigen Ausführungsformen werden Materialien, wie dielektrische Materialien, darunter, ohne darauf beschränkt zu sein, Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid, verwendet, um Raum zwischen benachbarten Dummy-Gate-Elektrodenschichten 400 und längeren Dummy-Kontakten 700 in den angrenzenden Dummy-Zellen zu füllen. Obwohl es in 7 nicht gezeigt ist, können die angrenzenden Dummy-Zellen 1031 und 1032 zusätzliche Schichten auf dem Niveau über den Dummy-Gate-Elektrodenschichten 400 und den längeren Dummy-Kontakten 700 aufweisen. Solche zusätzliche Schichten können gleich oder unterschiedlich von den beispielhaften Schichten auf dem Niveau über der Dummy-Gate-Elektrode 400 und den längeren Dummy-Kontakten 700', die in 9B gezeigt sind, sein, oder gleich oder unterschiedlich wie die beispielhaften Schichten auf dem Niveau über der Dummy-Gate-Elektrode 400 und den längeren Dummy-Kontakten 700", die in 10B gezeigt sind.
Durch Bilden der angrenzenden Dummy-Zellen zwischen zwei benachbarten SRAM-Anordnungsbereichen, um einen herkömmlich relativ größeren Keep-Out-Bereich zu ersetzen, in dem keine Dummy-Kontakte und/oder keine Dummy-Gate-Elektrodenschichten zwischen zwei benachbarten SRAM-Anordnungen gebildet werden, kann die SRAM-Vorrichtung gemäß einigen Ausführungsformen eine kleinere Chip-Größe, die sich in die Y-Achse erstreckt, haben.
Unter erneuter Bezugnahme auf 6, weist die SRAM-Vorrichtung ferner erste und zweite Peripherie-Schaltungen 1040 und 1050 auf, die jeweils auf einer Seite des ersten und des zweiten SRAM-Anordnungsbereichs 1010 und 1020 derart angeordnet sind, dass die erste und die zweite Bitleitung BL und BLB damit elektrisch verbunden sind. Aktiviert durch Auswahlsignale, können die erste und die zweite Peripherie-Schaltung 1040 und 1050 gemeinsam mit Betrieb eines Wortleitungstreibers (nicht gezeigt), eine oder mehrere SRAM-Zellen 30 derart ausgewählt werden, dass die auf ihnen gespeicherten Daten von der ersten und zweiten Peripherie-Schaltung 1040 und 1050 herausgelesen werden können, und neue Daten, die an die erste und zweite Bitleitung BL und BLB angelegt werden, können darauf geschrieben werden. Bei einigen Ausführungsformen sind die erste und die zweite Peripherie-Schaltung 1040 und 1050 ein Multiplexer und ein Erfassungsverstärker der SRAM-Vorrichtung zum Auswählen einer entsprechenden Bitleitung und Lesedaten, die in einer SRAM-Zelle 30 gespeichert sind. Bei einigen Ausführungsformen können zusätzliche angrenzende Dummy-Zellen (nicht gezeigt) zwischen der ersten Reihe 1015 von Wannen-Strapzellen und der ersten Peripherie-Schaltung 1040 und zwischen der dritten Reihe 1025 der Wannen-Strapzellen und der zweiten Peripherie-Schaltung 1050 angeordnet werden.
Da Rand-Dummy-Zellen auf entgegengesetzten Enden jeder Reihe der Vielzahl von SRAM-Zellen 30 der ersten und zweiten SRAM-Anordnung 1010 und 1020 gebildet werden, ist keine SRAM-Zelle 30 direkt mit einem Rand der ersten und zweiten SRAM-Anordnung 1010 und 1020 exponiert, so dass die Vielzahl von SRAM-Zellen 30 einen gleichförmigeren Betrieb ungeachtet der Positionen der Vielzahl von SRAM-Zellen 30 in der SRAM-Anordnung im Vergleich zu einer SRAM-Anordnung ohne Rand-Dummy-Zellen haben kann.
Unter Bezugnahme auf 8, weist die SRAM-Anordnung ferner eine Dummy-Fläche zwischen der N-Wannen-Strapfläche und der SRAM-Zellenfläche auf. Die Dummy-Fläche ist eine Fläche, in der Dummy-Zellen, die ein anderes Layout als ein Layout einer SRAM-Zelle und ein Layout einer N-Typ- oder P-Typ-Wannen-Strapzelle haben, gebildet werden. Eine Dummy-Zelle verweist auf eine Zelle, die nicht konfiguriert ist, um Daten zu speichern, die aber konfiguriert werden kann, um einen Margenraum zu geben oder Extraraum für vertikale Verbindungen eines Stromleitungswegs, eines Bitleitungswegs und/oder eines Wortleitungswegs für die SRAM-Anordnung bereitzustellen. Die Dummy-Zellen können ähnlich wie Rand-Dummy-Zellen, die in 6 gezeigt sind, konfiguriert sein. Ein Durchschnittsfachmann sollte verstehen, dass „N+“ und „P+“, die in 8 gezeigt sind, dotierte Fremdstoffe in den längeren Kontakten darstellen.
Bei einigen Ausführungsformen bedeutet, dass zwei Zellen, die dasselbe Layout haben, das, ohne Drehen einer der zwei Zellen oder durch Drehen einer der zwei Zellen um 90°, um 1800 oder um 270° in Bezug auf eine geometrische Mitte der Grenzen der einen Zelle, oder durch Umdrehen des Layouts der einen Zelle in Bezug auf eine beliebige der Grenzen der einen Zelle, die zwei Zellen dasselbe Layout haben können. Bei einigen Ausführungsformen bedeutet, dass zwei Zellen dasselbe Layout haben, dass die zwei Zellen dieselbe Struktur mit derselben Ausrichtung mit oder ohne Berücksichtigung von Prozessfehlern/Variationen, die während der Herstellung aufgetreten sind, haben. Bei einigen Ausführungsformen bedeutet, dass zwei Zellen dasselbe Layout haben, dass die zwei Zellen dieselbe Struktur aber mit unterschiedlichen Ausrichtungen, mit oder ohne Berücksichtigung von Prozessfehlern/Variationen, die während der Herstellung aufgetreten sind, haben.
Bei einigen Ausführungsformen haben Rand-Dummy-Zellen, N-Typ-Strapzellen, P-Typ-Strapzellen und angrenzende Dummy-Zellen Layouts, die von dem der SRAM-Zellen unterschiedlich sind. Ein Durchschnittsfachmann sollte auch verstehen, dass ein Layout einer Rand-Dummy-Zelle oder N-Typ-Strapzelle oder einer P-Typ-Strapzelle oder einer angrenzenden Dummy-Zelle und ein Layout der anderen einer Rand-Dummy-Zelle oder einer N-Typ-Strapzelle oder einer P-Typ-Strapzelle oder einer angrenzenden Dummy-Zelle bei einigen Ausführungsformen von jeder anderen unterschiedlich sind. Ein Durchschnittsfachmann sollte verstehen, dass, falls bei einigen Ausführungsformen dieselbe Beschreibung verwendet wird, um zwei Zellen zu beschreiben, die zwei als dasselbe Layout habend bezeichnet werden. Zwei Rand-Dummy-Zellen haben zum Beispiel dasselbe Layout und zwei angrenzende Dummy-Zellen haben dasselbe Layout, während eine Rand-Dummy-Zelle und eine angrenzende Dummy-Zelle unterschiedliche Layouts haben.
9A zeigt eine andere vergrößerte Ansicht des Bereichs R1 in 6.
Der Bereich R1, der in 9A gezeigt ist, ist im Wesentlichen derselbe wie der Bereich R1, der in 7 gezeigt ist, mit der Ausnahme, dass jeder durchgehende Dummy-Kontakt 700 durch eine Vielzahl durchgehender Dummy-Kontakte 700' ersetzt wird, die miteinander in die X-Achse in den angrenzenden Dummy-Zellen 1031 und 1032 in 9A ausgerichtet sind. Wenn jede der angrenzenden Dummy-Zellen 1031 und 1032 umgesetzt ist, um Dummy-Gate-Elektrodenschichten und Dummy-Kontakte jeweils ähnlich oder identisch wie die Gate-Elektrodenschichten und Kontakte einer SRAM-Zelle zu haben, kann jede der angrenzenden Dummy-Zellen 1031 und 1032 eine ähnliche oder dieselbe Umgebung wie die, die von einer SRAM-Zelle bereitgestellt wird, bereitstellen. Die SRAM-Vorrichtung gemäß Ausführungsformen, die in den 7 und 9A gezeigt sind, können folglich weniger Probleme während der Herstellung durch Bilden der angrenzenden Dummy-Zellen 1031 und 1032 haben, weil auf dem Niveau der Gate-Elektrodenschicht und des längeren Kontakts die Materialzusammensetzungen in den angrenzenden Dummy-Zellen 1031 und 1032 und die SRAM-Zellen 30 eine relativ kleine Variation haben können, um die Topographie zu verbessern und Belastung im Vergleich zu einer SRAM-Vorrichtung, die keine Dummy-Gate-Elektrodenschichten oder Dummy-Kontakte, die in einem Bereich zwischen benachbarten SRAM-Anordnungsbereichen gebildet sind, zu verringern.
Gemäß einigen Ausführungsformen, die nicht gezeigt sind, können die Dummy-Gate-Elektrodenschichten 400, die miteinander in die X-Achse ausgerichtet und voneinander beabstandet sind, durch eine einzige durchgehende Dummy-Gate-Elektrodenschicht ersetzt werden.
Bei einigen Ausführungsformen, die in den Zeichnungen nicht gezeigt sind, füllt/füllen an dem Niveau der ersten Metallschicht M1, der zweiten Metallschicht M2 und so weiter und den Durchkontaktierungen zwischen ihnen nur ein oder mehrere dielektrische Materialien den Raum zwischen dem ersten und dem zweiten SRAM-Anordnungsbereich 1010 und 1020. Die oben unter Bezugnahme auf 5 erwähnten Metallschichten und Durchkontaktierungen sind zum Beispiel nicht in den angrenzenden Dummy-Zellen 1031 und 1032 an dem Niveau der ersten Metallschicht M1 und darüber enthalten. In diesem Fall ist jede der Vielzahl von Dummy-Gate-Elektrodenschichten 400 und der Vielzahl von Dummy-Kontakten 700' ein schwebendes leitfähiges Element und ist von jedem anderen Metall oder jeder anderen Metalllegierung, die zum Bilden der ersten Metallschicht M1 verwendet wird, und den anderen Metallschichten und Durchkontaktierungen über der ersten Metallschicht M1 elektrisch isoliert.
Die vorliegende Offenbarung ist nicht auf das Weglassen der ersten Metallschicht M1, der zweiten Metallschicht M2 usw. und der Durchkontaktierungen dazwischen in dem Raum zwischen dem ersten und dem zweiten SRAM-Anordnungsbereich 1010 und 1020 beschränkt. Bei anderen Ausführungsformen, wie in 9B gezeigt, können an dem Niveau der ersten Metallschicht M1, der zweiten Metallschicht M2 usw. und der Durchkontaktierungen zwischen ihnen, die erste Metallschicht M1, die zweite Metallschicht M2 und so weiter und die Durchkontaktierungen verwendet werden, um den Raum zwischen dem ersten und zweiten SRAM-Anordnungsbereich 1010 und 1020 zu füllen. Beispielhafte leitfähige Strukturen an dem Niveau der ersten Metallschicht M1 und darüber, die in den angrenzenden Dummy-Zellen 1031 und 1032 enthalten sind, können Dummy-Metallschichten DM1 aufweisen, die aus der ersten Metallschicht M1 gebildet sind, die parallel zueinander entlang der X-Achse ausgerichtet sind, Dummy-Metallschichten DM2, die aus der zweiten Metallschicht M2 gebildet sind, die parallel zueinander entlang der X-Achse angeordnet sind, und/oder Dummy-Metallschichten DM3, die aus der dritten Metallschicht M3 gebildet sind, die parallel zueinander entlang der Y-Achse angeordnet sind.
Bei einigen Ausführungsformen können eine oder mehrere der Durchkontaktierungen viao, via1 und/oder via2 weggelassen werden oder in den angrenzenden Dummy-Zellen 1031 und 1032 enthalten sein. Bei einigen Ausführungsformen kann jede der Vielzahl von Dummy-Gate-Elektrodenschichten 400 und der Vielzahl von Dummy-Kontakten 700' konfiguriert sein, um ein schwebendes leitfähiges Element zu sein und von jedem anderen Metall oder jeder anderen Metalllegierung, die zum Bilden der ersten Metallschicht M1 verwendet wird, und den anderen Metallschichten und Durchkontaktierungen über der ersten Metallschicht M1 elektrisch isoliert zu sein.
Wie in den 7, 9A und 9B gezeigt, wird in den angrenzenden Dummy-Zellen 1031 und 1032 keine Halbleiterfinne gebildet, die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
Die 10A und 10B zeigen eine andere vergrößerte Ansicht des Bereichs R1 in 6 gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
Wie in den 10A und 10B gezeigt, werden die Dummy-Halbleiterfinnen Dfin in den angrenzenden Dummy-Zellen 1031 und 1032 gebildet. Bei einigen Ausführungsformen können die Dummy-Halbleiterfinnen Dfin in jeder angrenzenden Dummy-Zelle dieselbe Anzahl haben wie in der SRAM-Zelle 30. Obwohl sie nicht gezeigt sind, können die Dummy-Halbleiterfinnen Dfin entlang der Y-Achse mit den Halbleiterfinnen in der SRAM-Zelle 30 ausgerichtet sein. Mindestens eines der Layouts der Dummy-Gate-Elektroden 400, der längeren Dummy-Kontakte 700", der ersten Dummy-Metallschicht Dm1 oder der zweiten Dummy-Metallschicht Dm2 in den angrenzenden Dummy-Zellen 1031 und 1032 ist von einem entsprechenden Layout der Gate-Elektroden, der längeren Kontakte, der ersten Metallschicht und der zweiten Metallschicht in der SRAM-Zelle 30 unterschiedlich. Sogar falls die Dummy-Halbleiterfinnen Dfin daher von demselben Herstellungsprozess auf demselben Niveau wie die oben erwähnten Halbleiterfinnen in der SRAM-Zelle 30 gebildet werden, werden die Dummy-Halbleiterfinnen Dfin nicht verwendet, um Halbleitervorrichtungen wie Transistoren, die denjenigen in der SRAM-Zelle 30 entsprechen, zu bilden. Die vorliegende Offenbarung ist nicht darauf beschränkt. Bei anderen Ausführungsformen können die Dummy-Halbleiterfinnen Dfin umgesetzt werden, um Transistoren zu bilden, die jedoch nicht konfiguriert sind, um Daten durch Ändern oder Weglassen von Metallverdrahtung zwischen den Transistoren zu speichern.
Gemäß einem Aspekt der vorliegenden Offenbarung, kann die SRAM-Vorrichtung durch Bilden der oben erwähnten angrenzenden Dummy-Zellen zwischen benachbarten SRAM-Anordnungsbereichen an Stelle des Bildens eines herkömmlichen Keep-Out-Bereichs eine kleinere Chipgröße haben.
Gemäß einem Aspekt der vorliegenden Offenbarung, obwohl keine aktiven Transistoren in den angrenzenden Dummy-Zellen gebildet werden, können durch Bilden von Dummy-Gate-Elektrodenschichten und/oder Dummy-Kontakten in den angrenzenden Dummy-Zellen die Materialzusammensetzungen in den angrenzenden Dummy-Zellen und den Bitzellen eine relativ kleine Variation derart haben, dass die SRAM-Vorrichtung im Vergleich zu einer SRAM-Vorrichtung, die keine Dummy-Gate-Elektrodenschichten oder Dummy-Kontakte, die in einem Bereich zwischen benachbarten SRAM-Anordnungsbereichen gebildet sind, eine verbesserte Topographie und weniger Belastung haben.
Gemäß einem Aspekt der vorliegenden Offenbarung, weist eine Halbleitervorrichtung, die eine statische Direktzugriffsspeicher (SRAM)-Vorrichtung aufweist, eine erste SRAM-Anordnung auf, die eine erste Vielzahl von Bitzellen aufweist, die in einer Matrix angeordnet sind; eine zweite SRAM-Anordnung, die eine zweite Vielzahl von Bitzellen aufweist, die in einer Matrix angeordnet sind, und eine Vielzahl angrenzender Dummy-Zellen, die zwischen der ersten SRAM-Anordnung und der zweiten SRAM-Anordnung angeordnet ist. Jede der Vielzahl angrenzender Dummy-Zellen weist eine Vielzahl von Dummy-Gate-Elektrodenschichten und eine Vielzahl von Dummy-Kontakten auf. Die Halbleitervorrichtung weist ferner eine Wanne eines ersten Typs auf, die sich durchgehend von der ersten SRAM-Anordnung zu der zweiten SRAM-Anordnung erstreckt. Die Wanne des ersten Typs ist in direktem Kontakt mit Abschnitten der Vielzahl von Dummy-Kontakten.
Gemäß einem Aspekt der vorliegenden Offenbarung, weist eine Speichervorrichtung eine erste und eine zweite Peripherie-Schaltung auf, eine erste Anordnung, die eine erste Vielzahl von Bitzellen umfasst, und eine zweite Anordnung, die eine zweite Vielzahl von Bitzellen umfasst, die zwischen der ersten und zweiten Peripherie-Schaltung angeordnet sind, wobei Bitleitungen der ersten Vielzahl von Bitzellen mit der ersten Peripherie-Schaltung elektrisch verbunden sind, und Bitleitungen der zweiten Vielzahl von Bitzellen mit der zweiten Peripherie-Schaltung elektrisch verbunden sind, und eine Vielzahl angrenzender Dummy-Zellen, die zwischen der ersten und der zweiten Anordnung angeordnet ist, auf. Die Vielzahl angrenzender Dummy-Zellen weist eine Vielzahl von Dummy-Gate-Elektrodenschichten, eine Vielzahl von Dummy-Kontakten und eine Wanne des ersten Typs auf, die physisch mit einer Wanne des ersten Typs, die in der ersten Anordnung gebildet ist, und einer Wanne des ersten Typs, die in der zweiten Anordnung gebildet ist, verbunden ist. Die Vielzahl von Dummy-Gate-Elektrodenschichten und Gate-Elektroden der ersten und zweiten Vielzahl von Bitzellen sind aus demselben Material gebildet. Die Vielzahl von Dummy-Kontakten und Kontakten der ersten und zweiten Vielzahl von Bitzellen sind aus demselben Material gebildet.
Gemäß einem Aspekt der vorliegenden Offenbarung, weist eine Speichervorrichtung eine erste Vielzahl von Bitzellen auf, die durchgehend in eine Spaltenrichtung angeordnet ist, und eine zweite Vielzahl von Bitzellen, die durchgehend in die Spaltenrichtung angeordnet und mit der ersten Vielzahl von Bitzellen in die Spaltenrichtung ausgerichtet ist. Die erste Vielzahl von Bitzellen und die zweite Vielzahl von Bitzellen sind voneinander durch eine angrenzende Dummy-Zelle beabstandet, die eine oder mehrere Dummy-Gate-Elektrodenschichten und einen oder mehrere Dummy-Kontakte aufweist. Die eine oder die mehreren Dummy-Gate-Elektrodenschichten und Gate-Elektrodenschichten in jeder. Bitzelle bestehen aus demselben Material und sind auf demselben Niveau gebildet, und der eine oder die mehreren Dummy-Kontakte und Kontakte in jeder Bitzelle sind aus demselben Material und auf demselben Niveau gebildet. Die Speichervorrichtung weist ferner eine Metallschicht auf, die auf einem Niveau über dem Niveau der Dummy-Gate-Elektrodenschichten angeordnet ist. Die Metallschicht ist mit den Gate-Elektrodenschichten jeder Bitzelle elektrisch verbunden und ist von der einen oder den mehreren Dummy-Gate-Elektrodenschichten der angrenzenden Dummy-Zelle elektrisch isoliert.
Oben Stehendes umreißt die Merkmale mehrerer Ausführungsformen derart, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser versteht. Der Fachmann sollte zu schätzen wissen, dass er die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Konzipieren oder Ändern anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erzielen derselben Vorteile der Ausführungsformen, die hier eingeführt werden, verwenden kann. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Schutzbereich der vorliegenden Offenbarung abweichen, und dass er diverse Änderungen, Ersetzungen und Abänderungen hier ohne Abweichen vom Geist und Schutzbereich der vorliegenden Offenbarung ausführen kann.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 62/427715 [0001]

Claims

Halbleitervorrichtung, die eine statische Direktzugriffsspeicher (SRAM)-Vorrichtung aufweist, umfassend: eine erste SRAM-Anordnung, die eine erste Vielzahl von Bitzellen, die in einer Matrix angeordnet sind, umfasst; eine zweite SRAM-Anordnung, die eine zweite Vielzahl von Bitzellen, die in einer Matrix angeordnet sind, umfasst, und eine Vielzahl angrenzender Dummy-Zellen, die zwischen der ersten SRAM-Anordnung und der zweiten SRAM-Anordnung angeordnet ist, wobei: jede der Vielzahl angrenzender Dummy-Zellen Folgendes umfasst: eine Vielzahl von Dummy-Gate-Elektrodenschichten, und eine Vielzahl von Dummy-Kontakten und wobei die Halbleitervorrichtung ferner eine Wanne eines ersten Typs, die sich durchgehend von der ersten SRAM-Anordnung zu der zweiten SRAM-Anordnung erstreckt, umfasst, wobei die Wanne des ersten Typs in direktem Kontakt mit Abschnitten der Vielzahl von Dummy-Kontakten ist.
Halbleitervorrichtung nach Anspruch 1, wobei: die erste SRAM-Anordnung und die zweite SRAM-Anordnung miteinander in eine erste Richtung ausgerichtet sind, und in der Vielzahl angrenzender Dummy-Zellen die Vielzahl von Dummy-Kontakten und die Vielzahl von Dummy-Gate-Elektrodenschichten abwechselnd in die erste Richtung angeordnet sind.
Halbleitervorrichtung nach Anspruch 2, wobei zwei oder mehrere Dummy-Kontakte der Vielzahl von Dummy-Kontakten, die miteinander in eine zweite Richtung senkrecht zu der ersten Richtung angeordnet sind, voneinander beabstandet sind, und Dummy-Gate-Elektrodenschichten der Vielzahl von Dummy-Gate-Elektrodenschichten, die miteinander in die zweite Richtung ausgerichtet sind, voneinander beabstandet sind.
Halbleitervorrichtung nach Anspruch 2 oder 3, wobei sich mindestens einer der Vielzahl von Dummy-Kontakten in eine zweite Richtung senkrecht zu der ersten Richtung durchgehend über die Vielzahl angrenzender Dummy-Zellen erstreckt.
Halbleitervorrichtung nach Anspruch 4, wobei in der Vielzahl angrenzender Dummy-Zellen Dummy-Gate-Elektrodenschichten der Vielzahl von Dummy-Gates, die miteinander in die zweite Richtung ausgerichtet sind, voneinander beabstandet sind.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: die erste SRAM-Anordnung ferner eine erste Vielzahl von Rand-Dummy-Zellen auf entgegengesetzten Seiten der ersten Vielzahl von Bitzellen und erste Wannen-Strapzellen zum Bereitstellen feststehender Potenziale zu der Vielzahl von Bitzellen umfasst, die zweite SRAM-Anordnung ferner eine zweite Vielzahl von Rand-Dummy-Zellen auf entgegengesetzten Seiten der zweiten Vielzahl von Bitzellen und zweite Wannen-Strapzellen zum Bereitstellen feststehender Potenziale zu der Vielzahl von Bitzellen umfasst, und die Vielzahl angrenzender Dummy-Zellen zwischen den ersten Wannen-Strapzellen und den zweiten Wannen-Strapzellen angeordnet ist.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: die Wanne des ersten Typs eine N-Typ-Wanne ist und die Speichervorrichtung ferner erste und zweite P-Typ-Wannen umfasst, die sich auf entgegengesetzten Seiten der Wanne des ersten Typs befinden.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei sich die Wanne des ersten Typs zu allen der ersten Strapzellen und allen der zweiten Strapzellen, die miteinander in die erste Richtung ausgerichtet sind, erstreckt.
Halbleitervorrichtung nach Anspruch 8, wobei: die ersten und die zweiten Wannen-Strapzellen eine N-Typ-Wannen-Strapzelle aufweisen, die ein Layout hat, das von dem einer beliebigen Bitzelle und einer beliebigen angrenzenden Dummy-Zelle unterschiedlich ist und ein N+ Halbleitermaterial in der N-Typ-Wanne aufweist, wobei das N+ Halbleitermaterial mit einer ersten Stromleitung elektrisch verbunden ist, um eines der feststehenden Potenziale bereitzustellen, und die ersten und die zweiten Wannen-Strapzellen eine P-Typ-Wannen-Strapzelle aufweisen, die ein Layout hat, das von dem einer beliebigen Bitzelle und einer beliebigen angrenzenden Dummy-Zelle unterschiedlich ist und ein P+ Halbleitermaterial in einem Bereich außerhalb der N-Typ-Wanne aufweist, wobei das P+ Halbleitermaterial mit einer zweiten Stromleitung elektrisch verbunden ist, die von der ersten Stromleitung elektrisch isoliert ist, um ein anderes der feststehenden Potenziale bereitzustellen.
Halbleitervorrichtung nach Anspruch 9, wobei jede Wannen-Strapzelle zwischen der ersten Vielzahl von Bitzellen und der zweiten Vielzahl von Bitzellen eine N-Typ-Wannen-Strapzelle ist, oder jede Wannen-Strapzelle zwischen der ersten Vielzahl von Bitzellen und der zweiten Vielzahl von Bitzellen eine P-Typ-Wannen-Strapzelle ist.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Länge jeder angrenzenden Dummy-Zelle in eine zweite Richtung senkrecht zu der ersten Richtung im Wesentlichen gleich ist wie eine Länge der ersten oder zweiten Vielzahlen von Bitzellen, und eine Breite jeder angrenzenden Dummy-Zelle in die erste Richtung gleich oder kleiner als 2 Mal eine Breite der ersten oder zweiten Vielzahlen von Bitzellen ist.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei jede Bitzelle eine Vielzahl von Halbleiterfinnen aufweist, und jede der angrenzenden Dummy-Zellen keine Halbleiterfinnen aufweist.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, die ferner eine Metallschicht umfasst, die eine Vielzahl von Strukturen aufweist, die auf demselben Niveau angeordnet und aus demselben Material hergestellt ist, wobei: eine erste Gruppe von Strukturen der Vielzahl von Strukturen der Metallschicht in einer der Bitzellen angeordnet ist, und eine zweite Gruppe von Strukturen der Vielzahl von Strukturen der Metallschicht in einer der angrenzenden Dummy-Zellen angeordnet ist, und eine oder mehrere der Strukturen der ersten Gruppe mit einer der Gate-Elektrodenschichten der einen Bitzelle elektrisch verbunden sind, und jede der zweiten Gruppe von Strukturen von den Dummy-Gate-Elektrodenschichten der einen angrenzenden Dummy-Zelle elektrisch isoliert ist.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei eine angrenzende Dummy-Zelle der Vielzahl angrenzender Dummy-Zellen ein Layout hat, das von einem Layout einer Bitzelle der ersten und zweiten Vielzahl von Bitzellen unterschiedlich ist.
Speichervorrichtung, umfassend: eine erste und eine zweite Peripherie-Schaltung; eine erste Anordnung, die eine erste Vielzahl von Bitzellen umfasst, und eine zweite Anordnung, die eine zweite Anzahl von Bitzellen umfasst, die zwischen der ersten und zweiten Peripherie-Schaltung angeordnet sind, wobei Bitleitungen der ersten Vielzahl von Bitzellen mit der ersten Peripherie-Schaltung elektrisch verbunden sind, und Bitleitungen der zweiten Vielzahl von Bitzellen mit der zweiten Peripherie-Schaltung elektrisch verbunden sind, und eine Vielzahl angrenzender Dummy-Zellen, die zwischen der ersten und der zweiten Anordnung angeordnet ist, wobei: die Vielzahl angrenzender Dummy-Zellen Folgendes umfasst: eine Vielzahl von Dummy-Gate-Elektrodenschichten; eine Vielzahl von Dummy-Kontakten, und eine Wanne des ersten Typs, die physisch mit einer Wanne des ersten Typs verbunden ist, die in der ersten Anordnung gebildet ist, und eine Wanne des ersten Typs, die in der zweiten Anordnung gebildet ist und in direktem Kontakt mit Abschnitten der Vielzahl von Dummy Kontakten ist, und die Vielzahl von Dummy-Gate-Elektrodenschichten und Gate-Elektroden der ersten und zweiten Vielzahl von Bitzellen aus demselben Material gebildet ist, und die Vielzahl von Dummy-Kontakten und Kontakten der ersten und zweiten Vielzahl von Bitzellen aus demselben Material gebildet ist.
Speichervorrichtung nach Anspruch 15, die ferner Folgendes umfasst: eine erste Reihe von Wannen-Strapzellen, die zwischen der ersten Peripherie-Schaltung und der ersten Anordnung angeordnet ist; eine zweite Reihe von Wannen-Strapzellen, die zwischen der ersten Anordnung und den angrenzenden Dummy-Zellen angeordnet ist; eine dritte Reihe von Wannen-Strapzellen, die zwischen der zweiten Anordnung und den angrenzenden Dummy-Zellen angeordnet ist, und eine vierte Reihe von Wannen-Strapzellen, die zwischen der zweiten Peripherie-Schaltung und der ersten Anordnung angeordnet ist.
Speichervorrichtung nach Anspruch 16, wobei: die Wannen-Strapzellen N-Typ-Wannen-Strapzellen oder P-Typ-Wannen-Strapzellen sind, eine N-Typ-Wannen-Strapzelle ein Layout aufweist, das von dem einer beliebigen Bitzelle und dem einer angrenzenden Dummy-Zelle unterschiedlich ist und ein N+ Halbleitermaterial in der N-Typ-Wanne aufweist, wobei das N+ Halbleitermaterial mit einer ersten Stromleitung elektrisch verbunden ist, und eine P-Typ-Wannen-Strapzelle ein Layout aufweist, das von dem einer beliebigen Bitzelle und dem einer beliebigen angrenzenden Dummy-Zelle unterschiedlich ist und ein P+ Halbleitermaterial in einem Bereich außerhalb in der N-Typ-Wanne aufweist, wobei das PN+ Halbleitermaterial mit einer zweiten Stromleitung, die elektrisch von der ersten Stromleitung isoliert ist, elektrisch verbunden ist.
Speichervorrichtung nach Anspruch 15, 16 oder 17, wobei eine oder mehrere der Vielzahl von Dummy-Gate-Elektrodenschichten und der Vielzahl von Dummy-Kontakten elektrisch schwebend ist/sind.
Speichervorrichtung, umfassend: eine erste Vielzahl von Bitzellen, die durchgehend in einer Spaltenrichtung angeordnet ist, und eine zweite Vielzahl von Bitzellen, die durchgehend in der Spaltenrichtung angeordnet und mit der ersten Vielzahl von Bitzellen in der Spaltenrichtung ausgerichtet ist, wobei: die erste Vielzahl von Bitzellen und die zweite Vielzahl von Bitzellen voneinander durch eine angrenzende Dummy-Zelle, die eine oder mehrere Dummy-Gate-Elektrodenschichten 400 und einen oder mehrere Dummy-Kontakte aufweist, beabstandet sind, und die eine oder die mehreren Dummy-Gate-Elektrodenschichten und Gate-Elektrodenschichten in jeder Bitzelle aus demselben Material gebildet ist und auf demselben Niveau gebildet sind, und der eine oder die mehreren Dummy-Kontakte und Kontakte in jeder Bitzelle aus demselben Material gebildet ist und auf demselben Niveau gebildet sind, und die Speichervorrichtung ferner eine Metallschicht umfasst, die auf einem Niveau über dem Niveau der Dummy-Gate-Elektrodenschichten angeordnet ist, wobei die Metallschicht mit den Gate-Elektrodenschichten jeder Bitzelle elektrisch verbunden ist und von der einen oder den mehreren Dummy-Gate-Elektrodenschichten der angrenzenden Dummy-Zelle elektrisch isoliert ist.
Speichervorrichtung nach Anspruch 19, wobei jeder Dummy-Kontakt entgegengesetzte Ränder der angrenzenden Dummy-Zelle in eine Richtung senkrecht zu der Spaltenrichtung kontaktiert.