DE102019130000A1 - Wannenaufnahmebereichskonstruktion zum verbesserung der leistung von speichermakros - Google Patents

Wannenaufnahmebereichskonstruktion zum verbesserung der leistung von speichermakros Download PDF

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Chang-Ta Yang
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Abstract

Hierin offenbar sind Wannenaufnahmebereiche zum Verbessern der Leistung von Speicheranordnungen, wie zum Beispiel statischen Direktzugriffsspeicheranordnungen. Eine beispielhafte integrierte Schaltungs- (IC-) Vorrichtung weist einen Schaltungsbereich; einen ersten Wannenaufnahme- (WPU-) Bereich; eine erste Wanne in Längsrichtung ausgerichtet entlang einer ersten Richtung im Schaltungsbereich und sich in den ersten WPU-Bereich erstreckend, die erste Wanne aufweisend einen ersten Leitfähigkeitstyp; und eine zweite Wanne in Längsrichtung ausgerichtet entlang der ersten Richtung im Schaltungsbereich und sich in den ersten WPU-Bereich erstreckend, die zweite Wanne aufweisend einen zweiten Leitfähigkeitstyp, der sich vom ersten Leitfähigkeitstyp unterscheidet, auf, wobei die erste Wanne einen ersten Abschnitt im Schaltungsbereich und einen zweiten Abschnitt im ersten WPU-Bereich aufweist, und der zweite Abschnitt der ersten Wanne entlang einer zweiten Richtung lotrecht zur ersten Richtung eine größere Breite aufweist, als der erste Abschnitt der ersten Wanne.

Description

  • PRIORITÄT
  • Dies ist eine nicht vorläufige Anmeldung und beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/771,455 , eingereicht am 26. November 2018, deren Offenbarung hierin durch Verweis vollumfänglich aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie integrierter Halbleiterschaltungen (IC) hat ein exponentielles Wachstum erlebt. Technologische Fortschritte bei IC-Materialien und -Konstruktion haben Generationen von ICs produziert, in denen jede Generation kleinere und komplexere Schaltungen aufweist als die vorherige. Im Zuge der IC-Weiterentwicklung hat die Funktionsdichte (d.h. die Anzahl miteinander verbundener Bauelemente pro Chipfläche) im Allgemeinen zugenommen, während die geometrische Größe (d.h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsverfahrens erzeugt werden kann) gesunken ist. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile durch Steigerung der Produktionseffizienz und Senkung der damit verbundenen Kosten. Eine solche Verkleinerung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Zum Beispiel nimmt in Speichervorrichtungen, wie zum Beispiel statischem Direktzugriffsspeicher (SRAM), das Thema Leckströme/Ableitströme in fortschrittlicheren Prozessknoten an Bedeutung zu. SRAM bezieht sich im Allgemeinen auf einen Arbeits- oder Datenspeicher, welcher gespeicherte Daten bei angelegtem Strom speichern kann. Da die Leistung von SRAM-Zellen im Wesentlichen vom Layout abhängt (zum Beispiel ist beobachtet worden, dass eine innere SRAM-Zelle eines SRAM-Makros anders arbeitet, als eine SRAM-Zelle am Rand des SRAM-Makros), sind Wannenaufnahmebereiche (oder Flächen) realisiert worden, um das Wannenpotenzial zu stabilisieren, was eine gleichförmige Ladungsverteilung überall in einem SRAM-Makro, und somit eine einheitliche Leistung unter dem SRAM-Zellen der SRAM-Anordnung ermöglicht. Durch das Schrumpfen der Schaltungsgeometrie werden Leckverluste zwischen benachbarten n-Wannen und p-Wannen aufgrund von Dotierstoffdiffusion schwerwiegender. Dies führt zu einem höheren n-Wannen- und p-Wannen-Widerstand in Wannenaufnahmebereichen und höherem Aufnahmewiderstand, was die Latch-up-Leistung verschlechtert. Obwohl bestehende Wannenaufnahmebereichskonstruktionen für SRAM-Makros bisher im Allgemeinen für ihre vorgesehenen Zwecke ausreichend gewesen sind, waren sie demzufolge nicht in allen Belangen vollkommen zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung ist aus der folgenden ausführlichen Beschreibung am besten verständlich, wenn diese in Zusammenhang mit den beigefügten Figuren gelesen wird. Es sei betont, dass im Einklang mit der gängigen Praxis in der Industrie verschiedene Elemente nicht maßstabsgetreu dargestellt sind und nur zur Veranschaulichung dienen. In der Tat können die Abmessungen der verschiedenen Merkmale zum Zweck einer größeren Klarheit der Erörterung beliebig vergrößert oder verkleinert werden.
    • 1 ist ein vereinfachtes Blockschaltbild einer integrierten Schaltung (IC) mit einem eingebetteten Speichermakro im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2 ist ein Schaltplan einer Einzelport-SRAM-Zelle, welche in einer Speicherzelle eines Speichermakros realisiert werden kann, im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3 ist eine perspektivische Ansicht eines Finnen-Feldeffekttransistors (FinFET) im Einklang mit einigen Ausführungsformen.
    • 4 ist eine Draufsicht einer Einzelport-SRAM-Zelle, welche in einer Speicherzelle eines Speichermakros realisiert werden kann, im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 5, 7, 8 und 9 sind unvollständige Draufsichten eines Abschnitts einer Speicheranordnung im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 6 ist eine unvollständige schematische Ansicht eines Abschnitts einer Speicheranordnung im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt zahlreiche verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele und nicht als Einschränkung auszulegen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste Merkmal und das zweite Merkmal in direktem Kontakt miteinander gebildet sind, und kann ebenfalls Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal gebildet sein können, sodass das erste Merkmal und das zweite Merkmal nicht in direktem Kontakt miteinander sein können.
  • Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder - Zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor. Darüber hinaus kann die Bildung eines Merkmals, das in der vorliegenden Offenbarung mit einem anderen Merkmal verbunden und/oder gekoppelt ist, Ausführungsformen aufweisen, in welchen die Merkmale in direktem Kontakt miteinander gebildet sind, und kann ebenfalls Ausführungsformen aufweisen, in welchen zusätzliche Merkmale zwischen den Merkmalen gebildet sind, sodass die Merkmale nicht in direktem Kontakt miteinander sein können. Darüber hinaus werden Begriffe räumlicher Beziehungen, zum Beispiel „untere/r“, „obere/r“, „horizontal“, „vertikal“, „oberhalb“, „über“, „unterhalb“, „darunter“, „nach oben“, „nach unten“, „oben“, „unten“ etc., sowie deren Ableitungen (z.B. adverbielle Formen davon, etc.), zur Vereinfachung der vorliegenden Offenbarung der Beziehung eines Merkmals zu einem anderen Merkmal verwendet. Es ist beabsichtigt, dass die Begriffe räumlicher Beziehungen verschiedene Ausrichtungen der Vorrichtung, welche die Merkmale aufweist, abdecken. Ist ferner eine Zahl oder ein Zahlenbereich mit „um“, „ungefähr“ und dergleichen beschrieben, soll der Ausdruck Zahlen einschließen, die innerhalb von +/- 10 % der beschriebenen Zahl liegen, sofern nicht anders angegeben. Zum Beispiel schließt der Ausdruck „ungefähr 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm ein.
  • Die vorliegenden Offenbarung betrifft Halbleitervorrichtungen im Allgemeinen, und im Besonderen die Positionierung von n-Wannen und p-Wannen in Wannenaufnahme-(WPU-) Bereichen eines Speichermakros. Die WPU-Bereiche stellen Wannenaufnahmestrukturen (auch Kontakt- oder Stufenstrukturen), wie zum Beispiel Wannenstufenkontaktstecker, im Speichermakro bereit. Die Wannenaufnahmestrukturen stellen Zugriff auf die unter den Transistoren im Speichermakro angeordneten n-Wannen und p-Wannen bereit. Prüfanschlüsse können die Wannenaufnahmestrukturen kontaktieren, um den Wannen während der Fertigungsprüfung Spannungen bereitzustellen. Zum Beispiel können Package-Pins oder Pads in einer fertigen IC (integrierten Schaltung) aufweisend das Speichermakro mit den Wannenaufnahmestrukturen verbunden sein. Die n-Wannen und die p-Wannen (welche mit entgegengesetzten Dotierstoffen dotiert sind) werden abwechselnd in einem Speichermakro angeordnet (d.h. eine n-Wanne ist neben einer p-Wanne angeordnet, welche wiederum neben einer n-Wanne angeordnet ist) und weisen getrennte Wannenaufnahmestrukturen auf. Entgegengesetzte Dotierstoffe diffundieren durch Wannenbegrenzungen zwischen benachbarten n-Wannen und p-Wannen, und schaffen Diffusionsflächen entlang der Wannenbegrenzungen. Die Diffusionsflächen verringern die Wirkbreiten von n-Wannen und p-Wannen und führen zu einem höheren Wannenaufnahmewiderstand. Da die Breiten von n-Wannen und p-Wannen bei modernen Technologieknoten weiter verkleinert werden, wird der negative Einfluss von Diffusionsflächen auf den Wannenaufnahmewiderstand bedrohlicher für Schaltungsfunktionen. Ein Ableitstrom zwischen den entgegengesetzt dotierten Wannen wird zum Beispiel ein Problem bei höherem Wannenaufnahmewiderstand, da er leichter ein Latch-up in der Schaltung auslösen kann. Ein Gegenstand der vorliegenden Offenbarung besteht darin, dieses Problem zu vermindern, indem die Positionierung von n-Wannen und p-Wannen in WPU-Bereichen eines Speichermakros derart angeordnet wird, dass sich der Wannenaufnahmewiderstand verringert.
  • 1 zeigt eine Halbleitervorrichtung 100 mit einem Speichermakro 102. Die Halbleitervorrichtung 100 kann zum Beispiel ein Mikroprozessor, eine anwendungsspezifische integrierte Schaltung (ASIC), eine feldprogrammierbare Gattermatrix (FPGA) oder ein digitaler Signalprozessor (DSP) sein. Ferner kann die Halbleitervorrichtung 100 ein Abschnitt eines IC-Chips, ein SoC (System auf einem Chip) oder ein Abschnitt davon sein, welcher verschiedene passive und aktive mikroelektronische Bauelemente, wie zum Beispiel Widerstände, Kondensatoren, Induktoren, Dioden, PFET, NFET, MOSFET, CMOS-Transistoren, BJT, LDMOS-Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon, aufweist. Die genaue Funktionalität der Halbleitervorrichtung 100 ist keine Einschränkung für den bereitgestellten Gegenstand der Erfindung. In der dargestellten Ausführungsform ist das Speichermakro 102 ein statisches Direktzugriffsspeichers- (SRAM-) Makro, wie zum Beispiel ein Einzelport-SRAM-Makro, ein Doppelport-SRAM-Makro oder andere Arten von SRAM-Makros. Die vorliegende Offenbarung zieht jedoch auch Ausführungsformen in Betracht, bei welchen das Speichermakro 102 eine andere Art von Speicher ist, wie zum Beispiel ein dynamischer Direktzugriffsspeicher (DRAM), ein nichtflüchtiger Direktzugriffsspeicher (NVRAM), ein Flash-Speicher oder ein anderer geeigneter Speicher. 1 ist im Sinne der Klarheit zum besseren Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht worden. Zusätzliche Merkmale können zum Speichermakro 102 hinzufügt werden, und manche der beschriebenen Merkmale können in anderen Ausführungsformen des Speichermakros 102 ersetzt, modifiziert oder weggelassen werden.
  • Das Speichermakro 102 weist einen oder mehrere Schaltungsbereiche 104 auf, wie zum Beispiel die Schaltungsbereiche 104A und 104B in der dargestellten Ausführungsform. Die Schaltungsbereiche 104 enthalten sämtliche Speicherzellen 106 des Speichermakros 102. Die Schaltungsbereiche 104 werden auch als Speicherzellenbereiche 104 bezeichnet. Die Speicherzellen 106 sind im Allgemeinen in Form von Anordnungen in den Schaltungsbereichen 104 realisiert. Jede der Speicherzellen 106, wie zum Beispiel eine SRAM-Speicherzelle, ist dafür eingerichtet, Daten zu speichern. Die Speicherzelle 106 kann mit verschiedenen PMOS- und NMOS-Transistoren, wie zum Beispiel planaren Transistoren, FinFET, Rundum-Gate- (GAA-) Nanoschichttransistoren, GAA-Nanodrahttransistoren oder anderen Arten von Transistoren, realisiert werden. In der dargestellten Ausführungsform weisen die Speicherzellen 106 verschiedene p-FinFET und n-FinFET auf.
  • Das Speichermakro 102 kann auch einen oder mehrere Brückenbereiche 108, wie zum Beispiel die Brückenbereiche 108A, 108B und 108C, welche in der dargestellten Ausführungsform in Längsrichtung entlang einer x-Richtung ausgerichtet sind. Die Brückenbereiche 108A und 108C sind am Rand des Speichermakros 102 angeordnet, und der Brückenbereich 108B ist zwischen den Schaltungsbereichen 104A und 104B angeordnet. Keiner der Brückenbereiche 108 enthält Speicherzellen, sondern wird dazu verwendet, Wannenaufnahmestrukturen zu realisieren. Eine Wannenaufnahmestruktur ist im Allgemeinen dafür eingerichtet, eine Spannung elektrisch mit einer n-Wanne der Speicherzellen 106 oder einer p-Wanne der Speicherzellen 106 zu koppeln. Die Brückenbereiche 108 werden auch als Wannenaufnahme- (WPU-) Bereiche 108 bezeichnet.
  • Ferner kann das Speichermakro 102 verschiedene Kontaktmerkmale (oder Kontakte), Durchkontaktierungen und Metallleitungen zum Verbinden der Source-, Drain- und Gateelektroden (oder Anschlüsse) des Transistors aufweisen, um eine integrierte Schaltung zu bilden.
  • Weiterhin bezugnehmend auf 1 sind die Speicherzellen 106 in Spalte 1 bis Spalte N, die sich jeweils entlang einer ersten Richtung (in diesem Fall einer y-Richtung) erstrecken, und in Zeile 1 bis Zeile M, die sich entlang einer zweiten Richtung (in diesem Fall einer x-Richtung) erstrecken, angeordnet, wobei N und M positive ganze Zahlen sind. Spalte 1 bis Spalte N weisen jeweils ein sich entlang der ersten Richtung erstreckendes Bitleitungspaar auf, wie zum Beispiel eine Bitleitung (BL) und einen Bitleitungsbalken (BLB) (auch als eine Komplementärbitleitung bezeichnet) auf, welches das Auslesen von Daten von und/oder das Schreiben von Daten in jeweilige Speicherzellen 106 spaltenweise in wahrer Form und in komplementärer Form ermöglichen. Zeile 1 bis Zeile M weisen jeweils eine Wortleitung (WL) (nicht gezeigt) auf, welche zeilenweise den Zugriff auf jeweilige Speicherzellen 106 ermöglicht. Jede der Speicherzellen 106 ist elektrisch mit einer jeweiligen BL, einem jeweiligen BLB und einer jeweiligen WL verbunden, welche elektrisch mit einer Steuerung 110 verbunden sind. Die Steuerung 110 ist dafür eingerichtet, ein oder mehrere Signale zu erzeugen, um mindestens eine WL und mindestens ein Bitleitungspaar (hier BL und BLB) auszuwählen, um auf mindestens eine der Speicherzellen 106 für Lesevorgänge und/oder für Schreibvorgänge zuzugreifen. Die Steuerung 110 weist irgendeine Schaltung auf, die dafür geeignet ist, Lese-/Schreib-Vorgänge von/in Speicherzellen 106 zu ermöglichen, wie zum Beispiel, aber nicht beschränkt auf, eine Spaltendecoderschaltung, eine Zeilendecoderschaltung, eine Spaltenauswahlschaltung, eine Zeilenauswahlschaltung, eine Lese-/Schreib-Schaltung (die zum Beispiel dafür eingerichtet ist, Daten von Speicherzellen 106, welche einem ausgewählten Bitleitungspaar (mit anderen Worten, einer ausgewählten Spalte) entsprechen auszulesen und/oder in diese zu schreiben), andere geeignete Schaltungen oder Kombinationen davon. In manchen Ausführungen weist die Steuerung 110 mindestens einen Leseverstärker (nicht gezeigt) auf, der dafür eingerichtet ist, eine Spannungsdifferenz eines ausgewählten Bitleitungspaars zu erfassen und/oder zu verstärken. In manchen Ausführungen ist der Leseverstärker dafür eingerichtet, Datenwerte der Spannungsdifferenz vorübergehend (latch) oder auf andere Weise zu speichern.
  • Ein Umfang des Speichermakros 102 ist mit Dummy-Zellen, wie zum Beispiel den Rand-Dummy-Zellen 112, versehen, um die Gleichförmigkeit der Leistung der Speicherzellen 106 sicherzustellen. Dummy-Zellen sind physisch und/oder strukturell ähnlich den Speicherzellen 106 gestaltet, speichern jedoch keine Daten. Dummy-Zellen können zum Beispiel p-Wannen, n-Wannen, Finnenstrukturen (unter anderem aufweisend eine oder mehrere Finnen), Gatestrukturen, Source-/Drain-Merkmale und/oder Kontaktmerkmale, aufweisen. In der dargestellten Ausführungsform beginnt jede der Zeilen 1 bis M mit einer Rand-Dummy-Zelle 112 und endet mit einer Rand-Dummy-Zelle 112, sodass Zeile 1 bis Zeile M der Speicherzellen 106 zwischen zwei Rand-Dummy-Zellen 112 angeordnet sind.
  • 2 ist ein Schaltplan einer Einzelport-SRAM-Zelle 200, welche in einer Speicherzelle einer SRAM-Anordnung realisiert werden kann, im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung. In einigen Ausführungen wird die SRAM-Zelle 200 in einer oder mehreren Speicherzellen 106 des Speichermakros 102 (1) realisiert. 2 ist für mehr Klarheit zum besseren Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht worden. Zusätzliche Merkmale können zur Einzelport-SRAM-Zelle 200 hinzufügt werden, und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen der Einzelport-SRAM-Zelle 200 ersetzt, modifiziert oder weggelassen werden.
  • Die Einzelport-SRAM-Zelle 200 weist sechs Transistoren auf: einen Durchlassgate-Transistor PG-1, einen Durchlassgate-Transistor PG-2, einen Pull-up-Transistor PU-1, einen Pull-up-Transistor PU-2, einen Pull-down-Transistor PD-1 und einen Pull-down-Transistor PD-1. Daher wird die Einzelport-SRAM-Zelle 200 alternativ dazu auch als eine 6T-SRAM-Zelle bezeichnet. Im Betrieb stellen der Durchlassgate-Transistor PG-1 und der Durchlassgate-Transistor PG-2 Zugriff auf einen Speicherabschnitt der SRAM-Zelle 200 bereit, welcher ein kreuzgekoppeltes Paar von Wechselrichtern, nämlich einen Wechselrichter 210 und einen Wechselrichter 220, aufweist. Der Wechselrichter 210 weist den Pull-up-Transistor PU-1 und den Pull-down-Transistor PD-1 auf, und der Wechselrichter 220 weist den Pull-up-Transistor PU-2 und den Pull-down-Transistor PD-2 auf. In einigen Ausführungen sind die Pull-up-Transistoren PU-1, PU-2 als p-FinFETs gestaltet, und die Pull-down-Transistoren PD-1, PD-2 sind als n-FinFETs gestaltet. Zum Beispiel weisen die Pull-up-Transistoren PU-1, PU-2 jeweils eine Gatestruktur angeordnet über einem Kanalbereich einer n-Finnenstruktur (unter anderem aufweisend eine oder mehrere n-Finnen) auf, sodass die Gatestruktur zwischen p-Source-/Drain-Bereichen der n-Finnenstruktur (zum Beispiel epitaxialen p-Source-/Drain-Merkmalen) angeordnet ist, wobei die Gatestruktur und die n-Finnenstruktur über einem n-Wannenbereich angeordnet sind; und die Pull-down-Transistoren PD-1, PD-2 weisen jeweils eine Gatestruktur angeordnet über einem Kanalbereich einer p-Finnenstruktur (unter anderem aufweisend eine oder mehrere p-Finnen) auf, sodass die Gatestruktur zwischen n-Source-/Drain-Bereichen der p-Finnenstruktur (zum Beispiel epitaxialen n-Source-/Drain-Merkmalen) angeordnet ist, wobei die Gatestruktur und die p-Finnenstruktur über einem p-Wannenbereich angeordnet sind. In einigen Ausführungen sind die Durchlassgate-Transistoren PG-1, PG-2 ebenfalls als n-FinFETs gestaltet. Zum Beispiel weisen die Durchlassgate-Transistoren PG-1, PG-2 jeweils eine Gatestruktur angeordnet über einem Kanalbereich einer p-Finnenstruktur (unter anderem aufweisend eine oder mehrere p-Finnen) auf, sodass die Gatestruktur zwischen n-Source-/Drain-Bereichen der p-Finnenstruktur (zum Beispiel epitaxialen n-Source-/Drain-Merkmalen) angeordnet ist, wobei die Gatestruktur und die p-Finnenstruktur über einem p-Wannenbereich angeordnet sind.
  • Ein Gate des Pull-up-Transistors PU-1 ist zwischen einer Source (elektrisch mit einer Stromversorgungsspannung (VDD ) gekoppelt) und einem ersten gemeinsamen Drain (CD1) angeordnet, und ein Gate des Pull-down-Transistors PD-1 ist zwischen einer Source (elektrisch mit einer Stromversorgungsspannung (VSS) gekoppelt) und dem ersten gemeinsamen Drain angeordnet. Ein Gate des Pull-up-Transistors PU-2 ist zwischen einer Source (elektrisch mit der Stromversorgungsspannung (VDD ) gekoppelt) und einem zweiten gemeinsamen Drain (CD2) angeordnet, und ein Gate des Pull-down-Transistors PD-2 ist zwischen einer Source (elektrisch mit der Stromversorgungsspannung (Vss) gekoppelt) und dem zweiten gemeinsamen Drain angeordnet. In einigen Ausführungen ist der erste gemeinsame Drain (CD1) ein Speicherknoten (SN), welcher Daten in wahrer Form speichert, und der zweite gemeinsame Drain (CD2) ist ein Speicherknoten (SNB), welcher Daten in komplementärer Form speichert. Das Gate des Pull-up-Transistors PU-1 und das Gate des Pull-down-Transistors PD-1 sind mit dem zweiten gemeinsamen Drain gekoppelt, und das Gate des Pull-up-Transistors PU-2 und das Gate des Pull-down-Transistors PD-2 sind mit dem ersten gemeinsamen Drain gekoppelt. Ein Gate des Durchlassgate-Transistors PG-1 ist zwischen einer Source (elektrisch mit einer Bitleitung BL gekoppelt) und einem Drain, welcher elektrisch mit dem ersten gemeinsamen Drain gekoppelt ist, angeordnet. Ein Gate des Durchlassgate-Transistors PG-2 ist zwischen einer Source (elektrisch mit einem Bitleitungsbalken BLB gekoppelt) und einem Drain, welcher elektrisch mit dem zweiten gemeinsamen Drain (CD2) gekoppelt ist, angeordnet. Die Gates der Durchlassgate-Transistoren PG-1, PG-2 sind elektrisch mit einer Wortleitung WL gekoppelt. In einigen Ausführungen stellen die Durchlassgate-Transistoren PG-1, PG-2 während Lesevorgängen und/oder Schreibvorgängen einen Zugriff auf die Speicherknoten SN, SNB bereit. Zum Beispiel koppeln die Durchlassgate-Transistoren PG-1, PG-2 die Speicherknoten SN, SNB mit den Bitleitungen BL beziehungsweise BLB als Reaktion auf eine durch WL (Wortleitungen) an die Gates der Durchlassgate-Transistoren PG-1, PG-2 angelegte Spannung.
  • 3 zeigt eine perspektivische Ansicht eines Finnenfeldeffekttransistors (FinFET) 300, welche als irgendeiner der Transistoren in der Einzelport-SRAM-Zelle 200 ( 2) dienen kann, unter anderem der Pull-up-Transistor PU-1, der Pull-up-Transistor PU-2, der Pull-down-Transistor PD-1, der Pull-down-Transistor PD-2, der Durchlassgate-Transistor PG-1 und der Durchlassgate-Transistor PG-2. In einigen Ausführungsformen weist der FinFET 300 eine Halbleiterfinne 302, eine Gatestruktur 304, Abstandselemente 306, einen Drainbereich 308 und einen Sourcebereich 310 auf. Die Halbleiterfinne 302 erstreckt sich über ein Halbleitersubstrat 312. In einigen Ausführungsformen sind das Halbleitersubstrat 312 und die Halbleiterfinne 302 aus demselben Material gefertigt. Zum Beispiel ist das Substrat ein Siliziumsubstrate. In manchen Fällen weist das Substrat einen geeigneten elementaren Halbleiter, wie zum Beispiel Germanium oder Diamant; einen geeigneten Verbundhalbleiter, wie zum Beispiel Siliziumkarbid, Galliumnitrid, Galliumarsenid oder Indiumphosphid; oder einen geeigneten Legierungshalbleiter, wie zum Beispiel Silizium-Germanium, Silizium-Zinn, Aluminium-Galliumarsenid oder Gallium-Arsenphosphid, auf. In einigen Ausführungsformen ist das Substrat ein Silizium-auf-Isolator- (SOI-) Schichtsubstrat oder ein Silizium-auf-Saphir-(SOS-) Substrat. In einigen Ausführungsformen sind das Halbleitersubstrat 312 und die Halbleiterfinne 302 aus unterschiedlichen Materialien gefertigt.
  • Die Halbleiterfinne 302 kann durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel kann die Halbleiterfinne 302 unter Verwendung eines oder mehrerer Fotolithografie-Prozesse, wie zum Beispiel Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausgerichtete Prozesse, welche es ermöglichen, Strukturen zu schaffen, welche zum Beispiel kleinere Teilungen aufweisen als ansonsten unter Verwendung eines einzelnen, direkten Fotolithografieprozesses erzielbar sind. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandselemente werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Abstandselemente, oder Formkerne, können dann dazu verwendet werden, die Halbleiterfinnen 302 zu strukturieren.
  • In einigen Ausführungsformen kann die Halbleiterfinne 302 des FinFET 300 von Isoliermerkmalen 314 gebildet auf gegenüberliegenden Seiten der Halbleiterfinne 302 umgeben sein. Die Isoliermerkmale 314 können einen aktiven Bereich (nicht gezeigt) des FinFET 300 von anderen aktiven Bereichen elektrisch isolieren. In einigen Ausführungsformen sind die Isoliermerkmale 314 Grabenisolations- (STI-), Feldoxid- (FOX-) oder irgendwelche anderen geeigneten elektrisch isolierenden Strukturen. Zum Beispiel stellt die Halbleiterfinne 302 die Halbleiterfinnen 520A, 520B, 520C, 520D, 520E und 520F in einem Entwurf einer SRAM-Zelle 400, die in 4 gezeigt ist, dar.
  • Weiterhin bezugnehmend auf 3 ist die Gatestruktur 304, welche ein Gatedielektrikum 316 und eine Gateelektrode 318 gebildet über dem Gatedielektrikum 316 aufweist, in einigen Ausführungsformen über Seitenwänden und einer oberen Fläche der Halbleiterfinne 302 angeordnet. Daher überlappt ein Abschnitt der Halbleiterfinne 302 die Gatestruktur 304 und kann als ein Kanalbereich des FinFET 300 dienen. In einigen Ausführungsformen ist das Gatedielektrikum 316 ein dielektrisches Material mit einer hohen Dielektrizitätskonstante (mit hohem k). Ein dielektrisches Material mit hohem k weist eine Dielektrizitätskonstante (k) auf, welche höher ist als jene von Siliziumdioxid. Beispiele von dielektrischen Materialien mit hohem k umfassen Hafniumoxid, Zirconiumoxid, Aluminiumoxid, Siliziumoxynitrid, Hafniumdioxid-Tonerde-Legierung, Hafnium-Siliziumoxid, Hafnium-Siliziumoxynitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirconiumoxid, andere geeignete Materialien mit hohem k oder Kombinationen davon. In einigen Ausführungsformen ist die Gateelektrode 318 aus einem leitfähigen Material, wie zum Beispiel Aluminium (Al), Kupfer (Cu), Wolfram (W), Titan (Ti), Tantal (Ta) oder einem anderen anwendbaren Material, gebildet.
  • In einigen Ausführungsformen sind Abstandselemente 306 des FinFET 300 über Seitenwänden und einer oberen Fläche der Halbleiterfinne 302 angeordnet. Darüber hinaus können Abstandselemente 306 an gegenüberliegenden Seiten der Gatestruktur 304 gebildet werden. In einigen Ausführungsformen sind die Abstandselemente 306 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, einem anderen geeigneten Material oder Kombinationen davon gebildet.
  • In einigen Ausführungsformen dienen Abschnitte der Halbleiterfinne 302, welche nicht durch die Gatestruktur 304 und Abstandselemente 306 abgedeckt sind, als ein Drainbereich 308 und ein Sourcebereich 310. In einigen Ausführungsformen werden der Drainbereich 308 und der Sourcebereich 310 von p-FinFETs, zum Beispiel der Pull-up-Transistor PU-1 und der Pull-up-Transistor PU-2, durch Implantieren der Abschnitte der Halbleiterfinne 302, welche nicht durch die Gatestruktur 304 und die Abstandselemente 306 abgedeckt sind, mit einem p-Dotierstoff, wie zum Beispiel Bor, Indium oder dergleichen, gebildet. In einigen Ausführungsformen werden der Drainbereich 308 und der Sourcebereich 310 von n-FinFETs, zum Beispiel der Durchlassgate-Transistor PG-1, der Durchlassgate-Transistor PG-2, der Pull-down-Transistor PD-1 und der Pull-down-Transistor PD-2 und der Pull-down-Transistor PD-2, durch Implantieren der Abschnitte der Halbleiterfinne 302, welche nicht durch die Gatestruktur 304 und die Abstandselemente 306 abgedeckt sind, mit einem n-Dotierstoff, wie zum Beispiel Phosphor, Arsen, Antimon oder dergleichen, gebildet.
  • In einigen Ausführungsformen werden der Drainbereich 308 und der Sourcebereich 310 durch Ätzen von Abschnitten der Halbleiterfinne 302, welche nicht durch die Gatestruktur 304 und Abstandselemente 306 abgedeckt sind, zur Bildung von Vertiefungen, und Aufwachsen epitaxialer Bereiche in den Vertiefungen gebildet. Die Epitaxiebereiche können aus Si, Ge, SiP, SiC, SiPC, SiGe, SiAs, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP, C oder einer Kombinationen davon gebildet werden. Folglich können der Drainbereich 308 und der Sourcebereich 310 in einigen beispielhaften Ausführungsformen aus Silizium-Germanium (SiGe) gebildet werden, während der Rest der Halbleiterfinne 302 aus Silizium gebildet werden kann. In einigen Ausführungsformen werden p-Dotierstoffe während des epitaxialen Aufwachsens des Drainbereichs 308 und des Sourcebereichs 310 des p-FinFET 300, zum Beispiel des Pull-up-Transistors PU-1 und des Pull-up-Transistors PU-2 in 2, in-situ im Drainbereich 308 und im Sourcebereich 310 dotiert. In einigen Ausführungsformen werden darüber hinaus n-Dotierstoffe während des epitaxialen Aufwachsens des Drainbereichs 308 und des Sourcebereichs 310 des n-FinFET 300, zum Beispiel des Durchlassgate-Transistors PG-1, des Durchlassgate-Transistor PG-2, des Pull-down-Transistors PD-1 und des Pull-down-Transistors PD-2 in 2, in-situ im Drainbereich 308 und im Sourcebereich 310 dotiert.
  • In einigen anderen Ausführungsformen sind die Durchlassgate-Transistoren PG-1 und PG-2, die Pull-up-Transistoren PU-1 undPU-2 und die Pull-down-Transistoren PD-1 und PD-2 der SRAM-Zelle 200 in 2 planare MOS-Bauelemente.
  • 4 ist a Schaltplan einer Einzelport-SRAM-Zelle 400, welche in einer Speicherzelle einer SRAM-Anordnung realisiert werden kann, im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung. In einigen Ausführungen wird die SRAM-Zelle 400 in einer oder mehreren Speicherzellen 106 des Speichermakros 102 (1) oder als Einzelport-SRAM-Zelle 200 (2) realisiert. 4 ist für mehr Klarheit zum besseren Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht worden. Zusätzliche Merkmale können zur Einzelport-SRAM-Zelle 400 hinzufügt werden, und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen der Einzelport-SRAM-Zelle 400 ersetzt, modifiziert oder weggelassen werden.
  • In 4 weist die Einzelport-SRAM-Zelle 400 sechs Transistoren auf: einen Durchlassgate-Transistor PG-1, einen Durchlassgate-Transistor PG-2, einen Pull-up-Transistor PU-1, einen Pull-up-Transistor PU-2, einen Pull-down-Transistor PD-1 und einen Pull-down-Transistor PD-1. Daher wird die Einzelport-SRAM-Zelle 400 alternativ dazu auch als eine 6T-SRAM-Zelle bezeichnet. Die Einzelport-SRAM-Zelle 400 weist eine n-Wanne 414 angeordnet zwischen einer p-Wanne 416A und einer p-Wanne 416B auf. Die Pull-up-Transistoren PU-1, PU-2 sind über der n-Wanne 414 angeordnet; der Pull-down-Transistor PD-1 und der Durchlassgate-Transistor PG-1 sind über der p-Wanne 416A angeordnet; und der Pull-down-Transistor PD-2 und der Durchlassgate-Transistor PG-2 sind über der p-Wanne 416B angeordnet. In einigen Ausführungen sind die Pull-up-Transistoren PU-1, PU-2 als p-FinFETs gestaltet, und die Pull-down-Transistoren PD-1, PD-2 sowie die Durchlassgate-Transistoren PG-1, PG-2 sind als n-FinFETs gestaltet. In einigen Ausführungsformen kann jeder der Transistoren in einer Form ähnlich dem FinFET 300 (3) gebildet sein. In der dargestellten Ausführungsform sind der Pull-down-Transistor PD-1 und der Durchlassgate-Transistor PG-1 Mehrfinnen-FinFETs (zum Beispiel aufweisend eine Finne 420A und eine Finne 420B), der Pull-up-Transistor PU-1 ist ein Einfinnen-FinFET (zum Beispiel aufweisend eine Finne 420C), der Pull-up-Transistor PU-2 ist ein Einfinnen-FinFET (zum Beispiel aufweisend eine Finne 420D) und der Pull-down-Transistor PD-2 und der Durchlassgate-Transistor PG-2 sind Mehrfinnen-FinFETs (zum Beispiel aufweisend eine Finne 420E und eine Finne 420F). Die Finne 420A, die Finne 420B, die Finne 420E und die Finne 420F sind p-dotierte Finnen, und die Finne 420C und die Finne 420D sind n-dotierte Finnen. Eine Gatestruktur 430A ist über den Finnen 420A, 420B angeordnet; eine Gatestruktur 430B ist über den Finnen 420A - 420D angeordnet; eine Gatestruktur 430C ist über den Finnen 420C - 420F angeordnet; und eine Gatestruktur 430D ist über den Finnen 420E, 420F angeordnet. Ein Gate des Durchlassgate-Transistors PG-1 wird aus der Gatestruktur 430A gebildet, ein Gate des Pull-down-Transistors PD-1 wird aus der Gatestruktur 430B gebildet, ein Gate des Pull-up-Transistors PU-1 wird aus der Gatestruktur 430B gebildet, ein Gate des Pull-up-Transistors PU-2 wird aus der Gatestruktur 430C gebildet, ein Gate des Pull-down-Transistors PD-2 wird aus der Gatestruktur 430C gebildet, und ein Gate des Durchlassgate-Transistors PG-2 wird aus der Gatestruktur 430D gebildet.
  • Ein Kontakt auf Bauelementebene 460A verbindet elektrisch einen Drainbereich des Pull-down-Transistors PD-1 (gebildet durch die Finnen 420A, 420B (welche epitaxiale n-Source-/Drain-Merkmale aufweisen können)) und einen Drainbereich des Pull-up-Transistors PU-1 (gebildet durch die Finne 420C (welche epitaxiale p-Source-/Drain-Merkmale aufweisen kann)), sodass ein gemeinsamer Drain des Pull-down-Transistors PD-1 und des Pull-up-Transistors PU-1 einen Speicherknoten SN bildet. Ein Kontakt auf Bauelementebene 460B verbindet ein Gate des Pull-up-Transistors PU-2 (gebildet durch die Gatestruktur 430C) und ein Gate des Pull-down-Transistors PD-2 (ebenfalls durch die Gatestruktur 430C gebildet) elektrisch mit dem Speicherknoten SN. Ein Kontakt auf Bauelementebene 460C verbindet elektrisch einen Drainbereich des Pull-down-Transistors PD-2 (gebildet durch die Finnen 420E, 420F (welche epitaxiale n-Source-/Drain-Merkmale aufweisen können)) und einen Drainbereich des Pull-up-Transistors PU-2 (gebildet durch die Finne 420D (welche epitaxiale p-Source-/Drain-Merkmale aufweisen kann)), sodass ein gemeinsamer Drain des Pull-down-Transistors PD-2 und des Pull-up-Transistors PU-2 einen Speicherknoten SN bildet. Ein Kontakt auf Bauelementebene 460D verbindet ein Gate des Pull-up-Transistors PU-1 (gebildet durch die Gatestruktur 430B) und ein Gate des Pull-down-Transistors PD-1 (ebenfalls durch die Gatestruktur 430B gebildet) elektrisch mit dem Speicherknoten SNB. Ein Kontakt auf Bauelementebene 460E verbindet einen Sourcebereich des Pull-up-Transistors PU-1 (gebildet durch die Finne 420C (welche epitaxiale p-Source-/Drain-Merkmale aufweisen kann)) elektrisch mit einer Stromversorgungsspannung VDD an einem Spannungsknoten VDDN1, und ein Kontakt auf Bauelementebene 460F verbindet einen Sourcebereich des Pull-up-Transistors PU-2 (gebildet durch die Finne 420D (welche epitaxiale p-Source-/Drain-Merkmale aufweisen kann)) elektrisch mit der Stromversorgungsspannung VDD an einem Spannungsknoten VDDN2. Ein Kontakt auf Bauelementebene 460G verbindet einen Sourcebereich des Pull-down-Transistors PD-1 (gebildet durch die Finnen 420A, 420B (welche epitaxiale n-Source-/Drain-Merkmale aufweisen können)) elektrisch mit einer Stromversorgungsspannung Vss an einem Spannungsknoten VSSN1, und ein Kontakt auf Bauelementebene 460H verbindet einen Sourcebereich des Pull-down-Transistors PD-2 (gebildet durch die Finnen 420E, 420F (welche epitaxiale n-Source-/Drain-Merkmale aufweisen können)) elektrisch mit der Stromversorgungsspannung Vss an einem Spannungsknoten VSSN2. Ein Kontakt auf Bauelementebene 460I verbindet einen Sourcebereich des Durchlassgate-Transistors PG-1 (gebildet durch die Finnen 420A, 420B (welche epitaxiale n-Source-/Drain-Merkmale aufweisen können)) elektrisch mit einer Bitleitung (im Allgemeinen bezeichnet als ein Bitleitungsknoten BLN), und ein Kontakt auf Bauelementebene 460J verbindet einen Sourcebereich des Durchlassgate-Transistors PG-2 (gebildet durch die Finnen 420E, 420F (welche epitaxiale n-Source-/Drain-Merkmale aufweisen können)) elektrisch mit einer komplementären Bitleitung (im Allgemeinen bezeichnet als ein Bitleitungsknoten BLNB). Ein Kontakt auf Bauelementebene 460K verbindet ein Gate des Durchlassgate-Transistors PG-1 (gebildet durch die Gatestruktur 430A) elektrisch mit einer Wortleitung WL (im Allgemeinen bezeichnet als ein Wortleitungsknoten WL), und ein Kontakt auf Bauelementebene 460L verbindet ein Gate des Durchlassgate-Transistors PG-2 (gebildet durch die Gatestruktur 430D) elektrisch mit der Wortleitung. Obwohl nicht abgebildet, versteht sich, dass die Einzelport-SRAM-Zelle 400 ferner Durchkontaktierungen und/oder Leiterbahnen einer mehrschichtigen Verbindungs- (MLI-) Struktur elektrisch verbunden mit den Kontakten auf Bauelementebene 460A - 460K aufweisen kann.
  • 5 ist eine unvollständige Draufsicht eines Abschnitts einer SRAM-Anordnung 500 in einer Ausführungsform der vorliegenden Offenbarung. In einigen Ausführungen stellt der Abschnitt der SRAM-Anordnung 500 einen Abschnitt des Speichermakros 102 (1) dar. 5 ist zugunsten von Klarheit zum besseren Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht worden. Zum Beispiel wurden die Kontakte auf Bauelementebene in einer SRAM-Zelle, die oben in Zusammenhang mit 4 beschrieben sind, weggelassen. Zusätzliche Merkmale können zur SRAM-Anordnung 500 hinzufügt werden, und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen der SRAM-Anordnung 500 ersetzt, modifiziert oder weggelassen werden.
  • Die SRAM-Anordnung 500 weist einen Schaltungsbereich 502, n-WPU-Bereiche 504A und 504B (zusammen die n-WPU-Bereiche 504) und p-WPU-Bereiche 506A und 506B (zusammen die p-WPU-Bereiche 506) auf. Der Schaltungsbereich 502 weist mehrere Speicherbitzellen, wie zum Beispiel die SRAM-Zellen 508 über n-Wannen und p-Wannen, auf. Der Schaltungsbereich 502 wird auch als Speicherbitzellenbereich 502 bezeichnet. N-WPU-Bereiche 504 schaffen n-Wannenaufnahmeflächen, um eine Vorspannung elektrisch mit n-Wannen zu koppeln. P-WPU-Bereiche 506 stellen p-Wannenaufnahmeflächen bereit, um eine Vorspannung elektrisch mit p-Wannen zu koppeln. In der abgebildeten Ausführungsform sind der Schaltungsbereich 502, die n-WPU-Bereiche 504 und die p-WPU-Bereiche 506 in Längsrichtung alle in einer x-Richtung ausgerichtet. Der n-WPU-Bereich 504A und der p-WPU-Bereich 506A sind an einer Seite des Schaltungsbereichs 502 angeordnet, mit dem n-WPU-Bereich 504A zwischen dem Schaltungsbereich 502 und dem p-WPU-Bereich 506A. Der n-WPU-Bereich 504B und der p-WPU-Bereich 506B sind an einer gegenüberliegenden Seite des Schaltungsbereichs 502 angeordnet, mit dem n-WPU-Bereich 504B zwischen dem Schaltungsbereich 502 und dem p-WPU-Bereich 506B.
  • Der Schaltungsbereich 502 weist p-Wannen 512A, 512B, 512C, 512D (zusammen die p-Wannen 512) und n-Wannen 514A, 514B, 514C (zusammen die n-Wannen 514) abwechselnd angeordnet entlang einer x-Richtung auf. Mit anderen Worten ist jede p-Wanne 512 neben einer n-Wanne 514 angeordnet, welche wiederum neben einer weiteren p-Wanne 512 angeordnet ist, und diese Struktur wiederholt sich. Eine n-Wanne 514 weist eine als W1 bezeichnete Breite auf, und eine p-Wanne weist eine als W2 bezeichnete Breite auf. Im Allgemeinen ist W1 kleiner als W2. Eine Wannenbegrenzung 516 ist zwischen jeweils zwei entgegengesetzt dotierten Wannen gebildet. Jede p-Wanne 512 und jede n-Wanne 514 erstreckt sich in Längsrichtung durchgehend in benachbarte n-WPU-Bereiche 504 entlang einer y-Richtung. N-Wannen 514 erstrecken sich nicht weiter in p-WPU-Bereiche 506, während sich p-Wannen 512 weiter in p-WPU-Bereiche 506 erstrecken. In p-WPU-Bereichen 506 erstrecken sich p-Wannen 512 seitlich entlang einer x-Richtung, um sich mit benachbarten p-Wannen zu verbinden. Zum Beispiel erstreckt sich die p-Wanne 512A mit einem p-Wannen-Verbindungsabschnitt 516A, um sich mit der p-Wanne 512B zu verbinden, die p-Wanne 512B erstreckt sich mit einem p-Wannen-Verbindungsabschnitt 516B, um sich mit der p-Wanne 512C zu verbinden, und die p-Wanne 512C erstreckt sich mit einem p-Wannen-Verbindungsabschnitt 512C, um sich mit der p-Wanne 512D zu verbinden. Mit einem p-Wannen-Verbindungsabschnitt erweitert sich die Breite einer p-Wanne 512 in p-WPU-Bereichen 506 von W2 auf W3 (W3=W1+W2). Da sämtliche p-Wannen 512 in p-WPU-Bereichen miteinander verbunden sind, können sie auch als Abschnitte einer einzigen größeren p-Wanne betrachtet werden, welche die n-Wannen 514A, 514B, 514C umgibt.
  • Über den Wannen weist der Schaltungsbereich 502 aktive Bereiche 520, welche in Längsrichtung im Allgemeinen entlang einer y-Richtung ausgerichtet sind, sowie Gatestrukturen 522, welche in Längsrichtung im Allgemeinen entlang einer x-Richtung ausgerichtet sind, auf. Die aktiven Bereiche 520 sind zum Bilden von Transistoren richtig dotiert. Zum Beispiel sind aktive Bereiche 520 über p-Wannen 512 mit n-Dotierstoffen dotiert, um n-FETs zu bilden, und aktive Bereiche 520 über n-Wannen 516 sind mit p-Dotierstoffen dotiert, um p-FETs zu bilden. In einer Ausführungsform können die aktiven Bereiche 520 Finnen oder aktive Finnenbereiche für FinFETs aufweisen (ähnlich dem oben in Bezug auf 3 beschriebenen FinFET 300), oder können in einer anderen Ausführungsform vertikal gestapelte Mehrfach-Nanodrähte oder Nanoschichten für Rundum-Gate- (GAA-) FETs aufweisen. Die aktiven Bereiche 520 können andere geeignete Formen oder Gestalten (wie zum Beispiel planare aktive Bereiche für planare MOSFETs) annehmen. Die Gatestrukturen 522 können in einer Ausführungsform Metallgatestrukturen mit hohem k (HK/MG) aufweisen (d.h. aufweisend eine oder mehrere Metallschichten über einer dielektrischen Gateschicht mit hohem k), und können in verschiedenen Ausführungsformen andere Materialien und/oder Konfigurationen aufweisen. Die Gatestrukturen 522 greifen in aktive Bereiche 520 ein, um verschiedene Transistoren, wie zum Beispiel n-FinFETs, p-FinFETs, n-GAA-FETs und p-GAA-FETs, zu bilden. Die Transistoren werden richtig gekoppelt, um Speicherbits, wie zum Beispiel SRAM-Zellen, zu bilden. In der abgebildeten Ausführungsform sind sechs SRAM-Zellen 508 (in 5 in gepunkteten Kästen hervorgehoben) in zwei Zeilen und drei Spalten gezeigt, welche für Veranschaulichungszwecke bereitgestellt sind und die Ausführungsformen der vorliegenden Offenbarung nicht notwendigerweise auf irgendeine andere Anzahl von Zeilen und irgendeine andere Anzahl von Spalten von Speicherbitzellen beschränken. Zum Beispiel können die in 5 gezeigten Strukturen entlang der x-Richtung wiederholt werden, um die Anzahl von Spalten von Speicherzellen zu erhöhen. Jede der SRAM-Zellen 508 kann einen Einzelport-SRAM, einen Doppelport-SRAM, andere Arten von SRAM oder Kombinationen davon aufweisen. Die SRAM-Zellen 508 weisen zum Beispiel Einzelport-SRAM auf. Obwohl diese nur auf einer SRAM-Zelle 508 gekennzeichnet sind, weist in der abgebildeten Ausführungsform jede der SRAM-Zellen 508 sechs Transistoren auf: einen Durchlassgate-Transistor PG-1, einen Durchlassgate-Transistor PG-2, einen Pull-up-Transistor PU-1, einen Pull-up-Transistor PU-2, einen Pull-down-Transistor PD-1 und einen Pull-down-Transistor PD-2 (ähnlich wie die Einzelport-SRAM-Zelle 400, die oben in Bezug auf 4 beschrieben ist). Der Schaltungsbereich 502 weist auch Dummy-Flächen 510 auf, die zwischen dem Rand der SRAM-Zellen 508 und dem n-WPU-Bereich 504 angeordnet sind.
  • Die n-WPU-Bereiche 504 und die p-WPU-Bereiche 506 weisen auch aktive Bereiche 520 über den p-Wannen und den n-Wannen auf. Die aktiven Bereiche 520 in den WPU-Bereichen können dieselbe Form und Konfiguration aufweisen, wie die aktiven Bereiche 520 im Schaltungsbereich 502. Zum Beispiel können die aktiven Bereiche 520 über p-Wannen mit n-Dotierstoffen dotiert sein, und die aktiven Bereich 520 über n-Wannen können mit p-Dotierstoffen dotiert sein. Die aktiven Bereiche 520 sind in Längsrichtung im Allgemeinen entlang einer y-Richtung ausgerichtet. Insbesondere sind die aktiven Bereiche 520 in den WPU-Bereichen auf die aktiven Bereiche 520 im Schaltungsbereich 502 entlang y-Richtung ausgerichtet. Jedoch sind sie voneinander getrennt. In einigen Ausführungsformen bildet ein Finnenbildungsprozess zunächst Finnen, die sich der Reihe nach fortlaufend durch den p-WPU-Bereich 506A, den n-WPU-Bereich 504A, den Schaltungsbereich 502, den n-WPU-Bereich 504B, den p-WPU-Bereich 506B erstrecken, gefolgt von einem Finnenschneidprozess, welcher danach jede der Finnen in getrennte Segmente in jedem betreffenden Bereich teilt. Die Trennung erfolgt zum Zweck einer wirksamen Isolierung der Funktionalität aktiver Finnensegmente im Schaltungsbereich 502 gegen durch andere Finnensegmente in WPU-Bereichen erzeugten Störungen.
  • Die n-WPU-Bereiche 504 und die p-WPU-Bereich 506 weisen ferner Gatestrukturen 522 auf, die in Längsrichtung im Wesentlichen entlang einer x-Richtung ausgerichtet sind. Die Gatestrukturen 522 in den WPU-Bereichen können dieselbe Form und Konfiguration aufweisen, wie die Gatestrukturen 522 in den Schaltungsbereichen 502. Zum Beispiel können die Gatestrukturen 522 in einer Ausführungsform Metallgatestrukturen mit hohem k (HK/MG) aufweisen, und können in verschiedenen Ausführungsformen andere Materialien und/oder Konfigurationen aufweisen.
  • N-WPU-Bereiche 504 weisen ferner Kontaktmerkmale 524 angeordnet über und in elektrischem Kontakt mit n-Wannen 514 auf, und die p-WPU-Bereiche 506 weisen ferner Kontaktmerkmale 526 angeordnet über und in elektrischem Kontakt mit p-Wannen 512 auf. Die Kontaktmerkmale 524 und 526 bilden einen Teil von Wannenaufnahmestrukturen, durch welche die Wannen 512 und 514 Spannungen (oder Vorspannung) von Prüfvorrichtungen oder anderen Schaltungen empfangen. In der abgebildeten Ausführungsform sind die Kontaktmerkmale 524 nahe der Mitte jeder der n-Wannen 514 und zwischen zwei aktiven Bereichen 520 über der jeweiligen n-Wanne 514 angeordnet, und die Kontaktmerkmale 526 sind nahe der Mitte jeder der p-Wannen 512 und zwischen zwei aktiven Bereichen 520 über der jeweiligen p-Wanne 512 angeordnet. Es gibt keine Kontaktmerkmale 526 für p-Wannenaufnahmestrukturen weder über p-Wannen 512 im n-WPU-Bereich 504 noch über p-Wannen-Verbindungsabschnitten 516 in p-WPU-Bereichen 516. Folglich sind die Kontaktmerkmale 524 und 526 zur wirksamen Isolierung zwischen sich entlang sowohl der x-Richtung (z.B. um mindestens 3 Gate-Teilungen) als auch der y-Richtung (z.B. um mindestens 3 Gate-Teilungen) beabstandet. Ferner ist die Anzahl der Kontaktmerkmale über jeder Wanne derart gestaltet, dass ein Gleichgewicht zwischen dem Bereitstellen eines niedrigen Wannenaufnahmewiderstands und niedrigen Kosten erzielt wird. Die Anzahl von Kontaktmerkmalen über jeder der Wannen beeinflusst den Widerstand der Wannenaufnahmestruktur an der jeweiligen Wanne. Das Aufweisen einer größeren Anzahl von Kontaktmerkmalen verringert vorteilhafterweise den Widerstand der Wannenaufnahmestruktur. Zugleich nimmt es jedoch mehr Chipflächen ein, was höhere Kosten nach sich zieht. In einigen Ausführungsformen ist die Anzahl von Reihen der Kontaktmerkmale 526 entlang einer y-Richtung über jeder der p-Wannen 512 auf einer Seite des Schaltungsbereichs 502 derart gestaltet, dass sie in einem Bereich von 2 bis 10 liegt, um einen ausreichend niedrigen Widerstand zu schaffen, jedoch auch kosteneffizient zu sein, wie zum Beispiel 5 in der abgebildeten Ausführungsform. Aus demselben Grund ist die Anzahl von Reihen der Kontaktmerkmale 524 entlang einer y-Richtung über jeder der n-Wannen 514 auf einer Seite des Schaltungsbereichs 502 derart gestaltet, dass sie im Bereich von 2 bis 10 liegt, zum Beispiel 5 (z.B. gleich jener der Kontaktmerkmale 526) in der abgebildeten Ausführungsform. In jedem WPU-Bereich kann die Anzahl von Reihen der Kontaktmerkmale 524 oder der Kontaktmerkmale 526 über jeder n-Wanne 514 oder p-Wanne 512 geringer sein als die Anzahl von Gatestrukturen 522, zum Beispiel um eines weniger.
  • 6 zeigt eine Querschnittsteilansicht der SRAM-Anordnung 500 im n-WPU-Bereich 504A entlang der Linie A-A in 5. Die Vorrichtung 500 weist ein Substrat 501 auf. Die n-Wanne 514B und die p-Wannen 512B und 512C sind in und/oder auf dem Substrat 501 gebildet. Bezugnehmend auf 6 ist nur die halbe Breite W2 (W2/2) der p-Wannen 512B und 512C gezeigt. Die aktiven Bereiche 520 sind in dieser Ausführungsform als Finnen über dem Substrat 501 gebildet (auch als Finnen 520 bezeichnet). Die Vorrichtung 500 weist ferner eine Isolationsstruktur 528 angeordnet über dem Substrat 501 und seitlich zwischen den Finnen 520 auf.
  • Das Substrat 501 ist in der abgebildeten Ausführungsform ein Siliziumsubstrat. Alternativ dazu kann das Substrat 501 einen anderen elementaren Halbleiter umfassen, wie zum Beispiel Germanium; einen Verbundhalbleiter aufweisend Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und Indiumantimonid; einen Legierungshalbleiter aufweisend Silizium-Germanium, Galliumarsenidphosphid, Aluminium-Indiumphosphid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und Gallium-Indiumarsenidphosphid, oder Kombinationen davon.
  • Die Finnen 520 können dieselben/dasselbe Halbleitermaterial(ien) umfassen, wie das Substrat 501. In einer Ausführungsform können die Finnen 520 abwechselnd gestapelte Schichten zwei unterschiedlicher Halbleitermaterialien aufweisen, wie zum Beispiel abwechselnd gestapelte Schichten von Silizium und Silizium-Germanium. Die Finnen 520 können n-Dotierstoff(e), wie zum Beispiel Phosphor oder Arsen, oder p-Dotierstoff(e), wie zum Beispiel Bor oder Indium, aufweisen. Zum Beispiel können die aktiven Bereiche 520 über p-Wannen mit n-Dotierstoffen dotiert sein, und die aktiven Bereich 520 über n-Wannen können mit p-Dotierstoffen dotiert sein. Die Finnen 520 können unter Verwendung eines oder mehrerer Fotolithografie-Prozesse umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausgerichtete Prozesse, welche es ermöglichen, Strukturen zu schaffen, welche zum Beispiel kleinere Teilungen aufweisen als ansonsten unter Verwendung eines einzelnen, direkten Fotolithografieprozesses erzielbar sind. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandselemente werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Abstandselemente, oder Formkerne, können dann dazu verwendet werden, die Finnen 520 durch Ätzen der anfänglichen epitaxialen Halbleiterschichten zu strukturieren. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse umfassen. Ein Trockenätzvorgang kann zum Beispiel durch ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z.B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z.B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z.B. HBr und/oder CHBr3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmas und/oder Kombinationen daraus realisiert werden. Zum Beispiel kann ein Nassätzprozess das Ätzen in verdünnter Flusssäure (DHF); Kaliumhydroxid-(KOH) Lösung; Ammoniak; einer Lösung, die Flusssäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält; oder weitere geeignete Nassätzmittel umfassen.
  • Die Isolationsstruktur 528 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein dielektrisches Material mit niedrigem k und/oder ein anderes geeignetes Isoliermaterial umfassen. Die Isolationsstruktur 528 können Grabenisolations- (STI-) Merkmale sein. Andere Isolationsstrukturen, wie zum Beispiel Feldoxid, lokale Oxidation von Silizium (LOCOS) und/oder andere geeignete Strukturen, sind möglich. Die Isolationsstruktur 528 kann eine mehrschichtige Struktur aufweisen, zum Beispiel aufweisend eine oder mehrere thermische Oxideinlageschichten angrenzend an die Finnen 520.
  • Epitaxiale Source-Merkmale und epitaxiale Drain-Merkmale (bezeichnet als epitaxiale Source-/Drain-Merkmale) werden über den Source-/Drain-Bereichen der Finnen 520 angeordnet. Zum Beispiel wird Halbleitermaterial epitaxial auf den Finnen 520 aufgewachsen, um epitaxiale Source-/Drain-Merkmale 530 zu bilden. In einigen Ausführungen werden die epitaxialen Source-/Drain-Merkmale 530 über den Source-/Drain-Bereichen der Finnen 520 nach einem Finnenvertiefungsprozess (zum Beispiel einem Rückätzprozess) gebildet, sodass die epitaxialen Source-/Drain-Merkmale 530 aus vertieften Finnen aufgewachsen werden. In einigen Ausführungen umhüllen die epitaxialen Source-/Drain-Merkmale 530 die Source-/Drain-Bereiche der Finnen 520. In diesen Ausführungen können die Finnen 520 keinem Finnenvertiefungsprozess unterzogen werden. In der abgebildeten Ausführungsform erstrecken sich (wachsen) die epitaxialen Source-/Drain-Merkmale 530 seitlich entlang der x-Richtung (in einigen Ausführungsformen im Wesentlichen lotrecht zu den Finnen 520), sodass die epitaxialen Source-/Drain-Merkmale 520 verschmolzene epitaxiale Source-/Drain-Merkmale sind, welche mehr als eine Finne überspannen. Zum Beispiel überspannt über der n-Wanne 514B das epitaxiale Source-/Drain-Merkmal 530 zwei Finnen 520. Ein Epitaxieprozess kann CVD-Abscheidungsverfahren (zum Beispiel Dampfphasenepitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD), LPCVD und/oder PECVD), Molekularstrahlepitaxie, andere geeignete SEG-Prozesse oder Kombinationen davon anwenden. Der Epitaxieprozess kann gasförmige und/oder flüssige Vorläufer verwenden, welche mit der Zusammensetzung des Substrats 501 interagieren. Die epitaxialen Source-/Drain-Merkmale 530 werden mit n-Dotierstoffen und/oder p-Dotierstoffen dotiert. Die epitaxialen Source-/Drain-Merkmale 530 über einer p-Wanne bzw. einer n-Wannen werden entgegengesetzt dotiert. In der abgebildeten Ausführungsform sind die epitaxialen Source-/Drain-Merkmale 530 über den p-Wannen 512B und 512C epitaxiale Schichten, welche Silizium-Germanium enthalten und mit Bor, Kohlenstoff, anderen p-Dotierstoffen oder Kombinationen davon dotiert sind (und zum Beispiel eine epitaxiale Si:Ge:B-Schicht oder ein epitaxiale Si:Ge:C-Schicht bilden). Das epitaxiale Source-/Drain-Merkmal 530 über der n-Wanne 514B ist eine epitaxiale Schicht, welche Silizium-Kohlenstoff enthält und mit Phosphor, Arsen, anderen n-Dotierstoffen oder Kombinationen davon dotiert ist (und zum Beispiel eine epitaxiale Si:P-Schicht, eine epitaxiale Si:C-Schicht oder eine epitaxiale Si:C:P-Schicht bildet).
  • In einigen Ausführungen werden auf den epitaxialen Source-/Drain-Merkmalen 530 Silizidschichten gebildet. In einigen Ausführungen werden die Silizidschichten durch Abscheiden einer Metallschicht über den epitaxialen Source-/Drain-Merkmalen 530 gebildet. Die Metallschicht enthält irgendein Material, das für die Förderung der Silizidbildung geeignet ist, wie zum Beispiel Nickel, Platin, Palladium, Vanadium, Titan, Kobalt, Tantal, Ytterbium, Zirconium, ein anderes geeignetes Metall oder Kombinationen davon. Ein Erhitzungsprozess, wie zum Beispiel ein Temperprozess, wird in der Folge ausgeführt, um zu bewirken, dass Bestandteile der epitaxialen Source-/Drain-Merkmale 530 (zum Beispiel Silizium und/oder Germanium) mit dem Metall reagieren. Die Silizidschichten enthalten somit Metall und einen Bestandteil der epitaxialen Source-/Drain-Merkmale 530 (zum Beispiel Silizium und/oder Germanium). In einigen Ausführungen enthalten die Silizidschichten Nickelsilizid, Titansilizid oder Kobaltsilizid. Jegliches nicht reagierte Metall, wie zum Beispiel verbleibende Abschnitte der Metallschicht, wird selektiv durch irgendeinen geeigneten Prozess, wie zum Beispiel einen Ätzprozess, entfernt. In einigen Ausführungen werden die Silizidschichten und die epitaxialen Source-/Drain-Merkmale 530 zusammen als die epitaxialen Source-/Drain-Merkmale bezeichnet.
  • Ein mehrschichtiges Verbindungs- (MLI-) Merkmal 532 wird über dem Substrat 501 angeordnet. Das MLI-Merkmal 532 koppelt verschiedene Bauelemente (zum Beispiel Transistoren, Widerstände, Kondensatoren und/oder Induktoren) und/oder Komponenten (zum Beispiel, Gatestrukturen und/oder Source-/Drain-Merkmale) elektrisch, sodass die verschiedenen Bauelemente und/oder Komponenten funktionieren können, wie in den Konstruktionsanforderungen der SRAM-Anordnung 500 angegeben. Das MLI-Merkmal 532 weist eine Kombination dielektrischer Schichten und elektrisch leitfähiger Schichten (zum Beispiel Metallschichten) auf, welche dafür ausgelegt sind, Verbindungsstrukturen zu bilden. Die leitfähigen Schichten sind dafür eingerichtet, senkrechte Verbindungsmerkmale, wie zum Beispiel Kontakte und/oder Durchkontaktierungen auf Bauelementebene, und/oder waagrechte Verbindungsmerkmale, wie zum Beispiel Leiterbahnen, zu bilden. Die senkrechten Verbindungsmerkmale verbinden typischerweise waagrechte Verbindungsmerkmale in verschiedenen Schichten (oder verschiedenen Ebenen) des MLI-Merkmals 532. Dabei ist festzuhalten, dass, obwohl das MLI-Merkmal 532 mit einer bestimmten Anzahl dielektrischer Schichten und leitfähiger Schichten abgebildet ist, die vorliegende Offenbarung auch ein MLI-Merkmal 532 in Betracht zieht, welches mehr oder weniger dielektrische Schichten und/oder leitfähige Schichten aufweist.
  • Das MLI-Merkmal 532 weist eine oder mehrere dielektrische Schichten, wie zum Beispiel eine dielektrische Zwischenschicht 534 (ILD-0) angeordnet über dem Substrat 501, eine dielektrische Zwischenschicht 536 (ILD-1) angeordnet über der ILD-Schicht 534 und eine dielektrische Zwischenschicht 538 (ILD-2) angeordnet über der ILD-Schicht 536, auf. Die ILD-Schichten 534, 536 und 538 enthalten ein dielektrisches Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, aus TEOS gebildetes Oxid, PSG, BPSG, dielektrisches Material mit niedrigem k, andere geeignete dielektrische Materialien oder Kombinationen davon. Beispiele für dielektrische Materialien mit niedrigem k umfassen FSG, kohlenstoffdotiertes Siliziumoxid, Black Diamond® (Applied Materials, Santa Clara, Kalifornien), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB, SiLK® (Dow Chemical, Midland, Michigan), Polyimid, andere dielektrische Materialien mit niedrigem k oder Kombinationen davon. In der abgebildeten Ausführungsform sind die ILD-Schichten 534, 536 und 538 dielektrische Schichten, welche ein dielektrisches Material mit niedrigem k enthalten (im Allgemeinen als dielektrische Schichten mit niedrigem k bezeichnet). In einigen Ausführungen bezieht sich dielektrisches Material mit niedrigem k im Allgemeinen auf Materialien aufweisend eine Dielektrizitätskonstante (k) von weniger als 3. Die ILD-Schichten 534, 536 und 538 können eine mehrschichtige Struktur aufweisend mehrere dielektrische Materialien aufweisen. Die ILD-Schichten 534, 536 und 538 werden über dem Substrat 501 durch einen Abscheidungsprozess, wie zum Beispiel CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Plattieren, andere geeignete Verfahren oder Kombinationen davon, gebildet. In einigen Ausführungen werden die ILD-Schichten 534, 536 und 538 durch einen fließbaren CVD- (FCVD-) Prozess gebildet, welcher zum Beispiel das Abscheiden eines fließbaren Materials (wie zum Beispiel einer flüssigen Verbindung) über dem Substrat 501 und das Umwandeln des fließbaren Materials in ein festes Material durch ein geeignetes Verfahren, wie zum Beispiel ein thermisches Glühen (Tempern) und/oder Behandlung mit ultravioletter Strahlung, umfasst. Nach der Abscheidung der ILD-Schichten 534, 536 und 538 wird ein CMP-Prozess und/oder ein anderer Planarisierungsprozess durchgeführt, sodass die ILD-Schichten 534, 536 und 538 im Wesentlichen ebene Oberflächen aufweisen.
  • Ein Kontakt 524 und eine Leiterbahn 540 (wie zum Beispiel Metall 1) werden in den ILD-Schichten 536 und 538 angeordnet, um Verbindungsstrukturen zu bilden. In einigen Ausführungen weist das MLI-Merkmal 532 ferner Durchkontaktierungen angeordnet zwischen Kontakt 524 und Leiterbahn 540 auf. Der Kontakt 524 und die Leiterbahn 540 weisen irgendein geeignetes elektrisch leitfähiges Material, wie zum Beispiel Ta, Ti, Al, Cu, Co, W, TiN, TaN, andere geeignete leitfähige Materialien oder Kombinationen davon, auf. In einigen Ausführungen enthält der Kontakt 524 Ti, TiN und/oder Co, und die Leiterbahn 540 enthält Cu, Co und/oder Ru. Der Kontakt 524 koppelt die n-Wanne 514B elektrisch mit der Leiterbahn 540, welche sich wiederum mit Vorspannungen (wie zum Beispiel Vdd oder Vss, abgebildet in 2) verbindet. Wie oben beschrieben sind die Kontaktmerkmale für p-Wannenaufnahmestrukturen alle in p-WPU-Bereichen 506 angeordnet, und in den n-WPU-Bereichen 504 gibt es keine Kontakte, weder über p-Wanne 512B noch p-Wanne 512C.
  • Weiterhin bezugnehmend auf 6 ist im Substrat 501 die n-Wanne 514B neben der p-Wanne 512B und der p-Wanne 512C angeordnet. Wannenbegrenzungen 516 als eine Grenzfläche zwischen einem Paar entgegengesetzt dotierter Wannen sind durch gestrichelte Linien angezeigt. In einem Nahbereich rund um jede der Wellenbegrenzungen 516 diffundieren die Dotierstoffe in zwei entgegengesetzt dotierten Wannen ineinander und bilden eine Diffusionsfläche 530 angezeigt durch einen gepunktete Kasten. Innerhalb der Diffusionsfläche 530 neutralisieren sich entgegengesetzte Dotierstoffe von n-Wannen und p-Wannen, was entlang der Wannenbegrenzung 516 zu einer Fläche mit hohem Widerstand führt. Eine Breite der Diffusionsfläche 530 ist als W4 gekennzeichnet. Die Diffusionsfläche 530 verringert die entsprechende Breite der n-Wanne 514B von W1 zu W1 - W4. Desgleichen verringert die Diffusionsfläche 530 die entsprechende Breite der p-Wanne 512B oder der p-Wanne 512C von W2 zu W2 - W4. In einigen Ausführungsformen entspricht W1 - W4 ungefähr der Hälfte von W1. Mit verringerter entsprechender Wannenbreite steigen die Widerstände am Boden der n-Wannen und der p-Wannen an. Da in der SRAM-Anordnung 500 n-Wannen im Allgemeinen schmäler sind als p-Wannen, hat die entsprechende Breitenverringerung mehr Einfluss auf n-Wannen als auf p-Wannen. Da p-Wannenaufnahmestrukturen ferner im p-WPU-Bereich 506 angeordnet sind, der frei von Diffusionsflächen ist, beeinflusst die Verringerung der entsprechenden Wannenbreite in den n-WPU-Bereichen 504 den Widerstand der p-Wannenaufnahmestrukturen nicht so stark wie die n-Wannenaufnahmestrukturen. In einigen Fällen kann der Widerstand der n-Wannenaufnahmestruktur mit dem Vorhandensein der Diffusionsfläche 530 um ein oder zwei Größenordnungen erhöht sein. In einem spezifischen Beispiel kann das Vorhandensein der Diffusionsfläche 530 den Widerstand der n-Wannenaufnahmestruktur deutlich erhöhen, zum Beispiel auf ungefähr das Zehnfache. Ein höherer Widerstand der n-Wannenaufnahmestruktur löst auch ein Latch-up leichter aus. Eine Option, um die entsprechende n-Wannen-Breitenverringerung zu vermindern, besteht darin, die n-Wannenbreite in n-WPU-Bereichen 504 zu erhöhen, was nachfolgend ausführlicher erörtert wird.
  • 7 ist eine unvollständige Draufsicht eines Abschnitts der SRAM-Anordnung 500 in einer weiteren Ausführungsform der vorliegenden Offenbarung. Bezugsziffern in 5 und 7 werden zum leichteren Verständnis wiederholt. Viele Aspekte der SRAM-Zelle 500 sind dieselben, welche oben bereits unter Bezugnahme auf 5 erörtert wurden, und werden hier der Einfachheit halber weggelassen. Ein Unterschied der SRAM-Anordnung 500 in 7 im Vergleich zu 5 besteht darin, dass sich die Breite einer n-Wanne 514 im n-WPU-Bereich 504 von W1 auf W1' erweitert. In einigen Ausführungen ist W1' zwei oder drei Finnenteilungen (gekennzeichnet als FP) breiter als W1. Zum Beispiel kann sich die n-Wanne 516 auf jeder Seite der n-Wanne 516 um eine Finnenteilung erweitern, um eine Breite insgesamt um zwei Finnenteilungen zu erweitern (W1'=W1+2FP), während die Breite der n-Wanne 516 im Schaltungsbereich 502 bei W1 bleibt. In der abgebildeten Ausführungsform erstreckt sich die n-Wanne 516 durch das Erweitern um eine Finnenteilung auf jeder Seite bis unter einen benachbarten aktiven Bereich 520, der ansonsten über der p-Wanne 512 angeordnet wäre. Während entlang der Längsausdehnung dieses aktiven Bereichs 520 (entlang einer y-Richtung) in den Schaltungsbereich 502 der übrige aktive Bereich 520 über der p-Wanne 512 verbleibt.
  • Die Wannenbegrenzung 516 wird in zwei Segmente 516A und 516B geteilt, welche nicht mehr entlang einer y-Richtung ausgerichtet, sondern im Allgemeinen parallel und entlang einer x-Richtung beabstandet sind. Das Segment 516A der Wannenbegrenzung ist zwischen der n-Wanne 514 und der p-Wanne 512 im Schaltungsbereich 502 angeordnet, und das Segment 516B der Wannenbegrenzung ist zwischen der n-Wanne 514 und der p-Wanne 512 in n-WPU-Bereichen 504 angeordnet und somit entlang einer x-Richtung um (W1'-W1)/2 versetzt. Das Vergrößern der Breite der n-Wanne 514 in den n-WPU-Bereichen 504 um W1'-W1 erhöht die n-Wannen-Breite wirksam, was die entsprechende Breitenverringerung aufgrund der Diffusionsflächen 530 (6) zwischen entgegengesetzt dotierten Wannen vermindert. In einigen Ausführungsformen wird der Widerstand der n-Aufnahmestrukturen im Vergleich zu einer n-Wanne mit einer einheitlichen Breite um eine oder zwei Größenordnungen verringert. In einem spezifischen Beispiel wird durch Vergrößern der n-Wannenbreite in den n-WPU-Bereichen 540 der Widerstand der n-Aufnahmestrukturen auf bis zu weniger als ungefähr 5 %, zum Beispiel ungefähr 1 %, im Vergleich zu n-Aufnahmestrukturen ohne Vergrößerung der n-Wannenbreite verringert.
  • Das Vergrößern (oder Erweitern) der Breite der n-Wannen 514 verringert die Breite der p-Wanne 512 in den n-WPU-Bereichen 504 von W2 auf W2'. In einigen Ausführungen ist W2'zwei oder drei Finnenteilungen schmäler als W2. Eine erweiterte Breite W3 der p-Wanne 512 in den p-WPU-Bereichen 506 bleibt dieselbe und weist ungefähr ein Verhältnis von W3=W1'+W2' (d.h. W3>W1') auf. Da in den n-WPU-Bereichen 504 p-Wannen im Allgemeinen breiter sind, als n-Wannen, und da p-Wannenaufnahmestrukturen ferner im p-WPU-Bereich 506 anstatt im n-WPU-Bereich 504 angeordnet sind, weist die p-Wannen-Breitenverringerung im n-WPU-Bereich 504 einen relativ geringen Einfluss auf den Widerstand der p-Wannenaufnahmestruktur auf. Insgesamt verringert das Erweitern der Breite der n-Wanne 514 in den n-WPU-Bereichen 504 den Widerstand der n-Wannenaufnahmestruktur deutlich, ohne den Widerstand der p-Wannenaufnahmestruktur zu opfern.
  • Das Vergrößern (oder Erweitern) der Breite der n-Wannen 514 in den n-WPU-Bereichen 504 ermöglicht vorteilhafterweise auch eine verringerte Anzahl von Reihen von Kontaktmerkmalen 524, was wiederum mehr Chipflächen einspart. 8 ist eine unvollständige Draufsicht eines Abschnitts der SRAM-Anordnung 500 in noch einer weiteren Ausführungsform der vorliegenden Offenbarung. Bezugsziffern in 7 und 8 werden zum leichteren Verständnis wiederholt. Viele Aspekte der SRAM-Zelle 500 sind dieselben, welche oben bereits unter Bezugnahme auf 7 erörtert wurden, und werden hier der Einfachheit halber weggelassen. Ein Unterschied der SRAM-Anordnung 500 in 8 im Vergleich zu 7 besteht darin, dass die Höhe (H) des n-WPU-Bereichs 504 verringert ist, in der abgebildeten Ausführungsform zum Beispiel um zwei Gate-Teilungen (GP). Folglich ist auch die Anzahl von Reihen von Kontaktmerkmalen 524 verringert. In der abgebildeten Ausführungsform ist die Anzahl von Reihen von Kontaktmerkmalen 524 im n-WPU-Bereich 504 um zwei geringer als jene der Kontaktmerkmale 526 im p-WPU-Bereich 506. Das Aufweisen einer geringeren Anzahl von Kontaktmerkmalen vergrößert im Allgemeinen den Widerstand der Wannenaufnahmestruktur. Bei der in 8 dargestellten Ausführungsform wird eine geringere Anzahl von Kontaktmerkmalen jedoch durch die Senkung des Widerstands bewirkt durch eine breitere n-Wanne in den n-WPU-Bereichen 504 kompensiert. Insgesamt kann der Widerstand der n-Wannenaufnahmestruktur am selben Niveau bleiben oder sogar sinken. Ohne den Widerstand der n-Wannenaufnahmestruktur zu opfern, können Layoutflächen durch Verringern der Höhe des n-WPU-Bereichs 504 eingespart werden. In einigen Ausführungsformen könnte schon das Verringern der Höhe des n-WPU-Bereichs 504 ungefähr 10 % bis ungefähr 15 % (z.B. 13 %) an Fläche der SRAM-Anordnung 500 einsparen.
  • 9 ist eine unvollständige Draufsicht eines Abschnitts der SRAM-Anordnung 500 in noch einer weiteren Ausführungsform der vorliegenden Offenbarung. Bezugsziffern in 7 und 9 werden zum leichteren Verständnis wiederholt. Viele Aspekte der SRAM-Zelle 500 sind dieselben, welche oben bereits unter Bezugnahme auf 7 erörtert wurden, und werden hier der Einfachheit halber weggelassen. Ähnlich wie bei der Ausführungsform abgebildet in 7 ist die Breite der n-Wanne 514 im n-WPU-Beriech 504 vergrößert worden, um den n-Wannen-Widerstand zu verringern. Ein Unterschied besteht darin, dass sich bei der in 9 abgebildeten Ausführungsform in jedem der n-WPU-Bereiche 504A und 504B, die n-Wanne 514 seitlich entlang einer x-Richtung erweitert, um sich mit einer benachbarten n-Wanne 514 zu verbinden. Zum Beispiel erweitert im n-WPU-Bereich 504A die n-Wanne 514B einen n-Wannen-Verbindungsabschnitt 515B von einem zur n-Wanne 514C gewandten Rand, und verbindet sich mit der n-Wanne 514C. Der andere, der n-Wanne 514A zugewandte Rand der n-Wanne 514B bleibt im n-WPU-Bereich 504A unverändert. Doch im n-WPU-Bereich 504B erweitert die n-Wanne 514B einen n-Wannen-Verbindungsabschnitt 515A vom anderen der n-Wanne 514A zugewandten Rand und verbindet sich mit der n-Wanne 514A. Der zur n-Wanne 514C gerichtete Rand bleibt im n-WPU-Bereich 504B unverändert. Da alle n-Wannen 514 verbunden sind, können diese hierdurch auch als eine einzige, größere n-Wanne mit einer „Serpentinen“-Form (oder einer „S“-Form, wie in 9 abgebildet) angesehen werden. In der abgebildeten Ausführungsform sind nur drei n-Wannen 514 dargestellt, wobei die n-Wannen 514A und 514C nahe zweier Ränder der SRAM-Anordnung 500 angeordnet sind. Falls in anderen Ausführungsformen andere n-Wannen entlang einer x-Richtung außerhalb der n-Wannen 514A und 514C angeordnet sind, wird die n-Wanne 514A ebenso einen n-Wannen-Verbindungsabschnitt im n-WPU-Bereich 504A nach außen erweitern, um sich mit einer weiteren benachbarten n-Wanne zu verbinden, und die n-Wanne 514C wird einen n-Wannen-Verbindungsabschnitt im n-WPU-Bereich 504B nach außen erweitern, um sich mit noch einer weiteren benachbarten n-Wanne zu verbinden. Durch das Verbinden aller n-Wannen 514 miteinander weisen die n-Wannen 514 eine erweiterte Breite im n-WPU-Bereich 504 auf, und auch die Anzahl der Diffusionsflächen 530 (6) in jedem der n-WPU-Bereiche 504 ist um die Hälfte verringert, was zusammen dabei hilft, den Widerstand der n-Wannenaufnahmestrukturen zu verringern.
  • Weiterhin bezugnehmend auf 9 hindert der n-Wannen-Verbindungsabschnitt 515A die p-Wanne 512B daran, sich mit dem p-WPU-Bereich 506B zu verbinden, und der n-Wannen-Verbindungsabschnitt 515B hindert die p-Wanne 512C daran, sich mit dem p-WPU-Bereich 506A zu verbinden. Da sämtliche p-Wannen nach wie vor als Abschnitte einer einzigen, größeren p-Wanne verbunden sind, was den Widerstand der p-Wannenaufnahmestrukturen wirksam senkt, kann ein Gleichgewicht zwischen den Widerständen der p-Wannenaufnahmestrukturen und der n-Wannenaufnahmestrukturen erzielt werden. Obwohl ferner in der abgebildeten Ausführungsform die Anzahl von Reihen von Kontaktmerkmalen 524 in jedem n-WPU-Bereich 504 gleich der Anzahl von Reihen von Kontaktmerkmalen 526 in jedem der p-WPU-Bereiche 506 ist, kann die Anzahl von Reihen von Kontaktmerkmalen 524 verringert werden (z.B. kann der n-WPU-Bereich 504 in der Höhe (H) verringert werden), um Produktionskosten und Layoutfläche einzusparen. Zum Beispiel kann in einigen Ausführungsformen die Anzahl von Reihen von Kontaktmerkmalen 524 um zwei verringert werden, und der n-WPU-Bereich 504 kann in der Höhe (H) um zwei Gate-Teilungen (GP) verringert werden.
  • Obwohl diese nicht einschränkend wirken sollen, stellen eine oder mehrere Ausführungsformen der vorliegenden Offenbarung zahlreiche Vorteile für ein Halbleiterbauelement oder dessen Bildung bereit. Zum Beispiel stellen Ausführungsformen der vorliegenden Offenbarung einen verringerten n-Wannenaufnahmewiderstand in Wannenaufnahme- (WPU-) Bereichen eines Speichermakro bereit, indem die Einflüsse von Diffusionsflächen entlang von Wannenbegrenzungen zwischen benachbarten entgegengesetzt dotierten Wannen vermindert werden. Ferner opfert die Verringerung des n-Wannenaufnahmewiderstands mit einem erzielten Gleichgewicht der n-Wannen- und der p-Wannenaufnahmewiderstände nicht den p-Wannenaufnahmewiderstand. Ferner können Ausführungsformen der vorliegenden Offenbarung problemlos in bestehende Halbleiterfertigungsprozesse integriert werden.
  • In einem beispielhaften Aspekt ist die vorliegenden Offenbarung auf ein Halbleiterbauelement gerichtet. Das Halbleiterbauelement weist einen Schaltungsbereich; einen ersten Wannenaufnahme- (WPU-) Bereich; eine erste Wanne ausgerichtet in Längsrichtung entlang einer ersten Richtung im Schaltungsbereich und sich in den ersten WPU-Bereich erstreckend, die erste Wanne aufweisend einen ersten Leitfähigkeitstyp; und eine zweite Wanne ausgerichtet in Längsrichtung entlang der ersten Richtung im Schaltungsbereich und sich in den ersten WPU-Bereich erstreckend, die zweite Wanne aufweisend einen zweiten Leitfähigkeitstyp, der sich vom ersten Leitfähigkeitstyp unterscheidet, auf, wobei: die erste Wanne einen ersten Abschnitt im Schaltungsbereich und einen zweiten Abschnitt im ersten WPU-Bereich aufweist, wobei der erste Abschnitt der ersten Wanne und der zweiten Wanne eine erste Wannenbegrenzung bilden, der zweite Abschnitt der ersten Wanne und der zweiten Wanne eine zweite Wannenbegrenzung bilden, und der zweite Abschnitt der ersten Wanne entlang einer zweiten Richtung lotrecht zur ersten Richtung eine größere Breite aufweist, als der erste Abschnitt der ersten Wanne. In einigen Ausführungsformen weist das Halbleiterbauelement ferner einen zweiten WPU-Bereich auf, wobei: der erste WPU-Bereich zwischen dem Schaltungsbereich und dem zweiten WPU-Bereich angeordnet ist, sich die zweite Wanne weiter in den zweiten WPU-Bereich hinein erstreckt, und die zweite Wanne einen Abschnitt im zweiten WPU-Bereich mit einer größeren Breite entlang der zweiten Richtung aufweist als andere Abschnitte der zweiten Wanne entweder im Schaltungsbereich oder im ersten WPU-Bereich. In einigen Ausführungsformen ist die Breite des Abschnitts der zweiten Wanne im zweiten WPU-Bereich entlang der zweiten Richtung größer als die Breite des zweiten Abschnitts der ersten Wanne im ersten WPU-Bereich. In einigen Ausführungsformen weist das Halbleiterbauelement ferner erste Kontaktmerkmale angeordnet über der ersten Wanne im ersten WPU-Bereich und angeordnet in einer ersten Anzahl von Reihen entlang der ersten Richtung; und zweite Kontaktmerkmale angeordnet über der zweiten Wanne im zweiten WPU-Bereich und angeordnet in einer zweiten Anzahl von Reihen entlang der ersten Richtung, auf. In einigen Ausführungsformen ist die erste Anzahl von Reihen gleich der zweiten Anzahl von Reihen. In einigen Ausführungsformen ist die erste Anzahl von Reihen geringer als die zweite Anzahl von Reihen. In einigen Ausführungsformen sind die erste Wannenbegrenzung und die zweite Wannenbegrenzung entlang der ersten Richtung ausgerichtet. In einigen Ausführungsformen sind die erste Wannenbegrenzung und die zweite Wannenbegrenzung im Allgemeinen parallel und entlang der zweiten Richtung beabstandet angeordnet. In einigen Ausführungsformen weist die erste Wanne ferner einen dritten Abschnitt im Schaltungsbereich auf, wobei der dritte Abschnitt im Allgemeinen parallel zum ersten Abschnitt der ersten Wanne ist, und sich der dritte Abschnitt mit dem zweiten Abschnitt der ersten Wanne verbindet. In einigen Ausführungsformen weist das Halbleiterbauelement von Patentanspruch 1 ferner einen ersten aktiven Bereich, der sich in Längsrichtung entlang der ersten Richtung über der ersten Wanne im WPU-Bereich erstreckt; und einen zweiten aktiven Bereich, der sich in Längsrichtung entlang der ersten Richtung über der zweiten Wanne im Schaltungsbereich erstreckt, auf, wobei der erste und der zweite aktive Bereich in Längsrichtung im Allgemeinen entlang der ersten Richtung ausgerichtet sind. In einigen Ausführungsformen enden die ersten und die zweiten aktiven Bereiche an der Begrenzung zwischen dem Schaltungsbereich und dem ersten WPU-Bereich. In einigen Ausführungsformen ist die erste Wanne eine n-Wanne, und die zweite Wanne ist eine p-Wanne.
  • In noch einem weiteren beispielhaften Aspekt ist die vorliegende Offenbarung auf ein Speichermakro gerichtet. Das Speichermakro weist einen Speicherbitzellenbereich; einen ersten Wannenaufnahme- (WPU-) Bereich an einer ersten Seite des Speicherbitzellenbereichs; einen zweiten WPU-Bereich an der ersten Seite des Speicherbitzellenbereichs, wobei der Speicherbitzellenbereich, der erste WPU-Bereich und der zweite WPU-Bereich der Reihe nach entlang einer ersten Richtung angeordnet sind; und n-Wannen und p-Wannen im Speicherbitzellenbereich entlang einer zweiten Richtung lotrecht zur ersten Richtung abwechselnd angeordnet, auf, wobei sich die n-Wannen entlang der ersten Richtung in den ersten WPU-Bereich hinein erstrecken, wobei sich mindestens eine der p-Wannen entlang der ersten Richtung quer über den ersten WPU-Bereich und in den zweiten WPU-Bereich hinein erstreckt, wobei mindestens eine der n-Wannen einen Abschnitt im ersten WPU-Bereich mit einer größeren Breite entlang der zweiten Richtung als ein anderer Abschnitt im Speicherbitzellenbereiche aufweist. In einigen Ausführungsformen sind die n-Wannen und die p-Wannen auch im ersten WPU-Bereich entlang der zweiten Richtung abwechselnd angeordnet, sodass die mindestens eine der n-Wannen durch die p-Wannen von den benachbarten n-Wannen getrennt ist. In einigen Ausführungsformen verbindet sich die mindestens eine der n-Wannen mit einer der benachbarten n-Wannen im ersten WPU-Bereich. In einigen Ausführungsformen weist das Speichermakro ferner einen dritten WPU-Bereich an einer zweiten Seite des Speicherbitzellenbereichs auf, wobei die zweite Seite gegenüber der ersten Seite angeordnet ist, sich die n-Wannen entlang der ersten Richtung in den dritten WPU-Bereich hinein erstrecken, wobei sich die mindestens eine der n-Wannen mit der anderen der benachbarten n-Wannen im dritten WPU-Bereich verbindet. In einigen Ausführungsformen ist der zweite WPU-Bereich frei von n-Wannen.
  • In noch einem weiteren beispielhaften Aspekt ist die vorliegende Offenbarung auf ein Layout einer statischen Direktzugriffsspeicher- (SRAM-) Anordnung gerichtet. Das Layout weist eine Speicherbitzellenfläche; eine Wannenaufnahme- (WPU-) Fläche angrenzend an die Speicherbitzellenfläche; eine n-Wanne und eine p-Wanne in Längsrichtung ausgerichtet entlang einer ersten Richtung in der Speicherbitzellenfläche und der WPU-Fläche, die n-Wanne und die p-Wanne aufweisend eine dazwischen angeordnete Wannenbegrenzung; eine erste Finne in Längsrichtung ausgerichtet entlang der ersten Richtung in der Speicherbitzellenfläche und der WPU-Fläche, die erste Finne aufweisend ein erstes Segment über der n-Wanne und ein zweites Segment über der p-Wanne, wobei das zweite Segment vom ersten Segment abgekoppelt ist; und Gatestrukturen über der ersten Finne in der Speicherbitzellenfläche und in Längsrichtung ausgerichtet entlang einer zweiten Richtung lotrecht zu ersten Richtung, auf. In einigen Ausführungsformen weist das Layout ferner erste Kontaktmerkmale angeordnet über der n-Wanne; und zweite Kontaktmerkmale angeordnet über der p-Wanne auf, wobei eine Anzahl von Reihen der ersten Kontaktmerkmale entlang der ersten Richtung geringer ist, als jene der zweiten Kontaktmerkmale. In einigen Ausführungsformen weist das Layout ferner eine zweite Finne angrenzend an die erste Finne auf, wobei sich die zweite Finne in Längsrichtung entlang der ersten Richtung sowohl in der Speicherbitzellenfläche als auch in der WPU-Fläche über die p-Wanne erstreckt.
  • Das Vorstehende stellt Merkmale mehrerer Ausführungsformen dar, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleute sollten erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder zum Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute sollten ferner erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie zahlreiche Änderungen, Ersetzungen und Neugestaltungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62771455 [0001]

Claims (21)

  1. BEANSPRUCHT WIRD FOLGENDES:
  2. Halbleitervorrichtung, aufweisend: einen Schaltungsbereich; einen ersten Wannenaufnahme- (WPU-) Bereich; eine erste Wanne in Längsrichtung ausgerichtet entlang einer ersten Richtung im Schaltungsbereich und sich in den ersten WPU-Bereich hinein erstreckend, die erste Wanne aufweisend einen ersten Leitfähigkeitstyp; und eine zweite Wanne in Längsrichtung ausgerichtet entlang der ersten Richtung im Schaltungsbereich und sich in den ersten WPU-Bereich hinein erstreckend, die zweite Wanne aufweisend einen zweiten Leitfähigkeitstyp, der sich vom ersten Leitfähigkeitstyp unterscheidet, wobei: die erste Wanne einen ersten Abschnitt im Schaltungsbereich und einen zweiten Abschnitt im ersten WPU-Bereich aufweist, der erste Abschnitt der ersten Wanne und jener der zweiten Wanne eine erste Wannenbegrenzung bilden, der zweite Abschnitt der ersten Wanne und jener der zweiten Wanne eine zweite Wannenbegrenzung bilden, und der zweite Abschnitt der ersten Wanne entlang einer zweiten Richtung lotrecht zur ersten Richtung eine größere Breite aufweist als der erste Abschnitt der ersten Wanne.
  3. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend: einen zweiten WPU-Bereich, wobei: der erste WPU-Bereich zwischen dem Schaltungsbereich und dem zweiten WPU-Bereich angeordnet ist, sich die zweite Wanne weiter in den zweiten WPU-Bereich hinein erstreckt, und die zweite Wanne einen Abschnitt im zweiten WPU-Bereich mit einer größeren Breite entlang der zweiten Richtung als andere Abschnitte der zweiten Wanne entweder im Schaltungsbereich oder im ersten WPU-Bereich aufweist.
  4. Halbleitervorrichtung nach Anspruch 2, wobei die Breite des Abschnitts der zweiten Wanne im zweiten WPU-Bereich entlang der zweiten Richtung größer ist als die Breite des zweiten Abschnitts der ersten Wanne im ersten WPU-Bereich.
  5. Halbleitervorrichtung nach Anspruch 2 oder 3, ferner aufweisend: erste Kontaktmerkmale angeordnet über der ersten Wanne im ersten WPU-Bereich und angeordnet in einer ersten Anzahl von Reihen entlang der ersten Richtung; und zweite Kontaktmerkmale angeordnet über der zweiten Wanne im zweiten WPU-Bereich und angeordnet in einer zweiten Anzahl von Reihen entlang der ersten Richtung.
  6. Halbleitervorrichtung nach Anspruch 4, wobei die erste Anzahl von Reihen gleich der zweiten Anzahl von Reihen ist.
  7. Halbleitervorrichtung nach Anspruch 4, wobei die erste Anzahl von Reihen geringer ist als die zweite Anzahl von Reihen.
  8. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche, wobei die erste Wannenbegrenzung und die zweite Wannenbegrenzung entlang der ersten Richtung ausgerichtet sind.
  9. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche, wobei die erste Wannenbegrenzung und die zweite Wannenbegrenzung im Allgemeinen parallel und entlang der zweiten Richtung beabstandet angeordnet sind.
  10. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche, wobei: die erste Wanne ferner einen dritten Abschnitt im Schaltungsbereich aufweist, der dritte Abschnitt im Allgemeinen parallel zum ersten Abschnitt der ersten Wanne angeordnet ist, und sich der dritte Abschnitt mit dem zweiten Abschnitt der ersten Wanne verbindet.
  11. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche, ferner aufweisend: einen ersten aktiven Bereich, der sich in Längsrichtung entlang der ersten Richtung über der ersten Wanne im WPU-Bereich erstreckt; und einen zweiten aktiven Bereich, der sich in Längsrichtung entlang der ersten Richtung über der zweiten Wanne im Schaltungsbereich erstreckt, wobei der erste und der zweite aktive Bereich in Längsrichtung im Allgemeinen entlang der ersten Richtung ausgerichtet sind.
  12. Halbleitervorrichtung nach Anspruch 10, wobei der erste und der zweite aktive Bereich jeweils an einer Begrenzung zwischen dem Schaltungsbereich und dem ersten WPU-Bereich enden.
  13. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche, wobei die erste Wanne eine n-Wanne ist, und die zweite Wanne ein p-Wanne ist.
  14. Speichermakro, aufweisend: einen Speicherbitzellenbereich; einen ersten Wannenaufnahme- (WPU-) Bereich an einer ersten Seite des Speicherbitzellenbereichs; einen zweiten WPU-Bereich an der ersten Seite des Speicherbitzellenbereichs, wobei der Speicherbitzellenbereich, der erste WPU-Bereich und der zweite WPU-Bereich der Reihe nach entlang einer ersten Richtung angeordnet sind; und n-Wannen und p-Wannen abwechselnd angeordnet im Speicherbitzellenbereich entlang einer zweiten Richtung lotrecht zur ersten Richtung, wobei sich die n-Wannen entlang der ersten Richtung in den ersten WPU-Bereich hinein erstrecken, wobei sich mindestens eine der p-Wannen entlang der ersten Richtung quer über den ersten WPU-Bereich und in den zweiten WPU-Bereich hinein erstreckt, wobei mindestens eine der n-Wannen einen Abschnitt im ersten WPU-Bereich mit einer größeren Breite entlang der zweiten Richtung als ein anderer Abschnitt im Speicherbitzellenbereiche aufweist.
  15. Speichermakro nach Anspruch 13, wobei die n-Wannen und die p-Wannen auch im ersten WPU-Bereich entlang der zweiten Richtung abwechselnd angeordnet sind, sodass die mindestens eine der n-Wannen durch die p-Wannen von den benachbarten n-Wannen getrennt ist.
  16. Speichermakro nach Anspruch 13 oder 14, wobei sich die mindestens eine der n-Wannen mit einer der benachbarten n-Wannen im ersten WPU-Bereich verbindet.
  17. Speichermakro nach Anspruch 15, ferner aufweisend: einen dritten WPU-Bereich an einer zweiten Seite des Speicherbitzellenbereichs, wobei die zweite Seite gegenüber der ersten Seite angeordnet ist, wobei sich die n-Wannen entlang der ersten Richtung in den dritten WPU-Bereich hinein erstrecken, wobei sich die mindestens eine der n-Wannen mit der anderen der benachbarten n-Wannen im dritten WPU-Bereich verbindet.
  18. Speichermakro nach irgendeinem der vorstehenden Ansprüche 13 bis 16, wobei der zweite WPU-Bereich frei von n-Wannen ist.
  19. Layout einer statischen Direktzugriffsspeicher- (SRAM-) Anordnung, aufweisend: eine Speicherbitzellenfläche; eine Wannenaufnahme- (WPU-) Fläche angrenzend an die Speicherbitzellenfläche; eine n-Wanne und eine p-Wanne, jeweils in Längsrichtung ausgerichtet entlang einer ersten Richtung in der Speicherbitzellenfläche und der WPU-Fläche, die n-Wanne und die p-Wanne aufweisend eine Wannenbegrenzung zwischen sich; eine erste Finne in Längsrichtung ausgerichtet entlang der ersten Richtung in der Speicherbitzellenfläche und der WPU-Fläche, die erste Finne aufweisend ein erstes Segment über der n-Wanne und ein zweites Segment über der p-Wanne, wobei das zweite Segment vom ersten Segment getrennt ist; und Gatestrukturen über der ersten Finne in der Speicherbitzellenfläche und in Längsrichtung ausgerichtet entlang einer zweiten Richtung lotrecht zu ersten Richtung.
  20. Layout nach Anspruch 18, ferner aufweisend: erste Kontaktmerkmale angeordnet über der n-Wanne; und zweite Kontaktmerkmale angeordnet über der p-Wanne, wobei eine Anzahl von Reihen der ersten Kontaktmerkmale entlang der ersten Richtung geringer ist als jene der zweiten Kontaktmerkmale.
  21. Layout nach Anspruch 18 oder 19, ferner aufweisend: eine zweite Finne angrenzend an die erste Finne, wobei sich die zweite Finne in Längsrichtung entlang der ersten Richtung sowohl in der Speicherbitzellenfläche als auch in der WPU-Fläche über die p-Wanne erstreckt.
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