KR101721738B1 - 메모리 디바이스 및 그 제조 방법 - Google Patents

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KR101721738B1
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

메모리 디바이스는 복수의 메모리 셀들을 포함한다. 메모리 셀들 중 적어도 하나는 수직-게이트-올-어라운드 구조를 갖는 복수의 트랜지스터들, 및 복수의 액티브 블록들을 포함한다. 액티브 블록들 중 적어도 하나의 일부분은 트랜지스터들 중 하나의 트랜지스터의 소스 또는 드레인으로서 역할을 한다.

Description

메모리 디바이스 및 그 제조 방법{MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
기술분야
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로는 메모리 디바이스 및 그 제조 방법에 관한 것이다.
상호관련참조
본 출원은 참조에 의해 여기 통합되는, 2014년 4월 30일자 출원된 미국 가출원 일련 번호 61/986,623에 우선권을 주장한다.
정적 랜덤 액세스 메모리(Static Random Access Memory; Static RAM 또는 SRAM)는 메모리에 전력이 있는 한 정적 형태로 데이터를 유지하는 반도체 메모리이다. SRAM은 보다 일반적인 동적 RAM (DRAM)보다 빠르고 보다 신뢰성이 있다. 정적이란 용어는 DRAM와 같이 리프레쉬될 필요가 없다는 사실로부터 파생되었다. SRAM은 비디오 카드 상의 랜덤 액세스 메모리 디지털-아날로그 컨버터의 일부분으로서, 그리고 컴퓨터의 캐시 메모리용으로서 사용된다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따르면, 여러 피처들은 일정한 비율로 도시되지 않는다. 사실, 여러 피처들의 치수는 설명의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 발명개시의 여러 실시예들에 따른 메모리 디바이스의 평면도이다.
도 2a는 여러 실시예들에 따른 도 1의 메모리 셀들 중 하나의 평면도이다.
도 2b는 도 2a의 메모리 셀의 회로도이다.
도 3 내지 도 9는 본 발명개시의 여러 실시예들에 따른 도 2a의 메모리 셀을 제조하는 방법의 평면도이다.
도 10은 도 9의 선 10-10을 따라 취해진 단면도이다.
도 11은 본 발명개시의 여러 실시예들에 따른 메모리 셀의 평면도이다.
도 12는 본 발명개시의 여러 실시예들에 따른 메모리 셀의 평면도이다.
도 13a 및 도 13b는 본 발명개시의 여러 실시예들에 따른 도 9의 메모리 셀을 포함하는 메모리 디바이스의 평면도이다.
도 14는 본 발명개시의 여러 실시예들에 따른 도 9의 메모리 셀을 포함하는 메모리 디바이스의 평면도이다.
도 15a 및 도 16a는 본 발명개시의 여러 실시예들에 따른 메모리 디바이스를 제조하는 방법의 평면도이다.
도 15b 및 도 16b는 각각 도 15a 및 도 16a의 선 A-A를 따라 취해진 단면도이다.
도 17a는 본 발명개시의 여러 실시예들에 따른 메모리 디바이스의 평면도이다.
도 17b는 본 발명개시의 여러 실시예들에 따른 메모리 디바이스의 평면도이다.
도 18a 내지 도 18c는 본 발명개시의 여러 실시예들에 따른 메모리 셀의 평면도이다.
도 19a는 본 발명개시의 여러 실시예들에 따른 메모리 셀의 평면도이다.
도 19b는 도 19a의 선 19B-19B를 따라 취해진 단면도이다.
도 20은 본 발명개시의 여러 실시예들에 따른 메모리 디바이스의 평면도이다.
도 21a는 여러 실시예들에 따른 메모리 셀의 평면도이다.
도 21b는 도 21a의 메모리 셀의 회로도이다.
도 22는 여러 실시예들에 따른 메모리 셀의 평면도이다.
도 23a는 여러 실시예들에 따른 메모리 셀의 평면도이다.
도 23b는 도 23a의 메모리 셀의 회로도이다.
다음의 개시는 제공되는 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 특정 컴포넌트 및 배치의 예시들이 본 발명개시를 간략화라기 위해 이하 설명된다. 물론, 그들은 단지 예시이고, 제한을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 상에 제 1 피처를 형성하는 것은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들도 포함할 수 있다. 추가적으로, 본 발명개시는 여러 예시들에서 참조 번호 및/또는 문자를 반복할 수 있다. 그러한 반복은 간단 명료함을 위한 것이고, 그 자체가 논의되는 여러 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하위", "위", "상위" 등과 같은 공간 상대성 용어는 도면에 도시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하는데 있어서 설명의 용이함을 위해 여기서 사용될 수 있다. 공간 상대성 용어들은 도면에 도시된 방위에 더하여, 사용 또는 동작에서의 디바이스의 상이한 방위들을 포함하도록 의도된다. 장치는 다르게 방위될(90도 회전되거나 또는 다른 방위에서 있을) 수 있고, 여기서 사용되는 공간 상대성 기술어들은 마찬가지로 그에 맞추어 해석될 수 있다.
도 1은 본 발명개시의 여러 실시예들에 따른 메모리 디바이스의 평면도이다. 도 1에 나타낸 바와 같이, 메모리 디바이스는 복수의 메모리 셀(10)을 포함한다. 메모리 셀(10) 중 적어도 하나는 수직-게이트-올-어라운드(vertical-gate-all-around; VGAA) 구성을 갖는 복수의 트랜지스터(110), 및 복수의 액티브 블록(130)을 포함한다. 액티브 블록(130) 중 적어도 하나의 일부분은 트랜지스터(110) 중 하나의 소스 또는 드레인으로서 역할을 한다.
본 발명개시의 여러 실시예들에서, 메모리 셀(10)의 트랜지스터(110)는 높은 집적 밀도를 제공하는 수직-게이트-올-어라운드(VGAA) 트랜지스터이다. VGAA 트랜지스터(110)의 게이트는 측면 상에 그 채널 영역을 둘러싸고, 그에 따라, 전류 흐름을 제어하는 능력을 향상시키고 양호한 쇼트 채널 제어를 드러낸다. (VGAA) 트랜지스터(110)는 또한 게이트 제어력, 낮은 누설, 높은 온-오프 비율, 및 향상된 캐리어 수송성을 포함한 이점들을 제공한다. 추가적으로, 액티브 블록(130)의 부분들은 각각 트랜지스터(110)의 소스 또는 드레인으로서 역할을 한다. 그러므로, 액티브 블록(130)은 메모리 셀(10)에서 트랜지스터(110) 사이의 접속 구조물로서 역할을 할 수 있다.
도 1에서, 액티브 블록(130)은 메모리 셀(10)의 대향하는 경계들(B)을 가로질러 연장한다. 환언하면, 메모리 셀(10)의 액티브 블록(130)은 각각 인접하는 메모리 셀(10)의 액티브 블록(130)에 접속된다. 메모리 셀(10) 중 하나 메모리 셀에서의 액티브 블록(130)은 대향하는 경계들(B)을 가로질러 연장하기 때문에, 메모리 셀(10) 중 인접하는 2개의 메모리 셀에서의 액티브 블록(130)은 서로 접속될 수 있다. 그러므로, 외부 신호가 서로 접속되는 액티브 블록(130)을 통하여 다수의 메모리 셀(10)에 동시에 공급될 수 있다.
도 2a는 여러 실시예들에 따른 도 1의 메모리 셀(10) 중 하나의 평면도이고, 도 2b는 도 2a의 메모리 셀(10)의 회로도이다. 명료함을 위해서, 제 1 워드 라인(WL1), 제 1 비트 라인(BL), 제 2 비트 라인(BLB), 및 전력 공급 컨덕터(CVdd, CVss)가 회로도에서 도시되고, 평면도에서는 도시되지 않는다. 도 2a 및 도 2b에서, 메모리 셀(10)은 6-트랜지스터(6T) 정적 랜덤 액세스 메모리(SRAM)이고,N형 패스 게이트 디바이스이다. 즉, 메모리 셀(10)은 제 1 트랜지스터(PU-1)(제 1 폴-업(pull-up) 트랜지스터라고도 부름), 제 2 트랜지스터(PU-2)(제 2 폴-업 트랜지스터라고도 부름), 제 3 트랜지스터(PD-1)(제 1 풀-다운(pull-down) 트랜지스터라고도 부름), 제 4 트랜지스터(PD-2)(제 2 폴-다운 트랜지스터라고도 부름), 제 5 트랜지스터(PG-1)(제 1 패스-게이트(pass-gate) 트랜지스터라고도 부름), 및 제 6 트랜지스터(PG-2)(제 2 패스-게이트 트랜지스터라고도 부름)를 포함한다. 또한, 메모리 셀(10)은 제 1 액티브 블록(132), 제 2 액티브 블록(134), 제 3 액티브 블록(136), 및 제 4 액티브 블록(138)을 더 포함한다. 제 1 액티브 블록(132)의 일부분은 제 1 트랜지스터(PU-1)의 소스이고, 제 1 액티브 블록(132)의 또 다른 부분은 제 2 트랜지스터(PU-2)의 소스이고, 제 2 액티브 블록(134)의 일부분은 제 3 트랜지스터(PD-1)의 소스이고, 제 2 액티브 블록(134)의 또 다른 부분은 제 4 트랜지스터(PD-2)의 소스이고, 제 3 액티브 블록(136)의 일부분은 제 5 트랜지스터(PG-1)의 소스이고, 제 4 액티브 블록(138)의 일부분은 제 6 트랜지스터(PG-2)의 소스이다. 즉, 제 1 액티브 블록(132)은 또한 제 1 트랜지스터(PU-1)와 제 2 트랜지스터(PU-2) 사이의 접속 구조물로서 역할을 하고, 제 2 액티브 블록(134)은 또한 제 3 트랜지스터(PD-1)와 제 4 트랜지스터(PD-2) 사이의 접속 구조물로서 역할을 한다.
도 2a에서, 메모리 셀(10)은 제 1 웰(well)(102) 및 제 1 웰(well)(102)과 인접하여 배치된 제 2 웰(104)을 더 포함한다. 제 1 웰(102) 및 제 2 웰(104)은 메모리 셀(10)의 레이아웃 면적(L)을 함께 점유한다. 제 1 웰(102)의 도펀트는 제 2 웰(104)의 도펀트와 상이하다. 도 2a 및 도 2b에 나타낸 바와 같은 N형 패스 게이트 디바이스에 관하여, 제 1 웰(102)은 N형 웰이고, 제 2 웰(104)은 P형 웰이다. 제 1 트랜지스터(PU-1) 및 제 2 트랜지스터(PU-2)는 제 1 웰(102) 상에 배치되고, 제 3 트랜지스터(PD-1), 제 4 트랜지스터(PD-2), 제 5 트랜지스터(PG-1), 및 제 6 트랜지스터(PG-2)는 제 2 웰(104) 상에 배치된다. 메모리 셀(10)에 2개의 웰(즉, 제 1 웰(102) 및 제 2 웰(104))이 존재하기 때문에, 웰들의 라인 폭은, 웰들이 저가 리소그래피 툴 및 마스크를 이용하여 형성될 수 있도록, 넓을 수 있다.
도 2b에서, 제 1 트랜지스터(PU-1) 및 제 2 트랜지스터(PU-2)의 소스는 전력 공급 컨덕터(CVdd)에 전기적으로 접속된다. 즉, 도 2a의 제 1 액티브 블록(132)이 전력 공급 컨덕터(CVdd)에 전기적으로 접속된다. 제 3 트랜지스터(PD-1) 및 제 4 트랜지스터(PD-2)의 소스는 전력 공급 컨덕터(CVss)에 전기적으로 접속된다. 즉, 도 2a의 제 2 액티브 블록(134)이 전력 공급 컨덕터(CVss)에 전기적으로 접속된다. 제 5 트랜지스터(PG-1)의 소스는 제 1 비트 라인(BL)에 전기적으로 접속된다. 즉,도 2a의 제 3 액티브 블록(136)이 제 1 비트 라인(BL)에 전기적으로 접속된다. 제 6 트랜지스터(PG-2)의 소스는 제 2 비트 라인(BLB)에 전기적으로 접속된다. 즉, 도2a의 제 4 액티브 블록(138)이 제 2 비트 라인(BLB)에 전기적으로 접속된다.
특히, 도 2a 및 도 2b에서 메모리 셀(10)의 구조물은 6T-SRAM의 문맥에서 설명된다. 그러나, 당업자는 본 여러 실시예들의 피처들이 8T-SRAM 메모리 디바이스, 또는 SRAM 외의 메모리 디바이스와 같은 다른 유형의 디바이스를 형성하기 위해 사용될 수 있다는 것을 이해하여야 한다. 또한, 본 발명개시의 실시예는 독립형 메모리 디바이스, 다른 집적 회로와 통합된 메모리 디바이스 등으로서 사용될 수 있다. 따라서, 여기에 논의된 실시예는 본 발명개시를 제조 및 사용하기 위한 특정 방법의 예시이고, 본 발명개시의 범위를 제한하지 않는다.
다음의 문단은 도 2a의 메모리 셀(10)을 어떻게 제조하는지에 관한 상세한 설명을 제공한다. 도 3 내지 도 9는 본 발명개시의 여러 실시예에 따른 도 2a의 메모리 셀(10)을 제조하는 방법의 평면도이고, 도 10은 도 9의 선 10-10을 따라 취해진 단면도이다. 도 3 및 도 10을 참조한다. 제 1 웰(102) 및 제 2 웰(104)이 기판(100) 내에 형성된다. 제 1 웰(102) 및 제 2 웰(104)은 함께 메모리 셀(10)의 레이아웃 면적(L)을 점유한다. 제 1 웰(102)은 N형 웰이고, 제 2 웰(104)은 P형 웰이다. 여러 실시예에 있어서, 제 1 웰(102) 및 제 2 웰(104)은 마스킹 및 이온 주입 기술을 이용하여 형성될 수 있다. 기판(100)은 단결정(monocrystalline) 실리콘을 포함할 수 있다. 다른 실시예에서, 기판(100)은 실리콘 게르마늄, 스트레인드 실리콘, 실리콘 온 인슐레이터, 또는 실리콘 함유 합성물로 이루어질 수 있다. 기판(100)은 벌크 기판 또는 논-벌크(non-bulk) 기판일 수 있다.
후속하여, 복수의 액티브 블록들(즉, 제 1 액티브 블록(132), 제 2 액티브 블록(134), 제 3 액티브 블록(136), 및 제 4 액티브 블록(138))이 제 1 웰(102) 및 제 2 웰(104) 상에 형성되고, 서로 격리된다. 더 상세하게는, 제 1 액티브 블록(132)은 제 1 웰(102) 상에 형성되고, 제 2 액티브 블록(134), 제 3 액티브 블록(136), 및 제 4 액티브 블록(138)은 제 2 웰(104) 상에 형성된다. 제 1 액티브 블록(132)의 2부분은 각각 제 1 트랜지스터(PU-1) 및 제 2 트랜지스터(PU-2)의 하부 전극(111a, 111b)(즉, 소스들)으로서 역할을 하고(도 8 참조), 제 2 액티브 블록(134)의 두 부분은 각각 제 3 트랜지스터(PD-1) 및 제 4 트랜지스터(PD-2)의 하부 전극(111c, 111d)(즉, 소스들)으로서 역할을 하고(도 8 참조), 제 3 액티브 블록(136)의 일부분은 제 5 트랜지스터(PG-1)의 하부 전극(111e)(즉, 소스)으로서 역할을 하고(도 8 참조), 제 4 액티브 블록(138)의 일부분은 제 6 트랜지스터(PG-2)의 하부 전극(111f)(즉, 소스)으로서 역할을 한다(도 8 참조).
제 1 액티브 블록(132), 제 2 액티브 블록(134), 제 3 액티브 블록(136), 및 제 4 액티브 블록(138)은 마스킹 및 이온 주입 기술을 이용하여 형성될 수 있다. 또한, 격리 구조물(105)은 기판(100) 내에서, 제 1 액티브 블록(132), 제 2 액티브 블록(134), 제 3 액티브 블록(136), 및 제 4 액티브 블록(138) 사이에 형성되어 그들 사이를 격리할 수 있다. 제 1 액티브 블록(132)은 SiGe, Ge, SiP, SiC, III-V 재료 또는 임의의 이들 조합으로 이루어질 수 있다. 제 1 액티브 블록(132)에는 B11, BF2, In, N, C 또는 임의의 이들 조합을 포함하는 도펀트를 이용한 p-도핑 공정이 수행될 수 있다. 제 2 액티브 블록(134), 제 3 액티브 블록(136), 및 제 4 액티브 블록(138)은 SiP, SiC, SiPC, Si, Ge, III-V 재료 또는 임의의 이들 조합으로 이루어질 수 있다. 제 2 액티브 블록(134), 제 3 액티브 블록(136), 및 제 4 액티브 블록(138)에는 P, As, Sb, N, C 또는 임의의 이들 조합을 포함하는 도펀트를 이용한 n-도핑 공정이 수행될 수 있다. III-V 재료는 InP, InAs, GaAs, AlInAs, InGaP, InGaAs, GaAsSb, GaPN, AlPN 또는 임의의 이들 조합을 포함한다.
여러 실시예에 있어서, 실리사이드층(140)이 제 1 액티브 블록(132), 제 2 액티브 블록(134), 제 3 액티브 블록(136), 및 제 4 액티브 블록(138) 상에 형성될 수 있다. 실리사이드층(140)은 Ti, Co, Ni, Mo, Pt, 또는 임의의 이들 조합으로 이루어질 수 있다. 명료함을 위해서, 실리사이드층(140)은 단면도에서 도시되고, 평면도에서 생략된다.
도 4 및 도 10을 참조한다. 복수의 채널 봉(channel rod)(113a~113f)들이 제 1 액티브 블록(132), 제 2 액티브 블록(134), 제 3 액티브 블록(136), 및 제 4 액티브 블록(138) 상에 형성된다. 더 상세하게는, 채널 봉(113a 및 113b)은 제 1 액티브 블록(132) 상에 형성되고, 채널 봉(113c 및 113d)은 제 2 액티브 블록(134) 상에 형성되고, 채널 봉(113e)은 제 3 액티브 블록(136) 상에 형성되고, 채널 봉(113f)은 제 4 액티브 블록(138) 상에 형성된다. 채널 봉(113a, 113b, 113c, 113d, 113e 및 113f)은 각각 제 1 트랜지스터(PU-1), 제 2 트랜지스터(PU-2), 제 3 트랜지스터(PD-1), 제 4 트랜지스터(PD-2), 제 5 트랜지스터(PG-1), 및 제 6 트랜지스터(PG-2)의 채널로서 역할을 한다(도 8 참조). 채널 봉(113a~113f)은 에피택시 및 연마 공정을 이용하여 수행될 수 있다. 채널 봉(113a~113f)은 실리콘, Ge, SiGe, SiC, SiP, SiPC, B11로 도핑된 SiGe, III-V 재료 온 인슐레이터, 또는 임의의 이들 조합으로 이루어질 수 있다. III-V 재료는 InP, InAs, GaAs, AlInAs, InGaP, InGaAs, GaAsSb, GaPN, AlPN, 또는 임의의 이들 조합을 포함한다. 채널 봉(113a 및 113b)에는 P, As, Sb, Ge, N, C, 또는 임의의 이들 조합을 포함한 도펀트를 이용한 p-도핑 공정이 수행될 수 있고, 도핑 도즈(doping dose)는 약 1e12~5e13의 범위 내에 있다. 채널 봉(113c, 113d, 113e, 및 113f)에는 B11, BF2, In, Ge, N, C, 또는 임의의 이들 조합을 포함한 도펀트를 이용한 n-도핑 공정이 수행될 수 있고, 도핑 도즈는 약 1e12~5e13의 범위 내에 있다.
도 5 및 도 10을 참조한다. 복수의 게이트 절연체(115a~115f)가 각각 채널 봉(113a~113f)을 둘러싸도록 형성된다. 게이트 절연체(115a~115f)는 에피택시 공정을 이용하여 수행될 수 있고, SiO2, SiON, Si3O4, Ta2O5, Al2O3, PEOX, TEOS, 질소 함유 산화물, 질화 산화물, Hf 함유 산화물, Ta 함유 산화물, Al 함유 산화물, 하이-k 재료(k>10), 또는 임의의 이들 조합으로 이루어질 수 있다.
도 6 및 도 10을 참조한다. 복수의 게이트 플레이트(제 1 게이트 플레이트(118a), 제 2 게이트 플레이트(118b)), 및 제 3 게이트 플레이트(118c))는 채널 봉(113a~113f) 및 게이트 절연체(115a~115f)를 둘러싸도록 형성된다. 더 상세하게는, 제 1 게이트 플레이트(118a)는 채널 봉(113a, 113c) 및 게이트 절연체(115a, 115c)를 둘러싼다. 제 1 게이트 플레이트(118a)의 두 부분은 각각 제 1 트랜지스터(PU-1)(도 8 참조)의 게이트(117a), 및 제 3 트랜지스터(PD-1)(도 8 참조)의 게이트(117c)로서 역할을 한다. 게이트 플레이트(118a)는 제 1 액티브 블록(132) 및 제 2 액티브 블록(134)에 오버랩한다. 제 2 게이트 플레이트(118b))는 채널 봉(113b, 113d) 및 게이트 절연체(115b, 115d)를 둘러싼다. 제 2 게이트 플레이트(118b))의 두 부분은 각각 제 2 트랜지스터(PU-2)(도 8 참조)의 게이트(117b), 및 제 4 트랜지스터(PD-2)(도 8 참조)의 게이트(117d)로서 역할을 한다. 제 2 게이트 플레이트(118b))는 제 1 액티브 블록(132) 및 제 2 액티브 블록(134)에 오버랩한다. 제 3 게이트 플레이트(118c)는 채널 봉(113e, 113f) 및 게이트 절연체(115e, 115f)를 둘러싼다. 제 3 게이트 플레이트(118c)의 두 부분은 각각 제 5 트랜지스터(PG-1)(도 8 참조)의 게이트(117e) 및 제 6 트랜지스터(PG-2)(도 8 참조)의 게이트(117f)로서 역할을 한다. 제 3 게이트 플레이트(118c)는 제 3 액티브 블록(136) 및 제 4 액티브 블록(138)에 오버랩한다. 제 1 게이트 플레이트(118a), 제 2 게이트 플레이트(118b)), 및 제 3 게이트 플레이트(118c)는 성막 및 에칭 공정을 이용하여 수행될 수 있고, 실리사이드, Al, Cu, W, Ti, Ta, N, 내화 재료(TiN, TaN, TiW, TiAl), 또는 임의의 이들 조합과 함께 폴리-Si로부터 이루어질 수 있다.
도 7 및 도 10을 참조한다. 제 1 콘택(150)은 제 1 게이트 플레이트(118a)에 접속하도록 형성된다. 제 1 콘택(150)은 제 2 액티브 블록(134)에 대향하는 제 1 액티브 블록(132)의 측의 면적 위에 형성될 수 있다. 또한, 제 2 콘택(155)은 제 2 게이트 플레이트(118b)에 접속하도록 형성된다. 제 2 콘택(155)은 제 2 액티브 블록(134)과 제 3 액티브 블록(136) 사이의 면적 위에 형성될 수 있다. 여러 실시예에 있어서, 제 1 콘택(150)은 하부 부분(152) 및 상부 부분(154)을 포함한다. 하부 부분(152)은 제 1 게이트 플레이트(118a) 상에 배치되어 제 1 게이트 플레이트(118a)에 접속되고, 상부 부분(154)은 하부 부분(152) 상에 배치되어 하부 부분(152)에 접속된다. 또한, 제 2 콘택(155)은 하부 부분(157) 및 상부 부분(159)을 포함한다. 하부 부분(157)은 제 2 게이트 플레이트(118b) 상에 배치되어 제 2 게이트 플레이트(118b)에 접속되고, 상부 부분(159)은 하부 부분(157) 상에 배치되어 하부 부분(157)에 접속된다. 제 1 콘택(150) 및 제 2 콘택(155)은 성막 및 에칭 공정을 이용하여 수행될 수 있고, Al, Cu, W, Ti, Ta, Co, Pt, Ni, 내화 재료(TiN, TaN, TiW, TiAl), 또는 임의의 이들 조합으로부터 이루어질 수 있다.
도 8 및 도 10을 참조한다. 복수의 상부 플레이트(즉, 제 1 상부 플레이트(120a), 제 2 상부 플레이트(120b), 및 제 3 상부 플레이트(120c))는 채널 봉(113a~113f) 상에 형성된다. 더 상세하게는, 제 1 상부 플레이트(120a)는 채널 봉(113a, 113c, 및 113e) 및 제 2 콘택(155)에 접속된다. 제 1 상부 플레이트(120a)의 세 부분은 각각 제 1 트랜지스터(PU-1), 제 3 트랜지스터(PD-1), 및 제 5 트랜지스터(PG-1)의 상부 전극(119a, 119c 및 119e)(즉, 드레인)으로서 역할을 한다. 제 2 상부 플레이트(120b)는 채널 봉(113b, 113d) 및 제 1 콘택(150)에 접속된다. 제 2 상부 플레이트(120b)의 두 부분은 각각 제 2 트랜지스터(PU-2) 및 제 4 트랜지스터(PD-2)의 상부 전극(119b 및 119d)(즉, 드레인)으로서 역할을 한다. 제 3 상부 플레이트(120c)는 채널 봉(113f)에 접속된다. 제 3 상부 플레이트(120c)의 일부분은 제 6 트랜지스터(PG-2)의 상부 전극(119f)(즉, 드레인)으로서 역할을 한다. 제 1 상부 플레이트(120a), 제 2 상부 플레이트(120b), 및 제 3 상부 플레이트(120c)는 에피택시 공정을 이용하여 수행될 수 있고, Si계 재료로부터 이루어질 수 있다.
또한, 게이트 콘택(165)은 제 3 게이트 플레이트(118c) 상에 형성된다. 게이트 콘택(165)은 성막 및 에칭 공정을 이용하여 수행될 수 있고, 실리사이드, Al, Cu, W, Ti, Ta, N, 내화 재료(TiN, TaN, TiW, TiAl), 또는 임의의 이들 조합과 함께 폴리-Si으로부터 이루어질 수 있다.
도 10에 나타낸 바와 같이, 제 1 유전체층(170)은 제 1 웰(102) 및 제 2 웰(104) 위에 형성되고, 트랜지스터들(제 1 트랜지스터(PU-1) 내지 제 6 트랜지스터(PG-2)(도 8 참조)) 주위에 배치된다. 명료함을 위해서, 제 1 유전체층(170)은 단면도에서 도시되고 평면도에서 생략된다.
도 9 및 도 10을 참조한다. 제 2 유전체층(175)은 제 1 유전체층(170) 상에 배치되고, 도 8에 도시된 엘리먼트들을 덮는다. 접속 구조체(160)는 플러그(177a 및 177b)를 통하여 제 2 상부 플레이트(120b) 및 제 3 상부 플레이트(120c)에 접속되도록 형성되고, 제 1 워드 라인(WL1)은 플러그(177c)를 통하여 제 3 게이트 플레이트(118c)에 접속되도록(즉, 제 5 트랜지스터(PG-1) 및 제 6 트랜지스터(PG-2)(도 8 참조)에 접속되도록) 형성된다. 예를 들어, 복수의 개구부는 각각 제 2 상부 플레이트(120b), 제 3 상부 플레이트(120c), 및 게이트 콘택(165)의 부분들을 노출시키기 위해 제 2 유전체층(175) 내에 형성될 수 있다. 후속하여, 전도성 층이 제 2 유전체층(175) 상에 배치될 수 있고, 개구부들을 충전하여 플러그들(117a, 117b, 및 117c)을 형성할 수 있다. 이러서, 전도성 층은 접속 구조체(160) 및 제 1 워드 라인(WL1)이 되도록 패터닝된다. 접속 구조체(160), 제 1 워드 라인(WL1), 및 플러그(177a, 177b 및 177c)는 Al, Cu, W, Ti, Ta, Co, Pt, Ni, 내화 재료(TiN, TaN, TiW, TiAl), 또는 임의의 이들 조합으로 이루어질 수 있다.
도 8 및 도 9를 참조한다. 구조적 관점에서, 제 1 트랜지스터(PU-1)는 하부 전극(111a)(도 3 참조), 상부 전극(119a), 채널 봉(113a), 게이트 절연체(115a)(도 6 참조), 및 게이트(117a)(도 6 참조)를 포함한다. 하부 전극(111a)은 제 1 트랜지스터(PU-1)의 소스로서 역할을 하는 제 1 액티브 블록(132)의 일부분에 의해 형성된다. 상부 전극(119a)은 제 1 트랜지스터(PU-1)의 드레인으로서 역할을 하는 제 1 상부 플레이트(120a)의 일부분에 의해 형성된다. 게이트(117a)는 제 1 게이트 플레이트(118a)의 일부분에 의해 형성된다. 채널 봉(113a)은 하부 전극(111a)과 상부 전극(119a) 사이에 배치되고, 하부 전극(111a) 및 상부 전극(119a)에 접속된다. 게이트 절연체(115a)는 채널 봉(113a)을 둘러싼다. 게이트(117a)는 게이트 절연체(115a) 및 채널 봉(113a)을 둘러싼다.
제 2 트랜지스터(PU-2)는 하부 전극(111b)(도 3 참조), 상부 전극(119b), 채널 봉(113b), 게이트 절연체(115b)(도 6 참조), 및 게이트(117b)(도 6 참조)를 포함한다. 하부 전극(111b)은 제 2 트랜지스터(PU-2)의 소스로서 역할을 하는 제 1 액티브 블록(132)의 일부분에 의해 형성된다. 상부 전극(119b)은 제 2 트랜지스터(PU-2)의 드레인으로서 역할을 하는 제 2 상부 플레이트(120b)의 일부분에 의해 형성된다. 게이트(117b)는 제 2 게이트 플레이트(118b)의 일부분에 의해 형성된다. 채널 봉(113b)은 하부 전극(111b)과 상부 전극(119b) 사이에 배치되고, 하부 전극(111b) 및 상부 전극(119b)에 접속된다. 게이트 절연체(115b)는 채널 봉(113b)을 둘러싼다. 게이트(117b)는 게이트 절연체(115b) 및 채널 봉(113b)을 둘러싼다.
제 3 트랜지스터(PD-1)는 하부 전극(111c)(도 3 참조), 상부 전극(119c), 채널 봉(113c), 게이트 절연체(115c)(도 6 참조), 및 게이트(117c)(도 6 참조)를 포함한다. 하부 전극(111c)은 제 3 트랜지스터(PD-1)의 소스로서 역할을 하는 제 2 액티브 블록(134)의 일부분에 의해 형성된다. 상부 전극(119c)은 제 3 트랜지스터(PD-1)의 드레인으로서 역할을 하는 제 1 상부 플레이트(120a)의 일부분에 의해 형성된다. 게이트(117c)는 제 1 게이트 플레이트(118a)의 일부분에 의해 형성된다. 채널 봉(113c)은 하부 전극(111c)과 상부 전극(119c) 사이에 배치되고, 하부 전극(111c) 및 상부 전극(119c)에 접속된다. 게이트 절연체(115c)는 채널 봉(113c)을 둘러싼다. 게이트(117c)는 게이트 절연체(115c) 및 채널 봉(113c)을 둘러싼다.
제 4 트랜지스터(PD-2)는 하부 전극(111d)(도 3 참조), 상부 전극(119d), 채널 봉(113d), 게이트 절연체(115d)(도 6 참조), 및 게이트(117d)(도 6 참조)를 포함한다. 하부 전극(111d)은 제 4 트랜지스터(PD-2)의 소스로서 역할을 하는 제 2 액티브 블록(134)의 일부분에 의해 형성된다. 상부 전극(119d)은 제 4 트랜지스터(PD-2)의 드레인으로서 역할을 하는 제 2 상부 플레이트(120b)의 일부분에 의해 형성된다. 게이트(117d)는 제 2 게이트 플레이트(118b)의 일부분에 의해 형성된다. 채널 봉(113d)은 하부 전극(111d)과 상부 전극(119d) 사이에 배치되고, 하부 전극(111d) 및 상부 전극(119d)에 접속된다. 게이트 절연체(115d)는 채널 봉(113d)을 둘러싼다. 게이트(117d)는 게이트 절연체(115d) 및 채널 봉(113d)을 둘러싼다.
제 5 트랜지스터(PG-1)는 하부 전극(111e)(도 3 참조), 상부 전극(119e), 채널 봉(113e), 게이트 절연체(115e)(도 6 참조), 및 게이트(117e)(도 6 참조)를 포함한다. 하부 전극(111e)은 제 5 트랜지스터(PG-1)의 소스로서 역할을 하는 제 3 액티브 블록(136)의 일부분에 의해 형성된다. 상부 전극(119e)은 제 5 트랜지스터(PG-1)의 드레인으로서 역할을 하는 제 1 상부 플레이트(120a)의 일부분에 의해 형성된다. 게이트(117e)는 제 3 게이트 플레이트(118c)의 일부분에 의해 형성된다. 채널 봉(113e)은 하부 전극(111e)과 상부 전극(119e) 사이에 배치되고, 하부 전극(111e) 및 상부 전극(119e)에 접속된다. 게이트 절연체(115e)는 채널 봉(113e)을 둘러싼다. 게이트(117e)는 게이트 절연체(115e) 및 채널 봉(113e)을 둘러싼다.
제 6 트랜지스터(PG-2)는 하부 전극(111f)(도 3 참조), 상부 전극(119f), 채널 봉(113f), 게이트 절연체(115f)(도 6 참조), 및 게이트(117f)(도 6 참조)를 포함한다. 하부 전극(111f)은 제 6 트랜지스터(PG-2)의 소스로서 역할을 하는 제 4 액티브 블록(138)의 일부분에 의해 형성된다. 상부 전극(119f)은 제 6 트랜지스터(PG-2)의 드레인으로서 역할을 하는 제 3 상부 플레이트(120c)의 일부분에 의해 형성된다. 게이트(117f)는 제 3 게이트 플레이트(118c)의 일부분에 의해 형성된다. 채널 봉(113f)은 하부 전극(111f)과 상부 전극(119f) 사이에 배치되고, 하부 전극(111f) 및 상부 전극(119f)에 접속된다. 게이트 절연체(115f)는 채널 봉(113f)을 둘러싼다. 게이트(117f)는 게이트 절연체(115f) 및 채널 봉(113f)을 둘러싼다.
도 8에서, 제 1 액티브 블록(132)은 제 1 트랜지스터(PU-1)의 소스와 제 2 트랜지스터(PU-2)의 소스 사이의 접속 구조체로서 역할을 한다. 제 2 액티브 블록(134)은 제 3 트랜지스터(PD-1)의 소스와 제 4 트랜지스터(PD-2)의 소스 사이의 접속 구조체로서 역할을 한다. 제 1 게이트 플레이트(118a)는 게이트(117a)와 게이트(117c)(도 6 참조) 사이의 접속 구조체로서 역할을 한다. 제 2 게이트 플레이트(118b)는 게이트(117b)와 게이트(117d)(도 6 참조) 사이의 접속 구조체로서 역할을 한다. 제 3 게이트 플레이트(118c)는 게이트(117e)와 게이트(117f)(도 6 참조) 사이의 접속 구조체로서 역할을 한다. 제 1 상부 플레이트(120a)는 제 1 트랜지스터(PU-1), 제 3 트랜지스터(PD-1), 및 제 5 트랜지스터(PG-1)의 드레인들 사이의 접속 구조체로서 역할을 한다. 제 2 상부 플레이트(120b)는 제 2 트랜지스터(PU-2)와 제 4 트랜지스터(PD-2)의 사이의 접속 구조체로서 역할을 한다. 이러한 방식으로, 다른 접속 구조체들은 감소되거나 생략될 수 있고, 그 결과 작은 레이아웃 면적 및 간단한 제조 공정의 메모리 셀(10)을 가져온다. 또한, 제 1 콘택(150)은 제 1 게이트 플레이트(118a) 및 제 2 상부 플레이트(120b)에 접속되고, 제 2 콘택(155)은 제 2 게이트 플레이트(118b) 및 제 1 상부 플레이트(120a)에 접속된다. 도 9의 접속 구조체(160)는 제 2 상부 게이트(120b) 및 제 3 상부 플레이트(120c)에 접속된다.
도 8에서 트랜지스터들(PU-1, PU-2, PD-1, PD-2, PG-1, 및 PG-2)은 각각 단일 채널 봉을 갖는 것으로 언급되었지만, 본 발명개시의 청구 범위는 그것에 제한되지 않는다. 여러 실시예에 있어서, 트랜지스터들 중 적어도 하나는 복수의 채널 봉을 포함한다.
도 8에서, 제 1 게이트 플레이트(118a), 제 2 게이트 플레이트(118b), 및 제 3 게이트 플레이트(118c)는 서로 평행할 수 있다. 또한, 제 1 게이트 플레이트(118a)와 제 2 게이트 플레이트(118b) 사이에 접속 구조체가 없기 때문에, 그들 사이의 거리는 감소될 수 있다. 여러 실시예에 있어서, 메모리 셀(10)은 (L/W)>2.5를 만족하는 길이 L 및 폭 W를 갖고, 본 발명개시의 청구 범위는 그것에 제한되지 않는다.
도 8에서, 상부 부분(154)은 제 1 게이트 플레이트(118a) 및 제 2 상부 플레이트(120b)에 오버랩되고, 하부 부분(152)은 제 1 게이트 플레이트(118a)와 상부 부분(154) 사이에 배치된다. 또한, 상부 부분(159)은 제 2 게이트 플레이트(118b) 및 제 1 상부 플레이트(120a)에 오버랩되고, 및 하부 부분(157)은 제 2 게이트 플레이트(118b)와 상부 부분(159) 사이에 배치된다. 그러나, 본 발명개시의 청구 범위는 그것에 제한되지 않는다. 도 11은 본 발명개시의 여러 실시예에 따른 메모리 셀(10)의 평면도이다. 도 11에서, 하부 부분(152)은 제 1 게이트 플레이트(118a)와 제 2 상부 플레이트(120b)에 오버랩되고, 상부 부분(154)은 제 2 상부 플레이트(120b)와 하부 부분(152) 사이에 배치된다. 또한, 하부 부분(157)은 제 2 게이트 플레이트(118b) 및 제 1 상부 플레이트(120a)에 오버랩되고, 상부 부분(159)은 제 1 상부 플레이트(120a)와 하부 부분(157) 사이에 배치된다. 도 11의 메모리 디바이스(10)의 다른 관련 구조적 상세는 도 8과 동일하고, 따라서 그와 관련된 설명은 이하 반복되지 않을 것이다.
도 9에서, 접속 구조체(160)는 제 2 상부 플레이트(120b) 및 제 3 상부 플레이트(120c) 위에 배치되지만, 본 발명개시의 청구 범위는 그것에 제한되지 않는다. 도 12는 본 발명개시의 실시예에 따른 메모리 셀(10)의 평면도이다. 도 12에서, 접속 구조체(160)는 순서대로 콘택(178a, 178b 및 178c)을 통과하여 제 2 상부 플레이트(120b)에 접속되고, 순서대로 콘택(179a, 179b 및 179c)을 통과하여 제 3 상부 플레이트(120c)에 접속된다. 도 12의 메모리 디바이스(10)의 다른 관련 구조적 상세는 도 9와 동일하고, 따라서 그와 관련된 설명은 이하 반복되지 않을 것이다.
도 13a 및 도 13b는 본 발명개시의 여러 실시예들에 따른 도 9의 메모리 셀을 포함하는 메모리 디바이스의 평면도이다. 메모리 디바이스는 메모리 셀(12, 14, 16 및 18)을 포함한다. 도 13a에서, 메모리 셀(12, 14, 16 및 18)은 도 9의 메모리 셀(10)과 동일한 구조를 갖지만, 상이한 방위를 갖는다. 더 상세하게는, 메모리 셀(12 및 14)은 도시된 Y축에 대하여 대칭이고, 메모리 셀(16 및 18)은 도시된 Y축에 대하여 대칭이다. 메모리 셀(12 및 16)은 도시된 X축에 대하여 대칭이고, 메모리 셀(14 및 18)은 도시된 X축에 대하여 대칭이다. 도 13b에서, 메모리 셀(12, 14, 16 및 18)은 도 9의 메모리 셀(10)과 동일한 구조를 갖지만, 메모리 셀(12 및 16)의 방위는 메모리 셀(14 및 18)과 상이하다. 더 상세하게는, 메모리 셀(12 및 14)은 도시된 Y축에 대하여 대칭이고, 메모리 셀(16 및 18)은 도시된 Y축에 대하여 대칭이다. 도 13a 및 도 13b에서, 한 그룹으로서의 메모리 셀(12, 14, 16 및 18)은 복수의 행 및 열로 복제(reproduce)되고 할당되어 메모리 셀 어레이를 형성할 수 있다. 인접하는 메모리 셀(예를 들어, 메모리 셀(12 및 14))에서의, 도 13a 및 도 13b의 제 1 워드 라인들(WL1) 모두는 일체로(integrally) 형성될 수 있다. 그러나, 본 발명개시의 청구 범위는 그것에 제한되지 않는다.
여러 실시예에 있어서, 도 9의 액티브 블록들(즉, 제 1 액티브 블록(132), 제 2 액티브 블록(134), 제 3 액티브 블록(136) 및 제 4 액티브 블록(138))은 액티브 블록들의 저항을 감소시키기 위해 비트 라인 신호 및 전력 공급 신호와 같은 외부 신호들에 전기적으로 접속될 수 있다. 다음의 문단은 메모리 셀(10)이 외부 신호와 접속하는 방법에 관한 상세한 설명을 제공한다. 도 14는 본 발명개시의 여러 실시예들에 따른 도 9의 메모리 셀(10)을 포함하는 메모리 디바이스의 평면도이다. 도 14에서, 메모리 디바이스는 복수의 메모리 셀들(10)을 포함한다. 메모리 셀(10)은 어레이 유닛(U)을 형성한다. 메모리 디바이스는 또한 어레이 유닛(U)에 접속된 스트랩 셀(20)을 포함한다. 스트랩 셀(20)은 스트랩 셀(20)에 인접한 메모리 셀(10) 내에 배치된 액티브 블록들(즉, 제 1 액티브 블록(132), 제 2 액티브 블록(134), 제 3 액티브 블록(136), 및 제 4 액티브 블록(138))에 각각 접속된 복수의 액티브 스트랩들(232~238)을 포함한다. 더 상세하게는, 액티브 스트랩(232)은 제 1 액티브 블록(132)에 접속되고, 액티브 스트랩(234)은 제 2 액티브 블록(134)에 접속되고, 액티브 스트랩(236)은 제 3 액티브 블록(136)에 접속되고, 액티브 스트랩(238)은 제 4 액티브 블록(138)에 접속된다. 도 14의 어레이 유닛(U)는 2*2의 메모리 셀(10) 어레이를 포함하지만, 어레이 유닛(U)은 여러 실시예에서 8*4의 메모리 셀(10) 어레이를 포함하거나 그보다 큰 메모리 셀(10) 어레이일 수 있고, 본 발명개시의 청구 범위는 그것에 제한되지 않는다.
도 15a 및 도 16a는 본 발명개시의 여러 실시예들에 따른 메모리 디바이스를 제조하는 방법의 평면도이고, 도 15b 및 도 16b는 각각 도 15a 및 도 16a의 선 A-A를 따라 취해진 단면도이다. 도 15a 및 도 15b를 참조한다. 복수의 콘택 그룹들(252~258)이 액티브 스트랩들(232~238)에 각각 접속하도록 형성된다. 예로서 콘택 그룹(252)을 취하면, 콘택 그룹(252)은 콘택(252a, 252b) 및 플러그(252c)를 포함한다. 콘택(252a), 플러그(252c), 및 콘택(252b)은 액티브 스트랩(232) 상에 연속적으로 배치되어 액티브 스트랩(232)에 접속된다. 콘택(252a)은 제 1 유전체층(170) 내에 배치되고, 플러그(252c)는 제 2 유전체층(175) 내에 배치되고, 콘택(252b)은 제 2 유전체층(175) 상에 배치된다. 콘택 그룹(254, 256 및 258)의 관련 구조적 상세는 콘택 그룹(252)와 동일하고, 따라서 그와 관련된 설명은 이하 반복되지 않을 것이다. 콘택 그룹(252~258)은 Al, Cu, W, Ti, Ta, Co, Pt, Ni, 내화 재료(TiN, TaN, TiW, TiAl), 또는 임의의 이들 조합으로 이루어질 수 있다. 여러 실시예에서, 도 9의 콘택 그룹(252~258), 제 1 워드 라인(WL1), 및 접속 구조체(160)는 동일한 공정에서 형성될 수 있다. 그러나, 본 발명개시의 청구 범위는 그것에 제한되지 않는다.
도 16a 및 도 16b를 참조한다. 제 3 유전체층(180)은 제 2 유전체층(175) 상에 형성되고, 도 15a에 도시된 엘리먼트들을 덮는다. 명료함을 위해서, 제 3 유전체층(180)은 단면도에서 도시되고, 평면도에서 생략된다. 후속적으로, 복수의 컨덕터들(즉, 전원 공급 컨덕터들(CVdd, CVss), 제 1 비트 라인(BL), 및 제 2 비트 라인(BLB)이 제 2 유전체층(180) 상에 형성되고, 각각 플러그(182, 184, 186 및 188)를 통하여 콘택(252~258)에 전기적으로 접속된다. 더 상세하게는, 전원 공급 컨덕터(CVdd)는 플러그(182)를 통하여 콘택(252)에 전기적으로 접속되고, 전원 공급 컨덕터(CVss)는 플러그(184)를 통하여 콘택(254)에 전기적으로 접속되고, 제 1 비트 라인(BL)은 플러그(186)를 통하여 콘택(256)에 전기적으로 접속되고, 제 2 비트 라인(BLB)은 플러그(188)를 통하여 콘택(258)에 전기적으로 접속된다. 예를 들어, 복수의 개구부들이 콘택(252~258)의 부분들을 각각 노출시키기 위해 제 3 유전체층(180) 내에 형성될 수 있고, 다른 전도성 층이 제 2 유전체층(180) 상에 형성되고 개구부 내를 충전하여 플러그(182, 184, 186 및 188)를 형성할 수 있다. 이어서, 전도성 층은 전원 공급 컨덕터(CVdd, CVss) 제 1 비트 라인(BL) 및 제 2 비트 라인(BLB)이 되도록 패터닝된다. 전원 공급 컨덕터(CVdd, CVss), 제 1 비트 라인(BL), 및 제 2 비트 라인(BLB)은 Al, Cu, W, Ti, Ta, Co, Pt, Ni, 내화 재료(TiN, TaN, TiW, TiAl), 또는 임의의 이들 조합으로 이루어질 수 있다.
도 15a 및 도 16a를 참조한다. 구조적 관점에서, 콘택(252)은 전원 공급 컨덕터(CVdd) 및 액티브 스트랩(232)에 접속한다. 그러므로, 제 1 액티브 블록(132)은 전원 공급 컨덕터(CVdd)에 전기적으로 접속된다. 콘택(254)은 전원 공급 컨덕터(CVss) 및 액티브 스트랩(234)에 접촉한다. 그러므로, 제 2 액티브 블록(134)은 전원 공급 컨덕터(CVss)에 전기적으로 접속된다. 콘택(256)은 제 1 비트 라인(BL) 및 액티브 스트랩(236)에 접촉한다. 그러므로, 제 3 액티브 블록(136)은 제 1 비트 라인(BL)에 전기적으로 접속된다. 콘택(258)은 제 2 비트 라인(BLB) 및 액티브 스트랩(238)에 접촉한다. 그러므로, 제 4 액티브 블록(138)은 제 2 비트 라인(BLB)에 전기적으로 접속된다.
도 8에서 언급된 바와 같이, 여러 실시예에 있어서, (L/W)>2.5이다. 그러므로, 제 1 비트 라인(BL) 및 제 2 비트 라인(BLB)의 라우팅은, 낮은 비트-라인 RC 딜레이 성능 및 메모리 셀 속도 향상을 위해, 메모리 셀(10)의 짧은 측(폭 W를 갖는 측)에 실질적으로 평행한다.
도 17a는 본 발명개시의 여러 실시예들에 따른 메모리 디바이스(10)의 평면도이다. 명료함을 위해서, 스트랩 셀(20) 및 어레이 유닛(U)의 엘리먼트는 도 17a에서 생략된다. 도 17a에서, 메모리 디바이스는 어레이 유닛(U)의 대향하는 측들에 각각 배치된, 스트랩 셀들(20) 중 2개의 스트랩 셀(20)을 포함한다. 컨덕터들(즉, 전원 공급 컨덕터(CVdd, CVss), 제 1 비트 라인(BL), 및 제 2 비트 라인(BLB)(도 16a 참조))은 컨덕터들과 액티브 스트랩들(252~258) 사이의 전체 저항(whole resistance)을 감소시키기 위해 스트랩 셀들(20) 중 두개의 스트랩 셀(20)의 액티브 스트랩들(252~258)(도 16a 참조)에 접속된다. 여러 실시예에 있어서, 메모리 디바이스는 어레이 유닛(U)의 다른 대향하는 측들에서 각각 배치된 복수의 에지 셀들(30)을 더 포함한다.
도 17b는 본 발명개시의 여러 실시예들에 따른 메모리 디바이스(10)의 평면도이다. 명료함을 위해, 스트랩 셀(20) 및 스트랩 셀(20) 및 어레이 유닛(U)의 엘리먼트는 도 17b에서 생략된다. 도 17a와 도 17b 사이의 차이는 어레이 유닛들(U), 스트랩 셀들(20) 및 에지 셀들(30)의 번호들에 관한 것이다. 도 17b에서, 메모리 디바이스는 어레이 유닛들(U) 중 2개, 스트랩 셀들(20) 중 3개, 및 에지 셀들(30) 중 4개를 포함한다. 스트랩 셀들(20)과 어레이 유닛들(U)은 교호로 배열된다. 에지 셀들(30)은 2개의 어레이 유닛(U)의 대향하는 측들에서 각각 배치된다. 여러 실시예에 있어서, 메모리 디바이스는 교호로 배열되는 복수의 어레이 셀들(10) 및 스트랩 셀들(20)을 포함할 수 있다.
도 18a 내지 도 18c는 본 발명개시의 여러 실시예들에 따른 메모리 셀(10)의 평면도이다. 명료함을 위해서, 제 1 워드 라인(WL1) 및 접속 구조체(160) 아래의 엘리먼트는 도 18a 내지 도 18c에서 생략된다. 도 18a에서, 메모리 셀(10)은 메모리 셀(10)의 경계(B1)에서 메모리 셀들(10) 중 인접하는 2개의 메모리 셀들(10)에서의 제 2 비트 라인(BLB) 중 2개 사이에 배치된 쉴딩(shielding) 금속(S1)을 더 포함한다. 인접하는 2개의 메모리 셀(10)의 제 2 비트 라인(BLB) 중 2개는 쉴딩 금속(S1)에 의해 서로 쉴딩된다. 쉴딩 금속(S1)은 CVss 또는 CVdd에 전기적으로 접속될 수 있다. 도 18a와 비교하여, 도 18b의 메모리 셀(10)은 제 1 비트 라인(BL)과 제 2 비트 라인(BLB) 사이에 배치된 쉴딩 금속(S2)을 더 포함한다. 제 1 비트 라인(BL) 및 제 2 비트 라인(BLB)는 쉴딩 금속(S2)에 의해 서로 쉴딩된다. 쉴딩 금속(S2)은 CVss에 전기적으로 접속될 수 있다. 도 18b와 비교하면, 도 18c의 전력 공급 컨덕터(CVdd)는 메모리 셀(10)의 경계(B2)를 가로질러 연장한다. 전력 공급 컨덕터(CVdd)는 메모리 셀들(10) 중 인접하는 2개의 메모리 셀의 액티브 블록들(132)(도 15a 참조)에 전기적으로 접속될 수 있다. 즉, 메모리 셀들(10) 중 인접하는 2개의 메모리 셀에서의 전원 공급 컨덕터들(CVdd)은 단일 전원 공급 컨덕터(CVdd)가 되도록 결합될 수 있다. 18a 내지 도 18c에서의 메모리 디바이스의 다른 관련 구조적 상세는 도 16a와 동일하고, 따라서 그와 관련된 설명은 이하 반복되지 않을 것이다.
도 19a는 본 발명개시의 여러 실시예들에 따른 메모리 셀(10)의 평면도이고, 도 19b는 도 19a의 선 19B-19B를 따라 취해진 단면도이다. 명료함을 위해서, 제 1 워드 라인(WL1) 및 접속 구조체(160) 아래의 엘리먼트들은 도 19a에서 생략된다. 도 19a 및 도 19b에서, 메모리 셀(10)은 제 1 워드 라인(WL1) 위에 배치되고, 순서대로 플러그(266), 콘택(264) 및 플러그(262)를 통하여 제 1 워드 라인(WL1)에 접속되는 제 2 워드 라인(WL2)을 더 포함한다. 예를 들어, 플러그(262) 및 콘택(264)은 제 1 워드 라인(WL1)을 접속시키기 위해 제 3 유전체층(180) 내에 또는 상에 연속하여 형성된다. 후속하여, 제 4 유전체층(185)은 제 3 유전체층(180) 상에 형성될 수 있고, 콘택(264), 제 1 비트 라인(BL), 제 2 비트 라인(BLB), 전원 공급 컨덕터들(CVdd, CVss) 및 쉴딩 금속(S1, S2)을 덮는다. 이어서, 콘택(264)의 일부분을 노출시키기 위해 콘택(264) 내에 개구부가 형성되고, 다른 전도성 층이 제 4 유전체층(185) 상에 형성되고 개구부를 충전하여 플러그(266)를 형성한다. 이어서, 전도성 층이 제 2 워드 라인(WL2)을 형성하도록 패터닝된다. 제 2 워드 라인(WL2)과 제 1 워드 라인(WL1) 사이의 결합을 통하여, 전체 워드 라인 저항이 감소될 수 있다. 제 2 워드 라인(WL2), 플러그(266), 콘택(264), 및 플러그(262)는 Al, Cu, W, Ti, Ta, Co, Pt, Ni, 내화 재료(TiN, TaN, TiW, TiAl), 또는 임의의 이들 조합으로부터 이루어질 수 있다. 도 19a 및 도 19b에서의 메모리 디바이스의 다른 관련 구조적 상세는 도 18b와 동일하고, 따라서 그와 관련된 설명은 이하 반복되지 않을 것이다.
도 20은 본 발명개시의 여러 실시예들에 따른 메모리 디바이스의 평면도이다. 도 20과 도 19a 사이의 차이는 전력 메쉬(power mesh) 컨덕터(CVss')의 존재에 관한 것이다. 도 20에서, 메모리 디바이스는 제 2 워드 라인들(WL2) 중 2개의 제 2 워드 라인 사이에 배치되고, 플러그(268)를 통하여 전원 공급 컨덕터들(CVss)에 전기적으로 접속되는 전력 메쉬 컨덕터(CVss')를 더 포함한다. 전력 메쉬 컨덕터(CVss')는 메모리 디바이스의 기능 및 속도를 더 향상시키기 위해 채용된다. 도 20에서의 메모리 디바이스의 다른 관련 구조적 상세는 도 19a와 동일하고, 따라서 그와 관련된 설명은 이하 반복되지 않을 것이다.
도 21a는 여러 실시예들에 따른 메모리 셀의 평면도이고, 도 21b는 도 21a의 메모리 셀(10)의 회로도이다. 명료함을 위해서, 제 1 워드 라인(WL1), 제 1 비트 라인(BL), 제 2 비트 라인(BLB), 및 전원 공급 컨덕터(CVdd, CVss)는 회로도에서 도시되고, 평면도에서는 도시되지 않는다. 도 21a, 도 21b와 도 2b, 도 2b 사이의 차이는 제 7 트랜지스터(PG-3) 및 제 8 트랜지스터(PG-4)의 존재에 관한 것이다. 도 21a 및 도 21b에서, 메모리 셀(10)은 제 7 트랜지스터(PG-3) 및 제 8 트랜지스터(PG-4)를 더 포함한다. 속도 향상을 위해 제 5 트랜지스터(PG-1) 및 제 7 트랜지스터(PG-3)가 병렬로 접촉되고, 및 제 6 트랜지스터(PG-2) 및 제 8 트랜지스터(PG-4)가 병렬로 접속된다. 제 3 액티브 블록(136)의 또다른 부분은 제 7 트랜지스터(PG-3)의 소스로서 역할을 하고, 제 1 상부 플레이트(120a)의 또다른 부분은 제 7 트랜지스터(PG-3)의 드레인으로서 역할을 한다. 제 4 액티브 블록(138)의 또다른 부분은 제 8 트랜지스터(PG-4)의 소스로서 역할을 하고, 제 3 상부 플레이트(120c)의 또다른 부분은 제 8 트랜지스터(PG-4)의 드레인으로서 역할을 한다. 제 7 트랜지스터(PG-3)의 게이트 및 제 8 트랜지스터(PG-4)의 게이트는 제 4 게이트 플레이트(118d)를 형성한다. 콘택(165)이 제 3 게이트 플레이트(118c) 및 제 4 게이트 플레이트(118d)에 접속된다. 제 7 트랜지스터(PG-3) 및 제 8 트랜지스터(PG-4)는 메모리 셀(10)의 나머지 면적에서 배치되므로, 메모리 셀(10)의 레이아웃 면적은 여전히 제 7 트랜지스터(PG-3) 및 제 8 트랜지스터(PG-4)을 포함한 것과 동일하다. 도 21a 및 도 21b에서의 메모리 셀의 다른 관련 구조적 상세는 도 2a 및 도 2b와 동일하고, 따라서 그와 관련된 설명은 이하 반복되지 않을 것이다.
도 22는 여러 실시예들에 따른 메모리 셀(10)의 평면도이다. 도 22와 도 21a의 차이는 게이트 구성에 관한 것이다. 이 실시예에서, 도 21a의 제 3 게이트 플레이트(118c) 및 도 21a의 제 4 플레이트(118d)는 일체로 형성된다. 즉, 제 5 트랜지스터(PG-1) 내지 제 8 트랜지스터(PG-4)의 게이트들은 제 3 게이트 플레이트(118c)의 부분들에 의해 각각 형성된다. 도 22에서의 메모리 셀의 다른 관련 구조적 상세는 도 21a와 동일하고, 따라서 그와 관련된 설명은 이하 반복되지 않을 것이다.
도 23a는 여러 실시예들에 따른 메모리 셀의 평면도이고, 도 23b는 도 23a의 메모리 셀(10')의 회로도이다. 명료함을 위해서, 워드 라인(WL), 제 1 비트 라인(BL), 제 2 비트 라인(BLB), 및 전원 공급 컨덕터들(CVdd, CVss)이 회로도에서 도시되고, 평면도에서는 도시되지 않는다. 도 23a, 도 23b과 도 도 2a, 도 2b 사이의 차이는 메모리 셀의 유형에 관한 것이다. 도 23a 및 도 23b에서, 메모리 셀(10')은 P형 패스 게이트 디바이스이다. 즉, 제 1 웰(102')은 P형 웰이고, 제 2 웰(104')은 N형 웰이다. 제 1 트랜지스터(PD-1') 및 제 2 트랜지스터(PD-2')는 풀-다운 트랜지스터이고, 제 3 트랜지스터(PU-1') 및 제 4 트랜지스터(PU-2')는 폴-업 트랜지스터이고, 제 5 트랜지스터(PG-1) 및 제 6 트랜지스터(PG-2)는 패스-게이트 트랜지스터이다. 전력 공급 컨덕터(CVss)는 제 1 트랜지스터(PD-1') 및 제 2 트랜지스터(PD-2')에 전기적으로 접속되고, 전력 공급 컨덕터(CVdd)는 제 3 트랜지스터(PU-1') 및 제 4 트랜지스터(PU-2')에 접속되고, 제 1 비트 라인(BL)은 제 5 트랜지스터(PG-1)에 전깆거으로 접속되고, 제 2 비트 라인(BLB)은 제 6 트랜지스터(PG-2)에 전기적으로 접속된다. 채널 봉(113a 및 113b)에는 n 도핑 공정이 수행될 수 있고, 채널 봉(113c, 113d, 113e 및 113f)에는 p 도핑 공정이 수행될 수 있다. 제 1 액티브 블록(132)은 SiP, SiC, Si, Ge, III-V 재료들, 또는 임의의 이들 조합으로부터 이루어질 수 있다. 제 2 액티브 블록(134), 제 3 액티브 블록(136), 및 제 4 액티브 블록(138)은 SiGe, Ge, SiP, SiC, III-V 재료들, 또는 임의의 이들 조합으로부터 이루어질 수 있다. III-V 재료들은 InP, InAs, GaAs, AlInAs, InGaP, InGaAs, GaAsSb, GaPN, AlPN, 또는 임의의 이들 조합을 포함한다. 도 23a 및 도 23b에서의 메모리 셀의 다른 관련 구조적 상세는 도 2a 및 도 2b와 동일하고, 따라서 그와 관련된 설명은 이하 반복되지 않을 것이다.
본 발명개시의 여러 실시예에 있어서, 메모리 셀의 트랜지스터들은 높은 집적 밀도를 제공하는, 수직-게이트-올-어라운드(vertical-gate-all-around; VGAA) 트랜지스터들이다. VGAA 트랜지스터들의 게이트는 측면들에 그들 채널 영역을 둘러싸고, 그에 따라, 그들의 전류 흐름 제어 능력을 향상시키고, 양질의 단채널 제어를 나타낸다. 추가적으로, 액티브 블록의 부분들은 각각 트랜지스터의 소스 또는 드레인으로서 역할을 하고, 메모리 셀 중 하나의 메모리 셀에서의 액티브 블록들은 대향하는 경계를 가로질러 연장하므로, 메모리 셀들 중 인접하는 메모리 셀에서의 액티브 블록들이 함께 접속될 수 있다. 그러므로, 액티브 블록들은 하나의 메모리 셀에서 트랜지스터들 사이의 접속 구조체들로서 역할을 할 수 있을뿐 아니라, 외부 신호들이 서로 접속된 액티브 블록들을 통하여 동시에 다수의 메모리 셀들에 공급될 수 있다.
여러 실시예에 있어서, 메모리 디바이스는 복수의 메모리 셀들을 포함한다. 메모리 셀들 중 적어도 하나는 수직-게이트-올-어라운드 구성을 갖는 복수의 트랜지스터들 및 복수의 액티브 블록들을 포함한다. 액티브 블록들 중 적어도 하나의 일부분은 트랜지스터들 중 하나의 트랜지스터의 소스 또는 드레인으로서 역할을 한다.
여러 실시예에 있어서, 메모리 디바이스는 복수의 메모리 셀들을 포함한다. 메모리 셀들 중 적어도 하나는 복수의 액티브 블록들 및 복수의 트랜지스터들을 포함한다. 트랜지스터들 중 적어도 하나는 하부 전극, 상부 전극, 채널 봉, 게이트 절연체, 및 게이트를 포함한다. 하부 전극은 트랜지스터의 소스 및 드레인 중 하나로서 역할을 하는 액티브 블록들 중 하나의 일부분에 의해 형성된다. 상부 전극은 소스 및 드레인 중 다른 하나로서 역할을 한다. 채널 봉이 하부 전극과 상부 전극 사이에 배치되고, 하부 전극 및 상부 전극에 접속된다. 게이트 절연체가 채널 봉을 둘러싼다. 게이트가 채널 봉 및 게이트 절연체를 둘러싼다.
여러 실시예에 있어서, 메모리 디바이스를 제조하는 방법은 기판 상에 또는 위에 메모리 셀들의 어레이를 형성하는 단계를 포함한다. 메모리 셀들 중 적어도 하나를 형성하는 단계는 기판 상에 또는 위에 복수의 액티브 블록들을 형성하는 단계를 포함한다. 수직-게이트-올-어라운드 구조를 갖는 복수의 트랜지스터들이 기판 위에 형성된다. 액티브 블록들 중 하나의 일부분은 트랜지스터들 중 하나의 트랜지스터의 소스 또는 드레인으로서 역할을 한다.
상기는 당업자들이 본 발명개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처들을 서술한다. 당업자는 여기서 소개된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 발명개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 그러한 동등 구조들 이 본 발명개시의 사상 및 범위로부터 벗어나지 않고, 본 발명개시의 사상 및 범위로부터 벗어나지 않고 여기서 다양한 변경, 대체, 및 수정이 이루어질 수 있다는 것을 이해해야 한다.

Claims (10)

  1. 메모리 디바이스에 있어서,
    복수의 메모리 셀들
    을 포함하고, 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀은,
    수직-게이트-올-어라운드(vertical-gate-all-around) 구조를 갖는 복수의 트랜지스터들;
    복수의 액티브 블록들로서, 상기 복수의 액티브 블록들 중 적어도 하나의 일부분은 상기 복수의 트랜지스터들 중 하나의 트랜지스터의 소스 또는 드레인이 되는 하부 전극으로서 역할을 하는 것인, 상기 복수의 액티브 블록들;
    제1 웰; 및
    상기 제1 웰에 인접하게 배치된 제2 웰
    을 포함하고, 상기 제1 웰 및 상기 제2 웰은 상기 적어도 하나의 메모리 셀의 전체 레이아웃 면적을 함께 점유하며, 상기 제1 웰의 도펀트는 상기 제2 웰의 도펀트와 상이한 것인, 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 액티브 블록들은 상기 적어도 하나의 메모리 셀의 대향하는 경계들을 가로질러 연장하는 것인, 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 복수의 메모리 셀들 중 하나의 메모리 셀의 상기 액티브 블록들은 인접하는 메모리 셀의 액티브 블록들에 각각 접속되는 것인, 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 메모리 셀들은 어레이 유닛을 형성하고, 상기 메모리 디바이스는 상기 어레이 유닛에 접속된 스트랩 셀(strap cell)을 더 포함하고, 상기 스트랩 셀은 상기 스트랩 셀에 인접하는 메모리 셀의 액티브 블록들에 각각 접속되는 복수의 액티브 스트랩들을 포함하는 것인, 메모리 디바이스.
  5. 제 4 항에 있어서, 상기 메모리 디바이스는,
    복수의 컨덕터들; 및
    상기 복수의 액티브 스트랩들 및 상기 복수의 컨덕터들에 각각 전기적으로 접속된 복수의 콘택들을 더 포함하는, 메모리 디바이스.
  6. 제 5 항에 있어서, 상기 메모리 디바이스는,
    상기 복수의 컨덕터들 중 인접하는 2개의 컨덕터들 사이에 배치되는 쉴딩(shielding) 금속을 더 포함하는, 메모리 디바이스.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 복수의 메모리 셀들 중 적어도 하나는 6-트랜지스터(6T) 정적 랜덤 액세스 메모리(static random access memory; SRAM)인 것인, 메모리 디바이스.
  9. 메모리 디바이스에 있어서,
    복수의 메모리 셀들
    을 포함하고, 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀은,
    복수의 액티브 블록들; 및
    복수의 트랜지스터들
    을 포함하고, 상기 복수의 트랜지스터들 중 적어도 하나의 트랜지스터는,
    트랜지스터의 소스 및 드레인 중 하나로서 역할을 하는, 상기 복수의 액티브 블록들 중 하나의 액티브 블록의 일부분에 의해 형성된 하부 전극;
    상기 소스 및 상기 드레인 중 다른 하나로서 역할을 하는 상부 전극;
    상기 하부 전극과 상기 상부 전극 사이에 배치되고, 상기 하부 전극 및 상기 상부 전극에 접속되는 채널 봉(channel rod);
    상기 채널 봉을 둘러싸는 게이트 절연체;
    상기 채널 봉 및 상기 게이트 절연체를 둘러싸는 게이트;
    제1 웰; 및
    상기 제1 웰에 인접하게 배치된 제2 웰
    을 포함하고, 상기 제1 웰 및 상기 제2 웰은 상기 적어도 하나의 메모리 셀의 전체 레이아웃 면적을 함께 점유하며, 상기 제1 웰의 도펀트는 상기 제2 웰의 도펀트와 상이한 것인, 메모리 디바이스.
  10. 메모리 디바이스를 제조하는 방법에 있어서,
    기판 상에 또는 위에 복수의 메모리 셀들을 형성하는 단계
    를 포함하고, 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀을 형성하는 단계는,
    제1 웰 및 상기 제1 웰에 인접하게 배치되는 제2 웰을 기판에 형성하는 단계로서, 상기 제1 웰 및 상기 제2 웰은 상기 적어도 하나의 메모리 셀의 전체 레이아웃 면적을 함께 점유하고, 상기 제1 웰의 도펀트는 상기 제2 웰의 도펀트와 상이한 것인, 상기 제1 웰 및 제2 웰 형성 단계;
    상기 제1 웰 및 상기 제2 웰 상에 복수의 액티브 블록들을 형성하는 단계; 및
    상기 기판 위에 수직-게이트-올-어라운드(vertical-gate-all-around) 구조를 갖는 복수의 트랜지스터들을 형성하는 단계
    를 포함하며,
    상기 복수의 액티브 블록들의 일부분은 상기 복수의 트랜지스터들 중 하나의 트랜지스터의 소스 또는 드레인으로서 역할을 하는 것인, 메모리 디바이스를 제조하는 방법.
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