TWI742466B - 半導體裝置、記憶體巨集以及靜態隨機存取記憶體陣列佈局 - Google Patents

半導體裝置、記憶體巨集以及靜態隨機存取記憶體陣列佈局 Download PDF

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Abstract

一種半導體裝置包括電路區；第一井拾取(WPU)區；在電路區中沿著第一方向縱向定向，並且延伸到第一井拾取區中的第一井，第一井具有第一導電類型；以及在電路區中沿著第一方向縱向定向，並且延伸到第一井拾取區中的第二井，第二井具有不同於第一導電類型的第二導電類型，其中第一井在電路區中具有第一部分，並且在第一井拾取區中具有第二部分，以及沿著垂直於第一方向的第二方向，第一井的第二部分的寬度大於第一井的第一部分的寬度。

Description

半導體裝置、記憶體巨集以及靜態隨機存取記憶體陣列佈局
本揭露係關於一種半導體裝置，特別是可以提升記憶體陣列的效能的半導體裝置。
半導體積體電路(integrated circuit；IC)工業呈指數成長。在IC材料及IC設計的技術進步產生多個IC世代，每一個IC世代比上一個IC世代有更小及更複雜的電路。在IC發展過程中，功能密度(例如：每一晶片區域的相連元件數量)通常都會增加，而幾何尺寸(即製程可作出之最小部件(或線路))會下降。此微縮過程通常藉由增加生產效率及降低相關成本提供了優勢。這種微縮也增加了處理和製造IC的複雜性。
舉例來說，在記憶體裝置中(例如靜態隨機存取記憶體(static random-access memory；SRAM)，漏電問題在先進製程節點中變得更加嚴重。SRAM通常是指僅在通電時才能保留記憶的資料的記憶體或儲存裝置。由於SRAM單元效能在很大程度上取決於佈局(例如，已觀察到SRAM巨集的內部SRAM單元的效能將不同於SRAM巨集的邊緣SRAM單元的效能)，實施井拾取(well pick-up)區(或區域)以穩定井電位，有助於在整個SRAM巨集中有均勻的電 荷分佈，並且在SRAM陣列的SRAM單元之間有均勻的效能。然而，隨著電路幾何形狀的縮小，由於摻雜物擴散，相鄰的N型井(或N井)和P型井(或P井)之間的漏電變得更加嚴重。這導致在井拾取區中更高的N井和P井電阻以及更高的拾取電阻，從而降低了閂鎖效能(latch-up performance)。因此，儘管用於SRAM巨集的現有井拾取區設計通常已足以滿足其預期目的，但是它們並非在所有方面都完全令人滿意的。
本揭露提供一種半導體裝置，半導體裝置包括電路區、第一井拾取區、第一井以及第二井。第一井在電路區中沿著第一方向縱向定向，並且延伸到第一井拾取區中，第一井具有第一導電類型。第二井在電路區中沿著第一方向縱向定向，並且延伸到第一井拾取區中，第二井具有不同於第一導電類型的第二導電類型。第一井在電路區中具有第一部分，並且在第一井拾取區中具有第二部分，第一井的第一部分和第二井形成第一井邊界，第一井的第二部分和第二井形成第二井邊界，以及沿著垂直於第一方向的第二方向，第一井的第二部分的寬度大於第一井的第一部分的寬度。
本揭露提供一種記憶體巨集，記憶體巨集包括記憶體位元單元區、第一井拾取區、第二井拾取以及複數N型井和複數P型井。第一井拾取區在記憶體位元單元區的第一側上。第二井拾取區在記憶體位元單元區的第一側上，其中記憶體位元單元區、第一井拾取區以及第二井拾取區沿著第一方向依次佈置。複數N型井和複數P型井沿著垂直於第一方向的第二方向在記憶體位元單元區中交替地佈置，其中N型井沿著第一方向延伸到第一井拾取區中，其中P 型井的至少一者沿著第一方向延伸跨越第一井拾取區並進入第二井拾取區。N型井的至少一者在第一井拾取區中具有一部分，沿著第二方向，部分的寬度大於記憶體位元單元區中的N型井的另一部分的寬度。
本揭露提供一種靜態隨機存取記憶體(SRAM)陣列佈局，包括記憶體位元單元區、井拾取區、複數N型井和複數P型井、第一鰭片以及複數閘極結構。井拾取(WPU)區與記憶體位元單元區相鄰。複數N型井和複數P型井個別在記憶體位元單元區和井拾取區中沿著第一方向縱向定向，N型井和P型井之間具有井邊界。第一鰭片在記憶體位元單元區和井拾取區中沿著第一方向縱向定向，第一鰭片包括在N型井上方的第一片段和在P型井上方的第二片段，第二片段與第一片段未連接。複數閘極結構，在記憶體位元單元區的第一鰭片上方，並且沿著垂直於第一方向的第二方向縱向定向。
100:半導體裝置
102:記憶體巨集
104,104A,104B:電路區
106:記憶體單元
108,108A,108B,108C:條帶區
110:控制器
112:邊緣冗餘單元
200:靜態隨機存取記憶體單元
PG-1,PG-2:傳輸閘電晶體
PU-1,PU-2:上拉電晶體
PD-1,PD-2:下拉電晶體
210,220:反相器
CD1:第一公共汲極
CD2:第二公共汲極
SN,SNB:儲存節點
BL:位元線
BLB:互補位元線/位元線棒
WL:字元線/字元線節點
VDD,VSS:電源電壓
300:鰭式場效電晶體
302:半導體鰭片
304:閘極結構
306:間隔物
308:汲極區
310:源極區
312:半導體基板
314:隔離特徵
316:閘極介電質
318:閘極電極
400:靜態隨機存取記憶體單元
414:N井
416A,416B:P井
420A,420B,420C,420D,420E,420F:鰭片
430A,430B,430C,430D:閘極結構
460A,460B,460C,460D,460E,460F,460G,460H,460I,460J,460K,460L:裝置層接點
BLN,BLNB:位元線節點
VDDN1,VDDN2,VSSN1,VSSN2:電壓節點
500:靜態隨機存取記憶體陣列
502:電路區
504,504A,504B:N型井拾取區
506,506A,506B:P型井拾取區
508:靜態隨機存取記憶體單元
510:冗餘區
512,512A,512B,512C,512D:P井
514,514A,514B,514C:N井
516:井邊界
516A,516B,516C:P井連接部分
520:主動區/鰭片
522:閘極結構
524,526:接點特徵
501:基板
528:隔離結構
530:磊晶源極/汲極特徵
532:多層互連特徵
534,536,538:層間介電層
540:導線
531:擴散區
518A,518B:片段
515A,515B:N井連接部分
本揭露從後續實施例以及圖式可以更佳理解。須知示意圖係為範例，並且不同特徵並無示意於此。不同特徵之尺寸可能任意增加或減少以清楚論述。
第1圖是根據本揭露實施例之具有嵌入式記憶體巨集的積體電路(IC)的示意圖。
第2圖是根據本揭露實施例之可以在記憶體巨集的記憶體單元中實現的單一埠口SRAM單元的電路圖。
第3圖是根據本揭露實施例之鰭式場效電晶體(fin field-effect transistor；FinFET)的示意圖。
第4圖是根據本揭露實施例之在記憶體巨集的記憶體單元中實現的單一埠口SRAM單元的示意圖。
第5圖是根據本揭露實施例之記憶體陣列的一部分的示意圖。
第6圖是根據本揭露實施例之記憶體陣列的一部分的示意圖。
第7圖、第8圖以及第9圖是根據本揭露實施例之記憶體陣列的一部分的示意圖。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。
另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。。此外，在隨後的本揭露中的在另一個特徵上形成特徵、形成連接到另一個特徵的特徵，及/或形成與另一個特徵耦合的特徵可以包括特徵以直接接觸形成的實施例，並且還可以包括可以形成額外特徵插入特徵的實施例，使得特徵可以不直接接觸。另外，空間相關用詞，例如“下方”、“上方”、“水平”、“垂直”、“上面”、“在...之上”、“下面”、“在...之下”、“上”、“下”、“頂部”、“底部”等以及其衍生物(例如： “水平地”，“向下”，“向上”等)，用於使本揭露的一個特徵與另一個特徵的關係變得容易。這些空間相關用詞意欲包含具有特徵的裝置之不同方位。此外，當數字或數字範圍以“約”、“近似”等描述時，除非另有說明，否則該術語旨在包括在所述數量的+/-10%內的數值。舉例來說，術語“約5nm”包括4.5nm至5.5nm的尺寸範圍。
本揭露係通常關於半導體裝置，並且更具體地關於在記憶體巨集(memory macro)的井拾取(well pick-up；WPU)區中的N井和P井的佈置。WPU區在記憶體巨集中提供井拾取結構(或抽頭結構(tap structure))，例如井抽頭接點插塞(well tap contact plug)。井拾取結構提供對記憶體巨集中在電晶體下方的N井和P井的存取。舉例來說，測試器引腳可以接觸井拾取結構以在製造測試期間對井提供電壓。舉例來說，封裝引腳或焊墊(pad)可以連接到具有記憶體巨集的最終IC中的井拾取結構。N井和P井(摻雜有相反的摻雜物)在記憶體巨集中交替排列(即N井緊鄰P井，其P井緊鄰另一個N井)並具有分開的井拾取結構。相反的摻雜物透過相鄰的N井和P井之間的井邊界擴散，並且沿著井邊界形成擴散區。擴散區減小了N井和P井的有效寬度，並導致更高的井拾取電阻。N井和P井的寬度隨著現代技術節點持續微縮，擴散區對井拾取電阻的負面影響變得更加威脅電路功能。舉例來說，相反摻雜的井之間的漏電成為具有較高井拾取電阻的問題，因為它可能更容易在電路中觸發閂鎖。本揭露藉由在記憶體巨集的WPU區中佈置N井和P井以減小井拾取電阻來減輕此問題。
第1圖顯示了具有記憶體巨集102的半導體裝置100。半導體裝置100可以是微處理器、特殊應用積體電路(application specific integrated circuit；ASIC)、現場可程式化邏輯閘陣列(field programmable gate array；FPGA)或數位 訊號處理器(digital signal processor；DSP)。另外，半導體裝置100可以是IC晶片的一部份、SoC或其一部分，其包括各種被動和主動微電子裝置，例如電阻、電容、電感、二極體、P型場效電晶體(P-Type Field-Effect Transistor；PFET)、N型場效電晶體(N-Type Field-Effect Transistor；NFET)、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)、互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor；CMOS)電晶體、雙極性接面型電晶體(bipolar junction transistor；BJT)、橫向擴散金屬氧化物半導體(Laterally Diffused Metal Oxide Semiconductor；LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適部件或其組合。半導體裝置100的確切功能不限於本揭露。在所示的實施例中，記憶體巨集102是靜態隨機存取記憶體(SRAM)巨集，例如單一埠口SRAM巨集、雙埠口SRAM巨集或其他類型的SRAM巨集。然而，本揭露考慮了實施例，其中記憶體巨集102是另一類型的記憶體，例如動態隨機存取記憶體(dynamic random access memory；DRAM)、非揮發性隨機存取記憶體(non-volatile random access memory；NVRAM)、快閃記憶體或其他合適記憶體。為了清楚起見，已經簡化了第1圖以更好地理解本揭露。可以在記憶體巨集102中加入額外特徵，並且在記憶體巨集102的其他實施例中可以替換、修改或移除以下描述的一些特徵。
記憶體巨集102包括一或多個電路區104，例如所示實施例中的電路區104A和104B。電路區104包含記憶體巨集102的所有記憶體單元106。電路區104亦稱為記憶體單元區。記憶體單元106在電路區104中通常以陣列形式實現。每一個記憶體單元106(例如SRAM記憶體單元)被配置以儲存資料。記憶體單元106可以用各種PMOS和NMOS電晶體來實現，例如平面電晶體、FinFET、環繞 式閘極(gate-all-around；GAA)奈米片電晶體、GAA奈米線電晶體或其他類型電晶體。在所示的實施例中，記憶體單元106包括各種P型FinFET和N型FinFET。
記憶體巨集102還包括一或多個條帶區(strap region)108，例如在所示實施例中沿著x方向縱向定向的條帶區108A、108B以及108C。條帶區108A和108C位在記憶體巨集102的邊緣，並且條帶區108B位在電路區104A和104B之間。條帶區108的每一者不包含記憶體單元，並且用於實現井拾取結構。井拾取結構通常被配置以將電壓電性耦接到記憶體單元106的N井或記憶體單元106的P井。條帶區108亦稱為井拾取(WPU)區108。
此外，記憶體巨集102可包括各種接點特徵(contact feature)(或接點(contact))、通孔以及金屬線，用於連接電晶體的源極、汲極和閘極電極(或端子(terminal))以形成積體電路。
仍參照第1圖，記憶體單元106被佈置在個別沿著第一方向(在此，沿著y方向)延伸的第1行至第N行中，並且佈置在個別沿著第二方向(在此，沿著x方向)延伸的第1列至第M列中，其中N和M為正整數。第1行至第N行個別包括沿著第一方向延伸的位元線對，例如位元線(bit line；BL)和位元線棒(bit line bar；BLB)(也稱為互補位元線)，其有助於在逐行的基礎(column-by-column basis)上以真實形式和互補形式從個別的記憶體單元106讀取資料及/或將資料寫入個別的記憶體單元106。第1列至第M列個別包括字元線(word line；WL)(未顯示出)，其有助於在逐列的基礎上存取個別的記憶體單元106。每一個記憶體單元106電性連接到個別的BL、個別的BLB以及個別的WL，它們電性連接到控制器110。控制器110被配置以產生一或多個訊號，以選擇至少一個WL和至少一個位元線對(在此，為BL和BLB)以存取記憶體單元106中的至少一者以用於讀取操作及/或寫 入操作。控制器110包括適合於促進從/向記憶體單元106的讀取/寫入操作的任何電路，包括(但不限於此)行解碼器電路、列解碼器電路、行選擇電路、列行選擇電路、讀取/寫入電路(例如：被配置以從對應所選擇的位元線對(換句話說，所選擇的行)的記憶體單元106讀取資料及/或向對應所選擇的位元線對的記憶體單元106的記憶體單元106寫入資料)、其他合適電路或其組合。在一些實施例中，控制器110包括至少一個感測放大器(未顯示)，其被配置以偵測及/或放大所選擇之位元線對的電壓差。在一些實施例中，感測放大器被配置以鎖存(latch)或以其他方式儲存電壓差的資料值。
記憶體巨集102的周圍被配置有冗餘單元，例如邊緣冗餘單元112，以確保記憶體單元106的效能均勻。冗餘單元在物理及/或結構上被配置與記憶體單元106相似，但不儲存資料。舉例來說，冗餘單元可包括P型井、N型井、鰭片結構(包括一或多個鰭片)，閘極結構、源極/汲極特徵及/或接點特徵。在所示的實施例中，第1列至第M列個別以邊緣冗餘單元112開始，並且以邊緣冗餘單元112結束，使得記憶體單元106的第1列至第M列設置在兩個邊緣冗餘單元112之間。
第2圖是根據本揭露實施例之可以在SRAM陣列的記憶體單元中實現的單一埠口的SRAM單元200的電路圖。在一些實施例中，SRAM單元200被實現在記憶體巨集102(第1圖)的一或多個記憶體單元106中。為了清楚起見，已簡化了第2圖，以更好地理解本揭露。可以在單一埠口的SRAM單元200中加入額外特徵，並且在單一埠口的SRAM單元200的其他實施例中可以替換、修改或移除以下描述的一些特徵。
單一埠口的SRAM單元200包括六個電晶體：傳輸閘電晶體 (pass-gate transistor)PG-1、傳輸閘電晶體PG-2、上拉電晶體(pull-up transistor)PU-1、上拉電晶體PU-2、下拉電晶體(pull-down transistor)PD-1以及下拉電晶體PD-1。因此，單一埠口的SRAM單元200可替代地稱為6T SRAM單元。在操作中，傳輸閘電晶體PG-1和傳輸閘電晶體PG-2提供對SRAM單元200的儲存部分的存取，其包括交叉耦合的一對反相器(反相器210和反相器220)。反相器210包括上拉電晶體PU-1和下拉電晶體PD-1，並且反相器220包括上拉電晶體PU-2和下拉電晶體PD-2。在一些實施例中，上拉電晶體PU-1、PU-2被配置為P型FinFET，並且下拉電晶體PD-1、PD-2被配置為N型FinFET。舉例來說，上拉電晶體PU-1、PU-2個別包括設置在N型鰭片結構(包括一或多個N型鰭片)的通道區上方的閘極結構，使得閘極結構夾設在N型鰭片結構的P型源極/汲極區(例如：P型磊晶源極/汲極特徵)之間，其中閘極結構和N型鰭片結構設置在N型井區上方；以及下拉電晶體PD-1、PD-2個別包括設置在P型鰭片結構(包括一或多個P型鰭片)的通道區上方的閘極結構，使得閘極結構夾設在P型鰭片結構的N型源極/汲極區(例如：N型磊晶源極/汲極特徵)之間，其中閘極結構和P型鰭片結構設置在P型井區上方。在一些實施例中，傳輸閘電晶體PG-1、PG-2也被配置為N型FinFET。舉例來說，傳輸閘電晶體PG-1、PG-2個別包括設置在P型鰭片結構(包括一或多個P型鰭片)的通道區上方的閘極結構，使得閘極結構夾設在P型鰭片結構的N型源極/汲極區(例如：N型磊晶源極/汲極特徵)之間，其中閘極結構和P型鰭片結構設置在P型井區上方。
上拉電晶體PU-1的閘極夾設在源極(電性耦接至電源電壓(VDD))和第一公共汲極(CD1)之間，並且下拉電晶體PD-1的閘極夾設在源極(電性耦接至與電源電壓(VSS))和第一公共汲極之間。上拉電晶體PU-2的閘極夾設在源極(電 性耦接至電源電壓(VDD))和第二公共汲極(CD2)之間，並且下拉電晶體PD-2的閘極夾設在源極(電性耦接至與電源電壓(VSS))和第二公共汲極之間。在一些實施例中，第一公共汲極(CD1)是以真實形式儲存資料的儲存節點(SN)，並且第二公共汲極(CD2)是以互補形式儲存資料的儲存節點(SNB)。上拉電晶體PU-1的閘極和下拉電晶體PD-1的閘極耦接至第二公共汲極，並且上拉電晶體PU-2的閘極和下拉電晶體PD-2的閘極耦接至第一公共汲極。傳輸閘電晶體PG-1的閘極夾設在源極(電性耦接至位元線BL)和汲極之間，其汲極電性耦接至第一公共汲極。傳輸閘電晶體PG-2的閘極夾設在源極(電性耦接至互補位元線BLB)和汲極之間，其汲極電性耦接至第二公共汲極(CD2)。傳輸閘電晶體PG-1、PG-2的閘極電性耦接至字元線WL。在一些實施例中，傳輸閘電晶體PG-1、PG-2在讀取操作及/或寫入操作期間提供對儲存節點SN、SNB的存取。舉例來說，傳輸閘電晶體PG-1、PG-2響應於由字元線WL施加到傳輸閘電晶體PG-1、PG-2的閘極的電壓而個別地將儲存節點SN、SNB耦接至位元線BL、互補位元線BLB。
第3圖顯示了鰭式場效電晶體(FinFET)300的示意圖，其可以用作單一埠口的SRAM單元200(第2圖)中的任何電晶體，包括上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1、下拉電晶體PD-2、傳輸閘電晶體PG-1和傳輸閘電晶體PG-2。在一些實施例中，FinFET 300包括半導體鰭片302、閘極結構304、間隔物306、汲極區308和源極區310。半導體鰭片302在半導體基板312上方延伸。在一些實施例中，半導體基板312和半導體鰭片302由相同的材料製成。舉例來說，基板是矽基板。在某些情況下，基板包括合適的元素半導體(例如鍺或鑽石)；合適的化合物半導體(例如碳化矽、氮化鎵、砷化鎵或磷化銦)或合適的合金半導體(例如矽鍺、矽錫、砷化鋁鎵或磷砷化鎵)。在一些實施例中，基板是 絕緣體上矽(silicon on insulator；SOI)層基板或藍寶石上矽(silicon on sapphire；SOS)基板。在一些實施例中，半導體基板312和半導體鰭片302由不同的材料製成。
半導體鰭片302可藉由任何合適方法來圖案化。舉例來說，可以使用一或多種微影製程來圖案化半導體鰭片302，包括雙重圖案化製程或多重圖案化製程。通常來說，雙重圖案化製程或多重圖案化製程將微影和自我對準製程結合，從而允許產生具有間距小於使用單一、直接的微影製程可獲得的間距的圖案。舉例來說，在一個實施例中，在基板上方形成犧牲層，並且使用微影製程將其圖案化。使用自我對準製程在圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，並且剩餘的間隔物或心軸(mandrel)可接著用來圖案化半導體鰭片302。
在一些實施例中，FinFET 300的半導體鰭片302可被形成在半導體鰭片302的相對側上的隔離特徵314包圍。隔離特徵314可以將FinFET 300的主動區(未顯示)與其他主動區電性隔離。在一些實施例中，隔離特徵314是淺溝槽隔離(shallow trench isolation；STI)、場氧化物(field oxide；FOX)或另一合適電性絕緣結構。舉例來說，在第4圖所示的SRAM單元400的佈局中，半導體鰭片302代表半導體鰭片520A、520B、520C、520D、520E以及520F。
仍參照第3圖，在一些實施例中，閘極結構304(其包括閘極介電質316和形成在閘極介電質316上方的閘極電極318)位於半導體鰭片302的側壁和頂表面上方。因此，與閘極結構304重疊的半導體鰭片302的一部分可以用作FinFET 300的通道區。在一些實施例中，閘極介電質316是高介電常數(高k)介電材料。高k介電材料的介電常數(k)高於二氧化矽。高k介電材料的示例包括氧化鉿、氧 化鋯、氧化鋁、氮氧化矽、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、另一合適高k材料或其組合。在一些實施例中，閘極電極318由導電材料製成，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)或另一適用材料。
在一些實施例中，FinFET 300的間隔物306位於半導體鰭片302的側壁和頂表面上方。另外，可以在閘極結構304的相對側上形成間隔物306。在一些實施例中，間隔物306由氮化矽、氮氧化矽、碳化矽、另一合適材料或其組合製成。
在一些實施例中，未被閘極結構304和間隔物306覆蓋的半導體鰭片302的部分用作汲極區308和源極區310。在一些實施例中，P型FinFET(例如：上拉電晶體PU-1和上拉電晶體PU-2)的汲極區308和源極區310藉由使用P型雜質(例如硼、銦等)注入半導體鰭片302的未被閘極結構304和間隔物306覆蓋的部分來形成。在一些實施例中，N型FinFET(例如：傳輸閘電晶體PG-1、傳輸閘電晶體PG-2、下拉電晶體PD-1以及下拉電晶體PD-2)的汲極區308和源極區310藉由使用N型雜質(例如磷、砷、銻等)注入半導體鰭片302的未被閘極結構304和間隔物306覆蓋的部分來形成。
在一些實施例中，藉由蝕刻半導體鰭片302的未被閘極結構304和間隔物306覆蓋的部分以形成凹陷，並且在凹陷中成長磊晶區，來形成汲極區308和源極區310。磊晶區可以由矽(Si)、鍺(Ge)、矽磷(SiP)、矽碳(SiC)、矽磷碳(SiPC)、矽鍺(SiGe)、矽砷(SiAs)、砷化銦(InAs)、砷化銦鎵(InGaAs)、銦銻(InSb)、砷化鎵(GaAs)、鎵銻(GaSb)、磷化銦鋁(InAlP)、磷化銦(InP)、碳(C)或其組合形成。因此，在一些示例實施例中，汲極區308和源極區310可以由矽鍺(SiGe)形成，而 剩餘的半導體鰭片302可以由矽形成。在一些實施例中，在P型的FinFET 300(例如：第2圖中的上拉電晶體PU-1和上拉電晶體PU-2)的汲極區308和源極區310的磊晶成長期間，在汲極區308和源極區310中原位摻雜(in-situ dope)P型雜質。另外，在N型的FinFET 300(例如：第2圖中的例如：傳輸閘電晶體PG-1、傳輸閘電晶體PG-2、下拉電晶體PD-1以及下拉電晶體PD-2)的汲極區308和源極區310的磊晶成長期間，在汲極區308和源極區310中原位摻雜N型雜質。
在一些其他實施例中，第2圖中的SRAM單元200的傳輸閘電晶體PG-1和PG-2、上拉電晶體PU-1和PU-2以及下拉電晶體PD-1和PD-2是平面MOS裝置。
第4圖是根據本揭露實施例之單一埠口的SRAM單元400的佈局，其可以在SRAM陣列的記憶體單元中實現。在一些實施例中，SRAM單元400被實現在記憶體巨集102(第1圖)的一或多個記憶體單元106中，或者被實現為單一埠口的SRAM單元200(第2圖)。為了清楚起見，已簡化了第4圖，以更好地理解本揭露。可以在單一埠口的SRAM單元400中加入額外特徵，並且在單一埠口的SRAM單元400的其他實施例中可以替換、修改或移除以下描述的一些特徵。
在第4圖中，單一埠口的SRAM單元400包括六個電晶體：傳輸閘電晶體PG-1、傳輸閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1以及下拉電晶體PD-1。因此，單一埠口的SRAM單元400可替代地稱為6T SRAM單元。單一埠口的SRAM單元400包括設置在P井416A和P井416B之間的N井414。上拉電晶體PU-1、PU-2設置在N井414上方；下拉電晶體PD-1和傳輸閘電晶體PG-1設置在P井416A上方；以及下拉電晶體PD-2和傳輸閘電晶體PG-2設置在P井416B上方。在一些實施例中，上拉電晶體PU-1、PU-2被配置為P型 FinFET，並且下拉電晶體PD-1、PD-2和傳輸閘電晶體PG-1、PG-2被配置為N型FinFET。在一些實施例中，每一個電晶體可具有與FinFET 300(第3圖)相似的形式。在所示的實施例中，下拉電晶體PD-1和傳輸閘電晶體PG-1是多鰭片FinFET(例如：包括鰭片420A和鰭片420B)、上拉電晶體PU-1是單一鰭片FinFET(例如：包括鰭片420C)、上拉電晶體PU-2是單一鰭片FinFET(例如：包括鰭片420D)、以及下拉電晶體PD-2和傳輸閘電晶體PG-2是多鰭片FinFET(例如：包括鰭片420E和鰭片420F)。鰭片420A、鰭片420B、鰭片420E以及鰭片420F是P型摻雜的鰭片，並且鰭片420C和鰭片420D是N型摻雜的鰭片。閘極結構430A設置在鰭片420A、420B上方；閘極結構430B設置在鰭片420A至420D上方；閘極結構430C設置在鰭片420C至420F上方；以及閘極結構430D設置在鰭片420E、420F上方。傳輸閘電晶體PG-1的閘極由閘極結構430A形成、下拉電晶體PD-1的閘極由閘極結構430B形成、上拉電晶體PU-1的閘極由閘極結構430B形成、上拉電晶體PU-2的閘極由閘極結構430C形成、下拉電晶體PD-2的閘極由閘極結構430C形成、以及傳輸閘電晶體PG-2的閘極由閘極結構430D形成。
裝置層接點(device-level contact)460A將下拉電晶體PD-1的汲極區(由鰭片420A、420B(其可包括N型磊晶源極/汲極特徵)形成)和上拉電晶體PU-1的汲極區(由鰭片420C(其可包括P型磊晶源極/汲極特徵)形成)電性連接，使得下拉電晶體PD-1和上拉電晶體PU-1的共同汲極形成儲存節點SN。裝置層接點460B將上拉電晶體PU-2的閘極(由閘極結構430C形成)和下拉電晶體PD-2的閘極(亦由閘極結構430C形成)電性連接至儲存節點SN。裝置層接點460C將下拉電晶體PD-2的汲極區(由鰭片420E、420F(其可包括N型磊晶源極/汲極特徵)形成)和上拉電晶體PU-2的汲極區(由鰭片420D(其可包括P型磊晶源極/汲極特徵)形成)電性 連接，使得下拉電晶體PD-2和上拉電晶體PU-2的共同汲極形成儲存節點SNB。裝置層接點460D將上拉電晶體PU-1的閘極(由閘極結構430B形成)和下拉電晶體PD-1的閘極(亦由閘極結構430B形成)電性連接至儲存節點SNB。裝置層接點460E將上拉電晶體PU-1的源極區(由鰭片420C(其可包括P型磊晶源極/汲極特徵)形成)電性連接至在電壓節點VDDN1的電源電壓VDD，並且裝置層接點460F將上拉電晶體PU-2的源極區(由鰭片420D(其可包括P型磊晶源極/汲極特徵)形成)電性連接至在電壓節點VDDN2的電源電壓VDD。裝置層接點460G將下拉電晶體PD-1的源極區(由鰭片420A、420B(其可包括N型磊晶源極/汲極特徵)形成)電性連接至在電壓節點VSSN1的電源電壓VSS，並且裝置層接點460H將下拉電晶體PD-2的源極區(由鰭片420E、420F(其可包括N型磊晶源極/汲極特徵)形成)電性連接至在電壓節點VSSN2的電源電壓VSS。裝置層接點460I將傳輸閘電晶體PG-1的源極區(由鰭片420A、420B(其可包括N型磊晶源極/汲極特徵)形成)電性連接至位元線(通常稱為位元線節點BLN)，並且裝置層接點460J將傳輸閘電晶體PG-2的源極區(由鰭片420E、420F(其可包括N型磊晶源極/汲極特徵)形成)電性連接至互補位元線(通常稱為位元線節點BLNB)。裝置層接點460K將傳輸閘電晶體PG-1的閘極(由閘極結構430A形成)電性連接至字元線WL(通常稱為字元線節點WL)，並且裝置層接點460L將傳輸閘電晶體PG-2的閘極(由閘極結構430D形成)電性連接至字元線。儘管未顯示，但應理解單一埠口的SRAM單元400可更包括電性連接至裝置層接點460A至460K的多層互連(multilayer interconnect；MLI)特徵的過孔及/或導線。
第5圖是本揭露實施例中的SRAM陣列500的一部分的局部俯視圖。在一些實施例中，SRAM陣列500的一部分代表記憶體巨集102(第1圖)的一 部分。為了清楚起見，已簡化了第5圖，以更好地理解本揭露。舉例來說，省略了上面結合第4圖所描述的SRAM單元中的裝置層接點。可以在SRAM單元500中加入額外特徵，並且在SRAM單元800的其他實施例中可以替換、修改或移除以下描述的一些特徵。
SRAM陣列500包括電路區502、N型WPU區504A和504B(共同地稱為N型WPU區域504)、以及P型WPU區506A和506B(共同地稱為P型WPU區域506)。電路區502包括多個記憶體位元單元，例如在N井和P井上方的SRAM單元508。電路區502亦稱為記憶體位元單元區。N型WPU區504提供N井拾取區以將偏壓電性耦接至N井。P型WPU區506提供P井拾取區以將偏壓電性耦接至P井。在所示實施例中，電路區502，N型WPU區504和P型WPU區506皆沿著x方向縱向定向。N型WPU區504A和P型WPU區506A在電路區502的一側上，在電路區502和P型WPU區506A之間具有N型WPU區504A。N型WPU區504B和P型WPU區506B在電路區502的相對側上，在電路區502和P型WPU區506B之間具有N型WPU區504B。
電路區502包括沿著x方向交替地佈置的P井512A、512B、512C、512D(共同地稱為P井512)和N井514A、514B、514C(共同地稱為N井514)。換句話說，每一個P井512緊鄰一個N井514，其N井514緊鄰另一個P井512，並且此圖案重複。N井514的寬度表示為W1，P井512的寬度表示為W2。通常來說，W1小於W2。在任何兩個相反摻雜的井之間形成井邊界516。每一個P井512和N井514更縱向地沿著y方向連續地延伸到相鄰的N型WPU區504中。N井514不進一步延伸到P型WPU區506中，而P井512進一步延伸到P型WPU區506中。在P型WPU區506中，P井512沿著x方向橫向擴展以與相鄰的P井連接。舉例來說，P井512A延 伸有P井連接部分(p-well linking portion)516A以與P井512B連接、P井512B延伸有P井連接部分516B以與P井512C連接、以及P井512C延伸有P井連接部分516C以與P井512D連接。透過P井連接部分，P井512的寬度在P型WPU區506中從W2擴展到W3(W3=W1+W2)。由於所有P井512皆連接在P型WPU區中，因此它們亦可被視為圍繞N井514A、514B、514C的單一較大的P井的部分。
在井上方，電路區502包括通常沿著y方向縱向定向的主動區520和通常沿著x方向縱向定向的閘極結構522。主動區520被適當地摻雜以形成電晶體。舉例來說，在P井512上方的主動區520摻雜有N型摻雜物以形成N型FET，並且在N井516上方的主動區520摻雜有P型摻雜物以形成P型FET。在一個實施例中，主動區520可包括用於FinFET的鰭片或鰭片主動區(與上面參照第3圖描述的FinFET 300相似)，或者在另一個實施例中，主動區520可包括用於環繞式閘極(GAA)FET的垂直堆疊的多個奈米線或奈米片。主動區520可採用其他合適形式或形狀(例如，用於平面MOSFET的平面主動區)。在一個實施例中，閘極結構522可包括高k金屬閘極(high-k metal gate；HK/MG)結構(即在高k閘極介電層上方具有一或多個金屬層)，並且在各種實施例中，閘極結構522可包括其他材料及/或配置。閘極結構522接合主動區520以形成各種電晶體，例如N型FinFET、P型FinFET、N型GAA FET以及P型GAA FET。電晶體被適當地耦接以形成記憶體單元，例如SRAM單元。在所示的實施例中，顯示了兩列和三行的六個SRAM單元508(在第5圖中以虛線框強調顯示)其為了說明之目的而提供，而不必將本揭露之實施例限制為任何其他數量的列和任何其他數量的行的記憶體位元單元。舉例來說，可以沿著x方向重複第5圖所示的結構以增加記憶體單元的行數。SRAM單元508中的每一者可包括單一埠口SRAM、雙埠口SRAM、其他類型SRAM或其 組合。舉例來說，SRAM單元508包括單一埠口SRAM。在所示的實施例中，儘管僅在一個SRAM單元508上進行了標記，但每一個SRAM單元508均包含六個電晶體：傳輸閘電晶體PG-1、傳輸閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1以及下拉電晶體PD-1(與上面參照第4圖描述的單一埠口的SRAM單元400相似)。電路區502還包括設置在SRAM單元508的邊緣與N型WPU區504之間的冗餘區510。
N型WPU區504和P型WPU區506還包括在P井和N井上方的主動區520。在WPU區中的主動區520可具有與電路區502中的主動區520相同的形狀和配置。舉例來說，在P井上方的主動區520可摻雜有N型摻雜物，並且在N井上方的主動區520可摻雜有P型摻雜物。主動區520通常沿著y方向縱向定向。具體來說，WPU區中的主動區520沿著y方向與電路區502中的主動區520對準。但是它們彼此分開。在一些實施例中，鰭片形成製程首先形成依次延伸穿過P型WPU區506A、N型WPU區504A，電路區502、N型WPU區504B、P型WPU區506B的鰭片，隨後進行在每一個個別區域中將每一個翅片分成個別片段的鰭片切割製程。提供分割是為了有效地將電路區502中主動鰭片片段的功能與在WPU區域中其他鰭片片段所產生的干擾作隔離。
N型WPU區504和P型WPU區506更包括通常沿著x方向縱向定向的閘極結構522。WPU區中的閘極結構522可具有與電路區502中的閘極結構522相同的形狀和配置。舉例來說，在一個實施例中，閘極結構522可包括高k金屬閘極(HK/MG)結構，並且在各種實施例中可包括其他材料及/或配置。
N型WPU區504更包括設置在N井514上方並且與之電性接觸的接點特徵524，並且P型WPU區506更包括設置在P井512上方並與之電性接觸的接點 特徵526。接點特徵524和526是井拾取結構的一部分，P井512和N井514透過其從測試設備或其他電路接收電壓(或偏壓)。在所示的實施例中，接點特徵524設置在每一個N井514的中間附近並且在個別N井514上方的兩個主動區520之間，並且接點特徵526設置在每一個P井514的中間附近並且在個別P井512上方的兩個主動區520之間。沒有接點特徵526用於在N型WPU區504中的P井512或P型WPU區516中的P井連接部分516上方的P井拾取結構。因此，接點特徵524和526沿著x方向(例如：藉由至少3個閘極間距)和y方向(例如：藉由至少3個閘極間距)兩者間隔開，以在它們之間進行有效隔離。此外，每一個井上方的接點特徵的數量被設計為在提供低的井拾取電阻和低成本之間取得平衡。每一個井上方的接點特徵的數量影響個別井上的井拾取結構的電阻。具有大量的接點特徵有利地減小了井拾取結構的電阻。然而，它也佔用了更多的晶片面積，其意味著更高的成本。在一些實施例中，在電路區502的一側上的每一個P井512上方沿著y方向的接點特徵526的列數被設計為在2到10的範圍內，以提供足夠低的電阻，但是還具有成本效益，例如所示實施例中的5。出於相同的原因，在電路區502的一側上的每一個N井514上方沿著y方向的接點特徵524的列數被設計為在2到10的範圍內，例如所示實施例中的5(例如：等於接點特徵526的數量)。在每一個WPU區中，在每一個N井514或P井512上方，接點特徵524或接點特徵526的列數可以小於閘極結構522的數量，例如少一個。
第6圖顯示了沿著第5圖中的A-A線段的在N型WPU區504A中的SRAM陣列500的局部剖面圖。SRAM陣列500包括基板501。在基板501中及/或上形成N井514B和P井512B和512C。參照第6圖，僅顯示了P井512B和512C的寬度W2的一半(W2/2)。在此實施例中，主動區520在基板501上方形成作為鰭片(主 動區520也稱為鰭片520)。SRAM陣列500更包括隔離結構528，隔離結構528設置在基板501上方並且橫向設置在鰭片520之間。
在所示的實施例中，基板501是矽基板。替代地，基板501可包括另一種元素半導體，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及銻化銦；合金半導體，包括矽鍺、磷砷化鎵、磷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦以及/或磷砷化鎵銦；或其組合。
鰭片520可包括與基板501相同的(複數)半導體材料。在一個實施例中，鰭片520可包括兩種不同半導體材料的交替地堆疊的層，例如交替地堆疊的矽層和矽鍺層。鰭片520可包括(複數)N型摻雜物(例如磷或砷)，或(複數)P型摻雜物(例如硼或銦)。舉例來說，P井上方的主動區520可摻雜有N型摻雜物，並且N井上方的主動區520可摻雜有P型摻雜物。鰭片520可以使用一或多種微影製程來圖案化，包括雙重圖案化製程或多重圖案化製程。通常來說，雙重圖案化製程或多重圖案化製程將微影和自我對準製程結合，從而允許產生具有間距小於使用單一、直接的微影製程可獲得的間距的圖案。舉例來說，在一個實施例中，在基板上方形成犧牲層，並且使用微影製程將其圖案化。使用自我對準製程在圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，並且接著藉由蝕刻初始的磊晶半導體層來使用剩餘的間隔物或心軸(mandrel)圖案化半導體鰭片302。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching；RIE)及/或其他合適製程。舉例來說，乾式蝕刻製程可以實施含氧氣體、含氟氣體(例如：四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)及/或六氟乙烷(C2F6))、含氯氣體(例如：氯氣(Cl2)、氯仿(CHCl3)、四氯化碳(CCl4)及/或三氯化硼(BCl3))、含溴氣體(例如：溴化氫(HBr)及/或三溴甲烷(CHBr3))、含碘氣體， 其他合適氣體及/或電漿及/或其組合。舉例來說，濕式蝕刻製程可包括在稀氫氟酸(DHF)；氫氧化鉀(KOH)溶液；氨；含氫氟酸(HF)溶液、硝酸(HNO3)及/或醋酸(CH3COOH)的溶液；或其他合適濕式蝕刻劑中蝕刻。
隔離結構528可包括氧化矽、氮化矽、氮氧化矽、氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)，低k介電材料及/或其他合適絕緣材料。隔離結構528可以是淺溝槽隔離(STI)特徵。其他隔離結構，例如場氧化物、矽局部氧化(LOCal Oxidation of Silicon；LOCOS)及/或其他合適結構也是可能的。隔離結構528可包括多層結構，例如具有與鰭片520相鄰的一或多個熱氧化物襯墊層。
磊晶源極特徵和磊晶汲極特徵(稱為磊晶源極/汲極特徵)設置在鰭片520的源極/汲極區上方。舉例來說，在鰭片520上磊晶成長半導體材料，形成磊晶源極/汲極特徵530。在一些實施例中，在鰭片凹陷製程(例如：回蝕製程)之後，在鰭片520的源極/汲極區上方形成磊晶源極/汲極特徵530，使得從凹陷的鰭片成長磊晶源極/汲極特徵530。在一些實施例中，磊晶源極/汲極特徵530包裹(wrap)鰭片520的源極/汲極區。在這樣的實施例中，鰭片520可以不經受鰭片凹陷製程。在所示的實施例中，外磊晶源極/汲極特徵530沿著x方向(在一些實施例中，大抵垂直於鰭片520)橫向延伸(成長)，使得磊晶源極/汲極特徵530被合併為跨越一個以上鰭片的磊晶源極/汲極特徵。舉例來說，在N井514B上，磊晶源極/汲極特徵530跨越兩個鰭片520。磊晶製程可以實行化學氣相沉積(chemical vapor deposition；CVD)沉積技術(例如氣相磊晶(vapor-phase epitaxy；VPE)、超高真空CVD(ultra-high vacuum CVD；UHV-CVD)、低壓CVD(Low-pressure CVD；LPCVD)及/或(plasma-enhanced chemical vapor deposition；PECVD))、分子束磊晶、其他 合適選擇性磊晶成長(Selective epitaxial growth；SEG)製程或其組合。磊晶製程可使用與基板501的成分相互作用的氣態及/或液態前驅物(precursor)。磊晶源極/汲極特徵530摻雜有N型摻雜物及/或P型摻雜物。P井和N井上方的磊晶源極/汲極特徵530被相反地摻雜。在所示的實施例中，P井512B和512C上方的磊晶源極/汲極特徵530是被摻雜具有硼、碳、其他P型摻雜物或其組合(例如：形成矽：鍺：硼(Si：Ge：B)磊晶層或矽：鍺：碳(Si：Ge：C)磊晶層)的含矽鍺的磊晶層。N井514B上方的磊晶源極/汲極特徵530是被摻雜具有磷、砷、其他N型摻雜物或其組合(例如：形成矽：磷(Si：P)磊晶層、矽：碳(Si：C)磊晶層或矽：磷：碳(Si：C：P)磊晶層)的含矽碳的磊晶層。
在一些實施例中，在磊晶源極/汲極特徵530上形成矽化物層。在一些實施例中，藉由在磊晶源極/汲極特徵530上方沉積金屬層來形成矽化物層。金屬層包括適合於促進矽化物形成的任何材料，例如鎳、鉑、鈀、釩、鈦、鈷、鉭、鐿、鋯、其他合適金屬或其組合。後續執行加熱製程(例如退火製程)以使磊晶源極/汲極特徵530的成分(例如：矽及/或鍺)與金屬反應。因此，矽化物層包括金屬和磊晶源極/汲極特徵530的成分(例如：矽及/或鍺)。在一些實施例中，矽化物層包括矽化鎳、矽化鈦或矽化鈷。任何未反應的金屬，例如金屬層的剩餘部分，可藉由任何合適製程選擇性地移除，例如蝕刻製程。在一些實施例中，矽化物層和磊晶源極/汲極特徵530共同地稱為磊晶源極/汲極特徵。多層互連(MLI)部件532設置在基板501上方。
多層互連(MLI)特徵532設置在基板501上方。MLI特徵532電性耦接各種裝置(例如：電晶體、電阻、電容及/或電感)及/或部件(例如：閘極結構及/或源極/汲極特徵)，使得各種裝置和/或部件可以按照SRAM陣列500的設計要求 指定的方式操作。MLI特徵532包括被配置以形成各種互連結構的介電層和導電層(例如：金屬層)的組合。導電層被配置以形成垂直互連特徵，例如裝置層接點及/或通孔，及/或水平互連特徵，例如導線。垂直互連特徵通常在MLI特徵532的不同層(或不同平面)中連接水平互連特徵。值得注意的是，儘管MLI特徵532被示為具有給定數量的介電層和導電層，但是本揭露考慮了具有更多或更少的介電層及/或導電層的MLI特徵532。
MLI特徵532包括一或多個介電層，例如設置在基板501上方的層間介電層534(ILD-0)、設置在層間介電層534上方的層間介電層536(ILD-1)以及設置在層間介電層536上方的層間介電層538(ILD-2)。層間介電層534、536以及538包括介電材料，介電材料包括氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethylorthosilicate；TEOS)形成的氧化物、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、低k介電材料、其他合適介電材料或其組合。示例的低k介電材料包括FSG、碳摻雜的氧化矽、BlackDiamond®(加利福尼亞州，聖克拉拉的應用材料)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶氟化碳、聚對二甲苯(parylene)、苯並環丁烯(Benzocyclobutene；BCB)、SiLK®(密歇根州，米德蘭的陶氏化學公司)、聚醯亞胺(polyimide)、其他低k介電材料或其組合。在所示的實施例中，層間介電層534、536以及538是包括低k介電材料的介電層(通常稱為低k介電層)。在一些實施例中，低k介電材料通常是指介電常數(k)小於3的材料。層間介電層534、536以及538可包括具有多種介電材料的多層結構。層間介電層534、536以及538藉由沉積製程(例如CVD、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、高密度電漿CVD(high density plasma CVD；HDPCVD)、金屬 有機CVD(metal organic CVD；MOCVD)、遠距電漿CVD(remote plasma CVD；RPCVD)、PECVD、LPCVD、原子層化學氣相沉積(Atomic Layer Chemical Vapor Deposition；ALCVD)、常壓化學氣相沉積(Atmospheric Pressure CVD；APCVD)、電鍍、其他合適方法或其組合)形成在基板501上方。在一些實施例中，層間介電層534、536以及538藉由流動式CVD(flowable CVD；FCVD)形成，流動式CVD包括將可流動材料(例如液體化合物)沉積在基板501上方，並且藉由合適技術(例如熱退火及/或紫外線輻射處理)將可流動材料轉換為固體材料。在沉積層間介電層534、536以及538之後，執行化學機械研磨(chemical mechanic polishing；CMP)製程及/或其他平坦化製程使得層間介電層534、536以及538具有大抵平坦的表面。
接點特徵524和導線540(例如第一金屬層)設置在層間介電層536和538中以形成互連結構。在一些實施方式中，MLI特徵532更包括夾設在接點特徵524和導線540之間的通孔。接點特徵524和導線540包括任何合適導電材料，例如鉭(Ta)、鈦(Ti)、鋁(Al)、銅(Cu)、鈷(Co)、鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)、其他合適導電材料或其組合。在一些實施例中，接點特徵524包括鈦(Ti)、氮化鈦(TiN)及/或鈷(Co)，並且導線540包括銅(Cu)、鈷(Co)及/或釕(Ru)。接點特徵524將N井514B電性耦接至導線540，導線540又連接到偏壓(例如第2圖所示的VDD或VSS)。如上面所述，用於P井拾取結構的接點特徵全部在P型WPU區506中，在N型WPU區504中的P井512B或512C上方沒有接點。
仍參照第6圖，在基板501中，N井514B緊鄰P井512B和P井512C。作為兩個相反摻雜的井對之間的界面的井邊界516用虛線表示。在每一個井邊界516周圍的鄰近區域中，兩個相反摻雜的井中的摻雜物彼此擴散，從而形成以虛 線框表示的擴散區531。在擴散區531內部，來自N井和P井的相反摻雜劑抵消，導致沿著井邊界516的高電阻區。擴散區531的寬度表示為W4。擴散區531將N井514B的等效寬度從W1減小到W1-W4。相似地，擴散區531將P井512B或P井512C的等效寬度從W2減小到W2-W4。在一些實施例中，W1-W4約為W1的一半。隨著等效井寬度的減小，在N井和P井底部的電阻皆增加。由於在SRAM陣列500中，N井通常比P井窄，因此等效寬度減小對N井的影響大於P井。此外，由於P井拾取結構在沒有擴散區的P型WPU區506中，N型WPU區域504中井等效寬度的減小不會像N井拾取結構那樣影響P井拾取結構的電阻。在一些情況下，由於存在擴散區531，N井拾取結構的電阻可能會增加一到兩個數量級。在特定實施例中，擴散區531的存在可以顯著增加N井拾取結構的電阻，例如大於約10倍。較高的N井拾取結構的電阻也更容易觸發閂鎖。為了減輕N井等效寬度的減小，一種選擇是增加N型WPU區504中的N井寬度，這在下面進一步詳細討論。
第7圖是本揭露實施例中的SRAM陣列500的一部分的局部俯視圖。為了易於理解，重複了第5圖和第7圖中的圖式標記。SRAM單元500的許多方面與上面參照第5圖所討論的相同，並且為了方便在此省略。與第5圖相比，在第7圖中的SRAM陣列500的不同之處在於N型WPU區504中的N井514的寬度從W1擴展到W1’。在一些實施例中，W1’比W1寬兩個或三個鰭片間距(表示為FP)。舉例來說，N井516可以在N井516的每一側上擴展一個鰭片間距，以將寬度總共擴展兩個鰭片間距(W1’=W1+2FP)，而電路區502中的N井516的寬度保持為W1。在所示的實施例中，藉由在每一側上延伸一個鰭片間距，N井516延伸到相鄰的主動區520的下方，否則主動區520將在P井512的上方。沿著此主動區520的縱向延伸(沿著y方向)進入電路區502時，另一個主動區520保留在P井512上方。
井邊界516被分成兩個片段518A和518B，它們不再沿著y方向對準，而是大抵上平行並且沿著x方向間隔開。井邊界的片段518A在電路區502中的N井514和P井512之間，並且井邊界的片段518B在N型WPU區504中的N井514和P井512之間，其沿著x方向偏移(W1’-W1)/2。藉由W1’-W1將N型WPU區504中的B井514的寬度擴大有效地增加了N井寬度，這減輕了由於相反摻雜的井之間的擴散區531(第6圖)導致的等效寬度減小。在一些實施例中，與具有均勻寬度的N井相比，N型拾取結構的電阻減小了約一或兩個數量級。在特定實施例中，藉由擴大N型WPU區540中的N井寬度，與不擴大N井寬度的N型拾取結構相比，N型拾取結構的電阻減小到小於約5%，例如約1%。
擴大(或擴展)N井514的寬度將N型WPU區504中的P井512的寬度從W2減小到W2’。在一些實施方式中，W2’比W2窄兩個或三個鰭片間距。P型WPU區域506中的P井512的擴展寬度W3保持相同，並且大致具有W3=W1’+W2’的關係(即W3>W1’)。由於在N型WPU區504中，P井通常比N井寬，並且更由於P井拾取結構在P型WPU區506中而不是在N型WPU區504中，N型WPU區504中P井寬度的減小對P井拾取結構的電阻具有相對較小的影響。總體而言，在N型WPU區504中擴展N井514的寬度顯著降低N井拾取結構的電阻，而不會犧牲P井拾取結構的電阻。
擴大(或擴展)N型WPU區504中的N井514的寬度還有利地允許減少接點特徵524的列數，其進而節省了更多的晶片面積。第8圖是本揭露實施例之SRAM陣列500的一部分的局部俯視圖。為了易於理解，重複了第7圖和第8圖中的圖式標記。SRAM單元500的許多方面與上面參照第7圖所討論的相同，並且為了方便在此省略。與第7圖相比，第8圖中的SRAM陣列500的一個差異在於N 型WPU區504的高度(H)減小，例如在所示實施例中減小了兩個閘極間距(GP)。因此，接點特徵524的列數也減少了。在所示的實施例中，N型WPU區504中的接點特徵524的列數比P型WPU區506中的接點特徵526的列數少兩個。具有較少數量接點特徵通常會增加井拾取結構的電阻。然而，在第8圖所示的實施例中，較少數量的接點特徵由N型WPU區504中較寬的N井所引起的電阻減小來補償。總體而言，N型井拾取結構的電阻可以保持在相同水平甚至更低。在不犧牲N型井結構的電阻的情況下，可藉由減小N型WPU區504的高度來節省佈局面積。在一些實施例中，僅藉由減小N型WPU區504的高度，可以從SRAM陣列500節省約10%至約15%(例如：13%)的面積。
第9圖本揭露實施例之SRAM陣列500的一部分的局部俯視圖。為了易於理解，重複了第7圖和第9圖中的圖式標記。SRAM單元500的許多方面與上面參照第7圖所討論的相同，並且為了方便在此省略。與第7圖所示的實施例相似，在N型WPU區504中的N井514的寬度被擴大以減小N井電阻。第9圖中所示的實施例的一個差異在於在每一個N型WPU區504A和504B中，N井514沿著x方向橫向擴展以與相鄰的N井514連接。舉例來說，在N型WPU區504A中，N井514B從面對N井514C的邊緣擴展N井連接部分515B並且與N井514C連接。在N型WPU區504A中，面對N井514A的N井514B的另一邊緣保持不變。然而，在N型WPU區504B中，N井514B從面對N井514A的另一邊緣擴展N井連接部分515A並且與N井514A連接。在N型WPU區504B中，面對N井514C的邊緣保持不變。這樣一來，由於所有的N井514都被連接，所以它們也可以被視為具有“蛇形(serpentine)”形狀(或如第9圖所示的“S”形)的單一較大的N阱。在所示的實施例中，僅顯示了三個N井514，其中N井514A和514C設置在SRAM陣列500的兩個邊緣附近。如 果在其他實施例中，在N井514A和514C之外還有其他N井沿著x方向設置，相似地，在N型WPU區504A中的N井514A將向外延伸N井連接部分，以與另一個相鄰的N井連接，並且在N型WPU區504B中的N井514C將向外延伸N井連接部分，以與另一個相鄰的N井連接。藉由將所有的N井514連接在一起，N井514在N型WPU區504中具有擴展的寬度，並且每一個N型WPU區域504中的擴散區531(第6圖)的數量也減少了一半，這有助於降低N井拾取結構的電阻。
仍參照第9圖，N井連接部分515A將P井512B與連接到P型WPU區域506B分開，並且N井連接部分515B將P井512C與連接到P型WPU區域506A分開。由於所有P井仍連接作為單一較大的P井的部分，這有效地降低了P井拾取結構的電阻，因此能夠實現P井拾取結構和N井拾取結構的電阻之間的平衡。此外，儘管在所示的實施例中，每一個N型WPU區504中的接點特徵524的列數等於每一個P型WPU區506中的接點特徵526的列數，但是接點特徵524的列數可以減少(例如：N型WPU區504的高度(H)可以減少)以節省生產成本並節省佈局面積。舉例來說，在一些實施例中，接點特徵524的列數可以減少兩個，並且N型WPU區504的高度(H)可以減少兩個閘極間距(GP)。
儘管不旨在限制，但是本揭露的一或多個實施例為半導體裝置及其形成提供了許多益處。舉例來說，本揭露實施例藉由減輕來自沿著相鄰相反摻雜的井之間的井邊界的擴散區的影響，在記憶體巨集的井拾取(WPU)區中提供減小的N井拾取電阻。此外，減小N井拾取電阻不會犧牲P井拾取電阻，從而實現了N井和P井拾取電阻的平衡。此外，本揭露實施例可以容易地整合到現有的半導體製程中。
在一個示例方面，本揭露針對一種半導體裝置。半導體裝置包括 電路區；第一井拾取(WPU)區；第一井，在電路區中沿著第一方向縱向定向，並且延伸到第一井拾取區中，第一井具有第一導電類型；以及第二井，在電路區中沿著第一方向縱向定向，並且延伸到第一井拾取區中，第二井具有不同於第一導電類型的第二導電類型，其中：第一井在電路區中具有第一部分，並且在第一井拾取區中具有第二部分，第一井的第一部分和第二井形成第一井邊界，第一井的第二部分和第二井形成第二井邊界，以及沿著垂直於第一方向的第二方向，第一井的第二部分的寬度大於第一井的第一部分的寬度。在一些實施例中，半導體裝置更包括第二井拾取區，其中：第一井拾取區設置在電路區和第二井拾取區之間，第二井進一步延伸到第二井拾取區，以及第二井在第二井拾取區具有一部分，沿第二方向，部分的寬度大於在電路區或第一井拾取區中的第二井的其他部分的寬度。在一些實施例中，沿著第二方向，在第二井拾取區中的第二井的部分的寬度大於在第一井拾取區中的第一井的第二部分的寬度。在一些實施例中，半導體裝置更包括複數第一接點特徵，設置在第一井拾取區中的第一井上方，並且沿著第一方向以第一列數佈置；以及複數第二接點特徵，設置在第二井拾取區中的第二井上方，並且沿著第一方向以第二列數佈置。在一些實施例中，第一列數等於第二列數。在一些實施例中，第一列數小於第二列數。在一些實施例中，第一井邊界和第二井邊界沿著第一方向對準。在一些實施例中，第一井邊界和第二井邊界大抵平行，並且沿著第二方向間隔。在一些實施例中，第一井更包括在電路區中的第三部分，第三部分與第一井的第一部分大抵平行，以及第三部分與第一井的第二部分連接。在一些實施例中，半導體裝置更包括第一主動區，在第一井拾取區中的第一井上方沿著第一方向縱向延伸；以及第二主動區，在電路區中的第二井上方沿著第一方向縱向延伸， 其中第一主動區和第二主動區沿著第一方向大抵對準。在一些實施例中，第一主動區和第二主動區在電路區和第一井拾取區之間的邊界不連續。在一些實施例中，第一井是N型井，並且第二井是P型井。
在另一個示例方面，本揭露針對一種記憶體巨集。記憶體巨集包括記憶體位元單元區；第一井拾取(WPU)區，在記憶體位元單元區的第一側上；第二井拾取區，在記憶體位元單元區的第一側上，其中記憶體位元單元區、第一井拾取區以及第二井拾取區沿著第一方向依次佈置；以及複數N型井和複數P型井，沿著垂直於第一方向的第二方向在記憶體位元單元區中交替地佈置，其中N型井沿著第一方向延伸到第一井拾取區中，其中P型井的至少一者沿著第一方向延伸跨越第一井拾取區並進入第二井拾取區，其中N型井的至少一者在第一井拾取區中具有一部分，沿著第二方向，部分的寬度大於記憶體位元單元區中的N型井的另一部分的寬度。在一些實施例中，N型井和P型井亦沿著第二方向在第一井拾取區中交替地佈置，使得N型井之至少一者被P型井與相鄰的N型井分開。在一些實施例中，N型井之至少一者與第一井拾取區中的相鄰N型井之一者連接。在一些實施例中，記憶體巨集更包括第三井拾取區，在記憶體位元單元區的第二側上，第二側與第一側相對，N型井沿著第一方向延伸到第三井拾取區中，其中N型井之至少一者與第三井拾取區中的相鄰N型井之另一者連接。在一些實施例中，第二井拾取區沒有N型井。
在又一個示例方面，本揭露針對一種靜態隨機存取記憶體(SRAM)陣列佈局。靜態隨機存取記憶體陣列佈局包括記憶體位元單元區；井拾取(WPU)區，與記憶體位元單元區相鄰；複數N型井和複數P型井，個別在記憶體位元單元區和井拾取區中沿著第一方向縱向定向，N型井和P型井之間具有井 邊界；第一鰭片，在記憶體位元單元區和井拾取區中沿著第一方向縱向定向，第一鰭片包括在N型井上方的第一片段和在P型井上方的第二片段，第二片段與第一片段未連接；以及複數閘極結構，在記憶體位元單元區的第一鰭片上方，並且沿著垂直於第一方向的第二方向縱向定向。在一些實施例中，靜態隨機存取記憶體陣列佈局更包括複數第一接點特徵，設置在N型井上方；以及複數第二接點特徵，設置在P型井上方，其中沿著第一方向，第一接點特徵的列數小於第二接點特徵的列數。在一些實施例中，靜態隨機存取記憶體陣列佈局更包括第二鰭片，與第一第一鰭片相鄰，其中第二鰭片在記憶體位元單元區和井拾取區兩者中在P型井上方沿著第一方向縱向延伸。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
500:靜態隨機存取記憶體陣列
502:電路區
504A,504B:N型井拾取區
506A,506B:P型井拾取區
508:靜態隨機存取記憶體單元
510:冗餘區
512A,512B,512C,512D:P井
514A,514B,514C:N井
516A,516B,516C:P井連接部分
520:主動區/鰭片
522:閘極結構
524,526:接點特徵
518A,518B:片段
PG-1,PG-2:傳輸閘電晶體
PU-1,PU-2:上拉電晶體
PD-1,PD-2:下拉電晶體

Claims (10)

  1. 一種半導體裝置，包括：一電路區；一第一井拾取(WPU)區；一第一井，在上述電路區中沿著一第一方向縱向定向，並且延伸到上述第一井拾取區中，上述第一井具有一第一導電類型；以及一第二井，在上述電路區中沿著上述第一方向縱向定向，並且延伸到上述第一井拾取區中，上述第二井具有不同於上述第一導電類型的一第二導電類型，其中：上述第一井在上述電路區中具有一第一部分，並且在上述第一井拾取區中具有一第二部分，上述第一井的上述第一部分和上述第二井形成一第一井邊界，上述第一井的上述第二部分和上述第二井形成一第二井邊界，以及沿著垂直於上述第一方向的一第二方向，上述第一井的上述第二部分的寬度大於上述第一井的上述第一部分的寬度。
  2. 如請求項1之半導體裝置，更包括：一第二井拾取區，其中：上述第一井拾取區設置在上述電路區和上述第二井拾取區之間，上述第二井進一步延伸到上述第二井拾取區，以及上述第二井在上述第二井拾取區具有一部分，沿上述第二方向，上述部分的 寬度大於在上述電路區或上述第一井拾取區中的上述第二井的其他部分的寬度。
  3. 如請求項2之半導體裝置，更包括：複數第一接點特徵，設置在上述第一井拾取區中的上述第一井上方，並且沿著上述第一方向以一第一列數佈置；以及複數第二接點特徵，設置在上述第二井拾取區中的上述第二井上方，並且沿著上述第一方向以一第二列數佈置。
  4. 如請求項1之半導體裝置，其中：上述第一井更包括在上述電路區中的一第三部分，上述第三部分與上述第一井的上述第一部分大抵平行，以及上述第三部分與上述第一井的上述第二部分連接。
  5. 如請求項1之半導體裝置，更包括：一第一主動區，在上述第一井拾取區中的上述第一井上方沿著上述第一方向縱向延伸；以及一第二主動區，在上述電路區中的上述第二井上方沿著上述第一方向縱向延伸，其中上述第一主動區和上述第二主動區沿著上述第一方向大抵對準。
  6. 一種記憶體巨集，包括：一記憶體位元單元區；一第一井拾取(WPU)區，在上述記憶體位元單元區的一第一側上；一第二井拾取區，在上述記憶體位元單元區的上述第一側上，其中上述記憶體位元單元區、上述第一井拾取區以及上述第二井拾取區沿著一第一方向依 次佈置；以及複數N型井和複數P型井，沿著垂直於上述第一方向的一第二方向在上述記憶體位元單元區中交替地佈置，其中上述N型井沿著上述第一方向延伸到上述第一井拾取區中，其中上述P型井的至少一者沿著上述第一方向延伸跨越上述第一井拾取區並進入上述第二井拾取區，其中上述N型井的至少一者在上述第一井拾取區中具有一部分，沿著上述第二方向，上述部分的寬度大於上述記憶體位元單元區中的上述N型井的另一部分的寬度。
  7. 如請求項6之記憶體巨集，其中上述N型井之至少一者與上述第一井拾取區中的相鄰上述N型井之一者連接。
  8. 如請求項7之記憶體巨集，更包括：一第三井拾取區，在上述記憶體位元單元區的一第二側上，上述第二側與上述第一側相對，上述N型井沿著上述第一方向延伸到上述第三井拾取區中，其中上述N型井之至少一者與上述第三井拾取區中的相鄰上述N型井之另一者連接。
  9. 一種靜態隨機存取記憶體(SRAM)陣列佈局，包括：一記憶體位元單元區；一井拾取(WPU)區，與上述記憶體位元單元區相鄰；複數N型井和複數P型井，個別在上述記憶體位元單元區和上述井拾取區中沿著一第一方向縱向定向，上述N型井和上述P型井之間具有一井邊界；一第一鰭片，在上述記憶體位元單元區和上述井拾取區中沿著上述第一方向縱向定向，上述第一鰭片包括在上述N型井上方的一第一片段和在上述P型井 上方的一第二片段，上述第二片段與上述第一片段未連接，並且上述第二片段沿著上述第一方向對準上述第一片段；以及複數閘極結構，在上述記憶體位元單元區的上述第一鰭片上方，並且沿著垂直於上述第一方向的一第二方向縱向定向。
  10. 如請求項9之靜態隨機存取記憶體陣列佈局，更包括：複數第一接點特徵，設置在上述N型井上方；以及複數第二接點特徵，設置在上述P型井上方，其中沿著上述第一方向，上述第一接點特徵的列數小於上述第二接點特徵的列數。
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