TWI846951B - 半導體結構及其形成方法 - Google Patents
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Abstract
本揭露提供一種半導體結構。上述半導體結構包括位於基板上的第一介電鰭片、第一半導體鰭片、以及第二介電鰭片。第一半導體鰭片位於第一介電鰭片與第二介電鰭片之間。上述半導體結構亦包括第一閘極電極，圍繞第一介電鰭片、第一半導體鰭片之通道區域、以及第二介電鰭片，以及包括第一源極/汲極結構，位於第一半導體鰭片的源極/汲極部分上，與第一介電鰭片及第二介電鰭片接觸，並插入第一介電鰭片與第二介電鰭片之間。
Description
本揭露係有關於一種半導體結構，特別係有關於一種具有介電鰭片的半導體結構。
積體電路(Integrated circuit,IC)已變得益發重要。數以百萬計的人們使用著運用IC的應用。這些應用包括行動電話、智慧型手機、平板電腦、筆記型電腦、筆記型個人電腦、PDA、無線電子郵件終端、MP3音頻及視訊播放器、以及可攜式無線Web瀏覽器。積體電路逐漸地包括功能強大且高效的板載(on-board)資料儲存以及用於訊號控制和處理的邏輯電路。
近年的IC小型化趨勢已產出消耗較少功率的較小的裝置，但仍提供比以前更高的速度及更多的功能。小型化製程亦導致了IC設計及/或製造製程的各種發展，以確保所需的產量及預期的性能。
本揭露實施例提供一種半導體結構。上述半導體結構包括位於基板上的第一介電鰭片、第一半導體鰭片、以及第二介電鰭片。第一半導體鰭片位於第一介電鰭片與第二介電鰭片之間。上述半導體結構亦包括第一閘極電極，圍繞第一介電鰭片、第一半導體鰭片之通道區域、以及第二介電鰭片，以
及包括第一源極/汲極結構，位於第一半導體鰭片的源極/汲極部分上，與第一介電鰭片及第二介電鰭片接觸，並插入第一介電鰭片與第二介電鰭片之間。
本揭露實施例中提供一種半導體結構。上述半導體結構包括位於基板上的第一P型井區、N型井區、以及第二P型井區。N型井區位於第一P型井區與第二P型井區之間。上述半導體結構亦包括位於上述基板上的靜態隨機存取記憶體(SRAM)單元。上述SRAM單元包括第一上拉電晶體及第二上拉電晶體，位於N型井區上；以及包括第一下拉電晶體，位於第二P型井區上。第一上拉電晶體與第一下拉電晶體共享第一閘極電極。上述SRAM單元亦包括位於第一P型井區上的第二下拉電晶體。第二上拉電晶體與第二下拉電晶體共享第二閘極電極。上述SRAM單元更包括第一介電鰭片，位於第二下拉電晶體與第二上拉電晶體之間，且第二閘極電極延伸跨越第一介電鰭片。此外，上述SRAM單元包括第二介電鰭片，位於第一上拉電晶體與第一下拉電晶體之間。第一閘極電極延伸跨越第二介電鰭片，且第一介電鰭片及第二介電鰭片延伸跨越上述SRAM單元。
本揭露實施例提供一種形成靜態隨機存取記憶體(SRAM)單元的方法。上述形成SRAM單元的方法包括在基板中形成第一P型井區、N型井區、以及第二P型井區，以及在第一P型井區上形成第一鰭片，在N型井區上形成第二鰭片及第三鰭片，並在第二P型井區上形成第四鰭片。上述形成SRAM單元的方法亦包括在第一P型井區、N型井區、以及第二P型井區上形成絕緣襯墊。第一鰭片、第二鰭片、第三鰭片、以及第四鰭片自絕緣襯墊突出。上述形成SRAM單元的方法更包括在絕緣襯墊上形成第一介電鰭片、第二介電鰭片、以及第三介電鰭片。第一介電鰭片位於第一鰭片與第二鰭片之間，第二介電鰭片位於第二鰭片與第三鰭片之間，且第三介電鰭片位於第三鰭片與第四鰭片之間。此外，上述形成SRAM單元的方法包括形成跨越第一鰭片、第一介電鰭片、第二鰭片、第二介電鰭片、第三鰭片、第三介電鰭片、以及第四鰭片的第一虛擬閘極結構，
以及相鄰於第一虛擬閘極結構並在第一虛擬閘極結構的相對側上，於第一鰭片、第二鰭片、第三鰭片、以及第四鰭片中磊晶生長複數源極/汲極結構。複數源極/汲極結構直接接觸第一介電鰭片、第二介電鰭片、以及第三介電鰭片的側壁。
10:SRAM單元
20A:帶狀單元
20B:邊緣單元
30:SRAM
GP:群組
BL:位元線
BLB:互補位元線
WL:字元線
PG-1,PG-2:傳輸閘電晶體
IS-1,IS-2:隔離電晶體
N1,N2:節點
INV-1,INV-2:反相器
VDD:電源供應節點
VSS:接地
PU-1,PU-2:上拉電晶體
PD-1,PD-2:下拉電晶體
PW1:P型井區
NW1:N型井區
PW2:P型井區
NW2:N型井區
PW3:P型井區
10_1~10_4:SRAM單元
103a~103d:鰭片
109a~109e:介電鰭片
143a~143d:閘極電極
161a~161h:接點
100:半導體結構
101:基板
107:絕緣襯墊材料
108:開口
109:介電層
107’:剩餘絕緣襯墊材料
107”:絕緣襯墊
110:開口
115a,115b:虛擬閘極結構
121:閘極間隔物
130:開口
135:S/D結構
139:ILD層
147:硬遮罩
151:介電結構
A-AA,B-BB:線段
W1,W2,W3:寬度
H1a,H1b,H2,H3:高度
103a1,103a2,103d1,103d2:鰭片
200:半導體結構
135’:合併S/D結構
50:邏輯單元陣列
10_5~10_8:SRAM單元
103e~103h:鰭片
109f~109i:介電鰭片
40_1~40_10:邏輯單元
170a~170n:介電質基虛擬閘極
C-CC:線段
103b’:下方部分
103b”:上方部分
141:閘極介電層
143:閘極電極
161:接點
171:間隔物
177:硬遮罩
本揭露之態樣自後續實施方式及附圖可得到更佳的理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。
第1圖係根據本揭露一些實施例所示，靜態隨機存取記憶體(SRAM)的簡化圖式。
第2A圖係根據本揭露一些實施例所示之單埠SRAM單元。
第2B圖係根據本揭露一些實施例所示，第2A圖之SRAM單元的替代性圖式。
第3圖係根據本揭露一些實施例所示，顯示了第1圖中SRAM之一個群組GP的佈局。
第4A圖至第4J圖係根據本揭露一些實施例所示，形成SRAM單元之半導體結構的各種階段的透視圖。
第5A圖係根據本揭露一些實施例所示，SRAM單元的半導體結構沿著第4J圖中線段A-AA的截面圖。
第5B圖係根據本揭露一些實施例所示，SRAM單元的半導體結構沿著第4J圖中線段B-BB的截面圖。
第6圖係根據本揭露一些實施例所示，第1圖之SRAM的佈局。
第7A圖係根據本揭露一些實施例所示，SRAM單元的半導體結構沿著第6圖中線段A-AA的截面圖。
第7B圖係根據本揭露一些實施例所示，SRAM單元的半導體結構沿著第6圖中線段B-BB的截面圖。
第8圖係根據本揭露一些實施例所示之IC的佈局。
第9圖係根據本揭露一些實施例所示，邏輯單元陣列沿著第8圖中線段C-CC的截面圖。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。
本揭露描述了實施例的一些變化。縱觀各種圖式及所述實施例，相似的參考符號被用於標示相似的元件。應注意的是，附加的操作可被提供於所揭露的方法之前、之中、及/或之後，且對於該方法的實施例而言，一些所述操作可被替代或移除。
進一步來說，本揭露可能會使用空間相對術語，例如「在...下方」、「下方」、「低於」、「在...上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解
讀。
本揭露根據各種範例性實施例，提供了包括靜態隨機存取記憶體(static random access memory,SRAM)結構之積體電路(IC)的各種半導體結構。討論了一些實施例的一些變化。縱觀各種圖式及說明性實施例，相似的參考符號用於指示相似的元件。
本揭露提供半導體結構的實施例。半導體結構包括在基板上的第一P型井(well)區、第二P型井區、N型井區、以及SRAM單元。N型井區位於第一P型井區與第二P型井區之間。SRAM單元包括N型井區上的第一及第二上拉電晶體(pull-up transistor)、第二P型井區上的第一下拉電晶體(pull-down transistor)、以及第一P型井區上的第二下拉電晶體。第一上拉電晶體、第二上拉電晶體、第一下拉電晶體、以及第二下拉電晶體分別包括第一鰭片、第二鰭片、第三鰭片、以及第四鰭片。半導體結構亦包括第二鰭片與第四鰭片之間的第一介電鰭片、第一鰭片與第二鰭片之間的第二介電鰭片、以及第一鰭片與第三鰭片之間的第三介電鰭片。藉由在相鄰的鰭片(即：主動鰭片)之間設置上述介電鰭片(即：虛擬鰭片)，可在源極/汲極(S/D)結構的尺寸達到其最大值時，防止S/D結構之間的不希望出現的橋接(bridge)問題。
第1圖係根據本揭露一些實施例所示，SRAM 30的簡化圖式。SRAM 30可為獨立的裝置，或是可在IC(例如：系統單晶片(System-on-Chip,SOC))中實施。SRAM 30包括由複數SRAM單元(或稱為位元單元)10所形成的單元陣列，且SRAM單元10被設置在單元陣列中的複數列(row)及複數行(column)中。
在SRAM單元的製造中，單元陣列可被複數帶狀單元20A及複數邊緣單元20B所圍繞，且帶狀單元20A及邊緣單元20B為用於單元陣列的虛擬(dummy)單元。在一些實施例中，帶狀單元20A被設置以水平地圍繞單元陣列，而邊緣單元20B被設置以垂直地圍繞單元陣列。帶狀單元20A及邊緣單元20B的
形狀與尺寸，是根據實際應用來決定。
在一些實施例中，帶狀單元20A及邊緣單元20B的形狀和尺寸，與SRAM單元10相同。在一些實施例中，帶狀單元20A、邊緣單元20B、以及SRAM單元10的形狀和尺寸並不相同。此外，在SRAM 30中，每個SRAM單元10都具有相同的矩形形狀/區域，舉例來說，SRAM單元10的寬度及高度是相同的。下文將描述SRAM單元10的配置。
在SRAM 30的單元陣列中，儘管第1圖中僅顯示了一個群組GP，但SRAM單元10可被劃分為複數個群組GP，且每個群組GP包括四個相鄰的SRAM單元10。群組GP將在下文作詳細的描述。
第2A圖根據本揭露一些實施例，顯示單埠的(single-port)SRAM單元10。SRAM單元10包括一對交叉耦接(cross-coupled)的反相器INV-1及反相器INV-2、兩個傳輸閘電晶體(pass-gate transistor)PG-1及PG-2、以及兩個隔離電晶體IS-1及IS-2。反相器INV-1及反相器INV-2在節點N1與節點N2之間交叉耦合，並形成閂鎖(latch)。
傳輸閘電晶體PG-1耦接至位元線BL與節點N1之間，而傳輸閘電晶體PG-2耦接至互補(complementary)位元線BLB與節點N2之間，其中互補位元線BLB與位元線BL互補。傳輸閘電晶體PG-1及傳輸閘電晶體PG-2的閘極耦接至相同的字元線WL。隔離電晶體IS-1及隔離電晶體IS-2對SRAM單元10的操作的影響可以忽略不計，因為沒有將會經由隔離電晶體IS-1或隔離電晶體IS-2而自節點N1及節點N2流走的電流。此外，傳輸閘電晶體PG-1及傳輸閘電晶體PG-2可為NMOS電晶體，而隔離電晶體IS-1及隔離電晶體IS-2可為PMOS電晶體。
第2B圖係根據本揭露一些實施例所示，第2A圖之SRAM單元的替代性圖式。如第2B圖所示，第2A圖中的反相器INV-1包括上拉電晶體PU-1及下拉電晶體PD-1。上拉電晶體PU-1為PMOS電晶體，而下拉電晶體PD-1則是NMOS
電晶體。上拉電晶體PU-1的汲極與下拉電晶體PD-1的汲極被耦接到連接傳輸閘電晶體PG-1的節點N1。上拉電晶體PU-1及下拉電晶體PD-1的閘極被耦接到連接傳輸閘電晶體PG-2的節點N2。此外，上拉電晶體PU-1的源極被耦接至電源供應節點VDD，而下拉電晶體PD-1的源極則被耦接至接地VSS。
相似地，如第2B圖所示，第2A圖中的反相器INV-2包括上拉電晶體PU-2及下拉電晶體PD-2。上拉電晶體PU-2為PMOS電晶體，而下拉電晶體PD-2則為NMOS電晶體。上拉電晶體PU-2的汲極與下拉電晶體PD-2的汲極被耦接到連接傳輸閘電晶體PG-2的節點N2。上拉電晶體PU-2及下拉電晶體PD-2的閘極被耦接到連接傳輸閘電晶體PG-1的節點N1。此外，上拉電晶體PU-2的源極被耦接至電源供應節點VDD，而下拉電晶體PD-2的源極則被耦接至接地VSS。
在一些實施例中，SRAM單元10中的傳輸閘電晶體PG-1及PG-2、隔離電晶體IS-1及IS-2、上拉電晶體PU-1及PU-2、以及下拉電晶體PD-1及PD-2，是為鰭式場效電晶體(fin field effect transistor,FinFET)。
在一些實施例中，SRAM單元10中的傳輸閘電晶體PG-1及PG-2、隔離電晶體IS-1及IS-2、上拉電晶體PU-1及PU-2、以及下拉電晶體PD-1及PD-2，是為平面MOS裝置。
第3圖係根據本揭露一些實施例所示，第1圖中SRAM 30之一個群組GP的佈局。群組GP包括四個SRAM單元：SRAM單元10_1、10_2、10_3以及10_4。在一些實施例中，SRAM單元10_1、10_2、10_3及10_4中的電晶體，是位在N型井區NW1與NW2以及位在P型井區PW1、PW2和PW3中的FinFET。N型井區NW1被形成在P型井區PW1與P型井區PW2之間，並與P型井區PW1及P型井區PW2相鄰，而N型井區NW2被形成在P型井區PW2與P型井區PW3之間，並與P型井區PW2及P型井區PW3相鄰。
兩個相鄰的SRAM單元10_1及SRAM單元10_3被設置在SRAM 30
之單元陣列的相同的列中。兩個相鄰的SRAM單元10_1及SRAM單元10_2被設置在SRAM 30之單元陣列的相同的行中。兩個相鄰的SRAM單元10_3及SRAM單元10_4被設置在SRAM 30之單元陣列的相同的行中。換句話說，兩個相鄰的SRAM單元10_2及SRAM單元10_4被設置在SRAM 30之單元陣列的相同的列中。在第3圖中，SRAM單元10_1、10_2、10_3及10_4中的每一者，具有相同的矩形形狀/區域，並具有沿著X方向的寬度及沿著Y方向的高度，且高度小於寬度。應注意的是，第3圖所示的SRAM結構僅為範例，且並非旨於用來限制SRAM 30的SRAM單元10。
在SRAM 30中，可使用任何合適的方法來圖案化鰭片(即：半導體鰭片)。舉例來說，可使用一或多個微影製程來圖案化鰭片，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了微影及自我對準(self-aligned)製程，允許所創建的圖案具有較小的間距，舉例來說，小於另外使用單一、直接的微影製程所能獲得的間距。舉例來說，在一個實施例中，在基板上形成犧牲層，並使用微影製程將之圖案化。使用自我對準製程在圖案化之犧牲層旁邊形成間隔物。犧牲層接著被移除，然後剩餘的間隔物被用來圖案化半導體鰭片結構。
在SRAM單元10_1中，傳輸閘電晶體PG-1被形成在P型井區PW2上之鰭片103d與閘極電極143b的交會點處。下拉電晶體PD-1被形成在P型井區PW2上之鰭片103d與閘極電極143d的交會點處。傳輸閘電晶體PG-2被形成在P型井區PW1上之鰭片103a與閘極電極143c的交會點處。下拉電晶體PD-2被形成在P型井區PW1上之鰭片103a與閘極電極143a的交會點處。
此外，在SRAM單元10_1中，上拉電晶體PU-1被形成在N型井區NW1上之鰭片103c與閘極電極143d的交會點處。上拉電晶體PU-2被形成在N型井區NW1上之鰭片103b與閘極電極143a的交會點處。隔離電晶體IS-1被形成在N
型井區NW1上之鰭片103c與閘極電極143a的交會點處。隔離電晶體IS-2被形成在N型井區NW1上之鰭片103b與閘極電極143d的交會點處。
可採用各種接點(contact)及對應之互連通孔(via)來電性連接SRAM單元10_1至10_4之每一者中的組件。位元線(BL)(未圖示)可經由接點161c電性連接至傳輸閘電晶體PG-1的源極，而互補位元線(BLB)(未圖示)可經由接點161f電性連接至傳輸閘電晶體PG-2的源極。同樣地，字元線(WL)(未圖示)的接點及/或通孔可電性連接至傳輸閘電晶體PG-1的閘極電極143b，且字元線(未圖示)的另一個接點及/或通孔可電性連接至傳輸閘電晶體PG-2的閘極電極143c。
此外，電源供應節點VDD(未圖示)的接點及/或通孔可經由接點161g電性連接至上拉電晶體PU-1的源極，而電源供應節點VDD的另一個接點及/或通孔(未圖示)可經由接點161b電性連接至上拉電晶體PU-2的源極。接地VSS(未圖示)的接點及/或通孔可經由接點161h電性連接至下拉電晶體PD-1的源極，而接地VSS(未圖示)的另一個接點及/或通孔可經由接點161a電性連接至下拉電晶體PD-2的源極。
除此之外，接點161e被配置以電性連接上拉電晶體PU-1的汲極與下拉電晶體PD-1的汲極，而接點161d被配置以電性連接上拉電晶體PU-2的汲極和下拉電晶體PD-2的汲極。
如第3圖所示，X1方向與X方向相反，且Y方向垂直於X方向及X1方向。在一些實施例中，閘極電極143a被SRAM單元10_1的下拉電晶體PD-2、上拉電晶體PU-2、以及隔離電晶體IS-1所共享，閘極電極143b被SRAM單元10_1及10_3的傳輸閘電晶體PG-1所共享，閘極電極143c被SRAM單元10_1以及自SRAM單元10_1沿著X1方向設置的另一個相鄰之SRAM單元(未圖示)的傳輸閘電晶體PG-2所共享，而閘極電極143d被SRAM單元10_1的下拉電晶體PD-1、上拉電晶體PU-1、以及隔離電晶體IS-2所共享。
應注意的是，SRAM單元10_1包括複數介電鰭片(例如：介電鰭片109a、109b、109c、109d及109e)，且介電鰭片中的每一者，位於相鄰的一對鰭片(例如：鰭103a、103b、103c及103d)之間，如第3圖根據一些實施例所示。介電鰭片109a位於SRAM單元10_1中的鰭片103a與SRAM單元中的另一個鰭片之間，該SRAM單元自SRAM單元10_1沿著X1方向被設置。也就是說，介電鰭片109a位於SRAM單元10_1與所述SRAM單元之間的邊界處(或接面、界面)(即：被相鄰之SRAM單元所共享)。
在一些實施例中，介電鰭片109b位於鰭片103a與鰭片103b之間，介電鰭片109c位於鰭片103b與鰭片103c之間，而介電鰭片109d則位於鰭片103c與鰭片103d之間。在一些實施例中，介電鰭片109b位於P型井區PW1與N型井區NW1之間的邊界處，介電鰭片109c位於N型井區NW1中，而介電鰭片109d則位於N型井區NW1與P型井區PW2之間的邊界處。此外，與介電鰭片109a相似，介電鰭片109e位於SRAM單元10_1與SRAM單元10_3之間的邊界處(即：被SRAM單元10_1與10_3所共享)。
在一些實施例中，SRAM單元10_2是SRAM單元10_1的複製單元，但在X軸上翻轉，SRAM單元10_3是SRAM單元10_1的複製單元，但在Y軸上翻轉，而SRAM單元10_4是SRAM單元10_3的複製單元，但在X軸上翻轉。共同接點(例如：將SRAM單元10_1至10_4中的下拉電晶體PD-1的源極與接地VSS電性連接的接點161h)被結合以節省空間。
隨著特徵尺寸的持續縮小，不同電晶體之相鄰的源極/汲極(S/D)結構可能會在磊晶製程期間連接，這會導致不希望出現的橋接問題。在一些實施例中，形成在相鄰的鰭片(例如：鰭片103a至103d)之間的介電鰭片(例如：介電鰭片109a至109e)被用於處理S/D結構的橋接問題。形成於鰭片上的S/D結構可在介電鰭片所限制的區域中生長，允許S/D結構接觸介電鰭片。因此，在S/D結
構的尺寸達到它們的最大值時，可以防止不希望出現的橋接問題。如此一來，S/D結構與覆蓋在S/D結構上的接點(例如：接點161a至161h)之間的接觸電阻得以降低，且SRAM 30之群組GP中的電晶體的性能及操作速度能夠增強。
第4A圖至第4J圖係根據本揭露一些實施例所示，形成SRAM單元(例如：第3圖的SRAM單元10_1)之半導體結構100的各種階段的透視圖。
提供基板101。基板101可為諸如矽晶圓的半導體晶圓。替代地或附加地，基板101可包括基本半導體材料、化合物半導體材料、及/或合金半導體材料。元素半導體材料的範例可包括但不限於：結晶矽(crystal silicon)、多晶矽、非晶矽、鍺、及/或鑽石。化合物半導體材料的範例可包括但不限於：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦。合金半導體材料的範例可包括但不限於：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP。在一些實施例中，基板101包括磊晶層。舉例來說，基板101具有覆蓋在體(bulk)半導體上的磊晶層。
根據一些實施例，在基板101中形成N型井區NW1及P型井區PW1與P型井區PW2兩個P型井區，在P型井區PW1上形成鰭片103a，在N型井區域NW1上形成鰭片103b與鰭片103c兩個鰭片，並且在P型井區域PW2上形成鰭片103d，如第4A圖所示。在一些實施例中，N型井區NW1位在P型井區PW1與P型井區PW2之間，並與P型井區PW1及P型井區PW2相鄰。
在一些實施例中，藉由離子佈植製程形成N型井區NW1和P型井區PW1及P型井區PW2。更具體地來說，根據一些實施例，N型井區NW1被以諸如磷或砷的n型摻雜物摻雜，而P型井區PW1及P型井區PW2被以諸如硼或BF2的p型摻雜物摻雜。
在一些實施例中，鰭片103a、103b、103c以及103d的縱向(longitudinal)方向基本上彼此平行。在本說明書的前後文中，用詞「基本上」是
指取至少90%為佳。此外，在一些實施例中，鰭片103a至103d是藉由沉積製程、圖案化製程、以及蝕刻製程形成。舉例來說，在基板101上形成介電層(未圖示)、在介電層上形成遮罩層(未圖示)、以及在遮罩層上形成圖案化之光阻層(未圖示)。
可藉由沉積製程及隨後的圖案化製程來形成圖案化之光阻層。用於形成圖案化之光阻層的沉積製程可包括化學氣相沉積(chemical vapor deposition,CVD)製程、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition,HDPCVD)製程、自旋塗佈(spin-on)製程、濺鍍(sputtering)製程、或其他適用的製程。用於形成圖案化之光阻層的圖案化製程可包括微影(photolithography)製程及蝕刻製程。微影製程可包括光阻塗佈(例如：自旋塗佈)、軟烤、光罩對準、曝光、曝後烤、顯影光阻、沖洗(rinsing)、以及乾燥(例如：硬烤)。蝕刻製程可包括乾式蝕刻製程或濕式蝕刻製程。
此外，介電層可為基板101與遮罩層之間的緩衝層(buffer layer)。在一些實施例中，當移除遮罩層時，介電層被用作停止層，且介電層亦可被用作形成於基板101與遮罩層之間的黏著層(adhesion layer)。介電層可由氧化矽製成。遮罩層可由氧化矽、氮化矽、氮氧化矽、或其他適用之材料製成。介電層及遮罩層可藉由沉積製程來形成，沉積製程可包括化學氣相沉積(CVD)製程、高密度電漿化學氣相沉積(HDPCVD)製程、自旋塗佈製程、濺鍍製程、或是其他適用的製程。
根據一些實施例，在形成圖案化之光阻層後，藉由以圖案化之光阻層作為遮罩來圖案化介電層及遮罩層。如此一來，便可獲得圖案化之介電層及圖案化之遮罩層。在此之後，移除圖案化之光阻層。接著，藉由使用圖案化之介電層及圖案化之遮罩層作為遮罩，以在基板101上執行蝕刻製程來形成鰭片103a至103d。蝕刻製程可為乾式蝕刻製程或濕式蝕刻製程。
在一些實施例中，藉由乾式蝕刻製程來蝕刻基板101。乾式蝕刻製
程包括使用氟基(fluorine-based)蝕刻劑氣體，例如SF6、CxFy、NF3、或其組合。蝕刻製程可為時間控制(time-controlled)製程，且持續進行直到鰭片103a至103d達到預定的高度為止。此外，在一些實施例中，鰭片103a至103d中的每一者所具有的寬度，自底部朝頂部遞減。
根據一些實施例，在形成鰭片103a至103d後，圖案化之介電層及圖案化之遮罩層被移除，如第4A圖所示。然而，在一些實施例中，在執行一些後續製程之後，才會移除圖案化之介電層及圖案化之遮罩層，這將在下文中描述。
之後，根據一些實施例，形成絕緣襯墊(lining)材料107，以覆蓋P型井區PW1和P型井區PW2、N型井區NW1、以及鰭片103a至103d，如第4B圖所示。在一些實施例中，絕緣襯墊材料107覆蓋鰭片103a至103d的頂部表面以及側壁。更具體地來說，在一些實施例中，絕緣襯墊材料107順應性地(conformally)襯墊於鰭片103a至103d之間的空間，且複數開口108被形成在絕緣襯墊材料107上以及鰭片103a至103d中相鄰的一對對鰭片之間。此外，在一些實施例中，在形成鰭片103a至103d之後，圖案化之介電層及圖案化之遮罩層仍保留在鰭片103a至103d上，且絕緣襯墊材料107覆蓋圖案化之介電層及圖案化之遮罩層。
絕緣襯墊材料107可由氧化矽、氮化矽、氮氧化矽、氟摻雜之矽酸鹽玻璃(fluoride-doped silicate glass,FSG)、或是其他低k值介電材料所製成。可藉由原子層沉積(atomic layer deposition,ALD)製程、CVD製程、流動式CVD(flowable CVD,FCVD)製程、旋塗式玻璃製程、或其他適用之製程來沉積絕緣襯墊材料107。
根據一些實施例，在形成絕緣襯墊材料107後，在絕緣襯墊材料107上形成介電層109，如第4C圖所示。在一些實施例中，介電層109完全填充開口108(如第4B圖所示)，並覆蓋絕緣襯墊材料107位在鰭片103a至103d的頂部表面及
側壁上的部分。
在一些實施例中，介電層109由氧化矽、含氮材料、含碳材料、含碳及氮材料、或金屬氧化物製成。舉例來說，介電層109由下列材料製成：SiO2、SiN、SiOC、SiON、SiCN、SiOCN、HfO2、Ta2O5、TiO2、ZrO2、Al2O3、Y2O3、其他適用之材料、或其組合。可藉由ALD製程、CVD製程、或其他適用之製程來沉積介電層109。在一些實施例中，絕緣襯墊材料107與介電層109的材料並不相同，且介電層109的介電常數高於絕緣襯墊材料107的介電常數。
根據一些實施例，在形成介電層109後，對第4C圖所示的結構執行研磨(polishing)製程，如第4D圖所示。在一些實施例中，藉由諸如化學機械研磨(chemical mechanical polishing,CMP)製程的研磨製程移除鰭片103a至103d上方的薄層，以曝露鰭片103a至103d。更具體地來說，藉由研磨製程依次移除鰭103a至103d上方的介電層109及絕緣襯墊材料107，進而曝露鰭片103a、鰭片103b、鰭片103c以及鰭片103d。此外，在鰭片103a至103d形成後留在鰭片103a至103d之頂部表面上的圖案化之介電層及圖案化之遮罩層，以及圖案化之介電層及圖案化之遮罩層藉由研磨製程而被移除。
在研磨製程後，介電鰭片109a、109b、109c、109d以及109e形成自介電層109，它們是介電層109的剩餘部分，且介電鰭片109a至109e被剩餘絕緣襯墊材料107’所圍繞。介電鰭片109a至109e中的每一者具有與鰭片103a至103d中的每一者的形狀相似的條帶(strip)形狀，且介電鰭片109a至109e的縱向方向基本上平行於鰭片103a至103d的縱向方向。因此，介電鰭片109a至109e可被稱為虛擬(dummy)鰭片或混合(hybrid)鰭片，而鰭片103a至103d可被稱為主動(active)鰭片。
根據一些實施例，在鰭片103a至103d經由研磨製程而被曝露後，剩餘絕緣襯墊材料107’被進一步地掘入(recess)，以形成絕緣襯墊107”，如第4E圖所示。在一些實施例中，藉由蝕刻製程移除剩餘絕緣襯墊材料107’的一些部
分，以在絕緣襯墊107”上方形成開口110，且開口110被形成在相鄰的鰭片103a至103d與介電鰭片109a至109e之間。舉例來說，蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、或其組合。
在一些實施例中，剩餘絕緣襯墊材料107’具有相對於介電鰭片109a至109e的蝕刻選擇性。也就是說，在一些實施例中，在蝕刻製程期間，剩餘絕緣襯墊材料107’的蝕刻速率遠高於介電鰭片109a至109e的蝕刻速率。因此，在形成絕緣襯墊107”及開口110的蝕刻製程期間，介電鰭片109a至109e基本上不會被移除。
接著，根據一些實施例，虛擬閘極結構115a及虛擬閘極結構115b被形成在絕緣襯墊107”上，並延伸跨越鰭片103a至103d以及介電鰭片109a至109e，如第4F圖所示。虛擬閘極結構115a及虛擬閘極結構115b延伸到鰭片103a至103d與介電鰭片109a至109e之間的開口110中。虛擬閘極結構115a及虛擬閘極結構115b中的每一者，可包括虛擬閘極介電層(未圖示)以及虛擬閘極介電層上的虛擬閘極電極層(未圖示)。
此外，根據一些實施例，閘極間隔物121被形成在虛擬閘極結構115a及115b之每一者的相對側壁上，並在相鄰的閘極間隔物121之間獲得開口130，如第4F圖所示。閘極間隔物121可由下列材料製成：氮化矽、氧化矽、碳化矽、氮氧化矽、或其他適用的材料。
根據一些實施例，在形成虛擬閘極結構115a及115b後，鰭片103a至103d經由開口130而曝露的部分被掘入。更具體地來說，在一些實施例中，鰭片103a至103d藉由蝕刻製程而被掘入，使得鰭片103a至103d之被掘入的部分的頂部表面，低於介電鰭片109a至109e的頂部表面。在一些實施例中，鰭片103a至103d之被掘入的部分的頂部表面，低於絕緣襯墊107”的頂部表面。接著，根據一些實施例，源極/汲極(S/D)結構135被形成在鰭片103a至103d之被掘入的部分上，
如第4G圖所示。
在一些實施例中，藉由磊晶製程在鰭片103a至103d之被掘入的部分上生長應變材料(strained material)，以形成S/D結構135。S/D結構135可向虛擬閘極結構115a及115b下方的通道區域施加應力(stress)或應變(strain)，以增強基本形成的電晶體的載子遷移率並改善電晶體的性能。在一些實施例中，S/D結構135被形成在對應之虛擬閘極結構115a或115b的相對側壁上。
在一些實施例中，S/D結構135包括Si、Ge、SiGe、SiP、SiC、SiPC、SiAs、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP等。更具體地來說，在一些實施例中，S/D結構135由基本上形成的NMOS電晶體(例如：下拉電晶體PD-1、PD-2以及傳輸閘電晶體PG-1、PG-2)的N型半導體材料所製成，S/D結構135可包括磊晶生長的Si、SiP、SiC、SiPC、SiAs、其組合、或其他適用於磊晶生長的半導體材料。
在一些實施例中，S/D結構135由基本上形成的PMOS電晶體(例如：上拉電晶體PU-1、PU-2以及隔離電晶體IS-1、IS-2)的P型半導體材料所製成，S/D結構135可包括磊晶生長的Si、Ge、SiGe、SiGeC、其組合、或其他適用於磊晶生長的半導體材料。
之後，根據一些實施例，在S/D結構135上形成層間介電(inter-layer dielectric,ILD)層139，如第4H圖所示。ILD層139可包括由多種介電材料製成的複數薄層，例如氧化矽、氮化矽、氮氧化矽、正矽酸乙酯(tetraethoxysilane,TEOS)氧化物、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、低k值介電材料、及/或其他適用之介電材料。ILD層139可藉由CVD、ALD、物理氣相沉積(physical vapor deposition,PVD)、自旋塗佈、或其他適用的製程形成。
在一些實施例中，ILD層139填充開口130(顯示於第4G圖)，並在虛
擬閘極結構115a、115b以及閘極間隔物121上延伸。之後，根據一些實施例，在ILD層139上執行諸如CMP製程的平坦化製程，直到曝露出虛擬閘極結構115a及115b的頂部表面為止。在一些實施例中，由絕緣襯墊107”、S/D結構135、以及介電鰭片109a至109e所侷限的空間，可能不會被ILD層139的介電材料所完全填充。
根據一些實施例，在形成ILD層139後，虛擬閘極結構115a及115b被移除，且被閘極結構所取代，閘極結構包括閘極介電層141以及位於閘極介電層141上的閘極電極材料(未圖示)，閘極結構的頂部部分被硬遮罩147所取代，而閘極結構的一些部分被閘極電極143a、143b、143c和143d之間的介電結構151所取代，其中閘極電極143a、143b、143c和143d獲得自上述閘極電極材料，如第4I圖所示。在一些實施例中，閘極電極143a、143b、143c及143d被硬遮罩147所覆蓋，且閘極電極143a至143d的細節顯示於第3圖的佈局及第5A圖的截面圖中，將於下文詳細描述。
在一些實施例中，藉由蝕刻製程移除虛擬閘極結構115a及115b，例如藉由乾式蝕刻製程或濕式蝕刻製程。閘極介電層141可為單一薄層或多重薄層。此外，在一些實施例中，閘極介電層141由下列材料製成：氧化矽、氮化矽、氮氧化矽(SiON)、具有高介電常數(高k值)的介電材料，例如金屬氧化物。高k值介電材料的範例可包括氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯、氧化鈦、氧化鋁、或其他適用的介電材料。在一些實施例中，閘極介電層141可由下列製程形成：CVD、PVD、ALD、電漿增強型化學氣相沉積(plasma enhanced CVD,PECVD)、自旋塗佈、或其他適用的製程。
在一些實施例中，閘極電極143a、143b、143c及143d中的每一者，包括功函數(work-function)金屬層(未圖示)以及功函數金屬層上的金屬導體層(未
圖示)。在一些實施例中，金屬導體層由導電材料製成，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、或其他適用的材料。在一些實施例中，金屬導體層可由下列製程形成：CVD、PVD、ALD、HDPCVD、PECVD、或是金屬有機CVD(MOCVD)。
功函數金屬層可包括N型功函數金屬或P型功函數金屬。N型功函數金屬可以包括W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaAl、TaAlC、TaC、TaCN、TaSiN、Mn、Zr、其他適用的N型功函數金屬、或其組合。P型功函數金屬可以包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他適用的P型功函數金屬、或其組合。在一些實施例中，每個閘極電極143a至143d的功函數金屬層是相同的。在一些實施例中，一些閘極電極143a至143d的功函數金屬層是不同的。
此外，硬遮罩147被用作遮罩，用於執行自我對準蝕刻製程，以形成電性連接至S/D結構135的接點(contact)，這將於下文在第4J圖中描述。在一些實施例中，硬遮罩147由下列材料製成：氧化矽、氮化矽、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)、或SiLK。應注意的是，硬遮罩147的材料與ILD層139的材料不同。在一些實施例中，硬遮罩147藉由沉積製程形成，例如CVD製程、ALD製程、或其他適用的製程。
此外，介電結構151是用於閘極電極143a、143b、143c及143d的閘極切割(gate-cut)結構。在一些實施例中，介電結構151是藉由切割金屬閘極(cut metal gate,CMG)製程形成。在一些實施例中，第4I圖的結構是用於形成第3圖之SRAM單元10_1的中間階段的透視圖，閘極電極143a被下拉電晶體PD-2、上拉電晶體PU-2及隔離電晶體IS-1所共享，而閘極電極143d被下拉電晶體PD-1、上拉電晶體PU-1及隔離電晶體IS-2所共享。閘極電極143a與閘極電極143b被介電結構151中的一者分隔，而閘極電極143c與閘極電極143d則被介電結構151中的另一
者所分隔。也就是說，介電結構151是用於閘極電極143a與143b以及用於閘極電極143c與143d的閘極切割結構。
在一些實施例中，介電結構151由下列材料製成：氧化矽、氮化矽、SiON、SiCN、SiOCN、其他適用的介電材料、或其組合。在一些實施例中，介電結構151藉由蝕刻製程及後續的沉積製程形成。可在形成硬遮罩147之前、之中、或是之後形成介電結構151。在一些實施例中，介電結構151及硬遮罩147由相同的材料製成且在同時一起被形成。
之後，根據一些實施例，ILD層139在S/D結構135上的部分被移除，並在S/D結構135上形成複數接點：接點161a、161b、161c、161d、161e、161f、161g以及161h，如第4J圖所示。在一些實施例中，ILD層139被接點161a至161h所貫穿(penetrate)，且接點161a至161h中的每一者，電性連接至下方對應的S/D結構135。
更具體地來說，在一些實施例中，藉由蝕刻製程移除ILD層139在S/D結構135上的部分，以形成接點開口(未圖示)，接著，藉由沉積製程來以接點161a至161h填充接點開口。在一些實施例中，接點161a至161h由下列材料製成：W、Co、Ti、Al、Cu、Ta、Pt、Mo、Ag、Mn、Zr、Ru、或其他適用的材料。在一些實施例中，用於形成接點161a至161h的沉積製程包括CVD製程、PVD製程、ALD製程、電鍍(plating)製程、或是其他適用的製程。在形成接點161a至161h後，得到SRAM單元(例如：第3圖的SRAM單元10_1)的半導體結構100。
在一些實施例中，SRAM單元(例如：第3圖的SRAM單元10_1)的半導體結構100包括相鄰的鰭片103a至103d(即：主動鰭片)之間的介電鰭片109a至109e(即：虛擬鰭片)。因此，在S/D結構135的尺寸達到其最大值時，能夠防止S/D結構135之間不希望出現的橋接問題。如此一來，S/D結構135與覆蓋在S/D結構135上之接點161a至161h之間的接觸電阻得以降低，且SRAM單元之半導體
結構100的性能及操作速度能夠增強。儘管第4J圖所示的每個介電鰭片109a至109e包括單一薄層，但每個介電鰭片109a至109e可包括由多種介電材料所製成的多重薄層，且多種介電材料之間的界面相對於介電鰭片109a至109e的頂部表面可為垂直及/或水平的。
第5A圖係根據本揭露一些實施例所示，SRAM單元的半導體結構100沿著第4J圖中線段A-AA的截面圖，而第5B圖係根據本揭露一些實施例所示，SRAM單元的半導體結構100沿著第4J圖中線段B-BB的截面圖。在一些實施例中，上述SRAM單元為第1圖的SRAM單元10_1。
根據一些實施例，鰭片103a、103b、103c及103d中的每一者具有寬度W1，直接位於介電結構151下方的介電鰭片的每一者(例如：介電鰭片109a及109d)具有寬度W2，而被閘極電極143a、143b、143c及143d所覆蓋的介電鰭片的每一者(例如：介電鰭片109b、109c及109e)具有寬度W3，如第5A圖所示。在一些實施例中，寬度W2及寬度W3大於寬度W1。
更具體地來說，在一些實施例中，寬度W2對寬度W1的比值(W2/W1)與寬度W3對寬度W1的比值(W3/W1)大於約1.2。若比值(W2/W1及W3/W1)太小(即：小於1.2)，則寬度W2及寬度W3將會太小，且介電鰭片109a至109e可能會崩潰。
此外，根據一些實施例，寬度W2及寬度W3處於自約4nm到約40nm的範圍內。在一些實施例中，寬度W2與寬度W3基本相同。除此之外，在一些實施例中，位於相鄰之SRAM單元的邊界處的介電鰭片的寬度對位於SRAM單元之內的介電鰭片的寬度的比值，大於約1.1。
在一些實施例中，半導體結構100對應第3圖的SRAM單元10_1，鰭片103a、103b、103c及103d分別對應下拉電晶體PD-2、上拉電晶體PU-2、隔離電晶體IS-1以及傳輸閘電晶體PG-1的鰭片，且所有的鰭片103a、103b、103c
及103d均由矽所製成。
在一些實施例中，PMOS電晶體的每個鰭片(例如：上拉電晶體PU-2及隔離電晶體IS-1的鰭片103b及103c)包括絕緣襯墊107”上方的上部部分(未圖示)以及上部部分下方的下部部分(未圖示)，上部部分是由SiGe所製成，且具有的Ge原子百分比處於約%至約35%的範圍中，而下部部分則是由Si所製成。
此外，PMOS電晶體之鰭片的每個上部部分具有高度H1a，而PMOS電晶體之鰭片的每個下部部分具有高度H1b。在一些實施例中，高度H1a在處於約40nm至約70nm的範圍內，而高度H1b處於約50nm至約200nm的範圍內。
除此之外，直接位於介電結構151下方的介電鰭片的每一者(例如：介電鰭片109a及109d)具有高度H2，而被閘極電極143a、143b、143c及143d所覆蓋的介電鰭片的每一者(例如：介電鰭片109b及109c)具有高度H3。在一些實施例中，高度H3大於高度H2，因為直接位於介電結構151下方的介電鰭片的頂部部分，可能會在切割金屬閘極(CMG)製程期間被移除。更具體地來說，高度H3與高度H2之間的差，處於約3nm至約30nm的範圍內。
根據一些實施例，S/D結構135接觸介電鰭片109a、109b、109c、109d及109e的側壁，且接點161d及接點161e被形成在下方對應的S/D結構135上，並電性連接至下方對應的S/D結構135，如第5B圖所示。被形成在鰭片103a至103d之被掘入部分上的S/D結構135，可在由介電鰭片109a至109e所侷限的區域中生長，這允許S/D結構135接觸介電鰭片109a至109e。因此，當S/D結構135的尺寸達到其最大值時，S/D結構135之間不希望出現的橋接問題能夠得到防止。如此一來，S/D結構135與接點161d及161e之間的接觸電阻得以降低，且SRAM單元(例如：SRAM單元10_1)中之電晶體的性能與操作速度得以增強。
第6圖係根據本揭露一些實施例所示，第1圖之SRAM的佈局，第7A圖係根據本揭露一些實施例所示，SRAM單元10_1的半導體結構200沿著第6
圖中線段A-AA的截面圖，而第7B圖係根據本揭露一些實施例所示，SRAM單元10_1的半導體結構200沿著第6圖中線段B-BB的截面圖。半導體結構200的細節可類似於半導體結構100，且為使說明簡化，此處不再重複。
儘管第6圖的佈局僅顯示了兩個SRAM單元：SRAM單元10_1及SRAM單元10_2，但其他SRAM單元仍可與第6圖的佈局結合。舉例來說，與第3圖相似，SRAM單元10_1在Y軸上翻轉的複製SRAM單元以及SRAM單元10_2在Y軸上翻轉的複製SRAM單元，可被與第6圖的佈局結合。
在一些實施例中，SRAM單元10_1及10_2內的電晶體，是N型井區NW1中以及P型井區PW1與PW2中的鰭式電晶體。N型井區NW1位於P型井區PW1與PW2之間，並與P型井區PW1及PW2相鄰。第6圖的佈局類似於第3圖的佈局，不同之處在於第6圖的NMOS電晶體(即：下拉電晶體PD-1、下拉電晶體PD-2、傳輸閘電晶體PG-1、以及傳輸閘電晶體PG-2)為雙鰭電晶體。在一些實施例中，每個上述的NMOS電晶體包括複數鰭片，而每個PMOS電晶體(即：上拉電晶體PU-1、上拉電晶體PU-2、隔離電晶體IS-1、以及隔離電晶體IS-2)則包括單一鰭片。
更具體地來說，根據一些實施例，下拉電晶體PD-2與傳輸閘電晶體PG-2共享鰭片103a1及103a2，而下拉電晶體PD-1與傳輸閘電晶體PG-1共享鰭片103d1及103d2，如第6圖所示。在一些實施例中，閘極電極143a被下拉電晶體PD-2、上拉電晶體PU-2、以及隔離電晶體IS-1所共享，且閘極電極143a延伸跨越鰭片103a1、103a2、103b及103c。在一些實施例中，傳輸閘電晶體PG-1的閘極電極143b延伸跨越鰭片103d1及103d2。
此外，在一些實施例中，傳輸閘電晶體PG-2的閘極電極143c延伸跨越鰭片103a1及103ad2。除此之外，閘極電極143d被隔離電晶體管IS-2、上拉電晶體PU-1、以及下拉電晶體PD-1所共享，且閘極電極143d延伸跨越鰭片103b、
103c、103d1及103d2。
根據一些實施例，合併S/D結構135’被形成在鰭片103a1及103a2的被掘入部分上，而另一個合併S/D結構135’被形成在鰭片103d1及103d2的被掘入部分上，如第7B圖所示。在一些實施例中，介電鰭片109b及109d中的每一者，被夾設於其中一個合併S/D結構135’與其中一個S/D結構135之間。此外，接點161d及161e中的每一者，覆蓋其中一個合併S/D結構135’以及其中一個S/D結構135。
第8圖係根據本揭露一些實施例所示之IC的佈局。根據一些實施例，該IC包括邏輯單元陣列50及SRAM 30，如第8圖所示。SRAM 30包括P型井區PW1、PW2及PW3上以及N型井區NW1及NW2上的複數SRAM單元：SRAM單元10_1、10_2、10_3、10_4、10_5、10_6、10_7和10_8。
在一些實施例中，SRAM 30亦包括複數鰭片：鰭片103a、103b、103c、103d、103e、103f、103g及103h，以及包括複數介電鰭片：介電鰭片109a、109b、109c、109d、109e、109f、109g、109h及109i。應注意的是，根據一些實施例，因為第8圖所示之SRAM 30的電晶體為單鰭電晶體，因此鰭片103a至103h中相鄰的一對對鰭片藉由對應的每個介電鰭片109a至109i而彼此分隔。在一些實施例中，SRAM 30的一些電晶體(例如：PMOS電晶體)具有複數鰭片。SRAM 30的細節可類似於第3圖之半導體結構100，且為使說明簡化，此處不再重複。
此外，邏輯單元陣列50包括複數邏輯單元：邏輯單元40_1、40_2、40_3、40_4、40_5、40_6、40_7、40_8、40_9及40_10。在一些實施例中，邏輯單元40_1至40_10為標準單元(例如：反相器(INV)、AND、OR、NAND、NOR、正反器(Flip-Flop)、SCAN等)、其組合、或是特定功能單元。邏輯單元40_1至40_10的邏輯功能可以相同或可以不同。舉例來說，邏輯單元40_1至40_10可為對應相同邏輯閘或不同邏輯閘的標準單元。此外，邏輯單元40_1至40_10中的每一者可
包括複數電晶體。在一些實施例中，對應相同功能或操作的邏輯單元40_1至40_10可具有相同的電路配置，其中電路配置擁有不同的半導體尺寸及/或不同的半導體結構。
除此之外，邏輯單元40_1、40_3、40_5、40_7及40_9被設置在同一個行中，而邏輯單元40_2、40_4、40_6、40_8及40_10被設置在同一個行中。在邏輯單元40_1、40_3、40_5、40_7及40_9中，NMOS電晶體被形成在P型井區PW1上，而PMOS電晶體被形成在N型井區NW1上。在邏輯單元40_2、40_4、40_6、40_8及40_10中，PMOS電晶體被形成在N型井區NW1上，而NMOS電晶體被形成在P型井區PW2上。
邏輯單元陣列50亦包括複數鰭片：鰭片103a、103b、103c及103d，以及包括複數介電鰭片：介電鰭片109a、109b、109c、109d及109e。與SRAM 30相似，根據一些實施例，鰭片103a至103d中相鄰的一對對鰭片，藉由對應的每個介電鰭片109a至109e而彼此分隔。
除此之外，根據一些實施例，邏輯單元陣列50亦包括複數介電質基虛擬閘極：介電質基虛擬閘極170a、170b、170c、170d、170e、170f、170g、170h、170i、170j、170k、170l、170m及170n，沿著X方向延伸且被設置於邏輯單元40_1至40_10的邊界上，如第8圖所示。在一些實施例中，介電質基虛擬閘極170a至170n被用於隔離沿著Y方向相鄰的邏輯單元40_1至40_10。舉例來說，邏輯單元40_1與40_3藉由介電質基虛擬閘極170c而彼此隔離(或分隔)，而邏輯單元40_2與40_4藉由介電質基虛擬閘極170d而彼此隔離(或分隔)。介電質基虛擬閘極170a至170n的細節將於下文根據第9圖進行描述。應注意的是，邏輯單元陣列50中的閘極電極並未顯示於第8圖中。
在一些實施例中，邏輯單元陣列50之介電鰭片109a至109e以及SRAM 30之介電鰭片109a至109i具有沿著X方向的寬度，且邏輯單元陣列50之介
電鰭片109a至109e的寬度大於SRAM 30之介電鰭片109a至109i的寬度。在一些實施例中，邏輯單元陣列50之介電鰭片109a至109e的寬度對SRAM 30之介電鰭片109a至109i的寬度的比值，大於約1.2。
第9圖係根據本揭露一些實施例所示，邏輯單元陣列50沿著第8圖中線段C-CC的截面圖。根據一些實施例，複數PMOS電晶體被形成在N型井區NW1上，如第9圖所示。
應注意的是，鰭片103b及鰭片103c被用作邏輯單元陣列50中之邏輯單元的PMOS電晶體的通道區域。舉例來說，鰭片103b被用作邏輯單元40_1及40_3之PMOS電晶體的通道區域，如第9圖所示。在一些實施例中，鰭片103b及103c中的每一者，包括上方部分以及位在上方部分下方的下方部分。舉例來說，鰭片103b包括上方部分103b”及下方部分103b’，如第9圖所示。更具體地來說，在一些實施例中，邏輯單元陣列50中之PMOS電晶體的鰭片的上方部分由SiGe所製成，邏輯單元陣列50中之PMOS電晶體的鰭片的下方部分由Si所製成，而SRAM 30中之PMOS電晶體的鰭片則完全由Si所製成，以降低漏電流。
此外，根據一些實施例，介電質基虛擬閘極170a、170c及170e延伸到鰭片103b之中，硬遮罩177被形成在介電質基虛擬閘極170a、170c及170e上，且間隔物171被形成在介電質基虛擬閘極170a、170c及170e的相對側壁上，如第9圖所示。用於形成硬遮罩177及間隔物171的一些材料，可相似於或是相同於上述之用於形成硬遮罩147及閘極間隔物121的材料，此處不再重複。
除此之外，閘極介電層141、硬遮罩147、閘極間隔物121、S/D結構135、絕緣襯墊107”、以及ILD層139的細節，可類似於第4J圖、第5A圖及第5B圖的半導體結構100，且為使說明簡化，此處不再重複。用於形成閘極電極143及接點161的一些材料，可相似於或是相同於先前在第4J圖、第5A圖及第5B圖中所描述的，用於形成閘極電極143a至143d以及接點161a至161h的材料，此處不再
重複。
本揭露提供了半導體結構的實施例及其形成方法。半導體結構包括位在基板上的第一P型井區及第二P型井區、N型井區、以及SRAM單元。N型井區位在第一P型井區與第二P型井區之間。SRAM單元包括位在N型井區上的第一及第二上拉電晶體、位在第二P型井區上的第一下拉電晶體、以及位在第一P型井區上的第二下拉電晶體。第一上拉電晶體、第二上拉電晶體、第一下拉電晶體、以及第二下拉電晶體分別包括第一鰭片、第二鰭片、第三鰭片、以及第四鰭片。半導體結構亦包括位在第二與第四鰭片之間的第一介電鰭片、位在第一與第二鰭片之間的第二介電鰭片、以及位在第一與第三鰭片之間的第三介電鰭片。藉由在相鄰的鰭片(即：主動鰭片)之間設置介電鰭片(即：虛擬鰭片)，得以在當S/D結構的尺寸達到其最大值時，防止S/D結構之間不希望出現的橋接問題。如此一來，S/D結構與S/D結構上方之接點之間的接觸電阻得以降低，且SRAM單元之半導體結構的性能及操作速度可得到增強。
此外，半導體結構的SRAM單元具有跨越整個SRAM單元的連續鰭片，連續鰭片被用於形成跨越在整個SRAM單元、甚或是跨越相鄰之SRAM單元且被相鄰之SRAM單元所共享的連續介電鰭片。因此，得以減少好發於鰭片之末端的收縮，這使得鰭片的對準更加容易，且由於圖案化步驟較少，形成鰭片的製程變得更為容易。
除此之外，與不連續的鰭片(例如：上拉電晶體的不連續鰭片)相比，本揭露實施例的連續鰭片具有較低的井電阻(例如：N型井區電阻)，這可以達成更好的軟錯誤率(soft error rate,SER)並提供更好的閂鎖防護(latch up prevention)，這對於節省單元陣列的面積是有益的。
在一些實施例中，提供了一種半導體結構。上述半導體結構包括位於基板上的第一介電鰭片、第一半導體鰭片、以及第二介電鰭片。第一半導
體鰭片位於第一介電鰭片與第二介電鰭片之間。上述半導體結構亦包括第一閘極電極，圍繞第一介電鰭片、第一半導體鰭片之通道區域、以及第二介電鰭片，以及包括第一源極/汲極結構，位於第一半導體鰭片的源極/汲極部分上，與第一介電鰭片及第二介電鰭片接觸，並插入第一介電鰭片與第二介電鰭片。
在一或多個實施例中，上述半導體結構更包括第一接點，覆蓋第一源極/汲極結構及第二介電鰭片的一部分。在一或多個實施例中，上述半導體結構更包括第二半導體鰭片及第三介電鰭片，位於基板上，其中第二半導體鰭片位於第二介電鰭片與第三介電鰭片之間，其中第一閘極電極圍繞第二半導體鰭片的通道區域；第二源極/汲極結構，位於第二半導體鰭片的源極/汲極部分上；以及層間介電層，覆蓋第二源極/汲極結構。在一或多個實施例中，上述半導體結構更包括第三半導體鰭片及第四介電鰭片，位於基板上，其中第三半導體鰭片位於第三介電鰭片與第四介電鰭片之間；第二閘極電極，圍繞第三半導體鰭片的通道區域及第四介電鰭片；第三源極/汲極結構，位於第三半導體鰭片的源極/汲極部分上；以及第二接點，覆蓋第三源極/汲極結構及第三介電鰭片的一部分。在一或多個實施例中，上述半導體結構更包括介電結構，在第三介電鰭片上對準，並插入(interpose)第一閘極電極及第二閘極電極。在一或多個實施例中，上述半導體結構更包括第四半導體鰭片及第五介電鰭片，位於上述基板上，其中第四半導體鰭片位於第一介電鰭片與第五介電鰭片之間，其中第一閘極電極圍繞第四半導體鰭片的通道區域；第四源極/汲極結構，位於第四半導體鰭片的源極/汲極部分上；以及第三接點，覆蓋第四源極/汲極結構以及第五介電鰭片。在一或多個實施例中，上述半導體結構更包括靜態隨機存取記憶體(SRAM)單元，位於上述基板上，包括：下拉電晶體，包括第四半導體鰭片之通道區域及第一閘極電極與第四源極/汲極結構；上拉電晶體，包括第一半導體鰭片之通道區域及第一閘極電極與第一源極/汲極結構；隔離電晶體，包括第二半
導體鰭片之通道區域及第一閘極電極與第二源極/汲極結構；以及傳輸閘電晶體，包括第三半導體鰭片之通道區域及第二閘極電極與第三源極/汲極結構。
在一些實施例中，提供了一種半導體結構。上述半導體結構包括位於基板上的第一P型井區、N型井區、以及第二P型井區。N型井區位於第一P型井區與第二P型井區之間。上述半導體結構亦包括位於上述基板上的靜態隨機存取記憶體(SRAM)單元。上述SRAM單元包括第一上拉電晶體及第二上拉電晶體，位於N型井區上；以及包括第一下拉電晶體，位於第二P型井區上。第一上拉電晶體與第一下拉電晶體共享第一閘極電極。上述SRAM單元亦包括位於第一P型井區上的第二下拉電晶體。第二上拉電晶體與第二下拉電晶體共享第二閘極電極。上述SRAM單元更包括第一介電鰭片，位於第二下拉電晶體與第二上拉電晶體之間，且第二閘極電極延伸跨越第一介電鰭片。此外，上述SRAM單元包括第二介電鰭片，位於第一上拉電晶體與第一下拉電晶體之間。第一閘極電極延伸跨越第二介電鰭片，且第一介電鰭片及第二介電鰭片延伸跨越上述SRAM單元。
在一或多個實施例中，第一介電鰭片被夾設於第二下拉電晶體之源極/汲極結構與第二上拉電晶體之源極/汲極結構之間，而第二介電鰭片被夾設於第一下拉電晶體之源極/汲極結構與第一上拉電晶體之源極/汲極結構之間。在一或多個實施例中，上述半導體結構更包括絕緣襯墊，位於第一P型井區、N型井區、以及第二P型井區上，其中第一介電鰭片及第二介電鰭片自絕緣襯墊突出，且第一介電鰭片及第二介電鰭片的底部表面高於絕緣襯墊的底部表面。在一或多個實施例中，上述半導體結構更包括第一傳輸閘電晶體，位於第二P型井區上；第二傳輸閘電晶體，位於第一P型井區上；第一隔離電晶體及第二隔離電晶體，位於N型井區上，其中第一閘極電極被第一上拉電晶體及第二隔離電晶體所共享，而第二閘極電極被第二上拉電晶體及第一隔離電晶體所共享；以及其
中第一介電鰭片被夾設於第一閘極電極與第二傳輸閘電晶的第三閘極電極之間，而第二介電鰭片被夾設於第二閘極電極與第一傳輸閘電晶體的第四閘極之間。在一或多個實施例中，上述半導體結構更包括介電結構，位於第一介電鰭片上，並介於第一閘極電極與第三閘極電極之間，其中第二介電鰭片的頂部表面被第一閘極電極直接覆蓋，且第二介電鰭片的頂部表面高於介電結構與第一介電鰭片之間的界面。在一或多個實施例中，上述半導體結構更包括第三介電鰭片，位於第一上拉電晶體與第二上拉電晶體之間，其中第一閘極電極及第二閘極電極延伸跨越第三介電鰭片；以及其中第一上拉電晶體包括單一鰭片，而第一下拉電晶體包括複數鰭片。在一或多個實施例中，上述半導體結構更包括邏輯單元，位於上述基板上，其中邏輯單元包括：第一鰭片及第二鰭片，位於上述基板上；以及第四介電鰭片，位於第一鰭片與第二鰭片之間，其中第四介電鰭片的寬度大於SRAM單元中第一介電鰭片的寬度。
在一些實施例中，提供一種形成靜態隨機存取記憶體(SRAM)單元的方法。上述形成SRAM單元的方法包括在基板中形成第一P型井區、N型井區、以及第二P型井區，以及在第一P型井區上形成第一鰭片，在N型井區上形成第二鰭片及第三鰭片，並在第二P型井區上形成第四鰭片。上述形成SRAM單元的方法亦包括在第一P型井區、N型井區、以及第二P型井區上形成絕緣襯墊。第一鰭片、第二鰭片、第三鰭片、以及第四鰭片自絕緣襯墊突出。上述形成SRAM單元的方法更包括在絕緣襯墊上形成第一介電鰭片、第二介電鰭片、以及第三介電鰭片。第一介電鰭片位於第一鰭片與第二鰭片之間，第二介電鰭片位於第二鰭片與第三鰭片之間，且第三介電鰭片位於第三鰭片與第四鰭片之間。此外，上述形成SRAM單元的方法包括形成跨越第一鰭片、第一介電鰭片、第二鰭片、第二介電鰭片、第三鰭片、第三介電鰭片、以及第四鰭片的第一虛擬閘極結構，以及相鄰於第一虛擬閘極結構並在第一虛擬閘極結構的相對側上，於第一鰭
片、第二鰭片、第三鰭片、以及第四鰭片中磊晶生長複數源極/汲極結構。複數源極/汲極結構直接接觸第一介電鰭片、第二介電鰭片、以及第三介電鰭片的側壁。
在一或多個實施例中，上述形成SRAM單元的方法更包括在形成第一介電鰭片之前，形成覆蓋第一鰭片、第二鰭片、第三鰭片、以及第四鰭片的絕緣襯墊材料，且其中複數開口被形成在相鄰之成對的第一鰭片、第二鰭片、第三鰭片、以及第四鰭片之間；在絕緣襯墊材料上形成介電層，其中上述介電層延伸到上述開口之中；以及研磨上述介電層及絕緣襯墊材料，使得第一介電鰭片、第二介電鰭片、以及第三介電鰭片被形成自上述開口中上述介電層的剩餘部分。在一或多個實施例中，上述形成SRAM單元的方法更包括部分移除絕緣襯墊材料，以在第一介電鰭片形成之後形成絕緣襯墊，使得第一鰭片、第二鰭片、第三鰭片、第四鰭片、第一介電鰭片、第二介電鰭片、以及第三介電鰭片自絕緣襯墊突出。在一或多個實施例中，上述形成SRAM單元的方法更包括以第一閘極電極材料取代第一虛擬閘極結構；移除第一閘極電極材料位於第一介電鰭片上的一部分；以及在第一介電鰭片上形成第一介電結構，使得第一閘極與第二閘極被第一介電結構所分隔。在一或多個實施例中，第一介電鰭片的一部分，在第一閘極電極材料的一部分的移除期間被移除。在一或多個實施例中，上述形成SRAM單元的方法更包括形成第二虛擬閘極結構，第二虛擬閘極結構平行於第一虛擬閘極結構，且跨越第一鰭片、第一介電鰭片、第二鰭片、第二介電鰭片、第三鰭片、第三介電鰭片、以及第四鰭片；以第二閘極電極材料取代第二虛擬閘極結構；移除第二閘極電極材料位於第三介電鰭片上的一部分；以及在第四介電鰭片上形成第二介電結構，使得第三閘極與第四閘極被第二介電結構所分隔。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域
中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
PW1:P型井區
NW1:N型井區
PW2:P型井區
103a~103d:鰭片
109a~109e:介電鰭片
143a~143d:閘極電極
161a~161h:接點
100:半導體結構
101:基板
107”:絕緣襯墊
135:S/D結構
139:ILD層
141:閘極介電層
147:硬遮罩
151:介電結構
A-AA,B-BB:線段
Claims (10)
- 一種半導體結構，包括：一第一介電鰭片、一第一半導體鰭片、以及一第二介電鰭片，位於一基板上，其中上述第一半導體鰭片位於上述第一介電鰭片與上述第二介電鰭片之間；一第一閘極電極，圍繞上述第一介電鰭片、上述第一半導體鰭片之通道區域、以及上述第二介電鰭片；一第一源極/汲極結構，位於上述第一半導體鰭片的源極/汲極部分上，與上述第一介電鰭片及上述第二介電鰭片接觸，並插入上述第一介電鰭片與上述第二介電鰭片之間；一第一接點，覆蓋上述第一源極/汲極結構以及上述第二介電鰭片之上方表面的一第一部分；以及一層間介電層，覆蓋上述第二介電鰭片之上方表面的一第二部分。
- 如請求項1之半導體結構，更包括：一第二半導體鰭片及一第三介電鰭片，位於上述基板上，其中上述第二半導體鰭片位於上述第二介電鰭片與上述第三介電鰭片之間，其中上述第一閘極電極圍繞上述第二半導體鰭片的通道區域；以及一第二源極/汲極結構，位於上述第二半導體鰭片的源極/汲極部分上；以及其中上述層間介電層覆蓋上述第二源極/汲極結構。
- 一種半導體結構，包括：一第一P型井區、一N型井區、以及一第二P型井區，位於一基板上，其中上述N型井區位於上述第一P型井區與上述第二P型井區之間；一靜態隨機存取記憶體(SRAM)單元，位於上述基板上，其中上述SRAM單元包括：一第一上拉電晶體以及一第二上拉電晶體，位於上述N型井區上； 一第一下拉電晶體，位於上述第二P型井區上，其中上述第一上拉電晶體與上述第一下拉電晶體共享一第一閘極電極；一第二下拉電晶體，位於上述第一P型井區上，其中上述第二上拉電晶體與上述第二下拉電晶體共享一第二閘極電極；一第一介電鰭片，位於上述第二下拉電晶體與上述第二上拉電晶體之間，其中上述第二閘極電極延伸跨越上述第一介電鰭片；以及一第二介電鰭片，位於上述第一上拉電晶體與上述第一下拉電晶體之間，其中上述第一閘極電極延伸跨越上述第二介電鰭片，且上述第一介電鰭片及上述第二介電鰭片延伸跨越上述SRAM單元；以及一絕緣襯墊，位於上述第一P型井區、上述N型井區、以及上述第二P型井區上，其中上述第一介電鰭片的底部部分嵌入上述絕緣襯墊中，且上述第一介電鰭片的上方部分自上述絕緣襯墊突出。
- 如請求項3之半導體結構，其中上述第一介電鰭片被夾設於上述第二下拉電晶體的源極/汲極結構與上述第二上拉電晶體的源極/汲極結構之間，而上述第二介電鰭片被夾設於上述第一下拉電晶體的源極/汲極結構與上述第一上拉電晶體的源極/汲極結構之間。
- 一種半導體結構的形成方法，包括：在一基板中形成一第一P型井區、一N型井區、以及一第二P型井區；在上述第一P型井區上形成一第一鰭片，在上述N型井區上形成一第二鰭片及一第三鰭片，並在上述第二P型井區上形成一第四鰭片；在上述第一P型井區、上述N型井區、以及上述第二P型井區上形成一絕緣襯墊；在上述絕緣襯墊上形成一第一介電鰭片、一第二介電鰭片、以及一第三介電鰭片，其中上述第一介電鰭片位於上述第一鰭片與上述第二鰭片之間，上述第 二介電鰭片位於上述第二鰭片與上述第三鰭片之間，且上述第三介電鰭片位於上述第三鰭片與上述第四鰭片之間；部分地移除上述絕緣襯墊，其中在部分地移除上述絕緣襯墊之後，上述絕緣襯墊的上方表面低於上述第一介電鰭片的上方表面，且高於上述第一介電鰭片的底部表面；形成跨越上述第一鰭片、上述第一介電鰭片、上述第二鰭片、上述第二介電鰭片、上述第三鰭片、上述第三介電鰭片、以及上述第四鰭片的一第一虛擬閘極結構；以及相鄰於上述第一虛擬閘極結構並在上述第一虛擬閘極結構的相對側上，於上述第一鰭片、上述第二鰭片、上述第三鰭片、以及上述第四鰭片中磊晶生長複數源極/汲極結構，其中上述源極/汲極結構直接接觸上述第一介電鰭片、上述第二介電鰭片、以及上述第三介電鰭片的側壁。
- 如請求項5之半導體結構的形成方法，更包括：在形成上述第一介電鰭片之前，形成覆蓋上述第一鰭片、上述第二鰭片、上述第三鰭片、以及上述第四鰭片的一絕緣襯墊材料，且其中複數開口被形成在相鄰之成對的上述第一鰭片、上述第二鰭片、上述第三鰭片、以及上述第四鰭片之間；在上述絕緣襯墊材料上形成一介電層，其中上述介電層延伸到上述開口之中；以及研磨上述介電層及上述絕緣襯墊材料，使得上述第一介電鰭片、上述第二介電鰭片、以及上述第三介電鰭片被形成自上述開口中之上述介電層的剩餘部分，且上述絕緣襯墊被形成自上述絕緣襯墊材料的剩餘部分。
- 一種半導體結構，包括：一第一介電鰭片、一第一半導體鰭片以及一第二介電鰭片，位於一基板上， 其中上述第一半導體鰭片插入上述第一介電鰭片與上述第二介電鰭片之間，並與上述第一介電鰭片及上述第二介電鰭片間隔；一第一源極/汲極結構，位於上述第一半導體鰭片的源極/汲極部分上；一層間介電層，覆蓋上述第一源極/汲極結構之上方表面的一第一部分以及上述第二介電鰭片的上方表面；以及一第一接點，位於上述層間介電層中，且覆蓋上述第一源極/汲極結構之上方表面的一第二部分以及上述第一介電鰭片的上方表面。
- 如請求項7之半導體結構，更包括：一閘極切割結構，位於上述第一介電鰭片上；以及一閘極電極，與上述閘極切割結構接觸，並連續地延伸跨越上述第一半導體鰭片的通道區域以及上述第二介電鰭片。
- 一種半導體結構，包括：一上拉電晶體，位於一基板上，上述上拉電晶體包括一第一半導體鰭片的一第一通道區域以及上述第一半導體鰭片上的一第一源極/汲極結構；一下拉電晶體，相鄰於上述上拉電晶體，上述下拉電晶體包括一第二半導體鰭片的一第一通道區域以及上述第二半導體鰭片上的一第二源極/汲極結構；一絕緣襯墊，位於上述第一半導體鰭片與上述第二半導體鰭片之間；以及一介電鰭片，插入上述第一源極/汲極結構與上述第二源極/汲極結構之間，且包含嵌入上述絕緣襯墊中的一底部部分。
- 一種半導體結構的形成方法，包括：在一基板上形成一第一半導體鰭片以及一第二半導體鰭片；在上述第一半導體鰭片以及上述第二半導體鰭片上形成一絕緣材料；在上述絕緣材料上形成一介電層，並填充上述第一半導體鰭片與上述第二半導體鰭片之間的一間隙； 研磨上述介電層以及上述絕緣材料直到曝露上述第一半導體鰭片與上述第二半導體鰭片，其中上述介電層的剩餘部分形成一介電鰭片；掘入上述絕緣材料以曝露上述介電鰭片的複數側壁；形成跨越上述第一半導體鰭片、上述介電鰭片以及上述第二半導體鰭片的一虛擬閘極結構；以及在上述第一半導體鰭片上形成一第一源極/汲極結構，並在上述第二半導體鰭片上形成一第二源極/汲極結構。
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|---|---|---|---|
| US16/589,273 US11171143B2 (en) | 2019-10-01 | 2019-10-01 | Semiconductor structure with dielectric fin in memory cell and method for forming the same |
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|---|---|
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|---|---|---|---|---|
| US20180138185A1 (en) | 2016-11-17 | 2018-05-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180138185A1 (en) | 2016-11-17 | 2018-05-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
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