DE102019110116A1 - SRAM-Struktur und Verfahren zu ihrer Herstellung - Google Patents

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transistor
sram
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DE102019110116.6A
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Ming-Chang Wen
Kuo-Hsiu Hsu
Jyun-Yu Tian
Wan-Yao Wu
Chang-Yun Chang
Hung-Kai Chen
Lien Jung Hung
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Es sind SRAM-Strukturen vorgesehen. Eine SRAM-Struktur umfasst ein Substrat, einen p-Wannenbereich über dem Substrat, einen n-Wannenbereich über dem Substrat, einen PMOS-Transistor in dem n-Wannenbereich, einen NMOS-Transistor in dem p-Wannenbereich, einen Isolationsbereich über der Grenze zwischen dem p-Wannenbereich und dem n-Wannenbereich und eine dielektrische Struktur, die in dem Isolationsbereich ausgebildet ist und sich von dem Isolationsbereich zu der Grenze zwischen dem p-Wannenbereich und dem n-Wannenbereich erstreckt. Die Tiefe der dielektrischen Struktur ist größer als die des Isolationsbereichs. Der PMOS-Transistor ist durch den Isolationsbereich von dem NMOS-Transistor getrennt.

Description

  • QUERVERWEIS AUF VERWANDTE ANWENDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 62/692 226 , eingereicht am 29. Juni 2018, deren Gesamtheit hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Speicher werden üblicherweise in integrierten Schaltkreisen verwendet. Beispielsweise ist statischer Direktzugriffsspeicher (SRAM) ein flüchtiger Speicher und wird in elektronischen Anwendungen verwendet, bei denen hohe Geschwindigkeit, geringer Stromverbrauch und ein einfacher Betrieb erforderlich sind. Eingebetteter SRAM ist besonders beliebt bei Hochgeschwindigkeits-Datenübertragung, Bildverarbeitung und System-on-Chip-Anwendungen (SOC-Anwendungen). SRAM hat den Vorteil, dass Daten gehalten werden können, ohne dass ein Auffrischen erforderlich ist.
  • SRAM weist eine Mehrzahl von Bitzellen auf, die in Zeilen und Spalten angeordnet sind, so dass sie ein Array bilden. Jede Bitzelle umfasst eine Mehrzahl von Transistoren, die mit Bitleitungen und Wortleitungen gekoppelt sind, die zum Lesen und Schreiben eines Datenbits der Speicherzelle verwendet werden. Single-Port-SRAMs ermöglichen es, ein einzelnes Datenbit zu einem bestimmten Zeitpunkt in eine Bitzelle zu schreiben oder aus dieser zu lesen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Es ist zu beachten, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Knoten nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Knoten zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt ein vereinfachtes Schema eines SRAM gemäß einigen Ausführungsformen der Offenbarung.
    • 2A zeigt eine Single-Port-SRAM-Zelle gemäß einigen Ausführungsformen der Offenbarung.
    • 2B zeigt eine alternative Darstellung der SRAM-Zelle von 2A gemäß einigen Ausführungsformen der Offenbarung.
    • 3A zeigt ein Ersatzschaltbild eines Thyristors („silicon controlled rectifier“, SCR) in jeder SRAM-Zelle von 1.
    • 3B zeigt eine Querschnittsansicht zur Veranschaulichung des SCR von 3A gemäß einigen Ausführungsformen der Offenbarung.
    • 4 zeigt ein Layout, das eine SRAM-Struktur von SRAM-Zellen gemäß einigen Ausführungsformen der Offenbarung zeigt.
    • 5A zeigt eine Querschnittsansicht der SRAM-Struktur der SRAM-Zellen entlang der Schnittlinie A-AA von 4 gemäß einigen Ausführungsformen der Offenbarung.
    • 5B zeigt eine Querschnittsansicht der SRAM-Struktur der SRAM-Zelle entlang der Schnittlinie B-BB von 4 gemäß einigen Ausführungsformen der Offenbarung.
    • 5C zeigt eine Querschnittsansicht der SRAM-Struktur der SRAM-Zellen entlang der Schnittlinie C-CC von 4 gemäß einigen Ausführungsformen der Offenbarung.
    • Die 6A bis 6E zeigen Perspektivansichten von verschiedenen Stadien der Herstellung einer Halbleiterstruktur, die in Block 20 in 4 gezeigt ist, gemäß einigen Ausführungsformen.
    • Die 7A bis 7E zeigen Querschnittsansichten von verschiedenen Stadien der Herstellung der Halbleiterstruktur, die entlang der Linie A-AA in 4 gezeigt ist, gemäß einigen Ausführungsformen.
    • Die 8A bis 8E zeigen Querschnittsansichten von verschiedenen Stadien der Herstellung der Halbleiterstruktur, die entlang der Linie B-BB in 4 gezeigt ist, gemäß einigen Ausführungsformen.
    • 9 ist eine Querschnittsansicht der Halbleiterstruktur, die in 6E gezeigt ist und die in 4 entlang der Linie C-CC gezeigt ist, gemäß einigen Ausführungsformen.
    • Die 10A bis 10C zeigen Querschnittsansichten des Ausbildens einer Halbleiterstruktur gemäß einigen Ausführungsformen.
    • Die 11A und 11B zeigen Querschnittsansichten des Ausbildens einer Halbleiterstruktur gemäß einigen Ausführungsformen.
    • 12 zeigt eine Querschnittsansicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
    • 13 zeigt eine Querschnittsansicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des vorgesehenen Gegenstands vor. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. In einigen Ausführungsformen kann die Ausbildung eines ersten Knotens über oder auf einem zweiten Knoten in der folgenden Beschreibung Ausführungsformen umfassen, in denen der erste und der zweite Knoten in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Knoten zwischen dem erste und dem zweite Knoten ausgebildet sein können, so dass der erste und der zweite Knoten nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Einige Varianten der Ausführungsformen werden beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet. Es versteht sich, dass zusätzliche Vorgänge vor, während und/oder nach einem offenbarten Verfahren vorgesehen sein können und dass einige der beschriebenen Vorgänge für weitere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Es sind verschiedene statische Direktzugriffsspeicherstrukturen (SRAM-Strukturen) gemäß verschiedenen beispielhaften Ausführungsformen vorgesehen. Es werden einige Varianten einiger Ausführungsformen beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet.
  • 1 zeigt ein vereinfachtes Schema eines SRAM 30 gemäß einigen Ausführungsformen der Offenbarung. Der SRAM 30 kann eine eigenständige Vorrichtung sein oder in einer integrierten Schaltung (z. B. einem System-on-Chip (SOC)) implementiert sein. Der SRAM 30 umfasst ein Zellenarray, das aus mehreren SRAM-Zellen (bzw. sogenannten Bitzellen) 10 ausgebildet ist, und die SRAM-Zellen 10 sind in mehreren Zeilen und mehreren Spalten in dem Zellenarray angeordnet.
  • Bei der Herstellung der SRAM-Zellen kann das Zellenarray von mehreren Streifenzellen 20A und mehreren Randzellen 20B umgeben sein, und die Streifenzellen 20A und die Randzellen 20B sind Dummy-Zellen für das Zellenarray. In einigen Ausführungsformen sind die Streifenzellen 20A so angeordnet, dass sie das Zellenarray horizontal umgeben, und die Randzellen 20B sind so angeordnet, dass sie das Zellenarray vertikal umgeben. Die Formen und Größen der Streifenzellen 20A und der Randzellen 20B werden gemäß einer konkreten Anwendung bestimmt. In einigen Ausführungsformen sind die Formen und Größen der Streifenzellen 20A und der Randzellen 20B dieselben wie die der SRAM-Zellen 10. In einigen Ausführungsformen unterscheiden sich die Formen und Größen der Streifenzellen 20A, der Randzellen 20B und der SRAM-Zellen 10.
  • In dem SRAM 30 hat jede SRAM-Zelle 10 die gleiche rechteckige Form/Grundfläche, z. B. sind die Breiten und Höhen der SRAM-Zellen 10 gleich. Die Konfigurationen der SRAM-Zellen 10 werden nachstehend beschrieben.
  • 2A zeigt eine Single-Port-SRAM-Zelle 10 gemäß einigen Ausführungsformen der Offenbarung. Die Bitzelle 10 umfasst ein Paar kreuzgekoppelter Inverter, Inverter-1 und Inverter-2, und zwei Pass-Gate-Transistoren PG-1 und PG-2. Die Inverter Inverter-1 und Inverter-2 sind zwischen den Knoten 112 und 110 über Kreuz gekoppelt und bilden ein Flipflop. Der Pass-Gate-Transistor PG-1 ist zwischen eine Bitleitung BL und den Knoten 112 geschaltet, und der Pass-Gate-Transistor PG-2 ist zwischen eine komplementäre Bitleitung BLB und den Knoten 110 geschaltet, wobei die komplementäre Bitleitung BLB komplementär zur Bitleitung BL ist. Die Gates der Pass-Gate-Transistoren PG-1 und PG-2 sind mit derselben Wortleitung WL verbunden. Weiterhin können die Pass-Gate-Transistoren PG-1 und PG-2 NMOS-Transistoren sein.
  • 2B zeigt eine alternative Darstellung der SRAM-Zelle 10 von 2A gemäß einigen Ausführungsformen der Offenbarung. Der Inverter Inverter-1 in 2A umfasst einen Pull-Up-Transistor PU-1 und einen Pull-Down-Transistor PD-1, wie in 2B gezeigt. Der Pull-Up-Transistor PU-1 ist ein PMOS-Transistor und der Pull-Down-Transistor PD-1 ist ein NMOS-Transistor. Der Drain des Pull-Up-Transistors PU-1 und der Drain des Pull-Down-Transistors PD-1 sind mit dem Knoten 112 gekoppelt, der mit dem Pass-Gate-Transistor PG-1 verbunden ist. Die Gates des Pull-Up-Transistors PU-1 und des Pull-Down-Transistors PD-1 sind mit dem Knoten 110 verbunden, der mit dem Pass-Gate-Transistor PG-2 verbunden ist. Weiterhin ist die Source des Pull-Up-Transistors PU-1 mit dem Stromversorgungsknoten VDD verbunden, und die Source des Pull-Down-Transistors PD-1 ist mit einer Masse VSS verbunden.
  • In ähnlicher Weise umfasst der Inverter Inverter-2 in 2A einen Pull-Up-Transistor PU-2 und einen Pull-Down-Transistor PD-2, wie in 2B gezeigt. Der Pull-Up-Transistor PU-2 ist ein PMOS-Transistor und der Pull-Down-Transistor PD-2 ist ein NMOS-Transistor. Die Drains des Pull-Up-Transistors PU-2 und des Pull-Down-Transistors PD-2 sind mit dem Knoten 110 verbunden, der mit dem Pass-Gate-Transistor PG-2 verbunden ist. Die Gates des Pull-Up-Transistors PU-2 und des Pull-Down-Transistors PD-2 sind mit dem Knoten 112 verbunden, der mit dem Pass-Gate-Transistor PG-1 verbunden ist. Weiterhin ist die Source des Pull-Up-Transistors PU-2 mit dem Stromversorgungsknoten VDD verbunden, und die Source des Pull-Down-Transistors PD-2 ist mit der Masse VSS verbunden.
  • In einigen Ausführungsformen sind die Pass-Gate-Transistoren PG-1 und PG-2, die Pull-Up-Transistoren PU-1 und PU-2 und die Pull-Down-Transistoren PD-1 und PD-2 der SRAM-Zelle 10 Fin-Feldeffekttransistoren (FinFETs).
  • In einigen Ausführungsformen sind die Pass-Gate-Transistoren PG-1 und PG-2, die Pull-Up-Transistoren PU-1 und PU-2 und die Pull-Down-Transistoren PD-1 und PD-2 der SRAM-Zelle 10 planare MOS-Vorrichtungen.
  • Ein Latch-Up ist eine Art Kurzschluss, der in den SRAM-Zellen 10 des SRAM 30 auftreten kann. Insbesondere ist es die ungewollte Erzeugung eines niederohmigen Weges, der bewirkt, dass hohe Ströme zwischen der Stromversorgung VDD und der Masse VSS über eine parasitäre Struktur (z. B. eine pnpn-Struktur) in dem SRAM 30 geleitet werden. Latch-Up kann dazu führen, dass der SRAM 30 nicht mehr funktioniert und sogar zerstört wird. Die parasitäre pnpn-Struktur wirkt als ein pnp-Transistor und ein npn-Transistor, die nebeneinander gestapelt sind. Wenn einer des pnp- und des npn-Transistors leiten, beginnt der andere ebenfalls zu leiten und es kommt zu einem unerwünschten Latch-Up. Dann halten die pnp- und npn-Transistoren einander in Sättigung, solange die Struktur in Vorwärtsrichtung vorgespannt ist, und ein hoher Strom fließt durch die parasitäre pnpn-Struktur.
  • 3A zeigt gemäß einigen Ausführungsformen der Offenbarung eine Ersatzschaltung eines Thyristors (SCR) 40 in jeder der SRAM-Zellen 10 von 1 und 3B zeigt eine Querschnittsansicht, die den SCR 40 von 3A zeigt.
  • Bezugnehmend gleichzeitig auf die 3A und 3B sind der p-Wannenbereich 106 und der n-Wannenbereich 104 auf einem Substrat 102 ausgebildet. In einigen Ausführungsformen ist das Substrat 102 ein p-Substrat, z. B. ein Si-Substrat. Ein PMOS-Transistor MP der SRAM-Zelle 10 ist auf dem n-Wannenbereich 104 ausgebildet und ein NMOS-Transistor MN der SRAM-Zelle 10 ist auf dem p-Wannenbereich 106 ausgebildet. Ferner bildet der n-Wannen-Aufnahmebereich 137 den Bulk-Anschluss des PMOS-Transistors MP und der p-Wannen-Aufnahmebereich 133 bildet den Bulk-Anschluss des NMOS-Transistors MN.
  • In solchen Ausführungsformen sind der PMOS-Transistor MP und der NMOS-Transistor MN planare Transistoren. Ferner kann der PMOS-Transistor MP der Pull-Up-Transistor PU-1 oder PU-2 der SRAM-Zelle 10_1 sein, und der NMOS-Transistor MN kann der Pass-Gate-Transistor PG-1 oder PG-2 oder der Pull-Down-Transistor PD-1 oder PD-2 der SRAM-Zelle 10 sein.
  • Ein parasitärer pnp-Transistor Q1 ist mit einem Emitter, der durch den p+-Bereich 130 (d. h. die Source des PMOS-Transistors MP) gebildet wird, einer Basis, die durch den n-Wannenbereich 104 gebildet wird, und einem Kollektor gezeigt, der durch den p-Wannenbereich 106 und/oder das Substrat 102 gebildet wird. Die Basis des pnp-Transistors Q1 ist über den Widerstand R_NW mit dem n-Wannen-Aufnahmebereich 137 verbunden. Der n-Wannen-Aufnahmebereich 137 ist eine elektrische Verbindung, die durch einen n-Bereich auf dem n-Wannenbereich 104 hergestellt wird, und der n-Wannen-Aufnahmebereich 137 ist so konfiguriert, dass er mit einem Stromversorgungsknoten VDD verbunden ist. Der Widerstand R_NW ist eine parasitäre Komponente (ein intrinsischer Widerstand) des n-Wannenbereichs 104. Der Kollektor des pnp-Transistors Q1 ist über einen Widerstand R_PW mit dem p-Wannen-Aufnahmebereich 133 verbunden. Der p-Wannen-Aufnahmebereich 133 ist eine elektrische Verbindung, die durch einen p-Bereich auf dem p-Wannenbereich 106 hergestellt wird, und der p-Wannen-Aufnahmebereich 133 ist so konfiguriert, dass er mit einer Masse VSS verbunden ist. Der Widerstand R_PW ist eine parasitäre Komponente (ein intrinsischer Widerstand) des p-Wannenbereichs 106. In einigen Ausführungsformen ist der Kollektor des pnp-Transistors Q1 über den Widerstand R_PW und einen parasitären Widerstand (nicht gezeigt) des Substrats 102 mit dem p-Wannen-Aufnahmebereich 133 verbunden.
  • Ein parasitärer npn-Transistor Q2 ist mit einem Emitter, der durch den n+-Bereich 135 (d. h. die Source des NMOS-Transistors MN) gebildet wird, einer Basis, die durch den p-Wannenbereich 106 und/oder das Substrat 102 gebildet wird, und einem Kollektor gezeigt, der durch den n-Wannenbereich 104 gebildet wird.
  • Wenn der pnp-Transistor Q1 oder der npn-Transistor Q2 eingeschaltet wird, und wenn einer der pn-Übergänge in dem Transistor Q1/Q2 in Vorwärtsrichtung vorgespannt ist, kann dies einen unerwünschten Latch-Up in der SRAM-Struktur 10 verursachen und in einigen Fällen die SRAM-Zelle 10 sogar dauerhaft beschädigen.
  • In 3B sind der NMOS-Transistor MN und der PMOS-Transistor MP durch einen Isolationsbereich 114 (oder eine Isolationsschicht 114), wie beispielsweise eine Flachgrabenisolation (STI), getrennt. Weiterhin ist eine dielektrische Struktur 172 ausgebildet und erstreckt sich von dem Isolationsbereich 114 zu dem p-Wannenbereich 106 und dem n-Wannenbereich 104, d. h. die dielektrische Struktur 172 durchdringt den Isolationsbereich 114. In einigen Ausführungsformen ist die Tiefe HH1 des Isolationsbereichs 114 kleiner als die Tiefe HH2 der dielektrischen Struktur 172, und die Tiefe HH2 der dielektrischen Struktur 172 ist kleiner als die Tiefe HH3 des p-Wannenbereichs 106 und des n-Wannenbereichs 104, d. h. HH1 < HH2 < HH3. Weiterhin unterscheidet sich das Material der dielektrischen Struktur 172 von dem des Isolationsbereichs 114.
  • In einigen Ausführungsformen bildet die dielektrische Struktur 172 eine Barriere zwischen dem Kollektor des parasitären npn-Transistors Q2 und der Basis des parasitären npn-Transistors Q1 und zwischen dem Kollektor des parasitären npn-Transistors Q1 und der Basis des parasitären npn-Transistors Q2. Durch Auswahl des Auffüllmaterials der dielektrischen Struktur 172 werden ein erster Leckstrom I1 vom n+-Bereich 135 zum n-Wannenbereich 104 und/oder ein zweiter Leckstrom I2 vom p+-Bereich 130 zum p-Wannenbereich 106 geändert.
  • In einigen Ausführungsformen umfasst die dielektrische Struktur 172 ein Auffüllmaterial mit positiver Ladung, wie beispielsweise SiN, SiOCN oder SiON. Das Auffüllmaterial mit positiver Ladung kann eine negative Ladung in dem p-Wannenbereich 106 und dem n-Wannenbereich 104 induzieren. Die negative Ladung im p-Wannenbereich 106 und im n-Wannenbereich 104 kann den ersten Leckstrom I1 vom n+-Bereich 135 zum n-Wannenbereich 104 erhöhen. Weiterhin wird der zweite Leckstrom I2 vom p+-Bereich 130 zum p-Wannenbereich 106 verringert. Somit wird eine Auslösespannung des SCR durch den verringerten zweiten Leckstrom I2 erhöht. Wenn der parasitäre pnp-Transistor Q1 durch den ersten Leckstrom I1 eingeschaltet wird, ist der parasitäre npn-Transistor Q2 aufgrund der höheren Auslösespannung immer noch ausgeschaltet, wodurch das Latch-Up-Verhalten der SRAM-Zelle 10 verbessert wird. In einigen Ausführungsformen wird der zweite Leckstrom I2 verringert, wenn die positive Ladung der dielektrischen Struktur 172 erhöht wird. Somit wird eine bessere Vorbeugung gegen Latch-Up bereitgestellt.
  • In einigen Ausführungsformen umfasst die dielektrische Struktur 172 ein Auffüllmaterial mit negativer Ladung, wie z. B. SiO2 mit Plasma oder Implantierung. Das Auffüllmaterial mit negativer Ladung kann eine positive Ladung in dem p-Wannenbereich 106 und dem n-Wannenbereich 104 induzieren. Die positive Ladung im p-Wannenbereich 106 und im n-Wannenbereich 104 kann den ersten Leckstrom I1 vom n+-Bereich 135 zum n-Wannenbereich 104 verringern. Weiterhin wird der zweite Leckstrom I2 vom p+-Bereich 130 zum p-Wannenbereich 106 erhöht. Somit wird eine Auslösespannung des SCR durch den verringerten ersten Leckstrom I1 erhöht. Wenn der parasitäre npn-Transistor Q2 durch den zweiten Leckstrom I2 eingeschaltet wird, ist der parasitäre pnp-Transistor Q1 aufgrund der höheren Auslösespannung immer noch ausgeschaltet, wodurch das Latch-Up-Verhalten der SRAM-Zelle 10 verbessert wird. In einigen Ausführungsformen wird der erste Leckstrom I1 verringert, wenn die negative Ladung der dielektrischen Struktur 172 erhöht wird. Somit wird eine bessere Vorbeugung gegen Latch-Up bereitgestellt.
  • In einigen Ausführungsformen umfasst die dielektrische Struktur 172 ein neutrales Auffüllmaterial, wie z. B. Siliziumoxide (SiOx). Durch Verwenden des neutralen Auffüllmaterials, des Auffüllmaterials mit positiver Ladung und/oder des Auffüllmaterials mit negativer Ladung kann die Ladungsmenge in der dielektrischen Struktur 172 derart modifiziert werden, dass der erste Leckstrom I1 und der zweite Leckstrom I2 so gesteuert werden, dass eine bessere Latch-Up-Vorbeugung in der Speicherzelle 10 bereitgestellt wird.
  • In ähnlicher Weise kann die dielektrische Struktur 172 in einer Logikzelle, beispielsweise einer Standardzelle, implementiert werden. Beispielsweise ist die dielektrische Struktur 172 an der Grenze (oder dem Übergang, der Grenzfläche) zwischen dem p-Wannenbereich und dem n-Wannenbereich der Logikzelle ausgebildet. Somit wird in der Logikzelle eine bessere Latch-Up-Vorbeugung bereitgestellt.
  • 4 zeigt ein Layout, das eine SRAM-Struktur von SRAM-Zellen 10_1 bis 10_4 gemäß einigen Ausführungsformen der Offenbarung zeigt. In solchen Ausführungsformen sind die Transistoren in den SRAM-Zellen 10_1, 10-2, 10_3 und 10_4 Finnentransistoren in den n-Wannenbereichen 104a und 104b und den p-Wannenbereichen 106a bis 106c. Der n-Wannenbereich 104b ist zwischen den p-Wannenbereichen 106b und 106c angeordnet und der n-Wannenbereich 104a ist zwischen den p-Wannenbereichen 106a und 106b angeordnet.
  • Die beiden benachbarten SRAM-Zellen 10_1 und 10_3 sind in derselben Zeile des Zellenarrays des SRAM 30 angeordnet. Die beiden benachbarten SRAM-Zellen 10_1 und 10_2 sind in derselben Spalte des Zellenarrays des SRAM 30 angeordnet. Die beiden benachbarten SRAM-Zellen 10_3 und 10_4 sind in derselben Spalte des Zellenarrays des SRAM 30 angeordnet. Somit sind die beiden benachbarten SRAM-Zellen 10_2 und 10_4 in derselben Zeile des Zellenarrays des SRAM 30 angeordnet. In 4 hat jede der SRAM-Zellen 10_1, 10_2, 10_3 und 10_4 dieselbe rechteckige Form/Grundfläche mit einer Breite und einer Höhe, und die Höhe ist kleiner als die Breite. Es ist zu beachten, dass die in 4 gezeigte SRAM-Struktur lediglich ein Beispiel ist und die SRAM-Zellen 10 des SRAM 30 nicht einschränken soll.
  • In dem SRAM 30 können die Halbleiterfinnenstrukturen unter Verwendung jedes beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Finnenstrukturen unter Verwendung eines oder mehrerer Photolithographieprozesse strukturiert sein, beispielsweise Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstjustierte Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner als die sind, die sonst mit einem einzigen, direkten Photolithographieprozess erhalten werden können. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden neben der strukturierten Opferschicht unter Verwendung eines selbstjustierten Prozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter können dann verwendet werden, um die Halbleiterfinnenstrukturen zu strukturieren.
  • In der SRAM-Zelle 10_1 ist der Pass-Gate-Transistor PG-1 am Kreuzungspunkt der Finnenstrukturen 112a und 112b und der Gatestruktur 150c in dem p-Wannenbereich 106a ausgebildet. Der Pull-Down-Transistor PD-1 ist am Kreuzungspunkt der Finnenstrukturen 112a und 112b und der Gatestruktur 150d in dem p-Wannenbereich 106a ausgebildet. Der Pass-Gate-Transistor PG-2 ist am Kreuzungspunkt der Finnenstrukturen 112g und 112f und der Gatestruktur 150g in dem p-Wannenbereich 106b ausgebildet. Der Pull-Down-Transistor PD-2 ist am Kreuzungspunkt der Finnenstrukturen 112g und 112f und der Gatestruktur 150c in dem p-Wannenbereich 106b ausgebildet. Der Pull-Up-Transistor PU-1 ist am Kreuzungspunkt der Finnenstruktur 112c und der Gatestruktur 150d in dem n-Wannenbereich 104a ausgebildet. Der Pull-Up-Transistor PU-2 ist am Kreuzungspunkt der Finnenstruktur 112d und der Gatestruktur 150c in dem n-Wannenbereich 104a ausgebildet. In solchen Ausführungsformen sind die Pull-Down-Transistoren PD-1 und PD-2 und die Pass-Gate-Transistoren PG-1 und PG-2 Doppelfinnen-Transistoren und die Pull-Up-Transistoren PU-1 und PU-2 sind Einzelfinnen-Transistoren.
  • Verschiedene Kontakte und ihre zugehörigen Durchkontaktierungen können verwendet werden, um Komponenten in jeder der SRAM-Zellen 10_1 bis 10_4 zu koppeln. Über eine Durchkontaktierung und einen Gatekontakt kann ein Wortleitungskontakt (WL-Kontakt) (nicht gezeigt) über die Gatestruktur 150c mit dem Gate des Pass-Gate-Transistors PG-1 verbunden sein, und ein weiterer Wortleitungskontakt WL ist über die Gatestruktur 150g mit dem Gate des Pass-Gate-Transistors PG-2 verbunden. Ebenso ist ein Bitleitungskontakt (BL-Kontakt) (nicht gezeigt) mit dem Drain des Pass-Gate-Transistors PG-1 verbunden und ein komplementärer Bitleitungskontakt (BLB-Kontakt) ist mit dem Drain des Pass-Gate-Transistors PG-2 verbunden.
  • Ein Stromversorgungskontakt (nicht gezeigt), der mit dem Stromversorgungsknoten VDD verbunden ist, ist mit der Source des Pull-Up-Transistors PU-1 verbunden und ein weiterer Stromversorgungskontakt (nicht gezeigt), der mit dem Stromversorgungsknoten VDD verbunden ist, ist mit der Source des Pull-Up-Transistors PU-2 verbunden. Ein Massekontakt (nicht gezeigt), der mit der Masse VSS verbunden ist, ist mit der Source des Pull-Down-Transistors PD-1 verbunden und ein weiterer Massekontakt (nicht gezeigt), der mit der Masse VSS verbunden ist, ist mit der Source des Pull-Down-Transistors PD-2 verbunden.
  • In solchen Ausführungsformen ist die SRAM-Zelle 10_2 eine Kopie der SRAM-Zelle 10_1, jedoch gedreht um die X-Achse. Darüber hinaus ist die SRAM-Zelle 10_3 eine Kopie der SRAM-Zelle 10_1, jedoch gedreht um die Y-Achse. Weiter ist die SRAM-Zelle 10_4 eine Kopie der SRAM-Zelle 10_3, jedoch gedreht um die X-Achse. Die gemeinsamen Kontakte (z. B. BL, VDD und VSS) sind zum Platz sparen kombiniert.
  • Die Gatestruktur 150d wird von dem Pull-Up-Transistor PU-1 und dem Pull-Down-PD-1 der SRAM-Zelle 10_1 geteilt und die Gatestruktur 150g wird von den Pass-Gate-Transistoren PG-2 der SRAM-Zellen 10_1 und 10_3 geteilt. Eine dielektrische Struktur 172b ist über einer Grenze (oder einem Übergang, einer Grenzfläche) zwischen dem p-Wannenbereich 106b und dem n-Wannenbereich 104a ausgebildet, und die Gateelektroden 150d und 150g sind durch die dielektrische Struktur 172b getrennt, d. h., die dielektrische Struktur 172b ist eine Gate-Schnittstruktur für die Gatestrukturen 150d und 150g. In einigen Ausführungsformen wird die Gate-Schnittstruktur durch einen Metallgate-Schnittprozess (CMG-Prozess) ausgebildet. Die Gatestruktur 150c wird von dem Pull-Up-Transistor PU-2 und dem Pull-Down-Transistor PD-2 der SRAM-Zelle 10_1 geteilt. Eine dielektrische Struktur 172a ist über einer Grenze (oder einem Übergang, einer Grenzfläche) zwischen dem p-Wannenbereich 106a und dem n-Wannenbereich 104a ausgebildet, und die Gateelektroden 150c und 150c sind durch die dielektrische Struktur 172a getrennt, d. h., die dielektrische Struktur 172a ist eine Gate-Schnittstruktur für die Gatestrukturen 150c und 150e. In einigen Ausführungsformen wird die Gate-Schnittstruktur durch einen CMG-Prozess ausgebildet.
  • 5A zeigt eine Querschnittsansicht der SRAM-Struktur der SRAM-Zellen 10_1 und 10_2 entlang der Schnittlinie A-AA von 4 gemäß einigen Ausführungsformen der Offenbarung. Der p-Wannenbereich 106a und der n-Wannenbereich 104a sind auf einem Substrat 102 ausgebildet. In einigen Ausführungsformen ist das Substrat 102 ein Si-Substrat. Ein Isolationsbereich 114 ist über dem p-Wannenbereich 106a und dem n-Wannenbereich 104a ausgebildet. In einigen Ausführungsformen ist der Isolationsbereich 114 ein Flachgrabenisolationsbereich (STI-Bereich).
  • Eine dielektrische Zwischenschicht (ILD-Schicht) 140 ist über dem Isolationsbereich 114 ausgebildet. In einigen Ausführungsformen kann die dielektrische Zwischenschicht 140 aus einem Oxid wie Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertem Phosphorsilikatglas (BPSG), Tetraethylorthosilikat-Oxid (TEOS-Oxid) oder dergleichen ausgebildet sein.
  • Die Gatestrukturen 150a und 150d sind über dem Isolationsbereich 114 ausgebildet, und die Gatestrukturen 150a und 150d sind von der dielektrischen Zwischenschicht 140 umgeben. Die Gatestruktur 150a umfasst eine Gateelektrodenschicht 154a und eine Gatedielektrikumsschicht 152a, und die Gatestruktur 150d umfasst eine Gateelektrodenschicht 154d und eine Gatedielektrikumsschicht 152d. In einigen Ausführungsformen sind die Gateelektrodenschichten 154a und 154d aus einem leitfähigen Material wie Aluminium (Al), Kupfer (Cu), Wolfram (W), Titan (Ti), Tantal (Ta) oder einem anderen geeigneten Material hergestellt. Gate-Abstandshalter 128 sind an den Seitenwänden der Gatestrukturen 150a und 150d ausgebildet.
  • Die dielektrische Struktur 172a hat eine Tiefe, die größer ist als die Summe der Tiefe des Isolationsbereichs 114 und der dielektrischen Zwischenschicht 140. Mit anderen Worten erstreckt sich die dielektrische Struktur 172a zu dem p-Wannenbereich 106 und dem n-Wannenbereich 104 und verläuft durch den Isolationsbereich 114. Wie oben beschrieben, sind der Isolationsbereich 114 und die dielektrische Struktur 172a aus unterschiedlichen Materialien hergestellt.
  • 5B zeigt eine Querschnittsansicht der SRAM-Struktur der SRAM-Zelle 10_1 entlang der Schnittlinie B-BB von 4 gemäß einigen Ausführungsformen der Offenbarung. Der p-Wannenbereich 106a und der n-Wannenbereich 104a sind auf dem Substrat 102 ausgebildet. Die Finnenstrukturen 112a und 112b sind auf dem p-Wannenbereich 106a ausgebildet, und die Finnenstrukturen 112c und 112d sind auf dem n-Wannenbereich 104a ausgebildet. Der Isolationsbereich 114 ist über dem p-Wannenbereich 106a und dem n-Wannenbereich 104a ausgebildet. Die Finnenstrukturen 112a bis 112d sind durch den Isolationsbereich 114 getrennt.
  • Die Gatedielektrikumsschicht 1520 ist über dem Isolationsbereich 114 und den Finnenstrukturen 112c und 112d ausgebildet. Die Gateelektrodenschicht 154e ist über den Gatedielektrikumsschicht 1520 ausgebildet und über einer oberen Fläche der Halbleiterfinnenstrukturen 112c und 112d angeordnet. Die Gateelektrodenschicht 154e und die Gatedielektrikumsschicht 1520 über der Halbleiterfinnenstruktur 112d bilden eine Gatestruktur für den Pull-Up-Transistor PU-2. Weiterhin ist die Gatedielektrikumsschicht 1520 über dem Isolationsbereich 114 und den Finnenstrukturen 112a und 112b ausgebildet. Die Gateelektrodenschicht 154c ist über den Gatedielektrikumsschicht 152c ausgebildet und über einer oberen Fläche der Halbleiterfinnenstrukturen 112b und 112a angeordnet. Die Gateelektrodenschicht 154e und die Gatedielektrikumsschicht 1520 über den Halbleiterfinnenstrukturen 112a und 112b bilden eine Gatestruktur für den Pass-Gate-Transistor PG-1. In 5B sind die Gatedielektrikumsschichten 1520 und 1520 durch die dielektrische Struktur 172a getrennt, und die Gateelektrodenschichten 154e und 154e sind durch die dielektrische Struktur 172a getrennt.
  • 5C zeigt eine Querschnittsansicht der SRAM-Struktur der SRAM-Zellen 10_1 und 10_2 entlang der Schnittlinie C-CC von 4 gemäß einigen Ausführungsformen der Offenbarung. Der p-Wannenbereich 106a und der n-Wannenbereich 104a sind auf dem Substrat 102 ausgebildet. Die Finnenstrukturen 112a und 112b sind auf dem p-Wannenbereich 106a ausgebildet und die Finnenstruktur 112d ist auf dem n-Wannenbereich 104a ausgebildet. Der Isolationsbereich 114 ist über dem p-Wannenbereich 106a und dem n-Wannenbereich 104a ausgebildet. Die Finnenstrukturen 112a, 112b und 112d sind durch den Isolationsbereich 114 getrennt.
  • Die Source/Drain-Struktur 130d bildet den Source/Drain-Bereich auf der Finnenstruktur 112d. In einigen Ausführungsformen ist die Source/Drain-Struktur 130d eine p-Epitaxiestruktur (EPI-Struktur). Die Source/Drain-Struktur 135b bildet den Source/Drain-Bereich auf der Finnenstruktur 112b, und die Source/Drain-Struktur 135a bildet den Source/Drain-Bereich auf der Finnenstruktur 112a. In einigen Ausführungsformen sind die Source/Drain-Strukturen 135a und 135b n-EPI-Strukturen. Die dielektrische Zwischenschicht 140 ist über dem Isolationsbereich 114, der Source/Drain-Struktur 130d und den Source/Drain-Strukturen 135a und 135b ausgebildet.
  • In einigen Ausführungsformen umfasst das Material der Source/Drain-Struktur 130d Epitaxiematerial. Das Epitaxiematerial ist ausgewählt aus einer Gruppe bestehend aus SiGe-Anteilen, SiGeC-Anteilen, Ge-Anteilen oder einer Kombination davon.
  • In einigen Ausführungsformen umfasst das Material der Source/Drain-Strukturen 135a und 135b Epitaxiematerial. Das Epitaxiematerial ist ausgewählt aus einer Gruppe bestehend aus SiP-Anteilen, SiC-Anteilen, SiPC, SiAs, Si oder einer Kombination davon.
  • Die 6A bis 6E zeigen Perspektivansichten von verschiedenen Stadien der Herstellung einer Halbleiterstruktur, die in Block 20 in 4 gezeigt ist, gemäß einigen Ausführungsformen. Die 7A bis 7E zeigen Querschnittsansichten verschiedener Stadien der Herstellung der Halbleiterstruktur gemäß einigen Ausführungsformen, die entlang der Linie A-AA in 4 gezeigt ist, und die 8A bis 8E zeigen Querschnittsansichten verschiedener Stadien der Herstellung der Halbleiterstruktur, die entlang der Linie B-BB in 4 gezeigt ist.
  • Wie in den 6A und 8A gezeigt, umfasst gemäß einigen Ausführungsformen ein Substrat 102 einen Wannenbereich 104a eines ersten Typs und einen Wannenbereich 106a eines zweiten Typs, und 7A ist an der Grenzfläche des Wannenbereich 104a des ersten Typs und des Wannenbereichs 106a des zweiten Typs (d. h. der in 4 gezeigten Linie A-AA) gezeigt. Das Substrat 102 kann ein Halbleiterwafer wie beispielsweise ein Siliziumwafer sein. Alternativ oder zusätzlich kann das Substrat 102 elementare Halbleitermaterialien, Verbindungshalbleitermaterialien und/oder Legierungshalbleitermaterialien umfassen. Die elementaren Halbleitermaterialien können kristallines Silizium, polykristallines Silizium, amorphes Silizium, Germanium und/oder Diamant umfassen, sind aber nicht darauf beschränkt. Die Verbindungshalbleitermaterialien können Siliziumkarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfassen, sind aber nicht darauf beschränkt. Die Legierungshalbleitermaterialien können SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfassen, sind aber nicht darauf beschränkt.
  • Der Wannenbereich 104a des ersten Typs und der Wannenbereich 106a des zweiten Typs können durch Dotieren verschiedener Arten von Dotierstoffen in das Substrat 102 ausgebildet werden. In einigen Ausführungsformen ist der Wannenbereich 104a des ersten Typs ein n-Wannenbereich, der mit n-Dotierstoffen dotiert ist, und der Wannenbereich 106a des zweiten Typs ist ein p-Wannenbereich, der mit p-Dotierstoffen dotiert ist. In einigen Ausführungsformen umfasst der Wannenbereich 104a des ersten Typs Si, SiGe, SiGeB, Ge, InSb, GaSb, InGaSb oder dergleichen und der Wannenbereich 106a des zweiten Typs umfasst Si, SiP, SiC, SiPC, InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder dergleichen.
  • Nachdem der Wannenbereich 104a des ersten Typs und der Wannenbereich 106a des zweiten Typs ausgebildet sind, werden gemäß einigen Ausführungsformen Finnenstrukturen 112a bis 112e über dem Substrat ausgebildet, wie in den 6A und 8A gezeigt. Insbesondere werden die Finnenstrukturen 112a und 112b gemäß einigen Ausführungsformen über dem Wannenbereich 106a des zweiten Typs ausgebildet, und die Finnenstrukturen 112c, 112d und 112e werden über dem Wannenbereich 106b des ersten Typs ausgebildet. Zusätzlich sind gemäß einigen Ausführungsformen die Finnenstrukturen 112c und 112e aneinander ausgerichtet, aber voneinander getrennt, wie in 6A gezeigt.
  • Die Finnenstrukturen 112a bis 112e können durch Strukturieren des Substrats 102 ausgebildet werden. Zum Beispiel können die Finnenstrukturen 112a und 112b durch Strukturieren des Wannenbereichs 106a des zweiten Typs ausgebildet werden, und die Finnenstrukturen 112c, 112d und 112e können durch Strukturieren des Wannenbereichs 104a des ersten Typs ausgebildet werden.
  • Nachdem die Finnenstrukturen 112a bis 112e ausgebildet sind, wird gemäß einigen Ausführungsformen eine Isolationsstruktur 114 über dem Substrat 102 ausgebildet, und die Finnenstrukturen 112a bis 112e sind von der Isolationsstruktur 114 umgeben, wie in den 6A, 7A und 8A gezeigt. Die Isolationsstruktur 114 kann ausgebildet werden, indem eine Isolationsschicht über dem Substrat 102 abgeschieden wird und die Isolationsschicht vertieft wird. In einigen Ausführungsformen ist die Isolationsstruktur 114 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Fluor-dotiertem Silikatglas (FSG) oder anderen Low-k-Dielektrika hergestellt.
  • Als nächstes werden gemäß einigen Ausführungsformen Dummy-Gatestapelleitungen 122a bis 122d über die Finnenstrukturen 112a bis 112e hinweg ausgebildet und erstrecken sich auf die Isolationsstruktur 114, wie in den 6A, 7A und 8A gezeigt. Insbesondere werden die Dummy-Gatestapelleitungen 122a und 122b gemäß einigen Ausführungsformen über die Finnenstrukturen 112a und 112b über dem Wannenbereich 106a des zweiten Typs und über die Finnenstrukturen 112e und 122d über dem Wannenbereich 104a des ersten Typs ausgebildet. Zusätzlich werden die Dummy-Gatestapelleitungen 122c und 122d gemäß einigen Ausführungsformen über die Finnenstrukturen 112a und 112b hinweg über dem Wannenbereich 106a des zweiten Typs und über die Finnenstrukturen 112c und 122d hinweg über dem Wannenbereich 104a des ersten Typs ausgebildet.
  • In einigen Ausführungsformen umfassen die Dummy-Gatestapelleitungen 122a bis 122d jeweils eine Gatedielektrikumsschicht 124 und eine Gateelektrodenschicht 126, die über der Gatedielektrikumsschicht 124 ausgebildet ist. In einigen Ausführungsformen ist die Gatedielektrikumsschicht 124 aus Siliziumoxid hergestellt. In einigen Ausführungsformen ist die Gateelektrodenschicht 126 aus Polysilizium hergestellt.
  • Nachdem die Dummy-Gatestapelleitungen 122a bis 122d ausgebildet sind, werden gemäß einigen Ausführungsformen Gate-Abstandshalter 128 an den Seitenwänden der Dummy-Gatestapelleitungen 122a bis 122d ausgebildet, wie in den 6B und 7B gezeigt. In einigen Ausführungsformen sind die Gate-Abstandshalter 128 aus Siliziumnitrid, Siliziumoxid, Siliziumkarbid, Siliziumoxynitrid oder anderen geeigneten Materialien hergestellt.
  • Als nächstes werden gemäß einigen Ausführungsformen Source/Drain-Strukturen in den Finnenstrukturen 112a bis 112e benachbart zu den Dummy-Gatestapelleitungen 122a bis 122d ausgebildet, wie in 6B gezeigt. Insbesondere werden gemäß einigen Ausführungsformen die Source/Drain-Strukturen 135a in der Finnenstruktur 112a an gegenüberliegenden Seiten der Dummy-Gatestapelleitungen 122a bis 122d ausgebildet, und die Source/Drain-Strukturen 135b werden in der Finnenstruktur 112b an gegenüberliegenden Seiten der Dummy-Gatestapelleitungen 122a bis 122d über dem Wannenbereich 106a des zweiten Typs ausgebildet. Zusätzlich werden gemäß einigen Ausführungsformen die Source/Drain-Strukturen 130c in den Finnenstrukturen 112c und 112e an gegenüberliegenden Seiten der Dummy-Gatestapelleitungen 122a und 122d ausgebildet, und die Source/Drain-Strukturen 130d (in 6B nicht gezeigt; in 9 gezeigt) werden in der Finnenstruktur 112d an gegenüberliegenden Seiten der Dummy-Gatestapelleitungen 122b und 122c über dem Wannenbereich 104a des ersten Typs ausgebildet.
  • Die Source/Drain-Strukturen 135a, 135b, 130c und 130d können ausgebildet werden, indem die Finnenstrukturen 112a bis 112e vertieft werden und Halbleitermaterialien in den Vertiefungen durch ein Durchführen von Epitaxieprozessen (Epi-Prozessen) gezüchtet werden. Die Halbleitermaterialien können Si, SiP, SiC, SiPC, InP, GaAs, AlAs, InAs, InAlAs, InGaAs, SiGe, SiGeB, Ge, InSb, GaSb, InGaSb oder dergleichen umfassen.
  • Nachdem die Source/Drain-Strukturen 135a, 135b, 130c und 130d ausgebildet sind, wird gemäß einigen Ausführungsformen eine dielektrische Zwischenschicht (ILD-Schicht) 140 um die Dummy-Gatestapelleitungen 122a bis 112d herum so ausgebildet, dass sie die Source/Drain-Strukturen 135a, 135b, 130c und 130d und die Isolationsstruktur 114 abdeckt, wie in den 6B und 7B gezeigt. Die dielektrische Zwischenschicht 140 kann Mehrfachschichten umfassen, die aus mehreren Dielektrika hergestellt sind, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG) und/oder anderen anwendbaren Low-k-Dielektrika. Die dielektrische Zwischenschicht 140 kann durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD) oder andere anwendbare Prozesse ausgebildet werden.
  • Nachdem die dielektrische Zwischenschicht 140 ausgebildet ist, werden gemäß einigen Ausführungsformen die Dummy-Gatestapelleitungen 122a bis 122d durch Gatestapelleitungen 142a bis 142d ersetzt, wie in den 6B, 7B und 8B gezeigt. In einigen Ausführungsformen umfassen die Gatestapelleitungen 142a bis 142d jeweils Gatedielektrikumsschichten 144 und Gateelektrodenschichten 146.
  • In einigen Ausführungsformen sind die Gatedielektrikumsschichten 144 aus High-k-Dielektrika wie Metalloxiden, Metallnitriden, Metallsilikaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilikaten oder Oxynitriden von Metallen hergestellt. Beispiele des High-k-Dielektrikums umfassen, ohne darauf beschränkt zu sein, Hafniumoxid (Hf02), Hafnium-Siliziumoxid (HfSiO), Hafnium-Siliziumoxynitrid (HfSiON), Hafnium-Tantaloxid (HfTaO), Hafnium-Titanoxid (HfTiO), Hafnium-Zirkoniumoxid (HfZrO), Zirkoniumoxid, Titanoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxidlegierung (HfO2-Al2O3) oder andere anwendbare Dielektrika.
  • In einigen Ausführungsformen sind die Gateelektrodenschichten 146 aus einem leitfähigen Material wie Aluminium, Kupfer, Wolfram, Titan, Tantal oder anderen anwendbaren Materialien hergestellt. Die Gatestapelleitungen 142a bis 142d können ferner Austrittsarbeitsschichten (nicht gezeigt) zwischen den Gatedielektrikumsschichten 144 und den Gateelektrodenschichten 146 umfassen, so dass die Gatestapelleitungen 142a bis 142d die richtigen Austrittsarbeitswerte aufweisen können.
  • Als nächstes wird gemäß einigen Ausführungsformen eine Maskenschicht 148 so ausgebildet, dass sie die Gatestapelleitungen 142a bis 142d und die dielektrische Zwischenschicht 140 bedeckt, wie in den 6C, 7C und 8C gezeigt. Zusätzlich umfasst die Maskenschicht 148 gemäß einigen Ausführungsformen eine Öffnung 160, die die Abschnitte der Gatestapelleitungen 142b und 142c freilegt, die dazu vorgesehen sind, in einem nachfolgenden Ätzprozess geschnitten (z. B. entfernt) zu werden. Wie in 7C gezeigt, legt die Öffnung 160 gemäß einigen Ausführungsformen einige Abschnitte der Gatestapelleitungen 142b und 142c und der Gate-Abstandshalter 128 und die Abschnitte der dielektrischen Zwischenschicht 140 zwischen den freigelegten Abschnitten der Gatestapelleitungen 142b und 142c und benachbart zu ihnen frei.
  • In einigen Ausführungsformen ist die Maskenschicht 148 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumoxid, Titannitrid, Siliziumkarbid, einem oder mehreren anderen anwendbaren Materialien oder einer Kombination davon hergestellt. Die Maskenschicht 148 kann ausgebildet werden, indem eine dielektrische Schicht unter Verwendung eines Rotationsbeschichtungsprozesses, eines CVD-Prozesses, eines PVD-Prozesses oder anderer anwendbarer Prozesse abgeschieden wird und die dielektrische Schicht durch eine Öffnung in einer Photoresistschicht (nicht gezeigt) strukturiert wird, die über der dielektrische Schicht ausgebildet ist.
  • Nachdem die Maskenschicht 148 ausgebildet ist, werden gemäß einigen Ausführungsformen die freiliegenden Abschnitte der Gatestapelleitungen 142b und 142c und die freiliegenden Abschnitte der dielektrischen Zwischenschicht 140 durch die Öffnung 160 der Maskenschicht 148 geätzt, um eine Vertiefung 162 auszubilden, wie in den 6D, 7D und 8D gezeigt.
  • In einigen Ausführungsformen werden die Abschnitte der Gatestapelleitungen 142b und 142c, der Gate-Abstandshalter 128 und der dielektrischen Zwischenschicht 140, die durch die Öffnung 160 der Maskenschicht 148 freigelegt sind, in einem Ätzprozess geätzt. Zusätzlich kann ein Ätzmittel (z. B. ein Ätzgas), das in dem Ätzprozess verwendet wird, eine höhere Ätzrate für die Materialien in den Gatestapelleitungen 142b und 142c als für die der Gate-Abstandshalter 128 und der dielektrischen Zwischenschicht 140 aufweisen. Obwohl die Seitenwände der Öffnung 160 in der Maskenschicht im Wesentlichen gerade sind, müssen die Seitenwände der resultierenden Vertiefung 162 aufgrund der Unterschiede der Ätzrate der unterschiedlichen Materialien nicht gerade sein (Details werden später beschrieben und gezeigt).
  • Zusätzlich werden gemäß einigen Ausführungsformen die Abschnitte der Isolationsstruktur 114 und die oberen Abschnitte des Wannenbereichs 104a des ersten Typs und des Wannenbereichs 106a des zweiten Typs unter der Öffnung 160 ebenfalls geätzt, so dass sich die Vertiefung 162 ferner durch die Isolationsstruktur 114 erstreckt und sich in den Wannenbereich 104a des ersten Typs und in den Wannenbereich 106a des zweiten Typs erstreckt, wie in den 7D und 8D gezeigt. In einigen Ausführungsformen wird die Vertiefung 162 über der Grenzfläche des Wannenbereichs 104a des ersten Typs und des Wannenbereichs 106a des zweiten Typs ausgebildet, und die Grenzfläche des Wannenbereichs 104a des ersten Typs und des Wannenbereichs 106a des zweiten Typs wird durch die Vertiefung 162 freigelegt.
  • Da der Ätzprozess zum Ausbilden der Vertiefung 162 eine höhere Ätzrate bezüglich der Gatestapelleitungen 142b und 142c als bezüglich der Gate-Abstandshalter 128 und der dielektrischen Zwischenschicht 140 aufweist, sind gemäß einigen Ausführungsformen die ursprünglich unter den Gatestapelleitungen 142b und 142c liegenden Böden der Vertiefung 162 niedriger als die Böden der Vertiefung 162, die ursprünglich unter den Gate-Abstandshaltern 128 und der dielektrischen Zwischenschicht 140 liegen, wie in 7D gezeigt. Obwohl die ursprünglich unter den Gatestapelleitungen 142b und 142c liegenden Abschnitte der Vertiefung 162 relativ tief sind, durchdringt die Vertiefung 162 den Wannenbereich 104a des ersten Typs und den Wannenbereich 106a des zweiten Typs nicht. Das heißt, dass der unterste Teil der Vertiefung 162 gemäß einigen Ausführungsformen höher als die unteren Flächen des Wannenbereichs 104a des ersten Typs und des Wannenbereichs 106a des zweiten Typs ist.
  • Nachdem die Vertiefung 162 ausgebildet ist, wird gemäß einigen Ausführungsformen ein Vorbehandlungsprozess an den Seitenwänden und den unteren Flächen der Vertiefung 162 durchgeführt. Der Vorbehandlungsprozess kann so konfiguriert sein, dass er ungesättigte Si-H-Bindungen („dangling bonds“) und Si/SiO2-Grenzflächenfallen passiviert. In einigen Ausführungsformen umfasst der Vorbehandlungsprozess das Aufbringen eines Plasmas eines Behandlungsgases auf die Seitenwände und die unteren Flächen der Vertiefung 162, und das Behandlungsgas umfasst O2, H2, N2H2 oder dergleichen. Das Wasserstoffatom in dem Behandlungsgas kann die Defekte innerhalb oder auf der Oberfläche der Si-Atome passivieren, ohne zusätzliche Elektronen zu erzeugen. In einigen Ausführungsformen umfasst der Vorbehandlungsprozess das Aufbringen von F enthaltendem Gas, P enthaltendem Gas oder O enthaltendem Gas so, dass es interstitiell oder substituierend in das Si-Gitter einsetzt wird, so dass die Verarmungsladung auf den Si-Oberflächen verändert werden kann oder sich mehr SiO2 bildet, um einen Verarmungseffekt abzuschwächen.
  • Danach wird gemäß einigen Ausführungsformen eine dielektrische Struktur 172a in der Vertiefung 162 ausgebildet und die Maskenschicht 148 wird entfernt, um eine Halbleiterstruktur 100 wie in den 6E, 7E und 8E gezeigt auszubilden. Wie in 6E gezeigt, durchdringt gemäß einigen Ausführungsformen die dielektrische Struktur 172a die Gatestapelleitungen 142b und 142c und erstreckt sich in die dielektrische Zwischenschicht 140 an gegenüberliegenden Seiten der Gatestapelleitungen 142b und 142c. In einigen Ausführungsformen kann ein Verhältnis der Länge L der dielektrische Struktur 172a zu einem Mittenabstand P der Gatestapelleitungen 142b und 142c in einem Bereich von etwa 2,5 bis etwa 3 liegen. Der Mittenabstand P kann als der Abstand zwischen der Mitte der Gatestapelleitung 142b und der Mitte der Gatestapelleitung 142c definiert sein.
  • Wie in 4 gezeigt, können dielektrische Strukturen (z. B. die dielektrischen Strukturen 172a und 172b) so ausgebildet sein, dass sie die Gatestapelleitungen 142a bis 142d in verschiedene Gatestrukturen trennen, obwohl die 6E, 7E und 8E nur die dielektrische Struktur 172a zeigen. Insbesondere wird gemäß einigen Ausführungsformen die Gatestapelleitung 142b geschnitten, um die Gatestrukturen 150b und 150f auszubilden, die durch die dielektrische Struktur 172a getrennt sind, und die Gatestapelleitung 142c wird geschnitten, um die Gatestrukturen 150c und 150e auszubilden, die durch die dielektrische Struktur 172a getrennt sind, wie in 6E gezeigt. Zusätzlich werden gemäß einigen Ausführungsformen auch die Gatestapelleitungen 142a und 142d geschnitten (in 6E nicht gezeigt; in 4 gezeigt), um die Gatestrukturen 150a und 150d auszubilden.
  • In einigen Ausführungsformen umfassen die Gatestrukturen 150a, 150b, 150c, 150d, 150e und 150f Gatedielektrikumsschichten 152a, 152b, 152c, 152d, 152e bzw. 152f (d. h. die Gatedielektrikumsschicht 144) und Gateelektrodenschichten 154a. 154b, 154c, 154d, 154e bzw. 154f (d. h. die Gateelektrodenschicht 146).
  • In einigen Ausführungsformen wird die dielektrische Struktur 172a ausgebildet, indem ein Dielektrikum abgeschieden wird, um die Vertiefung 162 zu füllen, und das Dielektrikum poliert wird, bis die obere Fläche der dielektrischen Zwischenschicht 140 freigelegt ist. Das Dielektrikum zum Ausbilden der dielektrischen Struktur 172a kann gemäß den Anwendungen so ausgewählt werden, dass es das Übergangsprofil in dem Substrat 102 ändert und den Leckstrom in dem Substrat 102 verringert. In einigen Ausführungsformen ist die dielektrische Struktur 172a aus einem stickstoffhaltigen Material wie SiN, SiOCN und SiON hergestellt, um einen positiv geladenen verarmten Bereich zu induzieren. In einigen Ausführungsformen ist die dielektrische Struktur 172a aus einem sauerstoffhaltigen Material wie SiO2 hergestellt, um einen neutralen verarmten Bereich zu induzieren. In einigen Ausführungsformen ist die dielektrische Struktur 172a aus einem sauerstoffhaltigen Material wie SiOx (wobei x eine positive ganze Zahl ist) hergestellt, um einen negativ geladenen verarmten Bereich zu induzieren. In einigen Implementierungen wird, wenn die dielektrische Struktur 172a einen negativ geladenen verarmten Bereich induzieren soll, die dielektrische Struktur 172a implantiert oder plasmabehandelt.
  • In einigen Ausführungsformen wird, nachdem das Dielektrikum in der Vertiefung 162 ausgebildet ist, eine Plasmabehandlung durchgeführt. In einigen Ausführungsformen umfasst die Plasmabehandlung das Einbringen von Dotierstoffen in das Dielektrikum. In einigen Ausführungsformen umfassen die Dotierstoffe Fluor, Bor, Stickstoff, Phosphor oder dergleichen. Die Plasmabehandlung kann so konfiguriert sein, dass die Eigenschaften der dielektrischen Struktur 172a so modifiziert werden, dass das Übergangsprofil in dem Substrat 102 entsprechend eingestellt werden kann.
  • Wie in den 6E und 7E gezeigt, umfasst die dielektrische Struktur 172a gemäß einigen Ausführungsformen erste Abschnitte 173, die zwischen den Gatestrukturen 150b und 150f und zwischen den Gatestrukturen 150e und 150e angeordnet sind, und einen zweiten Abschnitt 174 und dritte Abschnitte 175 an gegenüberliegenden Seiten der ersten Abschnitte 173.
  • 9 ist eine Querschnittsansicht der in 6E und in 4 entlang der Linie CC-C gezeigten Halbleiterstruktur 100 gemäß einigen Ausführungsformen. In einigen Ausführungsformen ist aufgrund der Unterschiede der Ätzrate gegenüber unterschiedlichen Materialien beim Ausbilden der Vertiefung 162 die Breite W1 des ersten Abschnitts 173 größer als die Breite W2 des zweiten Abschnitts 174. Außerdem sind die unteren Flächen der ersten Abschnitte 173, der zweiten Abschnitte 174 und der dritten Abschnitte 175 der dielektrischen Struktur 172a gemäß einigen Ausführungsformen nicht flach.
  • Wie zuvor beschrieben, kann die Vertiefung 162 die dielektrische Zwischenschicht 140 und die Isolationsstruktur 114 durchdringen und sich in den Wannenbereich 104a des ersten Typs und den Wannenbereich 106a des zweiten Typs erstrecken. Daher befindet sich der zweite Abschnitt 174 der dielektrischen Struktur 172a gemäß einigen Ausführungsformen zwischen zwei Abschnitten der dielektrischen Zwischenschicht 140 und der Isolationsstrukturen 114 und weist einen erweiterten Abschnitt unter der Isolationsstruktur 114 und direkt über der Grenzfläche des Wannenbereichs 104a des ersten Typs und des Wannenbereichs 106a des zweiten Typs auf, wie in 9 gezeigt. Der erweiterte Abschnitt kann einen Bereich verarmter Ladung in dem Substrat 102 induzieren, so dass die elektrischen Ladungen in dem Substrat 102 durch den erweiterten Abschnitt 173 beeinflusst werden.
  • In einigen Ausführungsformen liegt die Dicke T2 des erweiterten Abschnitts des zweiten Abschnitts 174 der dielektrischen Struktur 172a in einem Bereich von etwa 10 nm bis etwa 70 nm. Der erweiterte Abschnitt des zweiten Abschnitts 174 sollte dick genug sein, damit der Leckstrom in der Halbleiterstruktur 100 verringert werden kann. Andererseits darf der erweiterte Abschnitt des zweiten Abschnitts 174 nicht zu dick sein, damit der erste Abschnitt 173 den Wannenbereich 104a des ersten Typs und den Wannenbereich 106a des zweiten Typs nicht durchdringt.
  • In einigen Ausführungsformen weist der erste Abschnitt 173 der dielektrischen Struktur 172a einen erweiterten Abschnitt auf, der sich in den Wannenbereich 104a des ersten Typs und den Wannenbereich 106a des zweiten Typs erstreckt, und die Dicke T1 des ersten Abschnitts 173 ist größer als die Dicke T2 des zweiten Abschnitts 174. Der erste Abschnitt 173 der dielektrischen Struktur 172a durchdringt jedoch nicht den Wannenbereich 104a des ersten Typs und den Wannenbereich 106a des zweiten Typs. In einigen Ausführungsformen liegt die Dicke T1 des erweiterten Abschnitts des ersten Abschnitts 173 der dielektrischen Struktur 172a in einem Bereich von etwa 30 nm bis etwa 100 nm. Die erweiterten Abschnitte der ersten Abschnitte 173 und des zweiten Abschnitts 174 können als die Abschnitte definiert werden, die unter dem Boden der Isolationsstruktur 114 liegen, und die Dicke kann vom Niveau des Bodens der Isolationsstruktur 114 bis zum untersten Punkt der erweiterten Abschnitte gemessen werden.
  • In einigen Ausführungsformen liegt das Verhältnis der Dicke T1 zu der Dicke T2 in einem Bereich von etwa 2 bis etwa 5. Das oben beschriebene Verhältnis kann mit der Differenz der Ätzrate in den verschiedenen Bereichen zusammenhängen. Daher sollte das Verhältnis nicht zu niedrig sein, da sonst beim Ausbilden der Vertiefung 162 zu viel laterales Ätzen auftreten kann. Andererseits sollte das Verhältnis nicht zu hoch sein, damit die Leistung der Halbleiterstruktur aufgrund des Ladungseffekts bei starkem Plasmabeschuss nicht beeinträchtigt wird.
  • Die 10A bis 10C zeigen Querschnittsansichten zum Ausbilden einer Halbleiterstruktur 100' gemäß einigen Ausführungsformen. Prozesse und Materialien zum Ausbilden der Halbleiterstruktur 100' können den oben beschriebenen Prozessen zum Ausbilden der Halbleiterstruktur 100 ähneln oder gleichen, mit der Ausnahme, dass die Vertiefung zum Schneiden der Gatestapelleitungen durch ein Durchführen von zwei Ätzprozessen ausgebildet wird.
  • Genauer gesagt werden gemäß einigen Ausführungsformen die in den 7A bis 7C gezeigten Prozesse durchgeführt, und es wird eine erste Vertiefung 162-1 ausgebildet, indem ein erster Ätzprozess 163 durch die Öffnung 160 der Maskenschicht 148 wie in 10A gezeigt durchgeführt wird, und es wird eine zweite Vertiefung 162-2 ausgebildet, indem ein zweiter Ätzprozesses 165 durch die erste Vertiefung 162-1 wie in 10B gezeigt durchgeführt wird.
  • Während des ersten Ätzprozesses 163 werden gemäß einigen Ausführungsformen die Gatestapelleitungen, die Gate-Abstandshalter und die dielektrische Zwischenschicht, die durch die Öffnung 160 der Maskenschicht 148 freigelegt sind, geätzt, bis die obere Fläche der Isolationsstruktur 114 freigelegt ist, wie in 10A gezeigt. Zusätzlich verbleiben gemäß einigen Ausführungsformen einige Abschnitte der Gate-Abstandshalter 128', der Gatedielektrikumsschichten 144' und der Gateelektrodenschichten (nicht gezeigt) unter der Öffnung 160 noch in der ersten Vertiefung 162-1.
  • Gemäß einigen Ausführungsformen wird, nachdem der erste Ätzprozess 163 durchgeführt worden ist, der zweite Ätzprozess 165 durchgeführt, um die Gate-Abstandshalter 128', die Gatedielektrikumsschichten 144' und die Gateelektrodenschichten 146' unter der Öffnung 160 vollständig zu entfernen, wie in 10B gezeigt. Zusätzlich werden gemäß einigen Ausführungsformen die Isolationsstruktur 114, der Wannenbereich 104a des ersten Typs und der Wannenbereich 106a des zweiten Typs durch die erste Vertiefung 162-1 geätzt, um die zweite Vertiefung 162-2 auszubilden, die sich durch die Isolationsstruktur 114 und in den oberen Abschnitt des Wannenbereichs 104a des ersten Typs und des Wannenbereichs 106a des zweiten Typs erstreckt.
  • In einigen Ausführungsformen unterscheiden sich die in dem ersten Ätzprozess 163 verwendeten Ätzmittel von den in dem zweiten Ätzprozess 165 verwendeten Ätzmitteln. In einigen Ausführungsformen weist ein in dem ersten Ätzprozess 163 verwendetes Ätzmittel (z. B. ein Ätzgas) eine relativ hohe Ätzrate für die Materialien in den Gatestapelleitungen 142b und 142c auf, während ein in dem zweiten Ätzprozess 163 verwendetes Ätzmittel (z. B. ein Ätzgas) eine relativ hohe Ätzrate für die Materialien der Isolationsstruktur 114 (z. B. SiO2 und Si) und des Substrats 102 (einschließlich des Wannenbereichs 104a des ersten Typs und des Wannenbereichs 106a des zweiten Typs) aufweist.
  • Nachdem die zweite Vertiefung 162-2 ausgebildet ist, wird gemäß einigen Ausführungsformen eine dielektrische Struktur 172a' in der zweiten Vertiefung 162-2 ausgebildet, wie in 10C gezeigt. Die Prozesse und Materialien zum Ausbilden der dielektrischen Struktur 172a' können denen zum Ausbilden der dielektrischen Struktur 172a ähneln oder gleichen, die in 7E gezeigt ist, und werden daher hier nicht wiederholt.
  • Die 11A und 11B zeigen Querschnittsansichten zum Ausbilden einer Halbleiterstruktur 100" gemäß einigen Ausführungsformen. Prozesse und Materialien zum Ausbilden der Halbleiterstruktur 100" können denjenigen zum Ausbilden der Halbleiterstrukturen 100 und 100' ähneln oder gleichen, die oben beschrieben sind, mit der Ausnahme, dass eine native Oxidschicht ausgebildet wird, wenn die Gatestapelleitungen, die Gate-Abstandshalter und die dielektrische Zwischenschicht geätzt werden.
  • Genauer gesagt werden gemäß einigen Ausführungsformen die in den 7A bis 7D oder den 10A und 10B gezeigte Prozesse durchgeführt, um eine Vertiefung 162" auszubilden, und eine native Oxidschicht 171 wird ausgebildet, wie in 11A gezeigt. Die native Oxidschicht kann aufgrund der Ätzmittel gebildet werden, die in dem Ätzprozess zum Ausbilden der Vertiefung 162" verwendet werden. In einigen Ausführungsformen wird die native Oxidschicht an den Seitenwänden und den unteren Flächen der Vertiefung 162" ausgebildet. In einigen Ausführungsformen liegt die Dicke der nativen Oxidschicht 171 in einem Bereich von etwa 1 nm bis etwa 3 nm.
  • Als nächstes wird gemäß einigen Ausführungsformen eine dielektrische Struktur 172a" in der zweiten Vertiefung 162" ausgebildet, wie in 11B gezeigt. Die Prozesse und Materialien zum Ausbilden der dielektrischen Struktur 172a" können denen zum Ausbilden der dielektrischen Struktur 172a ähneln oder gleichen, die in 7E gezeigt ist, und werden daher hier nicht wiederholt.
  • 12 zeigt eine Querschnittsansicht einer Halbleiterstruktur 100'" gemäß einigen Ausführungsformen. Prozesse und Materialien zum Ausbilden der Halbleiterstruktur 100"' können den oben beschriebenen Prozessen zum Ausbilden der Halbleiterstrukturen 100 und 100' ähneln oder gleichen, mit der Ausnahme, dass zwei Dielektrika in der Vertiefung abgeschieden werden, um eine dielektrische Struktur 172a'" auszubilden.
  • Genauer gesagt können gemäß einigen Ausführungsformen die in den 7A bis 7D, 10A und 10B gezeigten Prozesse durchgeführt werden, um eine Vertiefung auszubilden, und eine erste Dielektrikumsschicht 172a-1 wird konform auf den Seitenwänden und der unteren Fläche der Vertiefung abgeschieden und eine zweite Dielektrikumsschicht 172a-2 wird über der ersten Dielektrikumsschicht 172a-1 abgeschieden, um eine dielektrische Struktur 172a'" wie in 12 gezeigt auszubilden.
  • Wie zuvor beschrieben, kann das Übergangsprofil geändert werden, indem das Material der dielektrischen Struktur abgestimmt wird. Dementsprechend umfasst in einigen Ausführungsformen die dielektrische Struktur 172a'" die erste Dielektrikumsschicht 172a-1 und die zweite Dielektrikumsschicht 172a-2, die aus verschiedenen Dielektrika hergestellt sind. In einigen Ausführungsformen ist die erste Dielektrikumsschicht 172a-1 aus einem sauerstoffhaltigen Material (z. B. Siliziumoxid) hergestellt und die zweite Dielektrikumsschicht 172a-2 ist aus einem stickstoffhaltigen Material (z. B. Siliziumnitrid) hergestellt.
  • Darüber hinaus kann der durch die dielektrische Struktur 172'" induzierte Bereich verarmter Ladung durch Einstellen der Dicke der ersten Dielektrikumsschicht 172a-1 und der zweiten Dielektrikumsschicht 172a-2 eingestellt werden. In einigen Ausführungsformen ist die Dicke T3 der zweiten Dielektrikumsschicht 172a-2 größer als die Dicke T4 der ersten Dielektrikumsschicht 172a-1, so dass der Leckstrom von dem p+- zu dem p-Wannenbereich verringert werden kann, wie in 12 gezeigt.
  • 13 zeigt eine Querschnittsansicht einer Halbleiterstruktur 100"" gemäß einigen Ausführungsformen. Prozesse und Materialien zum Ausbilden der Halbleiterstruktur 100"" können den oben zum Ausbilden der Halbleiterstrukturen 100"' beschriebenen ähneln oder gleichen, mit der Ausnahme, dass die native Oxidschicht 171 unter der ersten Dielektrikumsschicht 172a-1 und der zweiten Dielektrikumsschicht 172a-2 ausgebildet wird.
  • Genauer gesagt werden gemäß einigen Ausführungsformen die in 11A gezeigten Prozesse durchgeführt, um eine Vertiefung auszubilden, und die erste Dielektrikumsschicht 172a-1 wird über der nativen Oxidschicht 171 abgeschieden und die zweite Dielektrikumsschicht 172a-2 wird über der ersten Dielektrikumsschicht 172a-1 abgeschieden, um eine Halbleiterstruktur 100"" wie in 13 gezeigt auszubilden. In einigen Ausführungsformen sind die erste Dielektrikumsschicht 172a-1, die zweite Dielektrikumsschicht 172a-2 und die native Oxidschicht 171 aus unterschiedlichen Dielektrika hergestellt.
  • Wie oben beschrieben, kann das Übergangsprofil in dem Substrat 102 durch Ausbilden der dielektrischen Strukturen (z. B. der dielektrischen Struktur 172a, 172a', 172a", 172a'" und 172a"") eingestellt werden. In einigen Ausführungsformen kann das Übergangsprofil geändert werden, indem die Dicke der erweiterten Abschnitte der dielektrischen Struktur unter der Isolationsstruktur 114 eingestellt wird. In einigen Ausführungsformen kann das Übergangsprofil geändert werden, indem ein Vorbehandlungsprozess an der Vertiefung (z. B. der Vertiefung 162) durchgeführt wird, bevor das Material zum Ausbilden der dielektrischen Strukturen abgeschieden wird. In einigen Ausführungsformen kann das Übergangsprofil geändert werden, indem das Material zum Ausbilden der dielektrischen Strukturen (z. B. der dielektrischen Struktur 172a) abgestimmt/geändert wird und mehrere Dielektrika zum Ausbilden der dielektrischen Strukturen (z. B. der dielektrischen Struktur 172a", 172a'" und 172a"") verwendet werden.
  • Die oben beschriebenen Finnen können durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse, beispielsweise Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstjustierte Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner als die sind, die sonst mit einem einzigen, direkten Photolithographieprozess erhalten werden können. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden neben der strukturierten Opferschicht unter Verwendung eines selbstjustierten Prozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter können dann verwendet werden, um die Finnen zu strukturieren.
  • Es sind Ausführungsformen für SRAM-Strukturen vorgesehen. In einem n-Wannenbereich ausgebildete PMOS-Transistoren und in einem p-Wannenbereich ausgebildete NMOS-Transistoren sind durch einen Isolationsbereich (z. B. eine STI) getrennt. Eine dielektrische Struktur wird an einer Grenze (oder einem Übergang, einer Grenzfläche) zwischen dem p- und dem n-Wannenbereichen ausgebildet. Die dielektrische Struktur durchdringt den Isolationsbereich. Wenn ferner die dielektrische Struktur ein Auffüllmaterial mit positiver Ladung umfasst, wird ein erster Leckstrom von dem n+-Bereich des NMOS-Transistors in dem p-Wannenbereich in den n-Wannenbereich verringert. Wenn die dielektrische Struktur ein Auffüllmaterial mit negativer Ladung umfasst, wird ein zweiter Leckstrom von dem p+-Bereich des PMOS-Transistors in dem n-Wannenbereich in den p-Wannenbereich verringert. So können durch Abstimmen des Auffüllmaterials der dielektrischen Struktur der erste und der zweite Leckstrom verringert werden, wodurch ein Latch-Up verhindert wird, ohne die Wannenimplantationsbedingungen des p- und des n-Wannenbereichs zu ändern.
  • In einigen Ausführungsformen ist eine SRAM-Struktur vorgesehen. Die SRAM-Struktur umfasst ein Substrat, einen p-Wannenbereich über dem Substrat, einen n-Wannenbereich über dem Substrat, einen PMOS-Transistor in dem n-Wannenbereich, einen NMOS-Transistor in dem p-Wannenbereich, eine Isolationsschicht über der Grenze (oder dem Übergang, der Grenzfläche) zwischen dem p-Wannenbereich und dem n-Wannenbereich und eine dielektrische Struktur, die in der Isolationsschicht ausgebildet ist und sich von dem Isolationsbereich zu der Grenze (oder dem Übergang, der Grenzfläche) zwischen dem p-Wannenbereich und dem n-Wannenbereich erstreckt. Die Tiefe der dielektrischen Struktur ist größer als die der Isolationsschicht. Der PMOS-Transistor ist durch die Isolationsschicht von dem NMOS-Transistor getrennt. Über dem PMOS-Transistor und dem NMOS-Transistor ist eine dielektrische Schicht angeordnet. In einigen Fällen erstreckt sich die dielektrische Struktur von dem n-Wannenbereich durch die Isolationsschicht und zu einer oberen Fläche der dielektrischen Schicht.
  • In einigen Ausführungsformen ist eine SRAM-Struktur vorgesehen. Ein erster Pull-Down-Transistor ist in einem ersten p-Wannenbereich über einem Substrat ausgebildet. Ein erster Pull-Up-Transistor ist in einem n-Wannenbereich über dem Substrat ausgebildet. Ein zweiter Pull-Down-Transistor ist in einem zweiten p-Wannenbereich über dem Substrat ausgebildet, wobei der n-Wannenbereich zwischen dem ersten und dem zweiten p-Wannenbereich angeordnet ist. Ein zweiter Pull-Up-Transistor ist in dem n-Wannenbereich ausgebildet. Ein erster Pass-Gate-Transistor ist in dem ersten p-Wannenbereich ausgebildet. Ein zweiter Pass-Gate-Transistor ist in dem zweiten p-Wannenbereich ausgebildet. Eine erste dielektrische Struktur ist an einer ersten Grenze (oder einem ersten Übergang, einer ersten Grenzfläche) zwischen dem ersten p-Wannenbereich und dem n-Wannenbereich ausgebildet. Eine zweite dielektrische Struktur ist an einer zweiten Grenze (oder einem zweiten Übergang, einer zweiten Grenzfläche) zwischen dem zweiten p-Wannenbereich und dem n-Wannenbereich ausgebildet. Gateelektroden des ersten Pass-Gate-Transistors und des zweiten Pull-Up-Transistors sind durch die erste Isolationsstruktur getrennt und Gateelektroden des zweiten Pass-Gate-Transistors und des ersten Pull-Up-Transistors sind durch die zweite Isolationsstruktur getrennt.
  • In einigen Ausführungsformen ist ein Verfahren zum Ausbilden einer SRAM-Struktur vorgesehen. Das Verfahren umfasst ein Ausbilden einer ersten Finnenstruktur über einem Substrat und ein Ausbilden einer Isolationsstruktur um die erste Finnenstruktur herum. Das Verfahren umfasst ferner ein Ausbilden einer ersten Gatestapelleitung über die erste Finnenstruktur hinweg und sich über die Isolationsstruktur erstreckend und ein Ausbilden eines Grabens durch die erste Gatestapelleitung und die Isolationsstruktur und sich in das Substrat erstreckend. Das Verfahren umfasst ferner ein Füllen des Grabens mit einem ersten Dielektrikum, um eine dielektrische Struktur auszubilden, die die erste Gatestapelleitung in eine erste Gatestruktur und eine zweite Gatestruktur teilt.
  • Das Vorangehende beschreibt Knoten von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um weitere Prozesse und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62692226 [0001]

Claims (20)

  1. Statische Direktzugriffsspeicherstruktur (SRAM-Struktur), umfassend: ein Substrat (102); einen p-Wannenbereich über dem Substrat (106a); einen n-Wannenbereich (104a) über dem Substrat, der an einem Übergang an den p-Wannenbereich angrenzt; einen PMOS-Transistor (PU-2) in dem n-Wannenbereich; einen NMOS-Transistor (PG-1) in dem p-Wannenbereich; eine dielektrische Schicht (140) über dem PMOS-Transistor (PU-2) und dem NMOS-Transistor (PG-1); und eine dielektrische Struktur (172a) über dem Übergang und sich von dem Übergang zu einer oberen Fläche der dielektrischen Schicht (140) erstreckend, wobei der PMOS-Transistor (PU-2) durch die dielektrische Struktur (172a) von dem NMOS-Transistor (PG1) getrennt ist.
  2. SRAM-Struktur nach Anspruch 1, wobei der NMOS-Transistor eine erste Finne in dem p-Wannenbereich umfasst und sich die erste Finne von dem p-Wannenbereich durch eine Isolationsschicht und in die dielektrische Schicht erstreckt, wobei der PMOS-Transistor eine zweite Finne in dem n-Wannenbereich umfasst und sich die zweite Finne von dem n-Wannenbereich durch die Isolationsschicht in die dielektrische Schicht erstreckt, wobei sich die dielektrische Struktur durch die Isolationsschicht erstreckt.
  3. SRAM-Struktur nach Anspruch 1 oder 2, wobei der NMOS-Transistor eine erste Gatestruktur über der ersten Finne aufweist, wobei der PMOS-Transistor eine zweite Gatestruktur über der zweiten Finne aufweist, wobei sich die dielektrische Struktur zwischen der ersten Gatestruktur und der zweiten Gatestruktur erstreckt.
  4. SRAM-Struktur nach einem der vorhergehenden Ansprüche, wobei sich das Material der dielektrischen Struktur von dem Material der Isolationsschicht unterscheidet.
  5. SRAM-Struktur nach einem der vorhergehenden Ansprüche, wobei die dielektrische Struktur ein positiv geladenes Material umfasst.
  6. SRAM-Struktur nach einem der Ansprüche 1 bis 4, wobei die dielektrische Struktur ein negativ geladenes Material umfasst.
  7. Statische Direktzugriffsspeicherstruktur (SRAM-Struktur), umfassend: einen n-Wannenbereich (104a), der zwischen einem ersten p-Wannenbereich (106a) und einem zweiten p-Wannenbereich (106b) über einem Substrat (102) angeordnet ist, wobei der erste p-Wannenbereich (106a) an einem ersten Übergang an den n-Wannenbereich (104a) angrenzt und der zweite p-Wannenbereich (106b) an einem zweiten Übergang an den n-Wannenbereich (104a) angrenzt; einen ersten Pull-Down-Transistor (PD-1) und einen ersten Pass-Gate-Transistor (PG-1) über dem ersten p-Wannenbereich, wobei der erste Pull-Down-Transistor (PD-1) ein erstes Gate (150d) umfasst und der erste Pass-Gate-Transistor (PG-1) ein zweites Gate (150c) umfasst; einen ersten Pull-Up-Transistor (PU-1) und einen zweiten Pull-Up-Transistor (PU-2) über dem n-Wannenbereich, wobei der erste Pull-Up-Transistor ein drittes Gate (150d) umfasst und der zweite Pull-Up-Transistor ein viertes Gate (150e) umfasst; einen zweiten Pass-Gate-Transistor (PG-2) und einen zweiten Pull-Down-Transistor (PD-2) über dem zweiten p-Wannenbereich, wobei der zweite Pass-Gate-Transistor (PG-2) ein fünftes Gate (150g) umfasst und der zweite Pull-Down-Transistor ein sechstes Gate (150e) umfasst; und eine dielektrische Struktur (172a) über dem ersten Übergang und sich von dem ersten Übergang und zwischen dem zweiten Gate (150c) und dem vierten Gate (150c) erstreckend.
  8. SRAM-Struktur nach Anspruch 7, ferner umfassend eine Isolationsschicht zwischen dem zweiten Gate und dem ersten p-Wannenbereich und zwischen dem vierten Gate und dem n-Wannenbereich, wobei sich die dielektrische Struktur durch die Isolationsschicht erstreckt.
  9. SRAM-Struktur nach Anspruch 8, wobei die Isolationsschicht und die dielektrische Struktur aus verschiedenen Materialien hergestellt sind.
  10. SRAM-Struktur nach einem der Ansprüche 7 bis 9, ferner umfassend eine weitere dielektrische Struktur über dem zweiten Übergang und sich von dem zweiten Übergang und zwischen dem dritten Gate und dem fünften Gate erstreckend.
  11. SRAM-Struktur nach einem der Ansprüche 7 bis 10, wobei die dielektrische Struktur aus Siliziumnitrid, Siliziumoxykarbonitrid oder Siliziumoxynitrid ausgebildet ist, um negative Ladungen in dem ersten p-Wannenbereich und dem n-Wannenbereich zu induzieren.
  12. SRAM-Struktur nach einem der Ansprüche 7 bis 10, wobei die dielektrische Struktur aus einem dotierten oder plasmabehandelten sauerstoffhaltigen Dielektrikum ausgebildet ist, um positive Ladungen in dem ersten p-Wannenbereich und dem n-Wannenbereich zu induzieren.
  13. Verfahren zum Herstellen einer statischen Direktzugriffsspeicherstruktur (SRAM-Struktur), umfassend: Ausbilden einer ersten Finnenstruktur (112a) über einem Substrat (102); Ausbilden einer Isolationsstruktur (114) um die erste Finnenstruktur (112a) herum; Ausbilden einer ersten Gatestapelleitung (142b) über die erste Finnenstruktur (112a) hinweg und sich über der Isolationsstruktur (114) erstreckend; Ausbilden eines Grabens (162) durch die erste Gatestapelleitung (142b) und die Isolationsstruktur (114) und sich in das Substrat (102) erstreckend; und Füllen des Grabens (162) mit einem ersten Dielektrikum, um eine dielektrische Struktur (172a) auszubilden, die die erste Gatestapelleitung (142b) in eine erste Gatestruktur (150b) und eine zweite Gatestruktur (150f) trennt.
  14. Verfahren nach Anspruch 13, ferner umfassend: Ausbilden einer zweiten Finnenstruktur über dem Substrat, wobei die erste Finnenstruktur über einem Wannenbereich eines ersten Typs ausgebildet ist und die zweite Finnenstruktur über einem Wannenbereich eines zweiten Typs ausgebildet ist; und Ausbilden einer zweiten Gatestapelleitung über die erste Finnenstruktur und die zweite Finnenstruktur hinweg und sich über der Isolationsstruktur erstreckend, wobei der Graben so durch die zweite Gatestapelleitung ausgebildet wird, dass die dielektrische Struktur die zweite Gatestapelleitung in eine dritte Gatestruktur und eine vierte Gatestruktur trennt.
  15. Verfahren nach Anspruch 14, wobei der Graben eine Grenzfläche des Wannenbereichs des ersten Typs und des Wannenbereichs des zweiten Typs freilegt.
  16. Verfahren nach Anspruch 14 oder 15, ferner umfassend: Ausbilden einer dielektrischen Zwischenschicht zwischen der ersten Gatestapelleitung und der zweiten Gatestapelleitung, wobei sich der Graben durchgehend durch die erste Gatestapelleitung und die zweite Gatestapelleitung so erstreckt, dass er die dielektrische Zwischenschicht in zwei Abschnitte teilt.
  17. Verfahren nach einem der Ansprüche 14 bis 16, wobei die dielektrische Struktur einen ersten Abschnitt zwischen der ersten Gatestruktur und der zweiten Gatestruktur, einen zweiten Abschnitt zwischen der dritten Gatestruktur und der vierten Gatestruktur und einen dritten Abschnitt zwischen dem ersten Abschnitt und dem zweiten Abschnitt aufweist und wobei ein Boden des ersten Abschnitts der dielektrischen Struktur niedriger als ein Boden des dritten Abschnitts der dielektrischen Struktur ist.
  18. Verfahren nach einem der Ansprüche 13 bis 17, wobei der Graben durch Ätzen der ersten Gatestapelleitung, der Isolationsstruktur und des Substrats ausgebildet wird und wobei eine native Oxidschicht auf Seitenwänden und einer unteren Fläche des Grabens ausgebildet wird, bevor das erste Dielektrikum eingefüllt wird.
  19. Verfahren nach einem der Ansprüche 13 bis 18, ferner umfassend: Abscheiden eines zweiten Dielektrikums auf Seitenwänden und einer unteren Fläche des Grabens vor dem Einfüllen des ersten Dielektrikums, wobei sich das erste Dielektrikum von dem zweiten Dielektrikum unterscheidet.
  20. Verfahren nach einem der Ansprüche 13 bis 19, wobei das Ausbilden des Grabens ferner umfasst: Ätzen der ersten Gatestapelleitung, bis die Isolationsstruktur freigelegt ist, indem ein erster Ätzprozess durchgeführt wird; und Ätzen der Isolationsstruktur und des Substrats durch ein Durchführen eines zweiten Ätzprozesses, wobei sich ein erstes Ätzmittel, das in dem ersten Ätzprozess verwendet wird, von einem zweiten Ätzmittel unterscheidet, das in dem zweiten Ätzprozess verwendet wird.
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