DE102019121626A1 - Finnen-basierte bandzellenstruktur zur verbesserung der speicherleistung - Google Patents

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Chia-Hao Pao
Lien Jung Hung
Ping-Wei Wang
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Abstract

Finnen-basierte Wannenbänder sind zur Verbesserung der Leistung von Speicheranordnungen, wie beispielsweise statischen Direktzugriffsspeicheranordnungen, offenbart. Eine beispielhafte Wannenbandzelle ist zwischen einer ersten Speicherzelle und einer zweiten Speicherzelle angeordnet. Die Wannenbandzelle enthält eine p-Wanne, eine erste n-Wanne und eine zweite n-Wanne angeordnet in einem Substrat. Die p-Wanne, die erste n-Wanne und die zweite n-Wanne sind derart in der Wannenbandzelle konfiguriert, dass ein mittlerer Abschnitt der Wannenbandzelle frei von der ersten n-Wanne und der zweiten n-Wanne entlang einer Gate-Längsrichtung ist. Die Wannenbandzelle enthält ferner p-Wannen-Pickupregionen zu der p-Wanne und n-Wannen-Pickupregionen zu der ersten n-Wanne, der zweiten n-Wanne oder beiden. Die p-Wanne weist eine I-förmige Ansicht von oben entlang der Gate-Längsrichtung auf.

Description

  • Es handelt sich hierbei um eine nichtvorläufige Patentanmeldung und es wird die Priorität der vorläufigen US-Patentanmeldung mit der Anmeldenummer 62/799520 , eingereicht am 31. Januar 2019, beansprucht, deren gesamte Offenbarung durch Bezugnahme hierin aufgenommen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Statischer Direktzugriffsspeicher (static random access memory, SRAM) bezieht sich im Allgemeinen auf jeglichen Arbeitsspeicher oder Festspeicher, der gespeicherte Daten nur dann behalten kann, wenn Strom angelegt ist. Da IC- (integrated circuit-, integrierte Schaltungs-) Technologien sich hin zu immer kleiner werdenden Technologieknoten entwickeln, enthalten SRAMs häufig Finnen-basierte Strukturen, wie beispielsweise Finnen-ähnliche Feldeffekttransistoren (fin-like field effect transistors, FinFETs), in SRAM-Zellen, um die Leistung zu steigern, wobei jede SRAM-Zelle eine kleine Datenmenge speichern kann. Da die SRAM-Zellenleistung größtenteils vom Layout abhängt (beispielsweise wurde beobachtet, dass eine innere SRAM-Zelle einer SRAM-Anordnung eine unterschiedliche Leistung erbringt als eine Rand-SRAM-Zelle der SRAM-Anordnung), wurden Finnen-basierte Wannenbandzellen implementiert, um das Wannenpotential zu stabilisieren, wodurch eine gleichmäßige Ladungsverteilung in einer vollständigen SRAM-Anordnung und somit eine gleichmäßige Leistung zwischen SRAM-Zellen der SRAM-Anordnung ermöglicht wird. Da jedoch auch die Finnenabmessungen kleiner werden, wurde beobachtet, dass Finnen-basierte Wannenbandzellen den Pickup-Widerstand von SRAM-Anordnungen erhöhen und/oder deren Latch-Up-Leistung verringern. Daher sind die vorhandenen Wannenbandzellen nicht in jeder Hinsicht vollständig zufriedenstellend, obgleich sie im Allgemeinen ihre jeweiligen Verwendungszwecke für SRAM-Anordnungen erfüllen.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden detaillierten Beschreibung verstehen, wenn sie zusammen mit den beigefügten Zeichnungen gelesen wird. Es ist zu beachten, dass verschiedene Merkmale in Übereinstimmung mit der gängigen Praxis in der Branche nicht maßstabgetreu dargestellt sind und lediglich der Veranschaulichung dienen. In Wirklichkeit können die Abmessungen verschiedener Merkmale zugunsten der Klarheit der Diskussion willkürlich vergrößert oder verkleinert sein.
    • 1 ist eine fragmentarische schematische Draufsicht eines Speichers gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2A, 2B, 2C, 2D, 2E, 2F und 2G sind fragmentarische schematische Ansichten einer Wannenbandzelle, abschnittsweise oder vollständig, die in dem Speicher von 1 implementiert sein kann, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3 ist eine vereinfachte schematische Ansicht von oben einer weiteren Ausführungsform einer Wannenbandzelle, abschnittsweise oder vollständig, die in dem Speicher von 1 implementiert sein kann, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 4 ist eine fragmentarische Ansicht von oben eines Abschnitts einer Wannenbandspalte, die in dem Speicher von 1 implementiert sein kann, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 5 ist ein Schaltplan einer Einzelanschluss-SRAM-Zelle, die in dem Speicher von 1 implementiert sein kann, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 6 ist eine fragmentarische Ansicht von oben einer SRAM-Anordnung, abschnittsweise oder vollständig, die in dem Speicher von 1 implementiert sein kann, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung betrifft im Allgemeinen IC-Vorrichtungen und insbesondere Finnen-basierte Bandzellenstrukturen zur Verbesserung der Speicherleistung.
  • Die folgende Offenbarung sieht viele unterschiedliche Ausführungsformen oder Beispiele zur Implementierung unterschiedlicher Merkmale der Erfindung vor. Spezifische Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich natürlich lediglich um Beispiele, und diese sollen nicht einschränkend sein. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, sodass das erste und zweite Merkmal möglicherweise nicht in direktem Kontakt stehen.
  • Außerdem kann die vorliegende Offenbarung Referenznummern und/oder Referenzbuchstaben in verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt nicht an sich eine Beziehung zwischen den diskutierten verschiedenen Ausführungsformen und/oder Konfigurationen vor. Darüber hinaus kann die Bildung eines Merkmals auf, verbunden mit und/oder gekoppelt an ein/em anderen/s Merkmal in der nachstehenden vorliegenden Offenbarung Ausführungsformen enthalten, in welchen die Merkmale in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale eingefügt zwischen den Merkmalen gebildet sein können, sodass die Merkmale möglicherweise nicht in direktem Kontakt stehen. Außerdem werden räumlich in Beziehung setzende Begriffe, beispielsweise „unter“, „ober“, „horizontal“, „vertikal“, „oberhalb“, „über“, „unter“, „unterhalb“, „oben“, „unten“, „oberste“, „unterste“ usw. sowie Ableitungen davon (beispielsweise „in horizontaler Richtung“, „nach unten“, „nach oben“ usw.), zur Einfachheit der vorliegenden Offenbarung für die Beziehung eines Merkmals zu einem anderen Merkmal verwendet. Die räumlich in Beziehung setzenden Begriffe sollen unterschiedliche Ausrichtungen der Vorrichtung, welche die Merkmale enthält, abdecken.
  • Für fortgeschrittene IC-Technologieknoten sind Finnen-ähnliche Feldeffekttransistoren (FinFETs) (auch als nichtplanare Transistoren bezeichnet) zu einem beliebten und vielversprechenden Kandidaten für verlustarme Hochleistungsanwendungen geworden. Speicheranordnungen, wie beispielsweise statische Direktzugriffsspeicher-(SRAM-) Anordnungen, enthalten häufig FinFETs in Speicherzellen, um die Leistung zu steigern, wobei jede Speicherzelle eine kleine Datenmenge speichern kann. Die Speicherzellenleistung hängt größtenteils vom Layout ab. Beispielsweise wurde beobachtet, dass eine innere Speicherzelle einer Speicheranordnung eine unterschiedliche Leistung bringt als eine Rand-Speicherzelle der Speicheranordnung. Bei einigen Implementierungen weisen innere Speicherzellen und Rand-Speicherzellen unterschiedliche Schwellenspannungen (Vt), unterschiedliche Ein-Ströme (Ion) und/oder unterschiedliche Aus-Ströme (Ioff) auf. Finnen-basierte Wannenbandzellen wurden somit implementiert, um das Wannenpotential zu stabilisieren, wodurch eine gleichmäßige Ladungsverteilung in einer kompletten Speicheranordnung und somit eine gleichmäßige Leistung zwischen Speicherzellen der Speicheranordnung ermöglicht wird. Ein Finnen-basiertes Wannenband (auch als „electrical tie“ bezeichnet) verbindet eine Wannenregion, die einem FinFET einer Speicherzelle entspricht, elektrisch mit einem Spannungsknoten (oder einer Spannungsleitung). Beispielsweise verbindet ein Finnen-basiertes n-Wannenband eine n-Wannenregion, die einem p-FinFET entspricht, elektrisch mit einem Spannungsknoten, wie beispielsweise einem Spannungsknoten im Zusammenhang mit dem p-Transistor, und ein Finnen-basiertes p-Wannenband verbindet eine p-Wannenregion, die einem n-FinFET entspricht, elektrisch mit einem Spannungsknoten, wie beispielsweise einem Spannungsknoten im Zusammenhang mit dem n-Transistor.
  • Während sich die FinFET-Technologien hin zu immer kleineren Technologieknoten entwickeln (beispielsweise 20 nm, 16 nm, 10 nm, 7 nm und darunter), wurde beobachtet, dass eine Verringerung des Finnenabstands und eine Verringerung der Finnenbreite die Vorteile schmälern, die durch Finnen-basierte Wannenbänder bereitgestellt werden. Beispielsweise wurde beobachtet, dass eine Verringerung der Finnenbreiten den Wannen-Pickup-Widerstand erhöht, sodass ein Wannen-Pickup-Widerstand von Finnen-basierten (nichtplanaren) Wannenbändern viel höher als ein Wannen-Pickup-Widerstand von planaren Wannenbändern ist. Es wurde beobachtet, dass derartige Erhöhungen in Wannen-Pickup-Widerstand die Latch-Up-Leistung von Speicheranordnungen unter Verwendung von Finnen-basierten Wannenbändern verschlechtern. Die vorliegende Offenbarung schlägt daher Modifikationen an Finnen-basierten Wannenbandzellen vor, mit denen Verbesserungen der Leistung erzielt werden können. Beispielsweise wurde beobachtet, dass eine Modifikation einer Wannendotierungskonfiguration der Finnen-basierten Wannenbandzellen dahingehend, dass sich die Wannendotierungskonfiguration der Finnen-basierten Wannenbandzellen von einer Wannendotierungskonfiguration der Finnen-basierten Speicherzellen unterscheidet, die Speicherleistung erheblich erhöht. In einigen Ausführungsformen werden die n-Wannen aus den p-Wannenbändern der Finnen-basierten Wannenbandzellen entfernt, um den Wannen-Pickup-Widerstand in Zusammenhang mit den p-Wannenbändern zu verringern, ohne gewünschte Eigenschaften entsprechender FinFETs (beispielsweise die Spannungsschwelle) zu beeinträchtigen und/oder signifikante Modifikationen an bestehenden Herstellungstechniken zu erfordern. In derartigen Ausführungsformen enthalten die p-Wannenbänder nur eine p-Wanne, während die n-Wannenbänder eine n-Wanne aufweisen, die zwischen p-Wannen angeordnet ist. In einigen Ausführungsformen sind derartige Wannendotierungskonfigurationen der n-Wannenbänder dieselben wie die Wannendotierungskonfigurationen in den Finnen-basierten Speicherzellen. In einigen Ausführungsformen enthält eine Finnen-basierte Wannenbandzelle ein p-Wannenband, das zwischen n-Wannenbändern angeordnet ist, wobei die p-Wanne des p-Wannenbandes und die p-Wannen der n-Wannenbänder kombiniert sind, um eine I-förmige p-Wanne in der Finnen-basierten Wannenbandzelle zu bilden. In derartigen Ausführungsformen sind das n-Wannenband Randabschnitte der Finnen-basierten Wannenbandzelle und das p-Wannenband ist ein mittlerer Abschnitt der Finnen-basierten Wannenbandzelle. In einigen Ausführungsformen sind die offenbarten Finnen-basierten Wannenbandzellen zwischen Speicherzellen angeordnet. Details der vorgeschlagenen Finnen-basierten Wannenbandzellstrukturen zur Verbesserung der Speicherleistung sind nachstehend beschrieben. Unterschiedliche Ausführungsformen können unterschiedliche Vorteile aufweisen, und kein bestimmter Vorteil bedarf irgendeiner bestimmten Ausführungsform.
  • 1 ist eine schematische Draufsicht eines Speichers 10, welcher wie hierin beschrieben konfigurierte Wannenbänder implementieren kann, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Der Speicher 10 ist als ein statischer Direktzugriffsspeicher (SRAM) konfiguriert. Jedoch zieht die vorliegende Offenbarung auch Ausführungsformen in Betracht, in welchen der Speicher 10 als eine andere Art von Speicher konfiguriert ist, wie beispielsweise ein dynamischer Direktzugriffsspeicher (dynamic random access memory, DRAM), ein nichtflüchtiger Direktzugriffsspeicher (non-volatile random access memory, NVRAM), ein Flashspeicher oder ein anderer geeigneter Speicher. Der Speicher 10 kann in einem Mikroprozessor, einem Arbeitsspeicher und/oder einer anderen IC-Vorrichtung enthalten sein. In einigen Implementierungen kann der Speicher 10 ein Abschnitt eines IC-Chips, ein Ein-Chip-System (SoC - System on Chip) oder ein Abschnitt davon sein, der verschiedene passive und aktive mikroelektronische Vorrichtungen, wie beispielsweise Widerstände, Kondensatoren, Induktoren, Dioden, p-FETs (PFETs), n-FETs (NFETs), Metalloxid-Halbleiter-FETs (MOSFETs), komplementäre MOS (CMOS) - Transistoren, Bipolartransistoren (BJTs), LDMOS- (laterally diffused MOS-) Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon, enthält. Die verschiedenen Transistoren können planare Transistoren oder Multi-Gate-Transistoren sein, wie beispielsweise FinFETs, in Abhängigkeit von Designanforderungen des Speichers 10. 1 wurde der Klarheit halber für ein besseres Verständnis der erfindungsgemäßen Konzepte der vorliegenden Offenbarung vereinfacht. Zusätzliche Merkmale können im Speicher 10 hinzugefügt sein, und einige der unten beschriebenen Merkmale können in anderen Ausführungsformen des Speichers 10 ersetzt, modifiziert oder weggelassen sein.
  • Der Speicher 10 enthält eine Speicheranordnung 12A und eine Speicheranordnung 12B, wobei die Speicheranordnung 12A und die Speicheranordnung 12B jeweils die Speicherzellen 20, wie beispielsweise SRAM-Zellen (auch als Bit-Zellen bezeichnet), zum Speichern von Daten enthalten. Die Speicherzellen 20 enthalten verschiedene Transistoren, wie beispielsweise p-FinFETs und/oder n-FinFETs, die zum Ermöglichen des Lesens und Schreibens von Daten aus den/in die Speicherzellen 20 konfiguriert sind. Die Speicherzellen 20 sind in Spalte 1 (Ci) bis Spalte N (CN), die sich entlang einer ersten Richtung (hier in einer y-Richtung) erstrecken, und Reihe 1 (R1) bis Reihe M (RM), die sich entlang einer zweiten Richtung (hier in einer x-Richtung) erstrecken, angeordnet, wobei N und M positive Ganzzahlen sind. Spalte 1 bis Spalte N enthalten jeweils ein Bitleitungspaar, das sich entlang der ersten Richtung erstreckt, wie beispielsweise eine Bitleitung (BL) und eine Bitleitungsschiene (bit line bar, BLB) (auch als eine komplementäre Bitleitung bezeichnet), welche das Lesen von Daten aus und/oder das Schreiben von Daten in entsprechende/n Speicherzellen 20 in einer wahren Form und einer komplementären Form Spalte für Spalte ermöglichen. R1 bis RM enthalten jeweils eine Wortleitung (WL), welche den Zugriff auf entsprechende Speicherzellen 20 Reihe für Reihe ermöglicht. Jede Speicherzelle 20 ist elektrisch mit einer entsprechenden BL, einer entsprechenden BLB und einer entsprechenden WL verbunden, welche elektrisch mit einer Steuereinheit 20 verbunden sind. Die Steuereinheit 20 ist zum Erzeugen eines oder mehrerer Signale zum Auswählen mindestens einer WL und mindestens eines Bitleitungspaares (hier BL und BLB) zum Zugreifen auf mindestens eine Speicherzellen für Lesevorgänge und/oder Schreibvorgänge konfiguriert. Die Steuereinheit 20 enthält jegliche Schaltungen, die zum Ermöglichen von Lese-/Schreibvorgängen aus den/in die Speicherzellen geeignet sind, einschließlich, jedoch nicht darauf beschränkt, eine Spalten-Decoder-Schaltung, eine Reihen-Decoder-Schaltung, eine Spaltenauswahl-Schaltung, eine Reihenauswahl-Schaltung, eine Lese-/Schreibschaltung (beispielsweise konfiguriert zum Lesen von Daten aus den und/oder Schreiben von Daten in die Speicherzellen entsprechend eines ausgewählten Bitleitungspaares (mit anderen Worten, einer ausgewählten Spalte)), eine andere geeignete Schaltung oder Kombinationen davon. In einigen Implementierungen enthält die Steuereinheit 20 mindestens einen Leseverstärker, der zum Erkennen und/oder Verstärken einer Spannungsdifferenz eines ausgewählten Bitleitungspaares konfiguriert ist. In einigen Implementierungen ist der Leseverstärker zum Sichern oder anderweitigen Speichern von Datenwerten der Spannungsdifferenz konfiguriert.
  • Ein Umfang des Speichers 10 ist mit Dummy-Zellen, wie beispielsweise Rand-Dummy-Zellen und Wannenbandzellen, konfiguriert, um eine Gleichmäßigkeit in der Leistung der Speicherzellen 20 sicherzustellen. Dummy-Zellen sind physisch und/oder strukturell ähnlich den Speicherzellen 20 konfiguriert, speichern jedoch keine Daten. Beispielsweise können Dummy-Zellen p-Wannen, n-Wannen, Finnenstrukturen (die eine oder mehrere Finnen enthalten), Gate-Strukturen, Source/Drain-Merkmale und/oder Kontaktmerkmale enthalten. Wannenbandzellen beziehen sich im Allgemeinen auf Dummy-Zellen, die zum elektrischen Verbinden einer Spannung mit einer n-Wanne der Speicherzellen 20, einer p-Wanne der Speicherzellen 20 oder beiden konfiguriert sind. In der dargestellten Ausführungsform enthält der Speicher 10 die Rand-Dummy-Zellen 30 angeordnet entlang der ersten Richtung (hier die y-Richtung) in eine Rand-Dummy-Zellenspalte 35A und eine Rand-Dummy-Zellenspalte 35B, wobei jede R1 bis RM der Speicherzellen 20 zwischen einer Rand-Dummy-Zelle 30 der Rand-Dummy-Zellenspalte 35A und einer Rand-Dummy-Zelle 30 der Rand-Dummy-Zellenspalte 35B angeordnet ist. Weiter Bezug nehmend auf die dargestellte Ausführungsform ist jede C1 bis CM der Speicherzellen 20 zwischen den Rand-Dummy-Zellen 30 angeordnet. In einigen Implementierungen erstrecken sich die Rand-Dummy-Zellenspalte 35A und/oder die Rand-Dummy-Zellenspalte 35B im Wesentlichen parallel zu mindestens einem Bitleitungspaar (hier BL und BLB) des Speichers 10. In einigen Implementierungen sind die Rand-Dummy-Zellen 30 zum Verbinden entsprechender Speicherzellen 20 mit entsprechenden WLs konfiguriert. In einigen Implementierungen enthalten die Rand-Dummy-Zellen 30 Schaltungen zum Antreiben der WLs. In einigen Implementierungen sind die Rand-Dummy-Zellen 30 elektrisch mit einer Versorgungsspannung VDD (beispielsweise eine positive Versorgungsspannung) und/oder einer Versorgungsspannung Vss (beispielsweise eine elektrische Masse) verbunden.
  • Weiter Bezug nehmend auf die dargestellte Ausführungsform enthält eine Wannenbandspalte 40 die Wannenbandzellen 50 angeordnet entlang der ersten Richtung (hier die y-Richtung). Die Wannenbandspalte 40 ist zwischen der Speicheranordnung 12A und der Speicheranordnung 12B angeordnet, sodass jede Reihe der Speicherzellen 20 in der Speicheranordnung 12A zwischen einer entsprechenden Rand-Dummy-Zelle 30 und einer entsprechenden Wannenbandzelle 50 angeordnet ist und jede Reihe der Speicherzellen 20 in der Speicheranordnung 12B zwischen einer entsprechenden Wannenbandzelle 50 und einer entsprechenden Rand-Dummy-Zelle 30 angeordnet ist. In einigen Implementierungen erstreckt sich die Wannenbandspalte 40 im Wesentlichen parallel zu mindestens einem Bitleitungspaar (hier BL und BLB) des Speichers 10. In der dargestellten Ausführungsform enthalten die Wannenbandzellen 50 ein n-Wannenband, ein p-Wannenband oder Kombinationen davon. In einigen Implementierungen enthalten die Wannenbandzellen 50 ein p-Wannenband angeordnet zwischen n-Wannenbändern. Das n-Wannenband ist zum elektrischen Koppeln einer n-Wanne, welche mindestens einem p-FinFET der Speicherzellen 20 entspricht, an eine Spannungsquelle konfiguriert. Das p-Wannenband ist zum elektrischen Koppeln einer p-Wanne, welche mindestens einem n-FinFET der Speicherzellen 20 entspricht, an eine Spannungsquelle konfiguriert. Wie hierin beschrieben, sind Wannenbandzellen zum signifikanten Verringern des Wannen-Pickup-Widerstands konfiguriert, wodurch die Latch-Up-Leistung des Speichers 10 verbessert wird.
  • 2A-2G sind fragmentarische schematische Ansichten einer Wannenbandzelle, abschnittsweise oder vollständig, wie beispielsweise die Wannenbandzelle 50, die im Speicher 10 von 1. implementiert ist, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. 2A ist eine vereinfachte schematische Ansicht von oben der Wannenbandzelle 50 (beispielsweise in einer x-y-Ebene); 2B ist eine schematische Querschnittansicht der Wannenbandzelle 50 entlang der Linie B-B von 2A (beispielsweise in einer y-z-Ebene); 2C ist eine schematische Querschnittansicht der Wannenbandzelle 50 entlang der Linie C-C von 2A (beispielsweise in einer y-z-Ebene); 2D ist eine schematische Querschnittansicht der Wannenbandzelle 50 entlang der Linie D-D von 2A (beispielsweise in einer x-z-Ebene); 2E ist eine schematische Querschnittansicht der Wannenbandzelle 50 entlang der Linie E-E von 2A (beispielsweise in einer x-z-Ebene); 2F ist eine schematische Querschnittsansicht der Wannenbandzelle 50 entlang der Linie F-F von 2A (beispielsweise in einer x-z-Ebene); und 2G ist eine schematische Querschnittansicht der Wannenbandzelle 50 entlang der Linie G-G von 2A (beispielsweise in einer x-z-Ebene). Die Wannenbandzelle 50 ist zwischen einer SRAM-Zelle 20A der Speicherzellen 20 und einer SRAM-Zelle 20B der Speicherzellen 20 angeordnet. In einigen Implementierungen ist eine Breite der Wannenbandzelle 50 (hier entlang einer y-Richtung) im Wesentlichen gleich einer Breite der Speicherzellen 20 (hier die SRAM-Zellen 20A, 20B). Die Wannenbandzelle 50 enthält ein p-Wannenband 50A angeordnet zwischen einem n-Wannenband 50B und einem n-Wannenband 50C entlang einer Länge der Wannenbandzelle 50 (hier entlang einer x-Richtung). In einer derartigen Konfiguration ist das n-Wannenband 50B angrenzend an eine entsprechende Speicherzelle 20, wie beispielsweise die SRAM-Zelle 20A, angeordnet und das n-Wannenband 50C ist angrenzend an eine entsprechende Speicherzelle 20, wie beispielsweise die SRAM-Zelle 20B, angeordnet. In einigen Implementierungen ist das p-Wannenband 50A zwischen dem n-Wannenband 50B und n-Wannenband 50C entlang einer Finnenlängsrichtung angeordnet. Das p-Wannenband 50A ist zum elektrischen Verbinden von p-Wannen der Speicherzellen 20 mit einer ersten Versorgungsspannung, wie beispielsweise einer Versorgungsspannung Vss, konfiguriert. Das n-Wannenband 50B und das n-Wannenband 50C sind jeweils zum elektrischen Verbinden von n-Wannen der Speicherzellen 20 mit einer zweiten Versorgungsspannung, wie beispielsweise einer Versorgungsspannung VDD, konfiguriert. In einigen Implementierungen ist die Versorgungsspannung VDD eine positive Versorgungsspannung und die Versorgungsspannung Vss ist eine elektrische Masse. 2A-2G wurden der Klarheit halber für ein besseres Verständnis der erfindungsgemäßen Konzepte der vorliegenden Offenbarung vereinfacht. Zusätzliche Merkmale können in der Wannenbandzelle 50 hinzugefügt sein, und einige der unten beschriebenen Merkmale können in anderen Ausführungsformen der Wannenbandzelle 50 ersetzt, modifiziert oder weggelassen sein.
  • Die Wannenbandzelle 50 ist physisch und/oder strukturell ähnlich den Speicherzellen 20 konfiguriert. Beispielsweise enthält die Wannenbandzelle 50 ein Substrat (einen Wafer) 110. In der dargestellten Ausführungsform ist das Substrat 110 ein Massensubstrat, das Silizium enthält. Alternativ oder zusätzlich dazu enthält das Massensubstrat einen weiteren elementaren Halbleiter, wie beispielsweise Germanium; einen Verbindungshalbleiter, wie beispielsweise Siliziumkarbid, Siliziumphosphid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid, Zinkoxid, Zinkselenid, Zinksulfid, Zinktellurid, Cadmiumselenid, Cadmiumsulfid und/oder Cadmiumtellurid; einen Legierungshalbleiter, wie beispielsweise SiGe, SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; andere Materialien der Gruppe III-V; andere Materialien der Gruppe II-IV; oder Kombinationen davon. Alternativ dazu ist das Substrat 110 ein Halbleiter-auf-Isolator-Substrat, wie beispielsweise ein Silizium-auf-Isolator (SOI - Silicon-On-Insulator) -Substrat, ein Siliziumgermanium-auf-Isolator (SGOI - Silicon Germanium-On-Insulator) -Substrat oder ein Germanium-auf-Isolator (GOI - Germanium-On-Insulator) -Substrat. Halbleier-auf-Isolator-Substrate können mittels Trennung durch Implantation von Sauerstoff (SIMOX - Separation by Implantation of Oxygen), Waferbonden und/oder anderer geeigneter Verfahren hergestellt werden. Das Substrat 110 enthält dotierte Regionen, wie beispielsweise eine n-dotierte Region 112A, eine n-dotierte Region 112B, eine n-dotierte Region 112C, eine n-dotierte Region 112D, eine p-dotierte Region 114A, eine p-dotierte Region 114B und eine p-dotierte Region 114C (im Folgenden als die n-Wannen 112A-112D und die p-Wannen 114A-114C bezeichnet), n-dotierte Regionen, wie beispielsweise die n-Wannen 112A-112D, sind mit n-Dotierstoffen, wie beispielsweise Phosphor, Arsen, einem anderen n-Dotierstoff oder Kombinationen davon, dotiert. p-dotierte Regionen, wie beispielsweise die p-Wannen 114A-114C, sind mit p-Dotierstoffen, wie beispielsweise Bor, Indium, einem anderen p-Dotierstoff oder Kombinationen davon, dotiert. In einigen Implementierungen enthält das Substrat 110 dotierte Regionen, die mit einer Kombination aus p-Dotierstoffen und n-Dotierstoffen gebildet sind. Die verschiedenen dotierten Regionen können direkt auf und/oder in dem Substrat 110 gebildet werden, wodurch beispielsweise eine p-Wannenstruktur, eine n-Wannenstruktur, eine Doppelwannenstruktur, eine erhöhte Struktur oder Kombinationen davon bereitgestellt wird. Ein Ionenimplantationsprozess, ein Diffusionsprozess und/oder ein anderer geeigneter Dotierungsprozess können zum Bilden der verschiedenen dotierten Regionen durchgeführt werden.
  • Die verschiedenen dotierten Regionen sind gemäß Designanforderungen des Speichers 10 konfiguriert. Die SRAM-Zellen 20A, 20B enthalten jeweils eine n-Wannenregion angeordnet zwischen p-Wannenregionen. Beispielsweise enthält die SRAM-Zelle 20A die n-Wanne 112A und die p-Wanne 114A und die SRAM-Zelle 20B enthält die n-Wanne 112B und die p-Wanne 114B. Die n-Wannen 112A, 112B sind für PMOS-FinFETs, wie beispielsweise Pull-Up (PU) -FinFETs, konfiguriert und die p-Wannen 114A, 114B sind für NMOS-FinFETs, wie beispielsweise Pull-Down (PD) -FinFETs, konfiguriert. Die p-Wanne 114A enthält eine p-Wannenteilregion 114A-1 und eine p-Wannenteilregion 114A-2 und die p-Wanne 114B enthält eine p-Wannenteilregion 114B-1 und eine p-Wannenteilregion 114B-2. Die n-Wanne 112A ist zwischen der p-Wannenteilregion 114A-1 und der p-Wannenteilregion 114A-2 entlang der y-Richtung (hier entlang einer Gate-Längsrichtung) angeordnet und die n-Wanne 112B ist zwischen der p-Wannenteilregion 114B-1 und der p-Wannenteilregion 114B-2 entlang der y-Richtung angeordnet. Die n-Wanne 112A, die p-Wannenteilregion 114A-1 und die p-Wannenteilregion 114A-2 erstrecken sich entlang einer gesamten Länge der SRAM-Zelle 20A, sodass die Längen der n-Wanne 112A, der p-Wannenteilregion 114A-1 und der p-Wannenteilregion 114A-2 im Wesentlichen gleich einer Länge der SRAM-Zelle 20A sind (hier entlang der x-Richtung). Die n-Wanne 112B, die p-Wannenteilregion 114B-1 und die p-Wannenteilregion 114B-2 erstrecken sich entlang einer gesamten Länge der SRAM-Zelle 20B, sodass die Längen der n-Wanne 112B, der p-Wannenteilregion 114B-1 und der p-Wannenteilregion 114B-2 im Wesentlichen gleich einer Länge der SRAM-Zelle 20B sind (hier entlang der x-Richtung). Die n-Wannen 112A, 112B weisen eine Breite Wi auf, die p-Wannenteilregionen 114A-1, 114B-1 weisen eine Breite W2 auf und die p-Wannenteilregionen 114A-2, 114B-2 weisen eine Breite W3 auf. Die Breite W1, die Breite W2 und die Breite W3 sind schmaler als die Breite der SRAM-Zellen 20A, 20B. In der dargestellten Ausführungsform ist eine Summe der Breite W1, der Breite W2 und der Breite W3 im Wesentlichen gleich den Breiten der SRAM-Zellen 20A, 20B (mit anderen Worten, W1 + W2 + W3 = Breite der SRAM-Zellen 20A, 20B). In einigen Implementierungen sind die Breite W1, die Breite W2 und die Breite W3 die gleichen. In einigen Implementierungen sind die Breite W1, die Breite W2 und die Breite W3 unterschiedlich. In einigen Implementierungen sind die Breite W2 und die Breite W3 die gleichen, unterscheiden sich jedoch von der Breite W1. Die vorliegende Offenbarung zieht jegliche Konfiguration der Breite W1, der Breite W2 und der Breite W3 in Betracht.
  • Die vorliegende Offenbarung schlägt eine Wannendotierungskonfiguration in der Wannenbandzelle 50 vor, welche den Wannen-Pickup-Widerstand signifikant verringert, insbesondere den Wannen-Pickup-Widerstand im Zusammenhang mit dem p-Wannenband 50A. In 2A-2G enthält die Wannenbandzelle 50 die n-Wanne 112C, die n-Wanne 112D und die p-Wanne 114C. Die p-Wanne 114C ist in einer Ansicht von oben entlang einer Breite der Wannenbandzelle 50 (hier entlang der y-Richtung) I-förmig und in der Ansicht von oben entlang einer Länge der Wannenbandzelle 50 (hier entlang der x-Richtung) H-förmig. Beispielsweise enthält die p-Wanne 114C eine p-Wannenteilregion 114C-1, eine p-Wannenteilregion 114C-2 und eine p-Wannenteilregion 114C-3. Die n-Wanne 112C ist zwischen der p-Wannenteilregion 114C-1 und der p-Wannenteilregion 114C-2 in dem n-Wannenband 50B angeordnet und die n-Wanne 112D ist zwischen der p-Wannenteilregion 114C-1 und der p-Wannenteilregion 114C-2 in dem n-Wannenband 50C angeordnet. Die n-Wanne 112C erstreckt sich ohne Unterbrechung in die n-Wanne 112A und die n-Wanne 112D erstreckt sich ohne Unterbrechung in die n-Wanne 112B. In einigen Implementierungen wird möglicherweise keine tatsächliche Schnittstelle zwischen der n-Wanne 112C und der n-Wanne 112A beobachtet und es wird möglicherweise keine tatsächliche Schnittstelle zwischen der n-Wanne 112D und der n-Wanne 112B beobachtet. Die n-Wanne 112C weist eine Länge L1 und eine Breite W4 auf. Die n-Wanne 112D weist eine Länge L2 und eine Breite W5 auf. Die Länge L1 ist kürzer als die Länge der Wannenbandzelle 50 und im Wesentlichen gleich einer Länge des n-Wannenbandes 50B. Die Länge L2 ist kürzer als die Länge der Wannenbandzelle 50 und im Wesentlichen gleich einer Länge des n-Wannenbandes 50C. Die Breiten W4, W5 sind im Wesentlichen gleich der Breite Wi der n-Wannen 112A, 112B der SRAM-Zellen 20A, 20B. In der dargestellten Ausführungsform ist die Breite W4 im Wesentlichen gleich der Breite W5, obwohl die vorliegende Offenbarung auch Ausführungsformen in Betracht zieht, in welchen die Breite W4 breiter oder schmaler als die Breite W5 ist.
  • Die p-Wannenteilregionen 114C-1, 114C-2 erstrecken sich entlang einer gesamten Länge der Wannenbandzelle 50. Die p-Wannenteilregionen 114C-1, 114C-2 überspannen somit das p-Wannenband 50A, das n-Wannenband 50B und das n-Wannenband 50C. Die p-Wannenteilregion 114C-1 erstreckt sich ohne Unterbrechung entsprechend in die p-Wannenteilregionen 114A-1, 114B-1 der p-Wannen 114A, 114B. In einigen Implementierungen wird möglicherweise keine tatsächliche Schnittstelle zwischen der p-Wannenteilregion 114C-1 und den p-Wannenteilregionen 114A-1, 114B-1 beobachtet. Die p-Wannenteilregion 114C-2 erstreckt sich ohne Unterbrechung entsprechend in die p-Wannenteilregionen 114A-2, 114B-2 der p-Wannen 114A, 114B. In einigen Implementierungen wird möglicherweise keine tatsächliche Schnittstelle zwischen der p-Wannenteilregion 114C-2 und den p-Wannenteilregionen 114A-2, 114B-2 beobachtet. Die p-Wannenteilregion 114C-1 weist eine Länge L3 und eine Breite W6 auf. Die p-Wannenteilregion 114C-2 weist eine Länge L4 und eine Breite W7 auf. Die Längen L3, L4 sind im Wesentlichen gleich der Länge der Wannenbandzelle 50. Die Breiten W6, W7 sind schmaler als die Breite der Wannenbandzelle 50. In der dargestellten Ausführungsform ist die Breite W6 im Wesentlichen gleich der Breite W2 der entsprechenden p-Wannenteilregionen 114A-1, 114B-1 der p-Wannen 114A, 114B und die Breite W7 ist im Wesentlichen gleich der Breite W3 der entsprechenden p-Wannenteilregionen 114A-2, 114B-2 der p-Wannen 114A, 114B. Weiter Bezug nehmend auf die dargestellte Ausführungsform ist die Breite W6 im Wesentlichen gleich der Breite W7, obwohl die vorliegende Offenbarung auch Ausführungsformen in Betracht zieht, in welchen die Breite W6 breiter oder schmaler als die Breite W7 ist.
  • Die p-Wannenteilregion 114C-3 ist zwischen der p-Wannenteilregion 114C-1 und der p-Wannenteilregion 114C-2 entlang der Breite der Wannenbandzelle 50 im p-Wannenband 50A angeordnet, sodass die p-Wannenteilregion 114C-3, die p-Wannenteilregion 114C-2 und die p-Wannenteilregion 114C-1 kombiniert das gesamte p-Wannenband 50A überspannen. Die p-Wannenteilregion 114C-3 ist ferner zwischen der n-Wanne 112C und der n-Wanne 112D entlang der Länge der Wannenbandzelle 50 angeordnet. Die p-Wannenteilregion 114C-3 bildet somit einen zentralen (oder mittleren) Abschnitt der Wannenbandzelle 50 und des p-Wannenbandes 50A. In einigen Implementierungen ist eine Symmetrieachse der p-Wannenteilregion 114C-3 entlang der Breitenrichtung (hier y) im Wesentlichen ausgerichtet an einer Symmetrieachse der p-Wannenteilregion 114C-1 entlang der Breitenrichtung und einer Symmetrieachse der p-Wannenteilregion 114C-2 entlang der Breitenrichtung. In derartigen Implementierungen sind die Symmetrieachsen der p-Wannenteilregionen 114C-1, 114C-2 und 114C-3 an einer Symmetrieachse ausgerichtet. Die p-Wannenteilregion 114C-3 weist eine Länge L5 und eine Breite W8 auf. Die Länge L5 ist kürzer als die Länge der Wannenbandzelle 50 und im Wesentlichen gleich einer Länge des p-Wannenbandes 50A. Die Breite W8 ist schmaler als die Breite der Wannenbandzelle 50. In der dargestellten Ausführungsform ist die Breite W8 im Wesentlichen gleich der Breite W4 der n-Wanne 112C und/oder der Breite W5 der n-Wanne 112D (und ist somit im Wesentlichen gleich der Breite Wi der n-Wannen 112A, 112B in den SRAM-Zellen 20A, 20B). Weiter Bezug nehmend auf die dargestellte Ausführungsform ist eine Summe der Breite W6, der Breite W7 und der Breite W8 im Wesentlichen gleich der Breite der Wannenbandzelle 50 (mit anderen Worten, W6 + W7 + W8 = Breite der Wannenbandzelle 50 und W8 = Breite der Wannenbandzelle 50 - (W6 + W7)).
  • Durch die Implementierung einer I-förmigen p-Wanne 114C in der Wannenbandzelle 50 unterscheidet sich eine Wannendotierungskonfiguration des p-Wannenbandes 50A von einer Wannendotierungskonfiguration der Speicherzellen 20 (hier die SRAM-Zellen 20A, 20B), während die Wannendotierungskonfigurationen der n-Wannenbänder 50B, 50C die gleichen wie die Wannendotierungskonfiguration der Speicherzellen 20 sind. Beispielsweise enthält das p-Wannenband 50A nur eine p-Wanne und ist frei von einer n-Wanne, die n-Wannenbänder 50B, 50C enthalten eine n-Wanne angeordnet zwischen den p-Wannen und die SRAM-Zellen 20A, 20B enthalten eine n-Wanne angeordnet zwischen den p-Wannen. In einer derartigen Konfiguration ist der Wannen-Pickup-Widerstand im Zusammenhang mit dem p-Wannenband 50A nicht beschränkt, weil die p-Wanne des p-Wannenbandes 50A nicht in einzelne Abschnitte unterteilt ist wie in herkömmlichen Wannenbändern, sondern sich stattdessen kontinuierlich ohne Unterbrechung im p-Wannenband 50 erstreckt. Dadurch kann das p-Wannenband 50A den kompletten Wannen-Pickup-Widerstand erreichen und Rauschen von den n-Wannen, wie beispielsweise denjenigen der n-Wannenbänder 50B, 50C, blockieren. Beispielsweise wurde beobachtet, dass ein Eliminieren von p-n-Übergängen aus dem p-Wannenband 50A (und somit von p-n-Verarmungsregionen, die den Widerstand erhöhen können, wenn das p-Wannenband 50A mit einer Spannung verbunden wird) den Wannen-Pickup-Widerstand des p-Wannenbandes 50A signifikant verringert, was zu einer verbesserten Leistung des Speichers 10 führt.
  • Die Wannenbandzelle 50 enthält ferner die Finnen 120 (auch als Finnenstrukturen oder aktive Finnenregionen bezeichnet) angeordnet über dem Substrat 110, wobei die Finnen 120 gleich oder ähnlich den Finnen der n-FinFETs und/oder p-FinFETs der SRAM-Zellen 20A, 20B konfiguriert sind. Die Finnen 120 sind im Wesentlichen parallel zueinander ausgerichtet und weisen jeweils eine Länge, die in der x-Richtung definiert ist, eine Breite, die in der y-Richtung definiert ist, und eine Höhe, die in einer z-Richtung definiert ist, auf. Die Finnen 120 weisen jeweils mindestens eine Kanalregion, mindestens eine Source-Region und mindestens eine Drain-Region definiert entlang ihrer Länge in der x-Richtung auf, wobei eine Kanalregion zwischen einer Source-Region und einer Drain-Region (im Allgemeinen als Source/Drain-Regionen bezeichnet) angeordnet ist. Die Kanalregionen enthalten einen obersten Abschnitt, der zwischen Seitenwandabschnitten definiert ist, wobei der oberste Abschnitt und die Seitenwandabschnitte mit einer Gate-Struktur im Eingriff stehen (wie unten beschrieben), sodass während des Betriebs ein Strom zwischen den Source/Drain-Regionen fließen kann. Die Source/Drain-Regionen enthalten auch oberste Abschnitte, die zwischen Seitenwandabschnitten definiert sind. In einigen Implementierungen sind die Finnen 120 ein Abschnitt des Substrats 110 (wie beispielsweise ein Abschnitt einer Materialschicht des Substrats 110). Beispielsweise enthalten, wenn das Substrat 110 Silizium enthält, die Finnen 120 Silizium. Alternativ dazu sind die Finnen 120 in einigen Implementierungen in einer Materialschicht definiert, wie beispielsweise einer oder mehreren Halbleitermaterialschichten, die das Substrat 110 überlagert. Beispielsweise können die Finnen 120 einen Halbleiterschichtstapel enthalten, der verschiedene Halbleiterschichten (wie beispielsweise eine Heterostruktur) angeordnet über dem Substrat 110 aufweist. Die Halbleiterschichten können jegliche geeigneten Halbleitermaterialien enthalten, wie beispielsweise Silizium, Germanium, Siliziumgermanium, andere geeignete Halbleitermaterialien oder Kombinationen davon. Die Halbleiterschichten können gleiche oder unterschiedliche Materialien, Ätzraten, Atomanteile der Bestandteile, Gewichtsanteile der Bestandteile, Dicken und/oder Konfigurationen enthalten. In einigen Implementierungen enthält der Halbleiterschichtstapel alternierende Halbleiterschichten, wie beispielsweise Halbleiterschichten zusammengesetzt aus einem ersten Material und Halbleiterschichten zusammengesetzt aus einem zweiten Material. Beispielsweise wechseln in dem Halbleiterschichtstapel Siliziumschichten und Siliziumgermaniumschichten ab (beispielsweise SiGe/Si/ ...). In einigen Implementierungen enthält der Halbleiterschichtstapel Halbleiterschichten des gleichen Materials, jedoch mit alternierenden Atomanteilen der Bestandteile, wie beispielsweise Halbleiterschichten, die einen Bestandteil mit einem ersten Atomanteil aufweisen, und Halbleiterschichten, die den Bestandteil mit einem zweiten Atomanteil aufweisen. Beispielsweise enthält der Halbleiterschichtstapel Siliziumgermaniumschichten mit alternierenden Silizium- und/oder Germanium-Atomanteilen (beispielsweise SiaGeb/SicGed/ ..., wobei a, c unterschiedliche Atomanteile von Silizium sind und b, d unterschiedliche Atomanteile von Germanium sind).
  • Die Finnen 120 werden durch jeglichen geeigneten Prozess über dem Substrat 110 gebildet. In einigen Implementierungen wird eine Kombination aus Abscheidungs-, Lithographie- und/oder Ätzprozessen durchgeführt, um die Finnen 120 zu definieren, die sich vom Substrat 110 aus erstrecken. Beispielsweise enthält das Bilden der Finnen 120 das Durchführen eines Lithographieprozesses zum Bilden einer strukturierten Maskenschicht über dem Substrat 110 (oder einer Materialschicht, wie beispielsweise einer Heterostruktur, die über dem Substrat 110 angeordnet ist) und das Durchführen eines Ätzprozesses zum Übertragen einer Struktur, die in der strukturierten Maskenschicht definiert ist, auf das Substrat 110 (oder die Materialschicht, wie beispielsweise die Heterostruktur, die über dem Substrat 110 angeordnet ist). Der Lithographieprozess kann das Bilden einer Resistschicht auf einer Maskenschicht, die über dem Substrat 110 angeordnet ist (beispielsweise durch Rotationsbeschichtung), das Durchführen eines Vorbelichtungsbackprozesses, das Durchführen eines Belichtungsprozesses unter Verwendung einer Maske, das Durchführen eines Nachbelichtungsbackprozesses und das Durchführen eines Entwicklungsprozesses enthalten. Während des Belichtungsprozesses wird die Resistschicht einer Strahlungsenergie ausgesetzt (wie beispielsweise ultraviolettem (UV) Licht, tiefem UV (DUV) -Licht oder extremem UV (EUV) -Licht), wobei die Maske die Strahlung auf die Resistschicht in Abhängigkeit von einer Maskenstruktur der Maske und/oder des Maskentyps (beispielsweise eine binäre Maske, eine Phasenverschiebungsmaske oder eine EUV-Maske) blockiert, überträgt und/oder reflektiert, sodass ein Bild auf die Resistschicht projiziert wird, das der Maskenstruktur entspricht. Da die Resistschicht empfindlich für Strahlungsenergie ist, verändern sich freiliegende Abschnitte der Resistschicht chemisch, und freiliegende (oder nichtfreiliegende) Abschnitte der Resistschicht werden während des Entwicklungsprozesses in Abhängigkeit von Eigenschaften der Resistschicht und Eigenschaften einer Entwicklungslösung, die beim Entwicklungsprozess verwendet wird, aufgelöst. Nach der Entwicklung enthält die strukturierte Resistschicht eine Resiststruktur, die der Maske entspricht. Der Ätzprozess verwendet die strukturierte Resistschicht als eine Ätzmaske zum Entfernen von Abschnitten der Maskenschicht und verwendet dann die strukturierte Maskenschicht zum Entfernen von Abschnitten des Substrats 110 (oder einer Materialschicht, die über dem Substrat 110 angeordnet ist). Der Ätzprozess kann einen Trockenätzprozess (beispielsweise einen Prozess des reaktiven Ionenätzens (reactive ion etching, RIE), einen Nassätzprozess, einen anderen geeigneten Ätzprozess oder Kombinationen davon enthalten. Die strukturierte Resistschicht wird während oder nach dem Ätzprozess beispielsweise durch einen Resistabziehprozess entfernt. Alternativ oder zusätzlich dazu werden die Finnen 120 durch einen Mehrfachstrukturierungsprozess, wie beispielsweise einen Doppelstrukturierungslithographie- (double patterning lithography, DPL) Prozess (beispielsweise einen Lithographie-Ätz-Lithographie-Ätz- (lithography-etch-lithography-etch, LELE) Prozess, einen Prozess der selbstausgerichteten Doppelstrukturierung (self-aligned double patterning, SADP), einen Prozess der Strukturierung mit einem dielektrischen Spacer (spacer-is-dielectric patterning, SIDP), einen anderen Doppelstrukturierungsprozess oder Kombinationen davon), einen Dreifachstrukturierungsprozess (beispielsweise einen Lithographie-Ätz-Lithographie-Ätz-Lithographie-Ätz- (lithography-etch-lithography-etch-lithography-etch, LELELE) Prozess, einen Prozess der selbstausgerichteten Dreifachstrukturierung (self-aligned triple patterning, SATP), einen anderen Dreifachstrukturierungsprozess oder Kombinationen davon), einen anderen Mehrfachstrukturierungsprozess (beispielsweise einen Prozess der selbstausgerichteten Vierfachstrukturierung (self-aligned quadruple patterning, SAQP) oder Kombinationen davon gebildet. Im Allgemeinen kombinieren Doppelstrukturierungsprozesse und/oder Mehrfachstrukturierungsprozesse Lithographieprozesse und selbstausgerichtete Prozesse, wodurch Strukturen erzeugt werden können, die beispielsweise kleinere Abstandsmaße aufweisen, als ansonsten unter Verwendung eines einzelnen direkten Lithographieprozesses erhalten werden können. Beispielsweise wird in einigen Implementierungen eine Dornschicht als eine Ätzmaske zum Entfernen von Abschnitten der Maskenschicht verwendet, wobei die Dornschicht unter Verwendung einer Spacer-Strukturierungstechnik gebildet wird. Beispielsweise enthält das Bilden der Dornschicht das Bilden einer strukturierten Opferschicht (welche Opfermerkmale enthält, die einen ersten Abstand aufweisen) über der Maskenschicht unter Verwendung eines Lithographieprozesses (beispielsweise unter Verwendung der strukturierten Resistschicht), das Bilden einer Spacer-Schicht über der strukturierten Opferschicht, das Ätzen der Spacer-Schicht zum Bilden von Spacern entlang von Seitenwänden jedes Opfermerkmals (beispielsweise wird die Spacer-Schicht von einer obersten Oberfläche der Opfermerkmale und einem Abschnitt einer obersten Oberfläche der Maskenschicht entfernt) und das Entfernen der strukturierten Opferschicht, wodurch Spacer zurückbleiben, die einen zweiten Abstand aufweisen (welche als eine strukturierte Spacer-Schicht bezeichnet werden können, die Öffnungen enthält, die einen Abschnitt der Maskenschicht freigeben). Die Dornschicht und ihre Dorne können somit entsprechend als eine Spacer-Schicht und Spacer bezeichnet werden. In einigen Implementierungen ist die Spacer-Schicht konform über der strukturierten Opferschicht gebildet, sodass die Spacer-Schicht eine im Wesentlichen gleichmäßige Dicke aufweist. In einigen Implementierungen werden die Spacer vor oder nach dem Entfernen der strukturierten Opferschicht getrimmt. In einigen Implementierungen werden Techniken der gerichteten Selbstassemblierung (DSA - Directed Self-Assembly) während der Bildung der Finnen 120 implementiert.
  • Ein Isolierungsmerkmal(e) 122 ist/sind über und/oder in dem Substrat 110 gebildet, um verschiedene Regionen, wie beispielsweise verschiedene Vorrichtungsregionen, der IC-Vorrichtung 100 zu isolieren. Beispielsweise trennt und isoliert das Isolierungsmerkmal 122 aktive Vorrichtungsregionen und/oder passive Vorrichtungsregionen voneinander, wie beispielsweise die verschiedenen FinFETs der Speichers 10. Das Isolierungsmerkmal 122 trennt und isoliert ferner die Finnen 120 voneinander. In der dargestellten Ausführungsform umgibt das Isolierungsmerkmal 122 einen unteren Abschnitt der Finnen 120. Das Isolierungsmerkmal 122 enthält Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein anderes geeignetes Isolierungsmaterial (das beispielsweise Silizium, Sauerstoff, Stickstoff, Kohlenstoff und/oder einen anderen geeigneten Isolierungsbestandteil enthält) oder Kombinationen davon. Das Isolierungsmerkmal 122 kann unterschiedliche Strukturen enthalten, wie beispielsweise Strukturen einer flachen Grabenisolierung (shallow trench isolation, STI), Strukturen einer tiefen Grabenisolierung (deep trench isolation, DTI) und/oder Strukturen einer lokalen Oxidierung von Silizium (local oxidation of silicon, LOCOS). In einigen Implementierungen können STI-Merkmale durch das Ätzen eines Grabens im Substrat 110 (beispielsweise durch Verwendung eines Trockenätzprozesses und/oder eines Nassätzprozesses) und das Füllen des Grabens mit Isolatormaterial (beispielsweise durch Verwendung eines chemischen Gasphasenabscheidungsprozesses oder eines Spin-On-Glas-Prozesses) gebildet werden. Ein Prozess zum chemisch-mechanischen Polieren (chemical mechanical polishing, CMP) kann durchgeführt werden, um überschüssiges Isolatormaterial zu entfernen und/oder eine oberste Oberfläche des Isolierungsmerkmal 122 zu planarisieren. In einigen Implementierungen können STI-Merkmale durch das Abscheiden eines Isolatormaterials über dem Substrat 110 nach dem Bilden der Finnen 120 (in einigen Implementierungen derart, dass die Isolatormaterialschicht Spalten (Gräben) zwischen den Finnen 120 füllt) und das Zurückätzen der Isolatormaterialschicht zum Bilden des Isolierungsmerkmals 122 gebildet werden. In einigen Implementierungen enthält das Isolierungsmerkmal 122 eine Mehrschichtstruktur, die Gräben füllt, wie beispielsweise eine dielektrische Masseschicht angeordnet über einer dielektrischen Auskleidungsschicht, wobei die dielektrische Masseschicht und die dielektrische Auskleidungsschicht Materialien in Abhängigkeit von den Designanforderungen enthalten (beispielsweise eine dielektrische Masseschicht, die Siliziumnitrid enthält, angeordnet über einer dielektrischen Auskleidungsschicht, die ein thermisches Oxid enthält). In einigen Implementierungen enthält das Isolierungsmerkmal 122 eine dielektrische Schicht angeordnet über einer dotierten Auskleidungsschicht (die beispielsweise Borsilikatglas (BSG) oder Phosphorsilikatglas (PSG) enthält).
  • Die Wannenbandzelle 50 enthält ferner die Gate-Strukturen 130 angeordnet über den Finnen 120 und dem Isolierungsmerkmal 122, wobei die Gate-Strukturen 130 gleich oder ähnlich den Gate-Strukturen der n-FinFETs und/oder p-FinFETs der SRAM-Zellen 20A, 20B konfiguriert sind. Die Gate-Strukturen 130 erstrecken sich entlang der y-Richtung (beispielsweise im Wesentlichen senkrecht zu den Finnen 120) und kreuzen entsprechende Finnenstrukturen 120, sodass die Gate-Strukturen 130 obere Abschnitte der entsprechenden Finnen 120 umhüllen. Die Gate-Strukturen 130 sind über Kanalregionen der Finnen 120 angeordnet und umhüllen diese, wodurch sie entsprechende Source/Drain-Regionen der Finnen 120 zwischenschalten. Die Gate-Strukturen 130 stehen im Eingriff mit den entsprechenden Kanalregionen der Finnen 120, sodass während des Betriebs Strom zwischen den entsprechenden Source/Drain-Regionen der Finnen 120 fließen kann. Die Gate-Strukturen 130 in der Wannenbandzelle 50 sind Dummy-Gate-Strukturen, wohingegen die Gate-Strukturen in den Speicherzellen 20 aktive Gate-Strukturen sind (die Gate-Strukturen 130 sind gleich den Gate-Strukturen der FinFETs in den Speicherzellen 20 konfiguriert). Eine „aktive Gate-Struktur“ bezieht sich im Allgemeinen auf eine elektrisch funktionsfähige Gate-Struktur, wohingegen sich eine „Dummy-Gate-Struktur“ im Allgemeinen auf eine elektrisch nicht funktionsfähige Gate-Struktur bezieht. Beispielsweise ahmen die Gate-Strukturen 130 physische Eigenschaften aktiver Gate-Strukturen der FinFETs in den Speicherzellen 20 nach, wie beispielsweise physische Abmessungen der aktiven Gate-Strukturen, sind jedoch elektrisch betriebsunfähig (mit anderen Worten, sie ermöglichen keinen Stromfluss zwischen Source/Drain-Regionen). In einigen Implementierungen ermöglichen die Gate-Strukturen 130 eine im Wesentlichen gleichmäßige Verarbeitungsumgebung, beispielsweise ermöglichen sie ein gleichmäßiges epitaktisches Materialwachstum in Source/Drain-Regionen der Finnen 120 (beispielsweise bei der Bildung von epitaktischen Source/Drain-Merkmalen), gleichmäßige Ätzraten in Source/Drain-Regionen der Finnen 120 (beispielsweise bei der Bildung von Source/Drain-Aussparungen) und/oder gleichmäßige, im Wesentlichen planare Oberflächen (beispielsweise durch eine Verringerung (oder Verhinderung) CMP-induzierter Wölbungseffekte). In der dargestellten Ausführungsform enthalten die Gate-Strukturen 130 Gate-Stapel, die gleich den Gate-Stapeln von Gate-Strukturen der FinFETs in den Speicherzellen 20 konfiguriert sind. Beispielsweise enthält ein Gate-Stapel jeder Gate-Struktur 130 ein Gate-Dielektrikum 132, eine Gate-Elektrode 134 und eine Hartmaskenschicht 136 zusammen mit den Gate-Spacern 138, die angrenzend an den Gate-Stapel (beispielsweise entlang Seitenwänden davon) angeordnet sind. Das Gate-Dielektrikum 132, die Gate-Elektrode 134 und/oder die Hartmaskenschicht 136 können die gleichen oder unterschiedliche Schichten und/oder Materialien in den Gate-Strukturen 130 enthalten. Da die Gate-Strukturen 130 das p-Wannenband 50A, das n-Wannenband 50B und das n-Wannenband 50C überspannen, können die Gate-Strukturen 130 unterschiedliche Schichten in Regionen, die dem p-Wannenband 50A, dem n-Wannenband 50B und dem n-Wannenband 50C entsprechen, aufweisen. Beispielsweise können sich eine Anzahl, eine Konfiguration und/oder Materialien von Schichten des Gate-Dielektrikums 132 und/oder der Gate-Elektrode 134, die dem p-Wannenband 50A entsprechen, von einer Anzahl, einer Konfiguration und/oder Materialien von Schichten des Gate-Dielektrikums 32 und/oder der Gate-Elektrode 34, die dem n-Wannenband 50B und/oder dem n-Wannenband 50C entsprechen, unterscheiden.
  • Die Gate-Stapel der Gate-Strukturen 130 werden gemäß einem Gate-Last-Prozess, einem Gate-First-Prozess oder einem Gate-Last/Gate-First-Hybridprozess hergestellt. Bei Gate-Last-Prozessimplementierungen enthalten eine oder mehrere der Gate-Strukturen 130 Dummy-Gate-Stapel, die anschließend durch Metall-Gate-Stapel ersetzt werden. Die Dummy-Gate-Stapel enthalten beispielsweise eine Schnittstellenschicht (die beispielsweise Siliziumoxid enthält) und eine Dummy-Gate-Elektrodenschicht (die beispielsweise Polysilizium enthält). In derartigen Implementierungen wird die Dummy-Gate-Elektrodenschicht entfernt, um Öffnungen (Gräben) zu bilden, in welchen anschließend das Gate-Dielektrikum 132 und/oder die Gate-Elektrode 134 gebildet werden. In einigen Implementierungen wird ein Dummy-Gate-Stapel von mindestens einer der Gate-Strukturen 130 durch einen Metall-Gate-Stapel ersetzt, während ein Dummy-Gate-Stapel von mindestens einer der Gate-Strukturen 130 verbleibt. Beispielsweise können einige oder alle der Gate-Strukturen 130 Polysilizium-Gate-Stapel enthalten. Gate-Last-Prozesse und/oder Gate-First-Prozesse können Abscheidungsprozesse, Lithographieprozesse, Ätzprozesse, andere geeignete Prozesse oder Kombinationen davon implementieren. Zu den Abscheidungsprozessen zählen CVD, physische Gasphasenabscheidung (physical vapor deposition, PVD), Atomlagenabscheidung (atomic layer deposition, ALD), hochdichte Plasma-CVD (high-density plasma CVD, HDPCVD), metallorganische CVD (metal organic CVD, MOCVD), Remote-Plasma-CVD (RPCVD), plasmagestützte CVD (plasma-enhanced CVD, PECVD), Niederdruck-CVD (Low-Pressure CVD, LPCVD), Atomlagen-CVD (atomic layer CVD, ALCVD), Atmosphärendruck-CVD (atmospheric pressure CVD, APCVD), Plattierung, andere geeignete Verfahren oder Kombinationen davon. Zu den Lithographie-Strukturierungsprozessen zählen Resistbeschichtung (beispielsweise Rotationsbeschichtung), Weichbacken, Maskenausrichtung, Belichtung, Nachbelichtungsbacken, Resistentwicklung, Abspülen, Trocknen (beispielsweise Hartbacken), andere geeignete Prozesse oder Kombinationen davon. Alternativ dazu wird der Lithographie-Belichtungsprozess durch andere Verfahren unterstützt, implementiert oder ersetzt, wie beispielsweise maskenlose Lithographie, Elektronenstrahlschreiben oder Ionenstrahlschreiben. Zu den Ätzprozessen zählen Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse oder Kombinationen davon. Ein CMP-Prozess kann durchgeführt werden, um jegliches überschüssiges Material des Gate-Dielektrikums 132, der Gate-Elektrode 134 und/oder der Hartmaskenschicht 136 zu entfernen, wodurch die Gate-Strukturen 130 planarisiert werden.
  • Das Gate-Dielektrikum 132 ist über den Finnen 120 und dem Isolierungsmerkmal 122 angeordnet, sodass das Gate-Dielektrikum 132 eine im Wesentlichen gleichmäßige Dicke aufweist. Das Gate-Dielektrikum 132 enthält ein dielektrisches Material, wie beispielsweise Siliziumoxid, ein dielektrisches Material mit hohem k-Wert, ein anderes geeignetes dielektrisches Material oder Kombinationen davon. In der dargestellten Ausführungsform enthält das Gate-Dielektrikum 132 eine oder mehrere dielektrische Schichten mit hohem k-Wert, einschließlich beispielsweise Hafnium, Aluminium, Zirkonium, Lanthan, Tantal, Titan, Yttrium, Sauerstoff, Stickstoff, eines anderen geeigneten Bestandteils oder Kombinationen davon. In einigen Implementierungen enthalten die eine oder die mehreren dielektrischen Schichten mit hohem k-Wert HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, HfO2-Al2O3, TiO2, Ta2O5, La2O3, Y2O3, ein anderes geeignetes dielektrisches Material mit hohem k-Wert oder Kombinationen davon. Ein dielektrisches Material mit hohem k-Wert bezieht sich im Allgemeinen auf dielektrische Materialien, die eine hohe dielektrische Konstante aufweisen, beispielsweise höher als die von Siliziumoxid (k ≈ 3,9). In einigen Implementierungen enthält das Gate-Dielektrikum 132 ferner eine Schnittstellenschicht (die ein dielektrisches Material, wie beispielsweise Siliziumoxid, enthält) angeordnet zwischen der dielektrischen Schicht mit hohem k-Wert und den Finnen 120A und dem Isolierungsmerkmal 122.
  • Die Gate-Elektrode 134 ist über dem Gate-Dielektrikum 132 angeordnet. Die Gate-Elektrode 134 enthält ein elektrisch leitendes Material. In einigen Implementierungen enthält die Gate-Elektrode 134 mehrere Schichten, wie beispielsweise eine oder mehrere Deckschichten, Arbeitsfunktionsschichten, Klebstoff-/Barriereschichten und/oder Metallfüll-(oder Masse-) Schichten. Eine Deckschicht kann ein Material enthalten, das die Diffusion und/oder Reaktion von Bestandteilen zwischen dem Gate-Dielektrikum 132 und anderen Schichten der Gate-Strukturen 130 (insbesondere der Gate-Schichten, die Metall enthalten) verhindert oder eliminiert. In einigen Implementierung enthält die Deckschicht ein Metall und Stickstoff, wie beispielsweise Titannitrid (TiN), Tantalnitrid (TaN), Wolframnitrid (W2N), Titansiliziumnitrid (TiSiN), Tantalsiliziumnitrid (TaSiN) oder Kombinationen davon. Eine Arbeitsfunktionsschicht kann ein leitfähiges Material enthalten, das derart abgestimmt ist, dass es eine gewünschte Arbeitsfunktion aufweist (wie beispielsweise eine n-Arbeitsfunktion oder eine p-Arbeitsfunktion), wie beispielsweise n-Arbeitsfunktionsmaterialien und/oder p-Arbeitsfunktionsmaterialien. Zu p-Arbeitsfunktionsmaterialien zählen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, ein anderes p-Arbeitsfunktionsmaterial oder Kombinationen davon. Zu n-Arbeitsfunktionsmaterialien zählen Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN, TaAl, TaAlC, TiAlN, ein anderes n-Arbeitsfunktionsmaterial oder Kombinationen davon. Eine Klebstoff-/Barriereschicht kann ein Material enthalten, das die Adhäsion zwischen angrenzenden Schichten, wie beispielsweise der Arbeitsfunktionsschicht und der Metallfüllschicht, fördert, und/oder ein Material, das die Diffusion zwischen Gate-Schichten, wie beispielsweise der Arbeitsfunktionsschicht und der Metallfüllschicht, blockiert und/oder verringert. Beispielsweise enthält die Klebstoff-/Barriereschicht ein Metall (beispielsweise W, Al, Ta, Ti, Ni, Cu, Co, ein anderes geeignetes Metall oder Kombinationen davon), Metalloxide, Metallnitride (beispielsweise TiN) oder Kombinationen davon. Eine Metallfüllschicht kann ein geeignetes leitfähiges Material enthalten, wie beispielsweise Al, W und/oder Cu. Die Hartmaskenschicht 136 ist über der Gate-Elektrode 134 und der Gate-Elektrode 132 angeordnet und enthält jegliches geeignetes Material, wie beispielsweise Silizium, Stickstoff und/oder Kohlenstoff (beispielsweise Siliziumnitrid oder Siliziumkarbid).
  • Die Gate-Spacer 138 werden durch jeglichen geeigneten Prozess gebildet und enthalten ein dielektrisches Material. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder Kombinationen davon enthalten (beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder Siliziumkarbid). Beispielsweise kann in der dargestellten Ausführungsform eine dielektrische Schicht, die Silizium und Stickstoff enthält, wie beispielsweise eine Siliziumnitridschicht, über dem Substrat 110 abgeschieden werden und anschließend anisotrop geätzt werden, um die Gate-Spacer 138 zu bilden. In einigen Implementierungen enthalten die Gate-Spacer 138 eine Mehrschichtstruktur, wie beispielsweise eine erste dielektrische Schicht, die Siliziumnitrid enthält, und eine zweite dielektrische Schicht, die Siliziumoxid enthält. In einigen Implementierungen können die Gate-Spacer 138 mehr als einen Satz von Spacern enthalten, wie beispielsweise Dicht-Spacer, Versatz-Spacer, Opfer-Spacer, Dummy-Spacer und/oder Haupt-Spacer, die angrenzend an die Gate-Stapel gebildet werden. In derartigen Implementierungen können die verschiedenen Sätze von Spacern Materialien enthalten, die unterschiedliche Ätzeigenschaften aufweisen. Beispielsweise kann eine erste dielektrische Schicht, die Silizium und Sauerstoff enthält, über dem Substrat 110 abgeschieden und anschließend anisotrop geätzt werden, um einen ersten Spacer-Satz angrenzend an die Gate-Stapel zu bilden, und eine zweite dielektrische Schicht, die Silizium und Stickstoff enthält, kann über dem Substrat 110 abgeschieden und anschließend anisotrop geätzt werden, um einen zweiten Spacer-Satz angrenzend an den ersten Spacer-Satz zu bilden. Implantations-, Diffusions- und/oder Temperprozesse können durchgeführt werden, um leicht dotierte Source und Drain- (lightly doped source and drain, LDD) Merkmale und/oder stark dotierte Source und Drain- (heavily doped source and drain, HDD) Merkmale (welche beide in 2A-2G nicht gezeigt sind) in Source/Drain (S/D) -Regionen der Finnen 120 vor und/oder nach dem Bilden der Gate-Spacer 138 zu bilden.
  • Die Wannenbandzelle 50 enthält ferner Source-Merkmale und Drain-Merkmale (als Source/Drain-Merkmale bezeichnet) angeordnet in Source/Drain-Regionen der Finnen 120, wobei die Source/Drain-Merkmale gleich oder ähnlich den Source/Drain-Merkmalen der n-FinFETs und/oder p-FinFETs der SRAM-Zellen 20A, 20B konfiguriert sind. Beispielsweise wird ein Halbleitermaterial epitaktisch auf den Finnen 120 gezüchtet, wodurch die epitaktischen Source/Drain-Merkmale 140A auf den Finnen 120 über den n-Wannen 112C, 112D (mit anderen Worten, in Regionen der Wannenbandzelle 50, die ähnlich den p-FinFET-Regionen, welche die p-FinFETs der SRAM-Speicherzellen 20A, 20B enthalten, konfiguriert sind) und die epitaktischen Source/Drain-Merkmale 140B auf den Finnen 120 über der p-Wanne 114C (mit anderen Worten, in Regionen der Wannenbandzelle 50, die ähnlich den n-FinFET-Regionen, welche die n-FinFETs der SRAM-Speicherzellen 20A, 20B enthalten, konfiguriert sind) gebildet werden. In einigen Implementierungen wird ein Finnenaussparungsprozess (beispielsweise ein Rückätzprozess) auf den Source/Drain-Regionen der Finnen 120 durchgeführt, sodass die epitaktischen Source/Drain-Merkmale 140A, 140B von untersten Abschnitten der Finnen 120 gezüchtet werden. In einigen Implementierungen werden die Source/Drain-Regionen der Finnen 120 keinem Finnenaussparungsprozess unterzogen, sodass die epitaktischen Source/Drain-Merkmale 140A, 140B von mindestens einem Abschnitt der oberen aktiven Finnenregionen der Finnen 120 gezüchtet werden und diesen umschließen. Die epitaktischen Source/Drain-Merkmale 140A, 140B können sich seitlich entlang der y-Richtung erstrecken (wachsen) (in einigen Implementierungen im Wesentlichen senkrecht zu den Finnen 120), sodass die epitaktischen Source/Drain-Merkmale 140A, 140B verschmolzene epitaktische Source/Drain-Merkmale sind, die mehr als eine Finne 120 überspannen. In einigen Implementierungen enthalten die epitaktischen Source/Drain-Merkmale 140A und/oder die epitaktischen Source/Drain-Merkmale 140B teilweise verschmolzene Abschnitte (mit Unterbrechungen (oder Spalten) zwischen dem epitaktischen Material, das von angrenzenden Finnen 120 gezüchtet wird) und/oder vollständig verschmolzene Abschnitte (ohne Unterbrechungen (oder Spalten) zwischen dem epitaktischen Material, das von angrenzenden Finnen 120 gezüchtet wird).
  • Ein Epitaxieprozess kann CVD-Abscheidungstechniken (beispielsweise Dampfphasenepitaxie (vapor-phase epitaxy, VPE), Ultrahochvakuum-CVD (UHV-CVD), LPCVD und/oder PECVD), Molekularstrahlepitaxie, andere geeignete SEG-Prozesse oder Kombinationen davon implementieren. Der Epitaxieprozess kann gasförmige und/oder flüssige Vorläufer verwenden, welche mit der Zusammensetzung der Finnen 120 interagieren. Die epitaktischen Source/Drain-Merkmale 140A, 140B sind mit n-Dotierstoffen und/oder p-Dotierstoffen dotiert. In einigen Implementierungen weisen die n-Wannenbänder 50B, 50C und die p-FinFETs in den Speicherzellen 20 die gleichen dotierten epitaktischen Source/Drain-Merkmale auf und das p-Wannenband 50A und die n-FinFETs der Speicherzellen 20 weisen die gleichen dotierten epitaktischen Source/Drain-Merkmale auf. Beispielsweise können die epitaktischen Source/Drain-Merkmale 140A der n-Wannenbänder 50B, 50C und die epitaktischen Source/Drain-Merkmale der p-FinFETs in den Speicherzellen 20 epitaktische Schichten enthalten, die Silizium und/oder Germanium enthalten, wobei die Siliziumgermanium enthaltenden epitaktischen Schichten mit Bor, Kohlenstoff, einem anderen p-Dotierstoff oder Kombinationen davon dotiert sind (beispielsweise eine epitaktische Si:Ge:B-Schicht oder eine epitaktische Si:Ge:C-Schicht bilden). Weiter Bezug nehmend auf das Beispiel können die epitaktischen Source/Drain-Merkmale 140B des p-Wannenbandes 50A und die epitaktischen Source/Drain-Merkmale der n-FinFETs in den Speicherzellen 20 epitaktische Schichten enthalten, die Silizium und/oder Kohlenstoff enthalten, wobei die Silizium enthaltenden epitaktischen Schichten oder die Siliziumkohlenstoff enthaltenden epitaktischen Schichten mit Phosphor, Arsen, einem anderen n-Dotierstoff oder Kombinationen davon dotiert sind (beispielsweise eine epitaktische Si:P-Schicht, eine epitaktische Si:C-Schicht, eine epitaktische Si:As-Schicht oder eine epitaktische Si:C:P-Schicht bilden). In einigen Implementierungen weisen die n-Wannenbänder 50B, 50C und die p-FinFETs der Speicherzellen 20 entgegengesetzt dotierte epitaktische Source/Drain-Merkmale auf und das p-Wannenband 50A und die n-FinFETs der Speicherzellen 20 weisen entgegengesetzt dotierte epitaktische Source/Drain-Merkmale auf. In einigen Implementierungen enthalten die epitaktischen Source/Drain-Merkmale 140A, 140B Materialien und/oder Dotierstoffe, die eine gewünschte Zugspannung und/oder Druckspannung in den Kanalregionen erreichen. In einigen Implementierungen werden die epitaktischen Source/Drain-Merkmale 140A, 140B während der Abscheidung durch Zugabe von Unreinheiten zu einem Ausgangsmaterial des Epitaxieprozesses dotiert. In einigen Implementierungen werden die epitaktischen Source/Drain-Merkmale 140A, 140B durch einen Ionenimplantationsprozess im Anschluss an einen Abscheidungsprozess dotiert. In einigen Implementierungen werden Temperprozesse zum Aktivieren von Dotierstoffen in den epitaktischen Source/Drain-Merkmalen 140A, den epitaktischen Source/Drain-Merkmalen 140B und/oder anderen Source/Drain-Merkmalen des Speichers 10, wie beispielsweise HDD-Regionen und/oder LDD-Regionen, durchgeführt.
  • Ein MLI (mehrschichtige Zwischenverbindung - Multilayer Interconnect) - Merkmal 150 ist über dem Substrat 110 angeordnet. Das MLI-Merkmal 150 verbindet verschiedene Vorrichtungen (beispielsweise die p-FinFETs in den Speicherzellen 20, die n-FinFETs in den Speicherzellen 20, die n-Wannenbänder in den n-Wannenbandbereichen 50A, die p-Wannenbänder im p-Wannenbandbereich 50B, Transistoren, Widerstände, Kondensatoren und/oder Induktoren) und/oder Komponenten (beispielsweise Gate-Strukturen der p-FinFETs und/oder n-FinFETs der Speicherzellen 20, Source/Drain-Merkmale (beispielsweise die epitaktischen Source/Drain-Merkmale 140A, 140B und/oder die epitaktischen Source/Drain-Merkmale der p-FinFETs und/oder der n-FinFETs der Speicherzellen 20) und/oder dotierte Wannen des Wannenbandes 50 (beispielsweise die n-Wannen 112C, 112D und/oder die p-Wanne 114C) elektrisch miteinander, sodass die verschiedenen Vorrichtungen und/oder Komponenten wie durch Designanforderungen des Speichers 10 spezifiziert arbeiten können. Das MLI-Merkmal 150 enthält eine Kombination aus dielektrischen Schichten und elektrisch leitenden Schichten (beispielsweise Metallschichten), die zum Bilden verschiedener Zwischenverbindungsstrukturen konfiguriert ist. Die leitenden Schichten sind zum Bilden vertikaler Zwischenverbindungsmerkmale, wie beispielsweise Kontakte auf Vorrichtungsebene und/oder Durchkontaktierungen, und/oder horizontaler Zwischenverbindungsmerkmale, wie beispielsweise leitfähige Leitungen, konfiguriert. Vertikale Zwischenverbindungsmerkmale verbinden typischerweise horizontale Zwischenverbindungsmerkmale in unterschiedlichen Schichten (oder unterschiedlichen Ebenen) des MLI-Merkmals 150. Während des Betriebs sind die Zwischenverbindungsmerkmale zum Routen von Signalen zwischen den Vorrichtungen und/oder den Komponenten des Speichers 10 und/oder Verteilen von Signalen (beispielsweise Taktsignale, Spannungssignale und/oder Massesignale) an die Vorrichtungen und/oder die Komponenten des Speichers 10 konfiguriert. Beispielsweise enthält das MLI-Merkmal 150 Zwischenverbindungsmerkmale, die zum Routen einer Stromversorgungs- oder Massespannung zum p-Wannenband 50A und/oder den n-Wannenbändern 50B, 50C konfiguriert ist. Es sei darauf hingewiesen, dass, obwohl das MLI-Merkmal 150 mit einer gegebenen Zahl von dielektrischen Schichten und leitenden Schichten dargestellt ist, die vorliegende Offenbarung auch ein MLI-Merkmal 150 mit mehr oder weniger dielektrischen Schichten und/oder leitenden Schichten in Betracht zieht.
  • Das MLI-Merkmal 150 enthält eine oder mehrere dielektrische Schichten, wie beispielsweise eine dielektrische Zwischenschicht (ILD-0 - Interlayer Dielectric Layer) 152 angeordnet über dem Substrat 110 (insbesondere über den epitaktischen Source/Drain-Merkmalen 140A, 140B, den Gate-Strukturen 130 und den Finnen 120) und eine dielektrische Zwischenschicht 154 (ILD-1) angeordnet über der ILD-Schicht 152. Die ILD-Schichten 152, 154 enthalten ein dielektrisches Material, einschließlich beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, aus TEOS gebildetes Oxid, PSG, BPSG, eines dielektrischen Materials mit niedrigem k-Wert, eines anderen geeigneten dielektrischen Materials oder Kombinationen davon. Zu beispielhaften dielektrischen Materialien mit niedrigem k-Wert zählen FSG, Kohlenstoff-dotiertes Siliziumoxid, Black Diamond® (Applied Materials of Santa Clara, Kalifornien), Xerogel, Aerogel, amorpher fluorierter Kohlenstoff, Parylen, BCB, SiLK® (Dow Chemical, Midland, Michigan), Polyimid, ein anderes dielektrisches Material mit niedrigem k-Wert oder Kombinationen davon. In der dargestellten Ausführungsform sind die ILD-Schichten 152, 154 dielektrische Schichten, die ein dielektrisches Material mit niedrigem k-Wert enthalten (im Allgemeinen als dielektrische Schichten mit niedrigem k-Wert bezeichnet). In einigen Implementierungen bezieht sich ein dielektrisches Material mit niedrigem k-Wert im Allgemeinen auf Materialien mit einer Dielektrizitätskonstante (k), die kleiner als 3 ist. Die ILD-Schichten 152, 154 können eine Mehrschichtstruktur mit mehreren dielektrischen Materialien enthalten. Das MLI-Merkmal 150 kann ferner eine oder mehrere Kontakt-Ätzstoppschichten (contact etch stop layers, CESLs) angeordnet zwischen den ILD-Schichten 152, 154 enthalten, wie beispielsweise eine CESL angeordnet zwischen der ILD-Schicht 152 und der ILD-Schicht 154. In einigen Implementierungen ist eine CESL zwischen dem Substrat 110 und/oder dem Isolierungsmerkmal 122 und der ILD-Schicht 152 angeordnet. Die CESLs enthalten ein Material, das sich von den ILD-Schichten 152, 154 unterscheidet, wie beispielsweise ein dielektrisches Material, das sich von dem dielektrischen Material der ILD-Schichten 152, 154 unterscheidet. Beispielsweise enthalten, wenn die ILD-Schichten 152, 154 ein dielektrisches Material mit niedrigem k-Wert enthalten, die CESLs Silizium und Stickstoff, wie beispielsweise Siliziumnitrid oder Siliziumoxinitrid. Die ILD-Schichten 152, 154 werden durch einen Abscheidungsprozess, wie beispielsweise CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Plattierung, andere geeignete Verfahren oder Kombinationen davon, über dem Substrat 110 gebildet. In einigen Implementierungen werden die ILD-Schichten 152, 154 durch einen fließfähigen CVD (FCVD) -Prozess gebildet, der beispielsweise das Abscheiden eines fließfähigen Materials (wie beispielsweise einer flüssigen Verbindung) über dem Substrat 110 und das Umwandeln des fließfähigen Materials in ein festes Material durch eine geeignete Technik, wie beispielsweise thermisches Tempern und/oder eine UV-Strahlungsbehandlung, enthält. Im Anschluss an die Abscheidung der ILD-Schicht 152 und/oder der CESL wird ein CMP-Prozess und/oder ein anderer Planarisierungsprozess durchgeführt, bis eine oberste Oberfläche der Gate-Stapel der Gate-Strukturen 130 erreicht (freigelegt) wird. Im Anschluss an die Abscheidung der ILD-Schicht 154 und/oder der CESL kann ein CMP-Prozess und/oder ein anderer Planarisierungsprozess durchgeführt werden.
  • In 2A-2G sind Kontakte auf Vorrichtungsebene (wie beispielsweise die n-Wannenkontakte 160A und die p-Wannenkontakte 160B), Durchkontaktierungen und/oder leitfähige Leitungen (gemeinsam als eine Metall-Eins (M1) -Schicht des MLI-Merkmals 150 bezeichnet) in einer oder mehreren der ILD-Schichten 152, 154 angeordnet, um Zwischenverbindungsstrukturen zu bilden. Die Kontakte auf Vorrichtungsebene (wie beispielsweise die n-Wannenkontakte 160A und die p-Wannenkontakte 160B), die Durchkontaktierungen und/oder die leitfähigen Leitungen enthalten jegliches geeignetes elektrisch leitendes Material, wie beispielsweise Ta, Ti, Al, Cu, Co, W, TiN, TaN, andere geeignete leitende Materialien oder Kombinationen davon. Verschiedene leitende Materialien können kombiniert werden, um die Kontakte auf Vorrichtungsebene (wie beispielsweise die n-Wannenkontakte 160A und die p-Wannenkontakte 160B), die Durchkontaktierungen und/oder die leitfähigen Leitungen mit verschiedenen Schichten, wie beispielsweise einer Barrierenschicht, einer Adhäsionsschicht, einer Auskleidungsschicht, einer Masseschicht, einer anderen geeigneten Schicht oder Kombinationen davon, bereitzustellen. In einigen Implementierungen enthalten die Kontakte auf Vorrichtungsebene (wie beispielsweise die n-Wannenkontakte 160A und die p-Wannenkontakte 160B) Ti, TiN und/oder Co; die Durchkontaktierungen enthalten Ti, TiN und/oder W; und die leitfähigen Leitungen enthalten Cu, Co und/oder Ru. Die Kontakte auf Vorrichtungsebene (wie beispielsweise die n-Wannenkontakte 160A und die p-Wannenkontakte 160B), die Durchkontaktierungen und/oder die leitfähigen Leitungen werden durch Strukturierung der ILD-Schichten 152, 154 gebildet. Die Strukturierung der ILD-Schichten 152, 154 kann Lithographieprozesse und/oder Ätzprozesse zum Bilden von Öffnungen (Gräben), wie beispielsweise Kontaktöffnungen, Durchkontaktierungsöffnungen und/oder Leitungsöffnungen, in den entsprechenden ILD-Schichten 152, 154 enthalten. In einigen Implementierungen enthalten die Lithographieprozesse das Bilden einer Resistschicht über den entsprechenden ILD-Schichten 152, 154, das Aussetzen der Resistschicht gegenüber strukturierter Bestrahlung und das Entwickeln der freigelegten Resistschicht, wodurch eine strukturierte Resistschicht gebildet wird, die als ein Maskierungselement zum Ätzen einer/von Öffnung/en in den entsprechenden ILD-Schichten 152-154 verwendet werden kann. Zu den Ätzprozessen zählen Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse oder Kombinationen davon. Danach wird/werden die Öffnung/en mit einem oder mehreren leitenden Materialien gefüllt. Das/Die leitende/n Material/ien kann/können durch PVD, CVD, ALD, Galvanisierung, stromlose Abscheidung, einen anderen geeigneten Abscheidungsprozess oder Kombinationen davon abgeschieden werden. Danach kann/können jegliche/s überschüssiges/n leitendes/n Material/ien durch einen Planarisierungsprozess, wie beispielsweise einen CMP-Prozess, entfernt werden, wodurch eine oberste Oberfläche der ILD-Schichten 152, 154, der Kontakte auf Vorrichtungsebene (wie beispielsweise die n-Wannenkontakte 160A und die p-Wannenkontakte 160B), der Durchkontaktierungen und/oder der leitfähigen Leitungen planarisiert wird.
  • Die n-Wannenkontakte 160A (auch als n-Wannen-Pickupregionen bezeichnet) sind derart auf den entsprechenden n-Wannen 112C, 112D angeordnet, dass die n-Wannenkontakte 160A die n-Wannen 112C, 112D elektrisch mit einer Versorgungsspannung, wie beispielsweise der Versorgungsspannung VDD, verbinden; und die p-Wannenkontakte 160B (auch als p-Wannen-Pickupregionen bezeichnet) sind derart auf der p-Wanne 114C angeordnet, dass die p-Wannenkontakte 160B die p-Wanne 114C elektrisch mit einer Versorgungsspannung, wie beispielsweise der Versorgungsspannung Vss, verbinden. Die N-Wannenkontakte 160A und die p-Wannenkontakte 160B erstrecken sich durch die ILD-Schicht 152, die ILD-Schicht 154 und die Isolierungsmerkmale 122, obwohl die vorliegende Offenbarung auch Ausführungsformen in Betracht zieht, in welchen sich die n-Wannenkontakte 160A und/oder die p-Wannenkontakte 160B durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Merkmals 150 erstrecken. In einigen Implementierungen verbinden ein oder mehrere der n-Wannenkontakte 160A und/oder der p-Wannenkontakte 160B die n-Wannen 112C, 112D und/oder die p-Wanne 114A nicht elektrisch mit einem anderen elektrisch leitenden Merkmal des MLI-Merkmals 150, wie beispielsweise Durchkontaktierungen. In derartigen Implementierungen sind der eine oder die mehreren der n-Wannenkontakte 160A und/oder der p-Wannenkontakte 160B Dummy-Kontakte, welche physische Eigenschaften ähnlich Nicht-Dummy-Kontakten aufweisen, um eine im Wesentlichen gleichmäßige Verarbeitungsumgebung zu ermöglichen.
  • In der dargestellten Ausführungsform sind die p-Wannenkontakte 160B in dem p-Wannenband 50A angeordnet und die n-Wannenbänder 50B, 50C sind frei von den p-Wannenkontakten 160B. Weil das p-Wannenband 50A frei von einer n-Wanne ist, weisen die p-Wannenkontakte 160B (p-Wannen-Pickupregionen) einen verringerten Wannen-Pickup-Widerstand im Vergleich zu herkömmlichen p-Wannenbändern auf, welche typischerweise eine Dotierungskonfiguration ähnlich den n-Wannenbändern 50B, 50C aufweisen, sodass die p-Wannenkontakte auf zwei p-Wannen getrennt durch eine n-Wanne angeordnet sind. Weiter Bezug nehmend auf die dargestellte Ausführungsform weist das p-Wannenband 50A mehr Kontakte als die n-Wannenbänder 50B, 50C auf. Beispielsweise enthält der p-Wannenbandbereich 50A neun p-Wannenkontakte 160B, während die n-Wannenbänder 50B, 50C jeweils drei n-Wannenkontakte 160A enthalten. Die vorliegende Offenbarung zieht jegliche Konfiguration der n-Wannenkontakte 160A und/oder der p-Wannenkontakte 160B in Betracht. Beispielsweise ist 3 eine vereinfachte schematische Ansicht von oben einer weiteren Ausführungsform einer Wannenbandzelle, abschnittsweise oder vollständig, wie beispielsweise der Wannenbandzelle 50, die im Speicher 10 von 1 implementiert ist, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In 3 sind die n-Wannenkontakte 160A in einem n-Wannenband, wie beispielsweise dem n-Wannenband 50B, angeordnet. In derartigen Implementierungen ist das n-Wannenband 50C frei von den n-Wannenkontakten 160A.
  • 4 ist eine fragmentarische Ansicht von oben eines Abschnitts 300 der Wannenbandspalte 40 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In 4 sind drei Wannenbandzellen 50 in einer Spalte zwischen den Spalten der Speicherzellen 20 (wie beispielsweise eine Spalte der Speicheranordnung 12A und eine Spalte der Speicheranordnung 12B) angeordnet. Die Wannenbandspalte 40 enthält eine n-Wanne 312, die kombinierte n-Wannen der Wannenbandzellen 50 und der SRAM-Zellen 20 (beispielsweise die n-Wannen 112A, 112B wie oben unter Bezugnahme auf 2A-2G beschrieben) darstellt, und eine p-Wanne 314, die kombinierte p-Wannen der Wannenbandzellen 50 und der SRAM-Zellen 20 (beispielsweise die p-Wannen 114A-114C, wie oben unter Bezugnahme auf 2A-2G beschrieben) darstellt. In 4 erstreckt sich die n-Wanne 312 von den Speicherzellen 20 in die n-Wannenbänder 50B, 50C, jedoch nicht die p-Wannenbänder 50A, und die p-Wanne erstreckt sich von den Speicherzellen 20 in die n-Wannenbänder 50B, 50C und das p-Wannenband 50A. Weil die p-Wanne 314 in den Wannenbandzellen 50 I-förmig ist, enthält die Wannenbandspalte 40 einen mittleren Abschnitt, der entlang einer gesamten Länge der Wannenbandspalte 40 (hier entlang der y-Richtung) frei von n-Wannen ist. 4 wurde der Klarheit halber für ein besseres Verständnis der erfindungsgemäßen Konzepte der vorliegenden Offenbarung vereinfacht. Zusätzliche Merkmale können im Abschnitt 300 der Wannenbandspalte 40 hinzugefügt werden, und einige der unten beschriebenen Merkmale können in anderen Ausführungsformen des Abschnitts 300 der Wannenbandspalte 40 ersetzt, modifiziert oder eliminiert werden.
  • 5 ist ein Schaltplan einer Einzelanschluss-SRAM-Zelle 400, die in einer Speicherzelle eines SRAM implementiert sein kann, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Beispielsweise ist die Einzelanschluss-SRAM-Zelle 400 in einer oder mehreren Speicherzellen 20 des Speichers 10 implementiert (1). Die Einzelanschluss-SRAM-Zelle 400 enthält sechs Transistoren: einen Pass-Gate-Transistor PG-i, einen Pass-Gate-Transistor PG-2, einen Pull-Up-Transistor PU-1, einen Pull-Up-Transistor PU-2, einen Pull-Down-Transistor PD-1 und einen Pull-Down-Transistor PD-1. Die Einzelanschluss-SRAM-Zelle 400 wird somit alternativ als eine 6T-SRAM-Zelle bezeichnet. Im Betrieb stellen der Pass-Gate-Transistor PG-1 und der Pass-Gate-Transistor PG-2 Zugang zu einem Speicherabschnitt der SRAM-Zelle 400 bereit, welcher ein kreuzgekoppeltes Paar von Invertern, einen Inverter 410 und einen Inverter 420, enthält. Der Inverter 410 enthält den Pull-Up-Transistor PU-i und den Pull-Down-Transistor PD-1 und der Inverter 420 enthält den Pull-Up-Transistor PU-2 und den Pull-Down-Transistor PD-2. 5 wurde der Klarheit halber für ein besseres Verständnis der erfindungsgemäßen Konzepte der vorliegenden Offenbarung vereinfacht. Zusätzliche Merkmale können in der Einzelanschluss-SRAM-Zelle 400 hinzugefügt werden, und einige der unten beschriebenen Merkmale können in anderen Ausführungsformen der Einzelanschluss-SRAM-Zelle 400 ersetzt, modifiziert oder eliminiert werden.
  • In einigen Implementierungen sind die Pull-Up-Transistoren PU-1, PU-2 als p-FinFETs konfiguriert. Beispielsweise enthalten die Pull-Up-Transistoren PU-1, PU-2 jeweils eine Gate-Struktur angeordnet über einer Kanalregion einer n-Finnenstruktur (die eine oder mehrere n-Finnen enthält), sodass die Gate-Struktur zwischen p-Source/Drain-Regionen der n-Finnenstruktur (beispielsweise epitaktische p-Source/Drain-Merkmale) geschaltet ist, wobei die Gate-Struktur und die n-Finnenstruktur über einer n-Wannenregion angeordnet sind; und die Pull-Down-Transistoren PD-1, PD-2 enthalten jeweils eine Gate-Struktur angeordnet über einer Kanalregion einer p-Finnenstruktur (die eine oder mehrere p-Finnen enthält), sodass die Gate-Struktur zwischen n-Source/Drain-Regionen der p-Finnenstruktur (beispielsweise epitaktische n-Source/Drain-Merkmale) geschaltet ist, wobei die Gate-Struktur und die p-Finnenstruktur über einer p-Wannenregion angeordnet sind. In einigen Implementierungen sind die Pass-Gate-Transistoren PG-1, PG-2 auch als n-FinFETs konfiguriert. Beispielsweise enthalten die Pass-Gate-Transistoren PG-1, PG-2 jeweils eine Gate-Struktur angeordnet über einer Kanalregion einer p-Finnenstruktur (die eine oder mehrere p-Finnen enthält), sodass die Gate-Struktur zwischen n-Source/Drain-Regionen der p-Finnenstruktur (beispielsweise epitaktische n-Source/Drain-Merkmale) geschaltet ist, wobei die Gate-Struktur und die p-Finnenstruktur über einer p-Wannenregion angeordnet sind.
  • Ein Gate des Pull-Up-Transistors PU-i ist zwischen eine Source (elektrisch gekoppelt mit einer Versorgungsspannung (VDD)) und einen ersten gemeinsamen Drain (CD1) geschaltet und ein Gate des Pull-Down-Transistors PD-1 ist zwischen eine Source (elektrisch gekoppelt mit einer Versorgungsspannung (VSS)) und den ersten gemeinsamen Drain geschaltet. Ein Gate des Pull-Up-Transistors PU-2 ist zwischen eine Source (elektrisch gekoppelt mit einer Versorgungsspannung (VDD)) und einen zweiten gemeinsamen Drain (CD2) geschaltet und ein Gate des Pull-Down-Transistors PD-2 ist zwischen eine Source (elektrisch gekoppelt mit einer Versorgungsspannung (Vss)) und den zweiten gemeinsamen Drain geschaltet. In einigen Implementierungen ist der erste gemeinsame Drain (CD1) ein Speicherknoten (SN - Storage Node), der Daten in ihrer eigentlichen Form speichert, und der zweite gemeinsame Drain (CD2) ist ein Speicherknoten (SNB), der Daten in komplementärer Form speichert. Das Gate des Pull-Up-Transistors PU-1 und das Gate des Pull-Down-Transistors PD-1 sind mit dem zweiten gemeinsamen Drain gekoppelt und das Gate des Pull-Up-Transistors PU-2 und das Gate des Pull-Down-Transistors PD-2 sind mit dem ersten gemeinsamen Drain gekoppelt. Ein Gate des Pass-Gate-Transistors PG-1 ist zwischen eine Source (elektrisch gekoppelt mit einer Bitleitung BL) und einen Drain, welcher elektrisch mit dem ersten gemeinsamen Drain gekoppelt ist, geschaltet. Ein Gate des Pass-Gate-Transistors PG-2 ist zwischen eine Source (elektrisch gekoppelt mit einer komplementären Bitleitung BLB) und einen Drain, welcher elektrisch mit dem zweiten gemeinsamen Drain gekoppelt ist, geschaltet. Die Gates der Pass-Gate-Transistoren PG-1, PG-2 sind elektrisch mit einer Wortleitung WL gekoppelt. In einigen Implementierungen stellen die Pass-Gate-Transistoren PG-1, PG-2 Zugang zu den Speicherknoten SN, SNB während Leseoperationen und/oder Schreiboperationen bereit. Beispielsweise koppeln die Pass-Gate-Transistoren PG-1, PG-2 die Speicherknoten SN, SN-B entsprechend an die Bitleitungen BL, BLB als Reaktion auf eine Spannung, die durch die WLs an die Gates der Pass-Gate-Transistoren PG-1, PG-2 angelegt wird.
  • 6 ist eine fragmentarische Ansicht von oben einer SRAM-Anordnung 500, abschnittsweise oder vollständig, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In einigen Implementierungen stellt die SRAM-Anordnung 500 einen Abschnitt des Speichers 10 dar, wie beispielsweise einen Abschnitt der SRAM-Zellen 20. In 6 enthält die SRAM-Anordnung 500 ein Substrat 510 mit verschiedenen darin angeordneten dotierten Regionen, wie beispielsweise eine n-Wanne 512A, eine n-Wanne 512B, eine p-Wanne 514A, eine p-Wanne 514B und eine p-Wanne 514C. Das Substrat 510, die n-Wannen 512A, 512B und die p-Wannen 514A-514C sind entsprechend ähnlich dem Substrat 110, den n-Wannen 112A, 112B und den p-Wannen 114A-114C, die oben unter Bezugnahme auf 2A-2G beschrieben sind. Die SRAM-Anordnung 500 enthält ferner verschiedene Merkmale, die über den n-Wannen 512A, 512B und den p-Wannen 514A-514C angeordnet sind, wobei die verschiedenen Merkmale zum Erreichen einer gewünschten Funktionalität konfiguriert sind. Beispielsweise enthält die SRAM-Anordnung 500 die Finnen 520 (ähnlich den Finnen 120, die oben unter Bezugnahme auf 2A-2G beschrieben sind), ein Isolierungsmerkmal(e) (ähnlich dem Isolierungsmerkmal 222, das oben unter Bezugnahme auf 2A-2G beschrieben ist), die Gate-Strukturen 530 (ähnlich den Gate-Strukturen 130, die oben unter Bezugnahme auf 2A-2G beschrieben sind) (einschließlich beispielsweise eines Gate-Dielektrikums, einer Gate-Elektrode, einer Hartmaske und/oder Gate-Spacern ähnlich dem Gate-Dielektrikum 132, der Gate-Elektrode 134, der Hartmaske 136 und/oder den Gate-Spacern 138, die oben unter Bezugnahme auf 2A-2G beschrieben sind), epitaktische Source/Drain-Merkmale (ähnlich den epitaktischen Source/Drain-Merkmalen 140A, 140B, die oben unter Bezugnahme auf 2A-2G beschrieben sind), ein MLI-Merkmal (ähnlich dem MLI-Merkmal 150, das oben unter Bezugnahme auf 2A-2G beschrieben ist), ILD-Schichten (ähnlich den ILD-Schichten 152, 154, die oben unter Bezugnahme auf 2A-2G beschrieben sind), Kontakte auf Vorrichtungsebene (ähnlich den Kontakten auf Vorrichtungsebene, die oben unter Bezugnahme auf 2A-2G beschrieben sind), Durchkontaktierungen (ähnlich den Durchkontaktierungen, die oben in Bezug auf 2A-2G beschrieben sind) und leitfähige Leitungen (ähnlich den leitfähigen Leitungen, die oben unter Bezugnahme auf 2A-2G beschrieben sind). Die verschiedenen Merkmale sind zum Bilden eines SRAM-Zellenbereiches, der eine SRAM-Zelle 560A, eine SRAM-Zelle 560B, eine SRAM-Zelle 560C und eine SRAM-Zelle 560D enthält, konfiguriert. Die SRAM-Zellen 560A-560D können in den SRAM-Zellen 20 des Speichers 10 implementiert sein. In einigen Implementierungen kann die SRAM-Zelle 560B oder die SRAM-Zelle 560D als die SRAM-Zelle 20A angrenzend an das Wannenband 50 in 2 implementiert sein. In einigen Implementierungen kann die SRAM-Zelle 560A oder die SRAM-Zelle 560C als die SRAM-Zelle 20B angrenzend an das Wannenband 50 in 2 implementiert sein. 6 wurde der Klarheit halber für ein besseres Verständnis der erfindungsgemäßen Konzepte der vorliegenden Offenbarung vereinfacht. Zusätzliche Merkmale können in der SRAM-Anordnung 500 hinzugefügt werden, und einige der unten beschriebenen Merkmale können in anderen Ausführungsformen der SRAM-Anordnung 500 ersetzt, modifiziert oder eliminiert werden.
  • Die SRAM-Zellen 560A-560D enthalten einen Einzelanschluss-SRAM, einen Doppelanschluss-SRAM, eine SRAM eines anderen Typs oder Kombinationen davon. In der dargestellten Ausführungsform enthalten die SRAM-Zellen 560A-560D Einzelanschluss-SRAMs. Beispielsweise enthält jede der SRAM-Zellen 560A-560D sechs Transistoren: einen Pass-Gate-Transistor PG-1, einen Pass-Gate-Transistor PG-2, einen Pull-Up-Transistor PU-1, einen Pull-Up-Transistor PU-2, einen Pull-Down-Transistor PD-1 und einen Pull-Down-Transistor PD-1. Jede der SRAM-Zellen 560A-560D enthält eine n-Wanne angeordnet zwischen p-Wannen. Beispielsweise enthalten die SRAM-Zellen 560A, 560B jeweils die n-Wanne 512A angeordnet zwischen der p-Wanne 514A und der p-Wanne 514B, wobei die Pull-Up-Transistoren PU-1, PU-2 über der n-Wanne 512A angeordnet sind und die Pass-Gate-Transistoren PG-1, PG-2 und die Pull-Down-Transistoren PD-1, PD-2 über der p-Wanne 514A oder der p-Wanne 514B angeordnet sind. Die SRAM-Zellen 560C, 560D enthalten jeweils die n-Wanne 512B angeordnet zwischen der p-Wanne 514B und der p-Wanne 514C, wobei die Pull-Up-Transistoren PU-1, PU-2 über der n-Wanne 512B angeordnet sind und die Pass-Gate-Transistoren PG-1, PG-2 und die Pull-Down-Transistoren PD-1, PD-2 über der p-Wanne 514B oder der p-Wanne 514C angeordnet sind. Die Pull-Up-Transistoren PU-1, PU-2 sind p-FinFETs, die Pass-Gate-Transistoren PG-i, PG-2 sind n-FinFETs und die Pull-Down-Transistoren PD-1, PD-2 sind p-Transistoren. In einigen Implementierungen sind die Pull-Up-Transistoren PU-1, PU-2 als p-FinFETs konfiguriert, während die Pass-Gate-Transistoren PG-1, PG-2 und die Pull-Down-Transistoren PD-1, PD-2 als n-FinFETs konfiguriert sind. Beispielsweise enthalten die Pass-Gate-Transistoren PG-1, PG-2 und/oder die Pull-Down-Transistoren PD-1, PD-2 jeweils eine Finnenstruktur (die eine oder mehrere Finnen 520 enthält) angeordnet über einer entsprechenden p-Wanne und eine entsprechende Gate-Struktur 430 angeordnet über einer Kanalregion der Finnenstruktur, sodass die entsprechende Gate-Struktur 430 zwischen Source/Drain-Regionen der Finnenstruktur geschaltet ist. Die Finnenstrukturen der Pass-Gate-Transistoren PG-1, PG-2 und/oder der Pull-Down-Transistoren PD-1, PD-2 enthalten p-Dotierstoffe und sind elektrisch mit den p-Wannen verbunden. Die Finnenstrukturen der Pass-Gate-Transistoren PG-1, PG-2 und/oder der Pull-Down-Transistoren PD-1, PD-2 enthalten ferner epitaktische n-Source/Drain-Merkmale (mit anderen Worten, die epitaktischen Source/Drain-Merkmale der Pass-Gate-Transistoren PG-i, PG-2 und/oder der Pull-Down-Transistoren PD-1, PD-2 enthalten n-Dotierstoffe). Die Gate-Strukturen 430 und/oder die epitaktischen Source/Drain-Merkmale der Pass-Gate-Transistoren PG-1, PG-2 und/oder der Pull-Down-Transistoren PD-1, PD-2 sind durch das MLI-Merkmal, wie beispielsweise das MLI-Merkmal 150, elektrisch mit einer Spannungsquelle (beispielsweise Vss) verbunden. Weiter Bezug nehmend auf das Beispiel enthalten die Pull-Up-Transistoren PU-1, PU-2 jeweils eine Finnenstruktur (die eine oder mehrere Finnen 520 enthält) angeordnet über einer entsprechenden n-Wanne und eine entsprechende Gate-Struktur 530 angeordnet über einer Kanalregion der Finnenstruktur, sodass die entsprechende Gate-Struktur 530 zwischen Source/Drain-Regionen der Finnenstruktur geschaltet ist. Die Finnenstrukturen der Pull-Up-Transistoren PU-1, PU-2 enthalten n-Dotierstoffe und sind elektrisch mit n-Wannen verbunden. Die Finnenstrukturen der Pull-Up-Transistoren PU-1, PU-2 enthalten ferner epitaktische p-Source/Drain-Merkmale (mit anderen Worten, die epitaktischen Source/Drain-Merkmale der Pull-Up-Transistoren PU-1, PU-2 enthalten p-Dotierstoffe). Die Gate-Strukturen 530 und/oder die epitaktischen Source/Drain-Merkmale der Pull-Up-Transistoren PU-1, PU-2 sind durch das MLI-Merkmal elektrisch mit einer Spannungsquelle (beispielsweise VDD) verbunden. In dem vorliegenden Beispiel sind die Pull-Up-Transistoren PU-1, PU-2, die Pass-Gate-Transistoren PG-1, PG-2 und die Pull-Down-Transistoren PD-1, PD-2 Einzelfinnen-FinFETs (mit anderen Worten, die Finnenstrukturen enthalten eine Finne), obwohl die vorliegende Offenbarung auch Implementierungen in Betracht zieht, in welchen ein oder mehrere der Pull-Up-Transistoren PU-1, PU-2, der Pass-Gate-Transistoren PG-1, PG-2 und der Pull-Down-Transistoren PD-1, PD-2 Mehrfinnen-FinFETs sind (mit anderen Worten, die Finnenstrukturen enthalten mehrere Finnen).
  • Die vorliegende Offenbarung sieht viele unterschiedliche Ausführungsformen vor. Finnen-basierte Wannenbänder und deren Herstellungsverfahren sind hierin zur Verbesserung der Leistung von Speicheranordnungen, wie beispielsweise SRAM-Anordnungen, offenbart. Eine beispielhafte IC-Vorrichtung enthält eine Speicherzelle mit einer ersten Wannendotierungskonfiguration, die eine erste Wannenregion, eine zweite Wannenregion und eine dritte Wannenregion angeordnet in einem Substrat enthält. Die zweite Wannenregion ist zwischen der ersten Wannenregion und der dritten Wannenregion angeordnet. Die erste Wannenregion und die dritte Wannenregion sind mit einem Dotierstoff eines ersten Typs dotiert und die zweite Wannenregion ist mit einem Dotierstoff eines zweiten Typs dotiert. Die integrierte Schaltung enthält ferner eine Wannenbandzelle, die angrenzend an die Speicherzelle angeordnet ist. Die Wannenbandzelle weist einen ersten Wannenbandbereich, einen zweiten Wannenbandbereich und einen dritten Wannenbandbereich auf, wobei der zweite Wannenbandbereich zwischen dem ersten Wannenbandbereich und dem dritten Wannenbandbereich angeordnet ist. Der erste Wannenbandbereich und der dritte Wannenbandbereich weisen die erste Wannendotierungskonfiguration auf. Der zweite Wannenbandbereich weist eine zweite Dotierungskonfiguration auf, die eine vierte Wannenregion enthält, die mit dem Dotierstoff des ersten Typs dotiert ist. Die Wannenbandzelle enthält erste Wannen-Pickupregionen zu der vierten Wannenregion und zweite Wannen-Pickupregionen zu der zweiten Wannenregion. In einigen Implementierungen sind die erste Wannenregion, die dritte Wannenregion und die vierte Wannenregion kombiniert, um eine I-förmige Wannenregion in der Wannenbandzelle zu bilden, die mit dem Dotierstoff des ersten Typs dotiert ist. In einigen Implementierungen ist der Dotierstoff des ersten Typs ein p-Dotierstoff und der Dotierstoff des zweiten Typs ist ein n-Dotierstoff.
  • In einigen Implementierungen erstrecken sich die erste Wannenregion, die zweite Wannenregion, die dritte Wannenregion und die vierte Wannenregion entlang einer Richtung, die senkrecht zu einer Gate-Längsrichtung ist. In einigen Implementierungen weist die vierte Wannenregion eine Breite auf, die im Wesentlichen gleich einer Breite der Wannenbandzelle ist. In einigen Implementierungen sind die zweiten Wannen-Pickupregionen in der zweiten Wannenregion nur in dem ersten Wannenbandbereich oder dem dritten Wannenbandbereich angeordnet. In einigen Implementierungen sind die ersten Wannen-Pickupregionen mit einer ersten Spannung verbunden und die zweiten Wannen-Pickupregionen sind mit einer zweiten Spannung verbunden, die sich von der ersten Spannung unterscheidet. In einigen Implementierungen enthält die Wannenbandzelle Finnen, Gate-Strukturen und epitaktische Source/Drain-Merkmale, die als Dummy-FinFETs konfiguriert sind.
  • Eine beispielhafte Wannenbandzelle ist zwischen einer ersten Speicherzelle und einer zweiten Speicherzelle angeordnet. Die Wannenbandzelle enthält eine p-Wanne, eine erste n-Wanne und eine zweite n-Wanne angeordnet in einem Substrat. Die p-Wanne, die erste n-Wanne und die zweite n-Wanne sind derart in der Wannenbandzelle konfiguriert, dass ein mittlerer Abschnitt der Wannenbandzelle frei von der ersten n-Wanne und der zweiten n-Wanne entlang einer Gate-Längsrichtung ist. Die Wannenbandzelle enthält ferner p-Wannen-Pickupregionen zu der p-Wanne und n-Wannen-Pickupregionen zu der ersten n-Wanne, der zweiten n-Wanne oder beiden. In einigen Implementierungen weist die p-Wanne eine I-förmige Ansicht von oben entlang der Gate-Längsrichtung auf. In einigen Implementierungen ist eine Summe einer Breite der ersten n-Wanne, einer Breite der zweiten n-Wanne und eines mittleren Abschnitts der Wannenbandzelle, der frei von der ersten n-Wanne und der zweiten n-Wanne entlang der Gate-Längsrichtung ist, im Wesentlichen gleich einer Breite der Wannenbandzelle. In einigen Implementierungen ist die Wannenbandzelle eine Finnen-basierte Wannenbandzelle, die Finnen enthält, die sich entlang einer Richtung senkrecht zu der Gate-Längsrichtung erstrecken.
  • In einigen Implementierungen ist der mittlere Abschnitt der Wannenbandzelle zwischen einem ersten Randabschnitt der Wannenbandzelle und einem zweiten Randabschnitt der Wannenbandzelle angeordnet, wobei der mittlere Abschnitt eine erste Teilregion der p-Wanne enthält; der erste Randabschnitt enthält die erste n-Wanne angeordnet zwischen einer zweiten Teilregion der p-Wanne und einer dritten Teilregion der p-Wanne entlang der Gate-Längsrichtung, wobei sich die zweite Teilregion der p-Wanne und die dritte Teilregion der p-Wanne von der ersten Teilregion der p-Wanne aus erstrecken; und der zweite Randabschnitt enthält die zweite n-Wanne angeordnet zwischen einer vierten Teilregion der p-Wanne und einer fünften Teilregion der p-Wanne entlang der Gate-Längsrichtung, wobei sich die vierte Teilregion der p-Wanne und die fünfte Teilregion der p-Wanne von der ersten Teilregion der p-Wanne aus erstrecken. In derartigen Implementierungen kann der mittlere Abschnitt einem p-Wannenband entsprechen, der erste Randabschnitt kann einem ersten n-Wannenband entsprechen und der zweite Randabschnitt kann einem zweiten n-Wannenband entsprechen. Das p-Wannenband ist zwischen dem ersten n-Wannenband und dem zweiten n-Wannenband angeordnet.
  • In einigen Implementierungen sind erste Gate-Strukturen in dem mittleren Abschnitt der Wannenbandzelle angeordnet, sodass die ersten Gate-Strukturen über der p-Wanne angeordnet sind; zweite Gate-Strukturen sind in dem ersten Randabschnitt der Wannenbandzelle angeordnet, sodass die zweiten Gate-Strukturen über der ersten n-Wanne, der zweiten Teilregion der p-Wanne und der dritten Teilregion der p-Wanne angeordnet sind; und dritte Gate-Strukturen sind in dem zweiten Randabschnitt der Wannenbandzelle angeordnet, sodass die dritten Gate-Strukturen über der zweiten n-Wanne, der vierten Teilregion der p-Wanne und der fünften Teilregion der p-Wanne angeordnet sind. In einigen Implementierungen sind die p-Wannen-Pickupregionen in dem mittleren Abschnitt der Wannenbandzelle angeordnet, der frei von der ersten n-Wanne und der zweiten n-Wanne entlang der Gate-Längsrichtung ist. In einigen Implementierungen ist mindestens eine der p-Wannen-Pickupregionen zwischen der ersten n-Wanne und der zweiten n-Wanne entlang einer Richtung senkrecht zu der Gate-Längsrichtung angeordnet.
  • Eine beispielhafte Speicheranordnung enthält eine erste Speicherzellenspalte und eine zweite Speicherzellenspalte. Jede Speicherzelle der ersten Speicherzellenspalte und jede Speicherzelle der zweiten Speicherzellenspalte weist eine erste Wannendotierungskonfiguration auf. Die Speicheranordnung enthält ferner eine Wannenbandzellenspalte angeordnet zwischen der ersten Speicherzellenspalte und der zweiten Speicherzellenspalte. Jede Wannenbandzelle in der Wannenbandspalte enthält ein p-Wannenband angeordnet zwischen einem ersten n-Wannenband und einem zweiten n-Wannenband. Das erste n-Wannenband und das zweite n-Wannenband weisen die erste Wannendotierungskonfiguration auf. Das p-Wannenband weist eine zweite Wannendotierungskonfiguration auf, die sich von der ersten Wannendotierungskonfiguration unterscheidet. In einigen Implementierungen enthält die erste Wannendotierungskonfiguration eine n-Wanne und die zweite Wannendotierungskonfiguration ist frei von einer n-Wanne. In einigen Implementierungen enthält das p-Wannenband die p-Wannen-Pickupregionen angeordnet zwischen einer n-Wanne des ersten n-Wannenbandes und einer n-Wanne des zweiten n-Wannenbandes.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass der Fachmann auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann auf dem Gebiet sollte verstehen, dass die vorliegende Offenbarung leicht als eine Grundlage zum Entwickeln oder Modifizieren anderer Prozesse und Strukturen zum Ausführen der gleichen Zwecke und/oder Erreichen der gleichen Vorteile der hierin vorgestellten Ausführungsformen verwendet werden kann. Der Fachmann auf dem Gebiet sollte auch erkennen, dass sich derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung entfernen, und dass hierin verschiedene Änderungen, Substitutionen und Abänderungen vorgenommen werden können, ohne sich vom Geist und Umfang der vorliegenden Offenbarung zu entfernen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/799520 [0001]

Claims (20)

  1. Integrierte Schaltung, welche Folgendes aufweist: eine Speicherzelle mit einer ersten Wannendotierungskonfiguration, die eine erste Wannenregion, eine zweite Wannenregion und eine dritte Wannenregion aufweist, welche in einem Substrat angeordnet sind, wobei die zweite Wannenregion zwischen der ersten Wannenregion und der dritten Wannenregion angeordnet ist, und wobei die erste Wannenregion und die dritte Wannenregion ferner mit einem Dotierstoff eines ersten Typs dotiert sind und die zweite Wannenregion mit einem Dotierstoff eines zweiten Typs dotiert ist; und eine Wannenbandzelle, die benachbart zu der Speicherzelle angeordnet ist, wobei: - die Wannenbandzelle einen ersten Wannenbandbereich, einen zweiten Wannenbandbereich und einen dritten Wannenbandbereich aufweist, wobei der zweite Wannenbandbereich zwischen dem ersten Wannenbandbereich und dem dritten Wannenbandbereich angeordnet ist, - der erste Wannenbandbereich und der dritte Wannenbandbereich die erste Wannendotierungskonfiguration aufweisen, - der zweite Wannenbandbereich eine zweite Dotierungskonfiguration aufweist, die eine vierte Wannenregion enthält, die mit dem Dotierstoff des ersten Typs dotiert ist, und - die Wannenbandzelle erste Wannen-Pickupregionen zu der vierten Wannenregion und zweite Wannen-Pickupregionen zu der zweiten Wannenregion enthält.
  2. Integrierte Schaltung nach Anspruch 1, wobei die erste Wannenregion, die dritte Wannenregion und die vierte Wannenregion kombiniert sind, um eine I-förmige Wannenregion in der Wannenbandzelle zu bilden, die mit dem Dotierstoff des ersten Typs dotiert ist.
  3. Integrierte Schaltung nach Anspruch 1 oder 2, wobei der Dotierstoff des ersten Typs ein p-Dotierstoff ist und der Dotierstoff des zweiten Typs ein n-Dotierstoff ist.
  4. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei sich die erste Wannenregion, die zweite Wannenregion, die dritte Wannenregion und die vierte Wannenregion entlang einer Richtung erstrecken, die senkrecht zu einer Gate-Längsrichtung ist.
  5. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die vierte Wannenregion eine Breite aufweist, die im Wesentlichen gleich einer Breite der Wannenbandzelle ist.
  6. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die zweiten Wannen-Pickupregionen in der zweiten Wannenregion nur in dem ersten Wannenbandbereich oder dem dritten Wannenbandbereich angeordnet sind.
  7. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die ersten Wannen-Pickupregionen mit einer ersten Spannung verbunden sind und die zweiten Wannen-Pickupregionen mit einer zweiten Spannung verbunden sind, die sich von der ersten Spannung unterscheidet.
  8. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die Wannenbandzelle Finnen, Gate-Strukturen und epitaktische Source/Drain-Merkmale enthält, die als Dummy-FinFETs (Finnen-ähnliche Feldeffekttransistoren) konfiguriert sind.
  9. Speicher, aufweisend: eine Wannenbandzelle, die zwischen einer ersten Speicherzelle und einer zweiten Speicherzelle angeordnet ist, wobei die Wannenbandzelle Folgendes enthält: - eine p-Wanne, eine erste n-Wanne und eine zweite n-Wanne, die in einem Substrat angeordnet sind, wobei die p-Wanne, die erste n-Wanne und die zweite n-Wanne in der Wannenbandzelle derart eingerichtet sind, dass ein mittlerer Abschnitt der Wannenbandzelle frei von der ersten n-Wanne und der zweiten n-Wanne entlang einer Gate-Längsrichtung ist, - p-Wannen-Pickupregionen zu der p-Wanne, und - n-Wannen-Pickupregionen zu der ersten n-Wanne, der zweiten n-Wanne oder beiden.
  10. Speicher nach Anspruch 9, wobei die p-Wanne eine I-förmige Ansicht von oben entlang der Gate-Längsrichtung aufweist.
  11. Speicher nach Anspruch 9 oder 10, wobei: der mittlere Abschnitt der Wannenbandzelle zwischen einem ersten Randabschnitt der Wannenbandzelle und einem zweiten Randabschnitt der Wannenbandzelle angeordnet ist, wobei der mittlere Abschnitt eine erste Teilregion der p-Wanne aufweist; der erste Randabschnitt die erste n-Wanne aufweist, die zwischen einer zweiten Teilregion der p-Wanne und einer dritten Teilregion der p-Wanne entlang der Gate-Längsrichtung angeordnet ist, wobei sich die zweite Teilregion der p-Wanne und die dritte Teilregion der p-Wanne von der ersten Teilregion der p-Wanne aus erstrecken; und der zweite Randabschnitt die zweite n-Wanne aufweist, die zwischen einer vierten Teilregion der p-Wanne und einer fünften Teilregion der p-Wanne entlang der Gate-Längsrichtung angeordnet ist, wobei sich die vierte Teilregion der p-Wanne und die fünfte Teilregion der p-Wanne von der ersten Teilregion der p-Wanne aus erstrecken.
  12. Speicher nach Anspruch 11, wobei der mittlere Abschnitt einem p-Wannenband entspricht, der erste Randabschnitt einem ersten n-Wannenband entspricht und der zweite Randabschnitt einem zweiten n-Wannenband entspricht, wobei das p-Wannenband zwischen dem ersten n-Wannenband und dem zweiten n-Wannenband angeordnet ist.
  13. Speicher nach Anspruch 11 oder 12, welcher ferner Folgendes aufweist: erste Gate-Strukturen, die in dem mittleren Abschnitt der Wannenbandzelle derart angeordnet sind, dass die ersten Gate-Strukturen über der p-Wanne angeordnet sind; zweite Gate-Strukturen, die in dem ersten Randabschnitt der Wannenbandzelle derart angeordnet sind, dass die zweiten Gate-Strukturen über der ersten n-Wanne, der zweiten Teilregion der p-Wanne und der dritten Teilregion der p-Wanne angeordnet sind; und dritte Gate-Strukturen, die in dem zweiten Randabschnitt der Wannenbandzelle derart angeordnet sind, dass die dritten Gate-Strukturen über der zweiten n-Wanne, der vierten Teilregion der p-Wanne und der fünften Teilregion der p-Wanne angeordnet sind.
  14. Speicher nach einem der vorhergehenden Ansprüche 9 bis 13, wobei eine Summe einer Breite der ersten n-Wanne, einer Breite der zweiten n-Wanne und eines mittleren Abschnitts der Wannenbandzelle, der frei von der ersten n-Wanne und der zweiten n-Wanne entlang der Gate-Längsrichtung ist, im Wesentlichen gleich einer Breite der Wannenbandzelle ist.
  15. Speicher nach einem der vorhergehenden Ansprüche 9 bis 14, wobei die p-Wannen-Pickupregionen in dem mittleren Abschnitt der Wannenbandzelle angeordnet sind, der frei von der ersten n-Wanne und der zweiten n-Wanne entlang der Gate-Längsrichtung ist.
  16. Speicher nach einem der vorhergehenden Ansprüche 9 bis 15, wobei mindestens eine der p-Wannen-Pickupregionen zwischen der ersten n-Wanne und der zweiten n-Wanne entlang einer Richtung senkrecht zu der Gate-Längsrichtung angeordnet ist.
  17. Speicher nach einem der vorhergehenden Ansprüche 9 bis 16, wobei die Wannenbandzelle eine Finnen-basierte Wannenbandzelle ist, die Finnen enthält, die sich entlang einer Richtung senkrecht zu der Gate-Längsrichtung erstrecken.
  18. Speicheranordnung, welche Folgendes aufweist: eine erste Speicherzellenspalte, wobei jede Speicherzelle der ersten Speicherzellenspalte eine erste Wannendotierungskonfiguration aufweist; eine zweite Speicherzellenspalte, wobei jede Speicherzelle der zweiten Speicherzellenspalte die erste Wannendotierungskonfiguration aufweist; und eine Wannenbandzellenspalte, die zwischen der ersten Speicherzellenspalte und der zweiten Speicherzellenspalte angeordnet ist, wobei jede Wannenbandzelle in der Wannenbandspalte ein p-Wannenband aufweist, das zwischen einem ersten n-Wannenband und einem zweiten n-Wannenband angeordnet ist, und wobei das erste n-Wannenband und das zweite n-Wannenband ferner die erste Wannendotierungskonfiguration aufweisen, und das p-Wannenband eine zweite Wannendotierungskonfiguration aufweist, die sich von der ersten Wannendotierungskonfiguration unterscheidet.
  19. Speicheranordnung nach Anspruch 18, wobei die erste Wannendotierungskonfiguration eine n-Wanne enthält und die zweite Wannendotierungskonfiguration frei von einer n-Wanne ist.
  20. Speicheranordnung nach Anspruch 18 oder 19, wobei das p-Wannenband p-Wannen-Pickupregionen aufweist, die zwischen einer n-Wanne des ersten n-Wannenbandes und einer n-Wanne des zweiten n-Wannenbandes angeordnet sind.
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