DE102018100001B4 - Finnen-Basierte Streifen-Zellenstruktur - Google Patents

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Abstract

Integrierte Schaltungsvorrichtung (10), umfassend:einen FinFET (18A), der über einem dotierten Bereich (14) eines Dotierstoffs eines ersten Typs angeordnet ist, wobei der FinFET (18A) eine erste Finnenstruktur (20A, 20B), die mit einer ersten Dotierstoffkonzentration des Dotierstoffs des ersten Typs dotiert ist, underste Source/Drain-Merkmale (40A) eines Dotierstoffs eines zweiten Typs umfasst; undeinen Finnen-basierten Wannenstreifen (19A), der über dem dotierten Bereich (14) des Dotierstoffs des ersten Typs angeordnet ist, wobei der Finnen-basierte Wannenstreifen (19A) eine zweite Finnenstruktur (20E, 20F), die mit einer zweiten Dotierstoffkonzentration des Dotierstoffs des ersten Typs dotiert ist, und zweite Source/Drain-Merkmale (40C) des Dotierstoffs des ersten Typs umfasst, wobei die zweite Dotierstoffkonzentration größer als die erste Dotierstoffkonzentration ist, und wobei ferner der Finnen-basierte Wannenstreifen (19A) den dotierten Bereich mit einer Spannung verbindet,wobei der FinFET (18A) ein erster FinFET ist, der Finnen-basierte Wannenstreifen (19A) ein erster Finnen-basierter Wannenstreifen ist, der dotierte Bereich (14) ein erster dotierter Bereich ist und die Spannung eine erste Spannung ist, wobei die integrierte Schaltung (10) ferner umfasst:einen zweiten FinFET (18B), der über einem zweiten dotierten Bereich (16) des Dotierstoffs des zweiten Typs angeordnet ist, wobei der zweite FinFET (18B) eine dritte Finnenstruktur (20C, 20D), die mit einer dritten Dotierstoffkonzentration des Dotierstoffs des zweiten Typs dotiert ist, und dritte Source/Drain-Merkmale des Dotierstoffs des ersten Typs umfasst; undeinen zweiten Finnen-basierten Wannenstreifen (19B), der über dem zweiten dotierten Bereich (16) angeordnet ist, wobei der zweite Finnen-basierte Wannenstreifen (19B) eine vierte Finnenstruktur (20G, 20H), die mit einer vierten Dotierstoffkonzentration des Dotierstoffs des zweiten Typs dotiert ist, und vierte Source/Drain-Merkmale des Dotierstoffs des zweiten Typs umfasst, wobei die vierte Dotierstoffkonzentration größer als die dritte Dotierstoffkonzentration ist, und wobei ferner der zweite Finnen-basierte Wannenstreifen (19B) den zweiten dotierten Bereich (16) mit einer zweiten Spannung verbindet.

Description

  • HINTERGRUND
  • Statischer Direktzugriffsspeicher („SRAM“) bezieht sich im Allgemeinen auf jeden Speicher oder jedes Speichermedium, das gespeicherte Daten nur speichern kann, wenn Spannung anliegt. Während integrierte Schaltkreis- (IC) -Technologien zu kleineren Technologieknoten fortschreiten, integrieren SRAMs häufig Finnen-basierte Strukturen, wie z. B. finnenartige Feldeffekttransistoren (FinFETs), in SRAM-Zellen, um die Leistung zu verbessern, wobei jede SRAM-Zelle ein Datenbit speichern kann. Da die Leistung der SRAM-Zelle weitgehend entwurfsabhängig ist (z. B. wurde beobachtet, dass eine innere SRAM-Zelle eines SRAM-Arrays anders arbeitet als eine Rand-SRAM-Zelle des SRAM-Arrays), wurden zur Stabilisierung des Wannenpotentials Finnen-basierte Wannenstreifenzellen (engl. „well strap cell“) implementiert, was eine gleichmäßige Ladungsverteilung in einem SRAM-Array und somit eine gleichmäßige Leistung der SRAM-Zellen des SRAM-Arrays erlaubt. Wenn jedoch die Finnenabmessungen kleiner werden, wurde beobachtet, dass Finnen-basierte Wannenstreifenzellen den Ansprechwiderstand erhöhen und/oder die Latch-Up-Leistung von SRAM-Arrays verringern. Obwohl bestehende Wannenstreifenzellen für SRAM-Arrays im Allgemeinen für ihre beabsichtigten Zwecke ausreichend waren, waren sie dementsprechend nicht in jeder Hinsicht vollkommen zufriedenstellend.
  • Die US 9 721 645 B1 offenbart ein statisches SRAM-Array (Static Random Access Memory), das ein erstes SRAM-Mini-Array mit einer ersten Vielzahl von funktionalen SRAM-Zellen in einer ersten Spalte des SRAM-Arrays umfasst. Jede der ersten mehreren funktionellen SRAM-Zellen teilt sich eine erste Bitleitung (BL). Das SRAM-Array enthält ferner ein zweites SRAM-Mini-Array mit einer zweiten Vielzahl von funktionellen SRAM-Zellen in der ersten Spalte. Jede der zweiten mehreren funktionellen SRAM-Zellen teilt sich eine zweite BL, die unabhängig von der ersten BL gesteuert wird. Das SRAM-Array enthält ferner ein SRAM-Dummy-Array zwischen dem ersten SRAM-Mini-Array und dem zweiten SRAM-Mini-Array. Das SRAM-Dummy-Array enthält mehrere SRAM-Arrays, die an Dummy-Zellen in der ersten Spalte anliegen. Ein erster Endpunkt des ersten BL und ein zweiter Endpunkt des zweiten BL sind in dem SRAM-Dummy-Array angeordnet.
    Die US 9 627 478 B1 offenbart eine Nanodrahtstruktur, die aufeinanderfolgende kristalline Nanodrahtsegmente umfasst, die über einem Halbleitersubstrat gebildet sind. Ein erstes kristallines Segment, das direkt auf dem Halbleitersubstrat gebildet wird, sorgt für eine elektrische Isolation zwischen dem Substrat und dem zweiten kristallinen Segment. Das zweite und vierte kristalline Segment werden jeweils aus einem p-Typ- oder einem n-Typ-Halbleitermaterial gebildet, während das dritte kristalline Segment aus einem Halbleitermaterial gebildet wird, das in Bezug auf das zweite und vierte kristalline Segment entgegengesetzt dotiert ist.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Beschreibung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • Die 1A-1D sind fragmentarische schematische Ansichten einer FinFET-Vorrichtung, teilweise oder vollständig, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2 ist eine schematische Draufsicht eines Speicherarrays, der Wannenstreifen gemäß verschiedenen Aspekten der vorliegenden Offenbarung, die wie hierin beschrieben konfiguriert sind, implementieren kann.
    • 3 ist eine schematische Draufsicht eines weiteren Speicherarrays, der Wannenstreifen gemäß verschiedenen Aspekten der vorliegenden Offenbarung, die wie hierin beschrieben konfiguriert sind, implementieren kann.
    • Die 4A-4C sind fragmentarische schematische Ansichten eines Abschnitts eines Speicherarrays gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 5 ist ein Schaltplan einer Single-Port-SRAM-Zelle, die in einer Speicherzelle eines Speicherarrays gemäß verschiedenen Aspekten der vorliegenden Offenbarung implementiert werden kann.
    • 6 ist eine Draufsicht einer Single-Port-SRAM-Zelle, die in einer Speicherzelle eines Speicherarrays gemäß verschiedenen Aspekten der vorliegenden Offenbarung implementiert werden kann.
    • 7 ist ein Schaltplan einer Dual-Port-SRAM-Zelle, die in einer Speicherzelle eines Speicherarrays gemäß verschiedenen Aspekten der vorliegenden Offenbarung implementiert werden kann.
    • 8 ist eine Draufsicht einer Dual-Port-SRAM-Zelle, die in einer Speicherzelle eines Speicherarrays gemäß verschiedenen Aspekten der vorliegenden Offenbarung implementiert werden kann.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung bezieht sich allgemein auf integrierte Schaltkreis- (IC) -Vorrichtungen und insbesondere auf Finnen-basierte Streifenzellenstrukturen für IC-Vorrichtungen.
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen.
  • Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen. Darüber hinaus kann das Ausbilden eines Merkmals auf, verbunden mit und/oder gekoppelt mit einem anderen Merkmal in der vorliegenden folgenden Offenbarung Ausführungsformen umfassen, in denen die Merkmale in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale so ausgebildet werden können, dass sie zwischen den Merkmalen angeordnet sind, so dass die Merkmale nicht in direktem Kontakt stehen müssen. Darüber hinaus werden räumlich relative Begriffe der Beziehung eines Merkmals zu einem anderen Merkmal, beispielsweise „unten“, „oben“, „horizontal“, „vertikal“, „oberhalb“, „über“, „unterhalb“, „unter“, „herauf“, „herunter“, „oberer“, „unterer“ usw. sowie Ableitungen davon (z. B. „horizontal“, „nach unten“, „nach oben“ usw.) zur Vereinfachung der vorliegenden Offenbarung verwendet. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung einschließlich der Merkmale abdecken.
  • Für fortschrittliche IC-Technologieknoten sind finnenartige Feldeffekttransistoren (FinFETs) (auch als nicht-planare Transistoren bezeichnet) ein beliebter und vielversprechender Kandidat für Anwendungen mit hoher Leistung und geringer Leckage geworden. Speicherarrays, wie z. B. statische RAM-Arrays (SRAM-Arrays), bauen häufig FinFETs in Speicherzellen ein, um die Leistung zu verbessern, wobei jede Speicherzelle ein Datenbit speichern kann. Die Speicherzellenleistung ist weitgehend vom Layout abhängig. Zum Beispiel wurde beobachtet, dass eine innere Speicherzelle eines Speicherarrays anders als eine Randspeicherzelle des Speicherarrays arbeitet. In einigen Implementierungen weisen innere Speicherzellen und Randspeicherzellen unterschiedliche Schwellenspannungen (Vt), unterschiedliche Ein-Ströme (Ion) und/oder unterschiedliche Aus-Ströme (Ioff) auf. Finnen-basierte Wannenstreifenzellen wurden somit implementiert, um das Wannenpotential zu stabilisieren, wodurch eine gleichmäßige Ladungsverteilung über einen Speicherarray und somit eine gleichmäßige Leistung der Speicherzellen des Speicherarrays ermöglicht wird. Ein Finnen-basierter Wannenstreifen (auch als elektrischer Verbinder bezeichnet) verbindet elektrisch einen Wannenbereich, der zu einem FinFET einer Speicherzelle gehört, mit einem Spannungsknoten (oder Spannungsleitung). Zum Beispiel verbindet ein Finnen-basierter n-Wannenstreifen einen n-Wannenbereich, der zu einem p-FinFET gehört, elektrisch mit einem Spannungsknoten, wie einem mit dem p-Transistor verbundenen Spannungsknoten, und ein Finnen-basierter p-Wannenstreifen verbindet einen p-Wannenbereich, der zu einem n-FinFET gehört, elektrisch mit einem Spannungsknoten, wie einem Spannungsknoten, der mit dem n-Transistor verbunden ist.
  • Da FinFET-Technologien zu kleineren Technologieknoten (beispielsweise 20 nm, 16 nm, 10 nm, 7 nm und darunter) fortschreiten, wurde beobachtet, dass ein abnehmender Finnen-Mittenabstand und eine abnehmende Finnenbreite die Vorteile von Finnen-basierten Wannenstreifen verringern. Zum Beispiel wurde beobachtet, dass abnehmende Finnenbreiten den Wannen-Ansprechwiderstand erhöhen, so dass ein Wannen-Ansprechwiderstand von Finnen-basierten (nicht-planaren) Wannenstreifen viel höher ist als ein Wannen-Ansprechwiderstand von planaren Wannenstreifen. Es wurde beobachtet, dass eine solche Erhöhung des Wannen-Ansprechwiderstands die Latch-Up-Leistung von Speicherarrays bei Verwendung von Finnen-basierten Wannenstreifen verschlechtert. Die vorliegende Offenbarung schlägt somit Modifikationen an Finnen-basierten Wannenstreifen vor, die signifikante Leistungsverbesserungen erzielen können. Zum Beispiel wurde beobachtet, wie hierin beschrieben, dass das Erhöhen einer Dotierstoffkonzentration einer Finne eines Finnen-basierten Wannenstreifens relativ zu einer Dotierstoffkonzentration einer Finne eines FinFET, der mit dem Finnen-basierten Wannenstreifen in Verbindung steht, den Wannen-Ansprechwiderstand signifikant verringert, der zu dem Finnen-basierten Wannenstreifen gehört, ohne gewünschte Eigenschaften des FinFET (zum Beispiel die Spannungsschwelle) zu verschlechtern. Es wurde ferner beobachtet, dass das Verringern des Wannen-Ansprechwiderstands, wie hierin beschrieben, die Latch-Up-Festigkeit eines Speicherarrays verbessert, der den Finnen-basierten Wannenstreifen integriert. Verschiedene Ausführungsformen können verschiedene Vorteile haben, und kein besonderer Vorteil ist notwendigerweise in irgendeiner Ausführungsform erforderlich.
  • Die 1A-1D sind fragmentarische schematische Ansichten einer FinFET-Vorrichtung 10, teilweise oder vollständig, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Insbesondere ist 1A eine vereinfachte schematische Draufsicht einer FinFET-Vorrichtung 10 (zum Beispiel in einer xy-Ebene); 1B ist eine schematische Querschnittsansicht der FinFET-Vorrichtung 10 entlang der Linie 1B-1B von 1A (zum Beispiel in einer yz-Ebene); 1C ist eine schematische Querschnittsansicht der FinFET-Vorrichtung 10 entlang der Linie 1C-1C von 1A (zum Beispiel in einer xz-Ebene); und 1D ist eine schematische Querschnittsansicht der FinFET-Vorrichtung 10 entlang der Linie 1D-1D von 1A (zum Beispiel in einer xz-Ebene). Eine FinFET-Vorrichtung 10 bezieht sich allgemein auf irgendeine Finnen-basierte Vorrichtung, die in einem Mikroprozessor, einer Speicherzelle und/oder einer anderen IC-Vorrichtung vorgesehen sein kann. In einigen Implementierungen ist die FinFET-Vorrichtung 10 Teil eines IC-Chips, eines System-on-Chip (SoC) oder eines Teils davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen wie Widerstände, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metalloxid-Halbleiter- (CMOS) - Transistoren, Bipolartransistoren (BJTs), lateral diffundierte MOS- (LDMOS) -Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon umfasst. Die 1A-1D wurden aus Gründen der Klarheit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in der FinFET-Vorrichtung 10 hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in weiteren Ausführungsformen der FinFET-Vorrichtung 10 ersetzt, modifiziert oder eliminiert werden.
  • Die FinFET-Vorrichtung 10 umfasst ein Substrat (Wafer) 12. In der gezeigten Ausführungsform umfasst das Substrat 12 Silizium. Alternativ oder zusätzlich umfasst das Substrat 12 einen anderen elementaren Halbleiter wie Germanium; einen Verbindungshalbleiter wie Siliziumkarbid, Siliziumphosphid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter wie SiGe, SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Alternativ ist das Substrat 12 ein Halbleiter-auf-Isolator-Substrat, wie beispielsweise ein Silizium-auf-Isolator- (SOI) -Substrat, ein Silizium-Germanium-auf-Isolator- (SGOI) -Substrat oder ein Germanium-auf-Isolator- (GOI) - Substrat. Halbleiter-auf-Isolator-Substrate können unter Verwendung einer Trennung durch Implantation von Sauerstoff (SIMOX), Waferbonden und/oder anderer geeigneter Verfahren hergestellt werden. In einigen Implementierungen umfasst das Substrat 12 ein oder mehrere Gruppe-III-V-Materialien. In einigen Implementierungen umfasst das Substrat 12 ein oder mehrere Gruppe-II-IV-Materialien.
  • Das Substrat 12 umfasst verschiedene dotierte Bereiche, die entsprechend den Entwurfsanforderungen der FinFET-Vorrichtung 10 konfiguriert sind. In einigen Implementierungen umfasst das Substrat 12 p-dotierte Bereiche (zum Beispiel p-Wannen), die mit p-Dotierstoffen wie beispielsweise Bor (zum Beispiel BF2), Indium, einem anderen p-Dotierstoff oder Kombinationen davon dotiert sind. In einigen Implementierungen umfasst das Substrat 12 n-dotierte Bereiche (zum Beispiel n-Wannen), die mit n-Dotierstoffen wie Phosphor, Arsen, einem anderen n-Dotierstoff oder Kombinationen davon dotiert sind. In einigen Implementierungen umfasst das Substrat 12 dotierte Bereiche, die mit einer Kombination von p-Dotierstoffen und n-Dotierstoffen ausgebildet sind. Die verschiedenen dotierten Bereiche können direkt auf und/oder in dem Substrat 12 ausgebildet werden, zum Beispiel durch Bereitstellen einer p-Wannenstruktur, einer n-Wannenstruktur, einer dualen Wannenstruktur, einer erhabenen Struktur oder Kombinationen davon. Ein Ionenimplantationsverfahren, ein Diffusionsverfahren und/oder ein anderes geeignetes Dotierungsverfahren kann durchgeführt werden, um die verschiedenen dotierten Bereiche auszubilden. In der gezeigten Ausführungsform umfasst das Substrat 12 einen n-dotierten Bereich 14 (auch als n-Wanne bezeichnet), der für einen p-Metalloxid-Halbleiter- (PMOS) - FinFET 18A konfiguriert ist, wie etwa einen Pull-Up- (PU) -FinFET, und einen p-dotierten Bereich 16 (auch als p-Wanne bezeichnet), der für einen n-MOS- (NMOS) -FinFET 18B konfiguriert ist, wie etwa einen Pull-Down- (PD) -FinFET, so dass die FinFET-Vorrichtung 10 einen CMOS-FinFET umfasst. Ein n-Wannenstreifen 19A ist konfiguriert, um den n-dotierten Bereich 14 mit einer ersten Stromversorgungsspannung, wie etwa einer Stromversorgungsspannung VDD, elektrisch zu verbinden, und ein p-Wannenstreifen 19B ist konfiguriert, um den p-dotierten Bereich 16 mit einer zweiten Stromversorgungsspannung, wie etwa einer Stromversorgungsspannung VSS, elektrisch zu verbinden. In einigen Implementierungen ist die Stromversorgungsspannung VDD eine positive Stromversorgungsspannung und die Stromversorgungsspannung VSS eine elektrische Masse. In einigen Implementierungen weist der n-dotierte Bereich 14 eine n-Dotierstoffkonzentration von etwa 5 × 1016 cm-3 bis etwa 5 × 1019 cm-3 und der p-dotierte Bereich 16 eine p-Dotierstoffkonzentration von etwa 5 × 1016 cm-3 bis etwa 5 × 1019 cm-3 auf.
  • Die FinFET-Vorrichtung 10 umfasst eine Finne 20A, eine Finne 20B, eine Finne 20C, eine Finne 20D, eine Finne 20E, eine Finne 20F, eine Finne 20G und eine Finne 20H (auch als aktive Finnenbereiche bezeichnet), die über dem Substrat 12 angeordnet sind. In den 1A-1D umfasst der p-FinFET 18A die Finne 20A und die Finne 20B, die über dem n-dotiertem Bereich 14 angeordnet (und mit diesem elektrisch verbunden) sind, der n-FinFET 18B umfasst die Finne 20C und die Finne 20D, die über dem p-dotierten Bereich 16 angeordnet (und mit diesem elektrisch verbunden) sind, der n-Wannenstreifen 19A umfasst die Finne 20E und die Finne 20F, die über dem n- dotierten Bereich 14 angeordnet (und mit diesem elektrisch verbunden) sind, und der p-Wannenstreifen 19B umfasst die Finne 20G und die Finne 20H, die über dem p-dotierten Bereich 16 angeordnet (und mit diesem elektrisch verbunden) sind. Um die Leistung der FinFET-Vorrichtung 10 zu verbessern, ist eine Dotierstoffkonzentration von Finnen der FinFETs geringer als eine Dotierstoffkonzentration von Finnen der Wannenstreifen. Zum Beispiel umfassen in der gezeigten Ausführungsform die Finnen 20A, 20B des p-FinFET 18A n-Dotierstoffe (bezeichnet durch n) und die Finnen 20E, 20F des n-Wannenstreifens 19A umfassen n-Dotierstoffe (bezeichnet durch n), wobei eine n-Dotierstoffkonzentration der Finnen 20E, 20F größer ist als eine n-Dotierstoffkonzentration der Finnen 20A, 20B. In einigen Implementierungen ist die n-Dotierstoffkonzentration der Finnen 20E, 20F mindestens dreimal so groß wie die n-Dotierstoffkonzentration der Finnen 20A, 20B. Zum Beispiel haben die Finnen 20A, 20B eine n-Dotierstoffkonzentration von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3, während die Finnen 20E, 20F eine n-Dotierstoffkonzentration von etwa 1 × 1015 cm-3 bis etwa 5 × 1018 cm-3 haben. In einigen Implementierungen ist die n-Dotierstoffkonzentration des n-dotierten Bereichs 14 größer als die n-Dotierstoffkonzentration der Finnen 20A, 20B und geringer als die n-Dotierstoffkonzentration der Finnen 20E, 20F. Zur Förderung der gezeigten Ausführungsform umfassen die Finnen 20C, 20D des n-FinFET 18B p-Dotierstoffe (bezeichnet durch p) und die Finnen 20G, 20H des p-Wannenstreifens 19B umfassen p-Dotierstoffe (bezeichnet durch p), wobei eine p-Dotierstoffkonzentration der Finnen 20G, 20H größer als eine p-Dotierstoffkonzentration der Finnen 20C, 20D ist. In einigen Implementierungen ist die p-Dotierstoffkonzentration der Finnen 20G, 20H mindestens dreimal so groß wie die p-Dotierstoffkonzentration der Finnen 20C, 20D. Zum Beispiel weisen die Finnen 20C, 20D eine p-Dotierstoffkonzentration von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3 auf, während die Finnen 20G, 20H eine p-Dotierstoffkonzentration von etwa 5 × 1016 cm-3 bis etwa 5 × 1019 cm-3 aufweisen. In einigen Implementierungen ist die p-Dotierstoffkonzentration des p-dotierten Bereichs 16 größer als die p-Dotierstoffkonzentration der Finnen 20C, 20D und geringer als die p-Dotierstoffkonzentration der Finnen 20G, 20H.
  • Der p-FinFET 18A und der n-FinFET 18B sind Multi-Finnen-FinFETs und der n-Wannenstreifen 19A und der p-Wannenstreifen 19B sind Multi-Finnen-Wannenstreifen, obwohl die vorliegende Offenbarung Ausführungsformen in Betracht zieht, bei denen der p-FinFET 18A, der n-FinFET 18B, der n-Wannenstreifen 19A und/oder der p-Wannenstreifen 19B mehr oder weniger Finnen umfassen, beispielsweise eine einzelne Finne. Die Finnen 20A-20H sind im Wesentlichen parallel zueinander ausgerichtet, wobei jede eine Breite aufweist, die in einer x-Richtung definiert ist, eine Länge, die in einer y-Richtung definiert ist, und eine Höhe, die in einer z-Richtung definiert ist. Die vorliegende Offenbarung zieht Variationen in Höhe, Breite und Länge der Finnen 20A-20H in Betracht, die sich aus Verarbeitung und Herstellung ergeben können. Zum Beispiel schwankt in den 1C und 1D eine Breite der Finnen 20A-20H von einem oberen Abschnitt der Finnen 20A-20H zu einem unteren Abschnitt der Finnen 20A-20H. In der gezeigten Ausführungsform erhöht sich die Breite von dem oberen Abschnitt der Finnen 20A-20H zu dem unteren Abschnitt der Finnen 20A-20H, so dass eine durchschnittliche Breite des oberen Abschnitts kleiner als eine durchschnittliche Breite des unteren Abschnitts ist. In einigen Implementierungen kann die Breite von etwa 5 nm bis etwa 15 nm entlang der Finnen 20A-20H schwanken, abhängig davon, wo die Breite entlang der Höhe der Finnen 20A-20H gemessen wird. In einigen Implementierungen schwankt eine Breite der Finnen 20A-20H abhängig von einer Position der Finnen 20A-20H relativ zueinander und/oder relativ zu anderen Merkmalen der FinFET-Vorrichtung 10. Zum Beispiel kann eine Breite von mittleren Finnen größer als eine Breite von Rand-Finnen sein. In einem weiteren Beispiel ist alternativ eine Breite von mittleren Finnen kleiner als eine Breite von Rand-Finnen. In beiden solchen Implementierungen kann die Breite von Rand-Finnen eine durchschnittliche Breite von Rand-Finnen darstellen, und die Breite von mittleren Finnen kann eine durchschnittliche Breite von mittleren Finnen darstellen. In einigen Implementierungen unterscheidet sich eine Breite der Finnen 20A, 20B des p-FinFET 18A von einer Breite der Finnen 20C, 20D des n-FinFET 18B. In einigen Implementierungen sind die Breiten nicht verjüngt, so dass mindestens eine der Finnen 20A-20H entlang ihrer Höhe im Wesentlichen die gleiche Breite aufweist.
  • Die Finnen 20A-20H haben jeweils mindestens einen Kanalbereich, mindestens einen Source-Bereich und mindestens einen Drain-Bereich, die entlang ihrer Länge in der y-Richtung definiert sind, wobei ein Kanalbereich zwischen einem Source-Bereich und einem Drain-Bereich (allgemein als Source/Drain-Bereiche bezeichnet) angeordnet ist. Die Kanalbereiche umfassen einen oberen Abschnitt, der zwischen Seitenwandabschnitten definiert ist, wobei der obere Abschnitt und die Seitenwandabschnitte mit einer Gatestruktur (wie unten beschrieben) verzahnt sind, so dass Strom während des Betriebs zwischen den Source/Drain-Bereichen fließen kann. Die Source/Drain-Bereiche umfassen ebenfalls obere Abschnitte, die zwischen Seitenwandabschnitten definiert sind. In einigen Implementierungen sind die Finnen 20A-20H ein Teil des Substrats 12 (beispielsweise ein Teil einer Materialschicht des Substrats 12). Wenn beispielsweise das Substrat 12 Silizium umfasst, umfassen die Finnen 20A-20H Silizium. Alternativ sind in einigen Implementierungen die Finnen 20A-20H in einer Materialschicht definiert, etwa einer oder mehreren Halbleitermaterialschichten, die über dem Substrat 12 liegen. Zum Beispiel können die Finnen 20A-20H einen Halbleiterschichtstapel mit verschiedenen Halbleiterschichten (beispielsweise eine Heterostruktur) umfassen, der über dem Substrat 12 angeordnet ist. Die Halbleiterschichten können beliebige geeignete Halbleitermaterialien wie etwa Silizium, Germanium, Silizium-Germanium, andere geeignete Halbleitermaterialien oder Kombinationen davon umfassen. Die Halbleiterschichten können gleiche oder unterschiedliche Materialien, Ätzraten, atomare Anteile der Bestandteile, Gewichtsanteile der Bestandteile, Dicken und/oder Konfigurationen aufweisen, abhängig von den Entwurfsanforderungen der FinFET-Vorrichtung 10. In einigen Implementierungen umfasst der Halbleiterschichtstapel abwechselnde Halbleiterschichten, wie z. B. Halbleiterschichten, die aus einem ersten Material bestehen, und Halbleiterschichten, die aus einem zweiten Material bestehen. Beispielsweise alterniert der Halbleiterschichtstapel Siliziumschichten und Silizium-Germanium-Schichten (beispielsweise SiGe/Si/SiGe/Si/SiGe/Si von unten nach oben). In einigen Implementierungen umfasst der Halbleiterschichtstapel Halbleiterschichten aus dem gleichen Material, aber mit alternierenden Atomanteilen, wie Halbleiterschichten mit einem Bestandteil eines ersten Atomanteils und Halbleiterschichten mit einem Bestandteil eines zweiten Atomanteils. Beispielsweise umfasst der Halbleiterschichtstapel Silizium-Germanium-Schichten mit alternierenden Silizium- und/oder Germanium-Atomanteilen (z. B. SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed von unten nach oben, wobei a, c unterschiedliche Atomanteile von Silizium sind und b, d unterschiedliche Atomanteile von Germanium sind).
  • Die Finnen 20A-20H werden über dem Substrat 12 durch irgendein geeignetes Verfahren ausgebildet. In einigen Implementierungen wird eine Kombination von Abscheidungs-, Lithographie- und/oder Ätzverfahren durchgeführt, um die Finnen 20A-20H zu definieren, die sich aus dem Substrat 12 erstrecken, wie in den 1A-1D gezeigt ist. Zum Beispiel umfasst das Ausbilden der Finnen 20A-20H das Durchführen eines Lithographieverfahrens zum Ausbilden einer strukturierten Resistschicht über dem Substrat 12 (oder einer Materialschicht, wie einer Heterostruktur, die über dem Substrat 12 angeordnet ist) und das Durchführen eines Ätzverfahrens zum Übertragen einer Struktur, die in der strukturierten Resistschicht definiert ist, auf das Substrat 12 (oder die Materialschicht, wie die Heterostruktur, die über dem Substrat 12 angeordnet ist). Das Lithographieverfahren kann das Ausbilden einer Resistschicht auf dem Substrat 12 (zum Beispiel durch Rotationsbeschichtung), das Durchführen eines Vorbelichtungs-Backverfahrens, das Durchführen eines Belichtungsverfahrens unter Verwendung einer Maske, das Durchführen eines Nachbelichtungs-Backverfahrens und das Durchführen eines Entwicklungsverfahrens umfassen. Während des Belichtungsverfahrens wird die Resistschicht mit Strahlungsenergie (wie ultraviolettem (UV-) Licht, tiefem UV- (DUV) -Licht oder Extreme-UV- (EUV) -Licht) bestrahlt, wobei die Maske Strahlung auf die Resistschicht blockiert, durchlässt und/oder reflektiert, in Abhängigkeit von einer Maskenstruktur der Maske und/oder des Maskentyps (zum Beispiel einer binären Maske, einer Phasenverschiebungsmaske oder einer EUV-Maske), so dass ein Bild auf die Resistschicht projiziert wird, das der Maskenstruktur entspricht. Da die Resistschicht für Strahlungsenergie empfindlich ist, ändern sich freiliegende Abschnitte der Resistschicht chemisch, und belichtete (oder nicht belichtete) Abschnitte der Resistschicht werden während des Entwicklungsverfahrens in Abhängigkeit von den Eigenschaften der Resistschicht und den Eigenschaften der Entwicklungslösung aufgelöst, die im Entwicklungsverfahren verwendet werden. Nach dem Entwickeln umfasst die strukturierte Resistschicht eine Resiststruktur, die der Maske entspricht. Das Ätzverfahren verwendet die strukturierte Resistschicht als Ätzmaske, um Teile des Substrats 12 (oder einer Materialschicht, die über dem Substrat 12 angeordnet ist) zu entfernen. Das Ätzverfahren kann ein Trockenätzverfahren (zum Beispiel ein reaktives Ionenätz- (RIE) - Verfahren), ein Nassätzverfahren, ein anderes geeignetes Ätzverfahren oder Kombinationen davon umfassen. Nach dem Ätzverfahren wird die strukturierte Resistschicht von dem Substrat 12 entfernt, beispielsweise durch ein Resist-Ablöseverfahren. Alternativ werden die Finnen 20A-20H durch ein Mehrfachstrukturierungsverfahren ausgebildet, wie beispielsweise ein Doppelstrukturierungs-Lithographie- (DPL) -Verfahren (zum Beispiel ein Lithographie-Ätz-Lithographie-Ätz- (LELE) -Verfahren, ein selbstjustiertes Doppelstrukturierungs- (SADP) -Verfahren, ein Abstandshalter-als-Dielektrikum- (SID) - SADP-Verfahren, ein anderes Doppelstrukturierungsverfahren oder Kombinationen davon), ein Tripelstrukturierungsverfahren (zum Beispiel ein Lithographie-Ätz-Lithographie-Ätz-Lithographie-Ätz- (LELELE) -Verfahren, ein selbstjustiertes Tripelstrukturierungs- (SATP) - Verfahren, ein anderes Tripelstrukturierungsverfahren oder Kombinationen davon), ein anderes Mehrfachstrukturierungsverfahren (zum Beispiel ein selbstjustiertes Quadrupelstrukturierungs- (SAQP) -Verfahren) oder Kombinationen davon. In einigen Implementierungen werden gerichtete Selbstjustierungs- (DSA) -Techniken implementiert, während die Finnen 20A-20H ausgebildet werden. Ferner kann das Belichtungsverfahren in einigen Implementierungen eine maskenlose Lithographie, Elektronenstrahl- (E-Beam) - Schreiben, Ionenstrahlschreiben und/oder Nanoimprint-Technologie zum Strukturieren der Resistschicht und/oder anderer Schichten implementieren.
  • In einigen Implementierungen werden der dotierte Bereich 14 und/oder der dotierte Bereich 16 nach dem Ausbilden der Finnen 20A-20H ausgebildet. In solchen Implementierungen wird ein Lithographieverfahren durchgeführt, um die Finnen 20C, 20D, 20G und 20H zu maskieren (abzudecken), wenn der dotierte Bereich 14 ausgebildet wird (zum Beispiel durch einen Ionenimplantationsverfahren und/oder ein Diffusionsverfahren), und ein Lithographieverfahren wird durchgeführt, um die Finnen 20A, 20B, 20E und 20F zu maskieren, wenn der dotierte Bereich 16 ausgebildet wird (zum Beispiel durch einen Ionenimplantationsverfahren und/oder ein Diffusionsverfahren). In einigen Implementierungen werden der dotierte Bereich 14 und/oder der dotierte Bereich 16 vor dem Ausbilden der Finnen 20A-20H ausgebildet. In einigen Implementierungen werden zusätzliche Lithographieverfahren und/oder Dotierungsverfahren durchgeführt, um eine Dotierstoffkonzentration in Finnen des n-Wannenstreifens 19A und/oder Finnen des p-Wannenstreifens 19B zu erhöhen. Zum Beispiel wird ein Lithographieverfahren durchgeführt, um die Finnen 20A-20D, die Finne 20G und die Finne 20H zu maskieren, wenn ein Dotierungsverfahren durchgeführt wird, um eine Dotierstoffkonzentration der Finne 20E und der Finne 20F des n-Wannenstreifens 19A zu erhöhen. In einem weiteren Beispiel wird ein Lithographieverfahren durchgeführt, um die Finnen 20A-20D, die Finne 20E und die Finne 20F zu maskieren, wenn ein Dotierungsverfahren durchgeführt wird, um eine Dotierstoffkonzentration der Finne 20G und der Finne 20H des p-Wannenstreifens 19A zu erhöhen. Ein beliebiges geeignetes Dotierungsverfahren wird von der vorliegenden Offenbarung in Betracht gezogen, um eine Dotierstoffkonzentration der Finnen 20E-20H zu erhöhen.
  • Ein oder mehrere Isolationsmerkmale 22 sind über und/oder in dem Substrat 12 ausgebildet, um verschiedene Bereiche, wie z. B. verschiedene Vorrichtungsbereiche, der FinFET-Vorrichtung 10 zu isolieren. Zum Beispiel trennt und isoliert das Isolationsmerkmal 22 aktive Vorrichtungsbereiche und/oder passive Vorrichtungsbereiche voneinander, wie etwa den p-FinFET 18A, den n-FinFET 18B, den n-Wannenstreifen 19A und den p-Wannenstreifen 19B. Das Isolationsmerkmal 22 trennt und isoliert ferner die Finnen 20A-20H voneinander. In der gezeigten Ausführungsform umgibt das Isolationsmerkmal 22 einen unteren Abschnitt der Finnen 20A-20H. Das Isolationsmerkmal 22 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein anderes geeignetes Isolationsmaterial (das zum Beispiel Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder ein anderes geeignetes Isolationselement aufweist) oder Kombinationen davon. Das Isolationsmerkmal 22 kann unterschiedliche Strukturen umfassen, wie flache Grabenisolations- (STI) -Strukturen, tiefe Grabenisolations-(DTI) -Strukturen und/oder lokale Oxidation von Silizium- (LOCOS) -Strukturen. In einigen Implementierungen können die STI-Merkmale durch Ätzen eines Grabens in dem Substrat 12 (zum Beispiel unter Verwendung eines Trockenätzverfahrens und/oder eines Nassätzverfahrens) und Füllen des Grabens mit Isolationsmaterial (zum Beispiel durch Verwenden eines chemischen Gasphasenabscheidungsverfahrens oder eines Spin-on-Glas-Verfahrens) ausgebildet werden. Ein chemisch-mechanisches Polier- (CMP) -Verfahren kann durchgeführt werden, um überschüssiges Isolationsmaterial zu entfernen und/oder eine obere Fläche des Isolationsmerkmals 22 zu planarisieren. In einigen Implementierungen können STI-Merkmale ausgebildet werden, indem ein Isolationsmaterial über dem Substrat 12 nach dem Ausbilden der Finnen 20A-20H abgeschieden wird, so dass die Isolationsmaterialschicht Lücken (Gräben) zwischen den Finnen 20A-20H füllt, und die Isolationsmaterialschicht zurückätzt wird, um das Isolationsmerkmal 22 auszubilden. In einigen Implementierungen umfasst das Isolationsmerkmal 22 eine Mehrschichtstruktur, die Gräben füllt, wie etwa eine dielektrische Bulk-Schicht, die über einer dielektrischen Auskleidungsschicht angeordnet ist, wobei die dielektrische Bulk-Schicht und die dielektrische Auskleidungsschicht Materialien abhängig von Entwurfsanforderungen umfassen (zum Beispiel eine dielektrische Bulk-Schicht, die Siliziumnitrid umfasst, die über einer dielektrischen Auskleidungsschicht angeordnet ist, die thermisches Oxid umfasst). In einigen Implementierungen umfasst das Isolationsmerkmal 22 eine dielektrische Schicht, die über einer dotierten Auskleidungsschicht (die zum Beispiel Borsilikatglas (BSG) oder Phosphorsilikatglas (PSG) aufweist) angeordnet ist.
  • Verschiedene Gatestrukturen sind über den Finnen 20A-20H angeordnet, wie beispielsweise eine Gatestruktur 30A, eine Gatestruktur 30B, eine Gatestruktur 30C, eine Gatestruktur 30D, eine Gatestruktur 30E, eine Gatestruktur 30F und eine Gatestruktur 30G. Die Gatestrukturen 30A-30G erstrecken sich entlang der x-Richtung (zum Beispiel im Wesentlichen senkrecht zu den Finnen 20A-20H). In der gezeigten Ausführungsform sind die Gatestruktur 30B und die Gatestruktur 30C über den Kanalbereichen der Finnen 20A-20D angeordnet. In einigen Implementierungen umhüllen die Gatestruktur 30B und die Gatestruktur 30C jeweilige Kanalbereiche der Finnen 20A-20D, wodurch sie zwischen jeweiligen Source/Drain-Bereichen der Finnen 20A-20D liegen. Die Gatestruktur 30B und die Gatestruktur 30C greifen in jeweilige Kanalbereiche der Finnen 20A-20D ein, so dass Strom während des Betriebs zwischen jeweiligen Source/Drain-Bereichen der Finnen 20A-20D fließen kann. Zur Fortführung der gezeigten Ausführungsform sind die Gatestruktur 30B und die Gatestruktur 30C aktive Gatestrukturen, während die Gatestruktur 30A und die Gatestrukturen 30D-30G Dummy-Gatestrukturen sind. „Aktive Gatestruktur“ bezieht sich allgemein auf eine elektrisch funktionelle Gatestruktur der FinFET-Vorrichtung 10, während sich „Dummy-Gatestruktur“ allgemein auf eine elektrisch nicht-funktionelle Gatestruktur der FinFET-Vorrichtung 10 bezieht. In einigen Implementierungen ahmt eine Dummy-Gatestruktur physische Eigenschaften einer aktiven Gatestruktur nach, wie zum Beispiel räumliche Abmessungen der aktiven Gatestruktur, ist jedoch in der FinFET-Vorrichtung 10 elektrisch inoperabel (mit anderen Worten, ermöglicht keinen Stromfluss zwischen Source/Drain-Bereichen). In den 1A-1D umhüllen die Gatestruktur 30A und die Gatestrukturen 30D-30G Abschnitte der Finnen 20A-20H, die so positioniert sind, dass die Gatestruktur 30A und die Gatestrukturen 30D-30G zwischen jeweiligen Source/Drain-Bereichen der Finnen 20A-20H liegen. In einigen Implementierungen ermöglichen die Gatestruktur 30A und die Gatestrukturen 30D-30G eine im Wesentlichen gleichmäßige Verarbeitungsumgebung, beispielsweise ein gleichmäßiges epitaktisches Materialwachstum in Source/Drain-Bereichen der Finnen 20A-20H (zum Beispiel wenn epitaktische Source/Drain-Merkmale ausgebildet werden), gleichmäßige Ätzraten in Source/Drain-Bereichen der Finnen 20A-20H (zum Beispiel, wenn Source/Drain-Vertiefungen ausgebildet werden) und/oder gleichförmige, im Wesentlichen ebene Oberflächen (zum Beispiel durch Reduzieren (oder Verhindern) von CMP-induzierten Muldenbildungs-Effekten).
  • Die Gatestrukturen 30A-30G umfassen Gatestapel, die konfiguriert sind, um die gewünschte Funktionalität gemäß den Entwurfsanforderungen der FinFET-Vorrichtung 10 zu erreichen, so dass die Gatestrukturen 30A-30G die gleichen oder unterschiedliche Schichten und/oder Materialien umfassen. In der gezeigten Ausführungsform weisen die Gatestrukturen 30A-30G Gatestapel auf, die ein Gatedielektrikum 32, eine Gateelektrode 34 und eine Hartmaskenschicht 36 umfassen. Das Gatedielektrikum 32 ist konform über den Finnen 20A-20H und dem Isolationsmerkmal 22 angeordnet, so dass das Gatedielektrikum 32 eine im Wesentlichen gleichmäßige Dicke aufweist. In der gezeigten Ausführungsform ist das Gatedielektrikum 32 auf Seitenwandflächen und unteren Flächen der FinFET-Vorrichtung 10 angeordnet, die die Gatestrukturen 30A-30G definieren. Das Gatedielektrikum 32 umfasst ein Dielektrikum, wie z. B. Siliziumoxid, ein High-k-Dielektrikum, ein anderes geeignetes Dielektrikum oder Kombinationen davon. In der gezeigten Ausführungsform umfasst das Gatedielektrikum 32 ein High-k-Dielektrikum (und kann somit als high-k-dielektrische Schicht bezeichnet werden), wie Hafniumdioxid (HfO2), HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid- (HfO2-Al2O3) -Legierung, ein anderes geeignetes High-k-Dielektrikum oder Kombinationen davon. High-k-Dielektrikum bezieht sich allgemein auf Dielektrika mit einer hohen Dielektrizitätskonstante, die beispielsweise größer als diejenige von Siliziumoxid (k ≈ 3,9) ist. In einigen Implementierungen umfasst das Gatedielektrikum 32 ferner eine Grenzflächenschicht (umfassend ein Dielektrikum wie z. B. Siliziumoxid), die zwischen der high-k-dielektrischen Schicht und den Finnen 20A-20H und dem Isolationsmerkmal 22 angeordnet ist. Die Gateelektrode 34 ist über dem Gatedielektrikum 32 angeordnet. Die Gateelektrode 34 umfasst ein elektrisch leitfähiges Material. In einigen Implementierungen umfasst die Gateelektrode 34 mehrere Schichten, wie etwa eine Deckschicht, eine Austrittsarbeitsschicht, eine Klebe-/Sperrschicht und eine Metallfüll- (oder Bulk-) Schicht. Die Deckschicht kann ein Material umfassen, das Diffusion und/oder Reaktion von Bestandteilen zwischen dem Gatedielektrikum 32 und anderen Schichten der Gatestrukturen 30A-30G (insbesondere Gateschichten, die Metall aufweisen) verhindert oder eliminiert. In einer Ausführungsform umfasst die Deckschicht ein Metall und Stickstoff wie Titannitrid (TiN), Tantalnitrid (TaN), Wolframnitrid (W2N), Titan-Siliziumnitrid (TiSiN), Tantal-Siliziumnitrid (TaSiN) oder Kombinationen davon. Die Austrittsarbeitsschicht kann ein leitfähiges Material umfassen, das so abgestimmt ist, dass es eine gewünschte Austrittsarbeit (wie eine n-Austrittsarbeit oder eine p-Austrittsarbeit) aufweist, etwa n-Austrittsarbeitsmaterialien und/oder p-Austrittsarbeitsmaterialien. Die p-Austrittsarbeitsmaterialien umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere p-Austrittsarbeitsmaterialien oder Kombinationen davon. Die n-Austrittsarbeitsmaterialien umfassen Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN, TaAl, TaAlC, TiAlN, andere n-Austrittsarbeitsmaterialien oder Kombinationen davon. Die Klebe-/Sperrschicht kann ein Material umfassen, das die Haftung zwischen benachbarten Schichten, wie der Austrittsarbeitsschicht und der Metallfüllschicht, fördert, und/oder ein Material, das die Diffusion zwischen Gateschichten, wie beispielsweise der Austrittsarbeitsschicht und der Metallfüllschicht, verhindert und/oder reduziert. Zum Beispiel umfasst die Klebe-/Sperrschicht Metall (zum Beispiel W, Al, Ta, Ti, Ni, Cu, Co, ein anderes geeignetes Metall oder Kombinationen davon), Metalloxide, Metallnitride (zum Beispiel TiN) oder Kombinationen davon. Die Metallfüllschicht kann ein geeignetes leitfähiges Material wie Al, W und/oder Cu umfassen. Das Gatedielektrikum 32 und/oder die Gateelektrode 34 können zahlreiche weitere Schichten aufweisen, beispielsweise Deckschichten, Grenzflächenschichten, Diffusionsschichten, Sperrschichten, Hartmaskenschichten oder Kombinationen davon. Die Hartmaskenschicht 36 umfasst ein beliebiges geeignetes Material, wie beispielsweise Silizium und Stickstoff (beispielsweise Siliziumnitrid). Da in einigen Implementierungen die Gatestrukturen 30A-30D den p-FinFET 18A und den n-FinFET 18B überspannen und die Gatestrukturen 30E-30G den n-Wannenstreifen 19A und den p-Wannenstreifen 19B überspannen, können die Gatestrukturen 30A-30D unterschiedliche Schichten in Bereichen aufweisen, die zu dem p-FinFET 18A und dem n-FinFET 18B gehören, und die Gatestrukturen 30E-30G können unterschiedliche Schichten in Bereichen aufweisen, die zu dem n-Wannenstreifen 19A und dem p-Wannenstreifen 19B gehören.
  • Die Gatestapel der Gatestrukturen 30A-30G werden gemäß einem Gate-Last-Verfahren, einem Gate-First-Verfahren oder einem hybriden Gate-Last-/Gate-First-Verfahren hergestellt. Bei Gate-Last-Verfahrensimplementierungen umfassen eine oder mehrere der Gatestrukturen 30A-30G Dummy-Gatestapel, die nachfolgend durch Metall-Gatestapel ersetzt werden. Die Dummy-Gatestapel umfassen zum Beispiel eine Grenzflächenschicht (die zum Beispiel Siliziumoxid umfasst) und eine Dummy-Gateelektrodenschicht (die zum Beispiel Polysilizium umfasst). In solchen Implementierungen wird die Dummy-Gateelektrodenschicht entfernt, um Öffnungen (Gräben) auszubilden, in denen anschließend das Gatedielektrikum 32 und/oder die Gateelektrode 34 ausgebildet werden. In einigen Implementierungen wird ein Dummy-Gatestapel von mindestens einer der Gatestrukturen 30A-30G durch einen Metall-Gatestapel ersetzt, während ein Dummy-Gatestapel von mindestens einer der Gatestrukturen 30A-30G verbleibt. Gate-Last-Verfahren und/oder Gate-First-Verfahren können Abscheidungsverfahren, Lithographieverfahren, Ätzverfahren, andere geeignete Verfahren oder Kombinationen davon implementieren. Die Abscheidungsverfahren umfassen CVD, physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), hochdichte Plasma-CVD (HDPCVD), metallorganische CVD (MOCVD), Remote-Plasma-CVD (RPCVD), plasmaverstärkte CVD (PECVD); Niederdruck-CVD (LPCVD), Atomlagen-CVD (ALCVD), Atmosphärendruck-CVD (APCVD), Plattieren, andere geeignete Verfahren oder Kombinationen davon. Die Lithographie-Strukturierungsverfahren umfassen Resist-Beschichtung (zum Beispiel Rotationsbeschichtung), Weichbacken, Maskenausrichten, Belichten, Nachbelichtungsbacken, Entwickeln des Resists, Spülen, Trocknen (zum Beispiel Hartbacken), andere geeignete Verfahren oder Kombinationen davon. Alternativ wird das Lithographie-Belichtungsverfahren durch andere Verfahren wie maskenlose Lithographie, Elektronenstrahlschreiben oder Ionenstrahlschreiben unterstützt, implementiert oder ersetzt. Die Ätzverfahren umfassen Trockenätzverfahren, Nassätzverfahren, andere Ätzverfahren oder Kombinationen davon.
  • Die Gatestrukturen 30A-30G umfassen ferner zugehörige Gate-Abstandshalter 38, die benachbart zu den jeweiligen Gatestapeln (zum Beispiel entlang Seitenwänden) angeordnet sind. Die Gate-Abstandshalter 38 werden durch ein beliebiges geeignetes Verfahren ausgebildet und umfassen ein Dielektrikum. Das Dielektrikum kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder Kombinationen davon (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder Siliziumkarbid) umfassen. Zum Beispiel kann in der gezeigten Ausführungsform eine dielektrische Schicht, die Silizium und Stickstoff umfasst, wie eine Siliziumnitridschicht, über dem Substrat 12 abgeschieden und anschließend anisotrop geätzt werden, um die Gate-Abstandshalter 38 auszubilden. In einigen Implementierungen umfassen die Gate-Abstandshalter 38 eine Mehrschichtstruktur, wie zum Beispiel eine erste dielektrische Schicht, die Siliziumnitrid umfasst, und eine zweite dielektrische Schicht, die Siliziumoxid umfasst. In einigen Implementierungen umfassen die Gate-Abstandshalter 38 mehr als einen Satz von Abstandshaltern, wie zum Beispiel Dichtungsabstandshalter, Versetzungsabstandshalter, Opfer-Abstandshalter, Dummy-Abstandshalter und/oder Hauptabstandshalter, die benachbart zu den Gatestapeln ausgebildet sind. In solchen Implementierungen können die verschiedenen Sätze von Abstandshaltern Materialien mit unterschiedlichen Ätzraten umfassen. Zum Beispiel kann eine erste dielektrische Schicht mit Silizium und Sauerstoff über dem Substrat 12 abgeschieden und anschließend anisotrop geätzt werden, um einen ersten Satz Abstandshalter benachbart zu den Gatestapeln auszubilden, und eine zweite dielektrische Schicht mit Silizium und Stickstoff kann über dem Substrat 12 abgeschieden und anschließend anisotrop geätzt werden, um einen zweiten Satz Abstandhalter benachbart zu dem ersten Satz Abstandhalter auszubilden. Implantations-, Diffusions- und/oder Temperverfahren können durchgeführt werden, um leicht dotierte Source- und Drain- (LDD) -Merkmale und/oder stark dotierte Source- und Drain- (HDD) -Merkmale in den Finnen 20A-20H auszubilden (die beide in den 1A-1D nicht gezeigt sind), bevor und/oder nachdem die Gate-Abstandshalter 38 ausgebildet werden.
  • Epitaktische Source-Merkmale und epitaktische Drain-Merkmale (als epitaktische Source/Drain-Merkmale bezeichnet) sind über den Source/Drain-Bereichen der Finnen 20A-20H angeordnet. Zum Beispiel wird Halbleitermaterial epitaktisch auf den Finnen 20A-20H gezüchtet, wodurch epitaktische Source/Drain-Merkmale 40A-40D ausgebildet werden. In einigen Implementierungen werden die epitaktischen Source/Drain-Merkmale 40A-40D über den Source/Drain-Bereichen der Finnen 20A-20H nach einem Finnen-Vertiefungsverfahren (zum Beispiel einem Rückätzverfahren) ausgebildet, so dass die epitaktischen Source/Drain-Merkmale 40A-40D aus vertieften Finnen 20A-20H gezüchtet werden. In einigen Implementierungen umhüllen die epitaktischen Source/Drain-Merkmale 40A-40D die Source/Drain-Bereiche der Finnen 20A-20H. In solchen Implementierungen müssen die Finnen 20A-20H keinem Finnen-Vertiefungsverfahren unterzogen werden. In den 1C und 1D erstrecken sich (wachsen) die epitaktischen Source/Drain-Merkmale 40A-40D lateral entlang der x-Richtung (in einigen Implementierungen im Wesentlichen senkrecht zu den Finnen 20A-20H), so dass die epitaktischen Source/Drain-Merkmale 40A-40D vereinigte epitaktische Source/Drain-Merkmale sind, die mehr als eine Finne überspannen. Zum Beispiel überspannt das epitaktische Source/Drain-Merkmal 40A die Finnen 20A, 20B; das epitaktische Source/Drain-Merkmal 40B überspannt die Finnen 20C, 20D; das epitaktische Source/Drain-Merkmal 40C überspannt die Finnen 20E, 20F; und das epitaktische Source/Drain-Merkmal 40D überspannt die Finnen 20G, 20H. Ein Epitaxieverfahren kann CVD-Abscheidungstechniken (zum Beispiel Gasphasenepitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD), LPCVD und/oder PECVD), Molekularstrahlepitaxie, andere geeignete SEG-Verfahren oder Kombinationen davon implementieren. Das Epitaxieverfahren kann gasförmige und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung des Substrats 12 reagieren. Die epitaktischen Source/Drain-Merkmale 40A-40D sind mit n-Dotierstoffen und/oder p-Dotierstoffen dotiert. Der p-FinFET 18A und der n-Wannenstreifen 19A weisen entgegengesetzt dotierte epitaktische Source/Drain-Merkmale auf und der n-FinFET 18B und der p-Wannenstreifen 19B weisen entgegengesetzt dotierte epitaktische Source/Drain-Merkmale auf. In der gezeigten Ausführungsform umfassen der p-FinFET 18A und der p-Wannenstreifen 19B einen p-Dotierstoff und der n-FinFET 18B und der n-Wannenstreifen 19A umfassen einen n-Dotierstoff. Zum Beispiel sind für den p-FinFET 18A (mit einem p-Kanal) und den p-Wannenstreifen 19B die epitaktischen Source/Drain-Merkmale 40A, 40D epitaktische Schichten, die Silizium und/oder Germanium umfassen, wobei die Silizium-Germaniumhaltigen epitaktischen Schichten mit Bor, Kohlenstoff, einem anderen p-Dotierstoff oder Kombinationen davon dotiert sind (zum Beispiel durch Ausbilden einer Si:Ge:B-Epitaxieschicht oder einer Si:Ge:C-Epitaxieschicht). In Förderung des Beispiels sind die epitaktischen Source/Drain-Merkmale 40B, 40C für den n-FinFET 18B (mit einem n-Kanal) und den n-Wannenstreifen 19A epitaktische Schichten, die Silizium und/oder Kohlenstoff umfassen, wobei die Silizium-haltigen epitaktischen Schichten oder Silizium-Kohlenstoffhaltigen epitaktischen Schichten mit Phosphor, Arsen, einem anderen n-Dotierstoff oder Kombinationen davon dotiert sind (zum Beispiel durch Ausbilden einer Si:P-Epitaxieschicht, einer Si:C-Epitaxieschicht oder einer Si:C:P-Epitaxieschicht). Es wird angemerkt, dass in 1A die epitaktischen Source/Drain-Merkmale 40A-40D als Oxid-Definitions- (OD) -Bereiche gezeigt sind, wobei solche epitaktischen Source/Drain-Merkmale 40A, 40D alternativ als P+ OD-Bereiche und die epitaktischen Source/Drain-Merkmale 40B, 40C alternativ als N+ OD-Bereiche bezeichnet werden können. In einigen Implementierungen umfassen die epitaktischen Source/Drain-Merkmale 40A-40D Materialien und/oder Dotierstoffe, die die gewünschte Zugspannung und/oder Druckspannung in dem Kanalbereich erreichen. In einigen Implementierungen werden die epitaktischen Source/Drain-Merkmale 40A-40D dotiert, indem während der Abscheidung Verunreinigungen zu einem Quellenmaterial des Epitaxieverfahrens hinzugefügt werden. In einigen Implementierungen werden die epitaktischen Source/Drain-Merkmale 40A-40D durch ein Ionenimplantationsverfahren im Anschluss an ein Abscheidungsverfahren dotiert. In einigen Implementierungen werden Temperverfahren durchgeführt, um Dotierstoffe in den epitaktischen Source/Drain-Merkmalen 40A-40D und/oder anderen Source/Drain-Bereichen der FinFET-Vorrichtung 10 zu aktivieren, wie beispielsweise HDD-Bereichen und/oder LDD-Bereichen.
  • In einigen Implementierungen werden Silizidschichten auf den epitaktischen Source/Drain-Merkmalen 40A-40D ausgebildet. In einigen Implementierungen werden Silizidschichten 42A-42D durch Abscheiden einer Metallschicht über den epitaktischen Source/Drain-Merkmalen 40A-40D ausgebildet. Die Metallschicht umfasst ein beliebiges Material, das zur Förderung der Silizidbildung geeignet ist, wie Nickel, Platin, Palladium, Vanadium, Titan, Kobalt, Tantal, Ytterbium, Zirkonium, ein anderes geeignetes Metall oder Kombinationen davon. Die integrierte Schaltungsvorrichtung 10 wird dann erwärmt (zum Beispiel einem Temperverfahren unterzogen), um zu bewirken, dass Bestandteile der epitaktischen Source/Drain-Merkmale 40A-40D (zum Beispiel Silizium und/oder Germanium) mit dem Metall reagieren. Die Silizidschichten umfassen somit Metall und einen Bestandteil der epitaktischen Source/Drain-Merkmale 40A-40D (zum Beispiel Silizium und/oder Germanium). In einigen Implementierungen umfassen die Silizidschichten Nickelsilizid, Titansilizid oder Kobaltsilizid. Alles nicht umgesetzte Metall, wie die verbleibenden Teile der Metallschicht, wird selektiv durch irgendein geeignetes Verfahren entfernt, etwa ein Ätzverfahren. In einigen Implementierungen werden die Silizidschichten und die epitaktischen Source/Drain-Merkmale 40A-40D gemeinsam als die epitaktischen Source/Drain-Merkmale der integrierten Schaltungsvorrichtung 10 bezeichnet.
  • Ein Mehrschicht-Verbindungs- (MLI) -Merkmal 50 ist über dem Substrat 12 angeordnet. Das MLI-Merkmal 50 verbindet verschiedene Vorrichtungen (z. B. Transistoren, Widerstände, Kondensatoren und/oder Induktoren) und/oder Komponenten (z. B. Gatestrukturen und/oder Source/Drain-Merkmale) der FinFET-Vorrichtung 10 elektrisch so, dass die verschiedenen Vorrichtungen und/oder Komponenten so arbeiten können, wie es durch die Entwurfsanforderungen der FinFET-Vorrichtung 10 spezifiziert ist. Das MLI-Merkmal 50 umfasst eine Kombination von dielektrischen Schichten und elektrisch leitfähigen Schichten (zum Beispiel Metallschichten), die so konfiguriert sind, dass sie verschiedene Verbindungsstrukturen bilden. Die leitfähigen Schichten sind so konfiguriert, dass sie vertikale Verbindungsmerkmale, wie beispielsweise Kontakte auf Vorrichtungsebene und/oder Durchkontaktierungen, und/oder horizontale Verbindungsmerkmale wie beispielsweise Leiterbahnen bilden. Die vertikalen Verbindungsmerkmale verbinden typischerweise horizontale Verbindungsmerkmale in unterschiedlichen Schichten (oder unterschiedlichen Ebenen) des MLI-Merkmals 50. Während des Betriebs der FinFET-Vorrichtung 10 sind die Verbindungsmerkmale konfiguriert, um Signale zwischen den Vorrichtungen und/oder den Komponenten der FinFET-Vorrichtung 10 zu leiten und/oder Signale (zum Beispiel Taktsignale, Spannungssignale und/oder Massesignale) an die Vorrichtungen und/oder die Komponenten der FinFET-Vorrichtung 10 zu verteilen. Es ist anzumerken, dass, obwohl das MLI-Merkmal 50 mit einer gegebenen Anzahl von dielektrischen Schichten und leitfähigen Schichten gezeigt ist, die vorliegende Offenbarung ein MLI-Merkmal 50 mit mehr oder weniger dielektrischen Schichten und/oder leitfähigen Schichten in Betracht zieht.
  • Das MLI-Merkmal 50 umfasst eine oder mehrere dielektrische Schichten, wie eine über dem Substrat 12 angeordnete Zwischenschicht-Dielektrikumsschicht 52 (ILD-o), eine über der ILD-Schicht 52 angeordnete Zwischenschicht-Dielektrikumsschicht 54 (ILD-1), eine über der ILD-Schicht 54 angeordnete Zwischenschicht-Dielektrikumsschicht 56 (ILD-2) und eine über der ILD-Schicht 56 angeordnete Zwischenschicht-Dielektrikumsschicht 58 (ILD-3). Die ILD-Schichten 52-58 umfassen ein Dielektrikum, das beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, TEOS-Oxid, PSG, BPSG, ein Low-k-Dielektrikum, ein anderes geeignetes Dielektrikum oder Kombinationen davon umfasst. Beispielhafte Low-k-Dielektrika umfassen FSG, kohlenstoffdotiertes Siliziumoxid, Black Diamond® (Applied Materials, Santa Clara, Kalifornien), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB, SiLK® (Dow Chemical, Midland, Michigan), Polyimid, ein anderes Low-k-Dielektrikum oder Kombinationen davon. In der gezeigten Ausführungsform sind die ILD-Schichten 52-58 dielektrische Schichten, die ein Low-k-Dielektrikum umfassen (im Allgemeinen als low-k-dielektrische Schichten bezeichnet). In einigen Implementierungen bezieht sich Low-k-Dielektrikum im Allgemeinen auf Materialien mit einer Dielektrizitätskonstante (k), die kleiner als 3 ist. Die ILD-Schichten 52-58 können eine Mehrschichtstruktur mit mehreren Dielektrika umfassen. Das MLI-Merkmal 50 kann ferner eine oder mehrere Kontaktätzstoppschichten (CESLs) umfassen, die zwischen den ILD-Schichten 52-58 angeordnet sind, wie beispielsweise eine CESL, die zwischen der ILD-Schicht 52 und der ILD-Schicht 54 angeordnet ist, eine CESL, die zwischen der ILD-Schicht 54 und der ILD-Schicht 56 angeordnet ist, und eine CESL, die zwischen der ILD-Schicht 56 und der ILD-Schicht 58 angeordnet ist. In einigen Implementierungen ist eine CESL zwischen dem Substrat 12 und/oder dem Isolationsmerkmal 22 und der ILD-Schicht 52 angeordnet. Die CESLs umfassen ein Material, das sich von dem der ILD-Schichten 52-58 unterscheidet, beispielsweise ein Dielektrikum, das sich von dem Dielektrikum der ILD-Schichten 52-58 unterscheidet. Wenn zum Beispiel die ILD-Schichten 52-58 ein Low-k-Dielektrikum umfassen, umfassen die CESLs Silizium und Stickstoff, wie beispielsweise Siliziumnitrid oder Siliziumoxynitrid. Die ILD-Schichten 52-58 werden über dem Substrat 12 durch ein Abscheidungsverfahren wie CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Plattieren, andere geeignete Verfahren oder Kombinationen davon ausgebildet. In einigen Implementierungen werden die ILD-Schichten 52-58 durch ein fließfähiges CVD- (FCVD) -Verfahren ausgebildet, das zum Beispiel das Abscheiden eines fließfähigen Materials (wie einer flüssigen Verbindung) über dem Substrat 12 und das Umwandeln des fließfähigen Materials in ein festes Material durch eine geeignete Technik umfasst, wie Wärmebehandlung und/oder Behandlung mit ultravioletter Strahlung. Nach der Abscheidung der ILD-Schichten 52-58 wird ein CMP-Verfahren und/oder ein anderes Planarisierungsverfahren durchgeführt, so dass die ILD-Schichten 52-58 im Wesentlichen ebene Oberflächen aufweisen.
  • Kontakte 60A-60J auf Vorrichtungsebene, Durchkontaktierungen 70A-70I und Leiterbahnen 80A-80G (die gemeinsam als Metall-Eins- (M1) -Schicht des MLI-Merkmals 50 bezeichnet werden) sind in den ILD-Schichten 52-58 angeordnet, um Zwischenverbindungsstrukturen auszubilden. Die Kontakte 60A-60J auf Vorrichtungsebene, die Durchkontaktierungen 70A-70I und die Leiterbahnen 80A-80G umfassen ein beliebiges geeignetes elektrisch leitfähiges Material, wie etwa Ta, Ti, Al, Cu, Co, W, TiN, TaN, andere geeignete leitfähige Materialien oder Kombinationen davon. Verschiedene leitfähige Materialien können kombiniert werden, um die Kontakte 60A-60J auf Vorrichtungsebene, die Durchkontaktierungen 70A-70I und/oder die Leiterbahnen 80A-80G mit verschiedenen Schichten bereitzustellen, wie einer Sperrschicht, einer Haftschicht, einer Auskleidungsschicht, einer Bulk-Schicht, einer anderen geeigneten Schicht oder Kombinationen davon. In einigen Implementierungen umfassen die Kontakte 60A-60J auf Vorrichtungsebene Ti, TiN und/oder Co; die Durchkontaktierungen 70A-70I umfassen Ti, TiN und/oder W; und die Leiterbahnen 80A-80G umfassen Cu, Co und/oder Ru. Die Kontakte 60A-60J auf Vorrichtungsebene, die Durchkontaktierungen 70A-70I und die Leiterbahnen 80A-80G werden durch Strukturieren der ILD-Schichten 52-58 ausgebildet. Das Strukturieren der ILD-Schichten 52-58 kann Lithographieverfahren und/oder Ätzverfahren umfassen, um Öffnungen (Gräben), wie z. B. Kontaktöffnungen, Durchkontaktierungsöffnungen und/oder Leitungsöffnungen, in den jeweiligen ILD-Schichten 52-58 auszubilden. In einigen Implementierungen umfassen die Lithographieverfahren das Ausbilden einer Resistschicht über den jeweiligen ILD-Schichten 52-58, das Belichten der Resistschicht mit strukturierter Strahlung und das Entwickeln der belichteten Resistschicht, wodurch eine strukturierte Resistschicht ausgebildet wird, die als ein Maskierungselement zum Ätzen einer oder mehrerer Öffnungen in den jeweiligen ILD-Schichten 52-58 verwendet werden kann. Die Ätzverfahren umfassen Trockenätzverfahren, Nassätzverfahren, andere Ätzverfahren oder Kombinationen davon. Danach werden die eine oder mehreren Öffnungen mit einem oder mehreren leitfähigen Materialien gefüllt. Das eine oder die mehreren leitfähigen Materialien können durch PVD, CVD, ALD, Elektroplattieren, stromloses Plattieren, ein anderes geeignetes Abscheidungsverfahren oder Kombinationen davon abgeschieden werden. Danach kann überschüssiges leitfähiges Material durch ein Planarisierungsverfahren, wie etwa ein CMP-Verfahren, entfernt werden, wodurch eine obere Fläche der ILD-Schichten 52-58, der Kontakte 60A-60J auf Vorrichtungsebene, der Durchkontaktierungen 70A-70I und/oder der Leiterbahnen 80A-80G planarisiert wird.
  • Die Kontakte 60A-60J auf Vorrichtungsebene (auch als lokale Zwischenverbindungen oder lokale Kontakte bezeichnet) verbinden elektrisch und/oder körperlich IC-Vorrichtungsmerkmale, wie beispielsweise Merkmale des p-FinFET 18A, des n-FinFET 18B, des n-Wannenstreifens 19A und des p-Wannenstreifens 19B, mit den Durchkontaktierungen 70A-70I des MLI-Merkmals 50. Zum Beispiel sind die Kontakte auf Vorrichtungsebene 60A-60J Metall-Vorrichtungs- (MD) -Kontakte, was sich allgemein auf Kontakte zu einem leitfähigen Bereich wie etwa Source/Drain-Bereichen der FinFET-Vorrichtung 10 bezieht. In der gezeigten Ausführungsform sind der Kontakt 60A auf Vorrichtungsebene und der Kontakt 60B auf Vorrichtungsebene auf jeweiligen epitaktischen Source/Drain-Merkmalen 40A angeordnet, so dass die Kontakte 60A, 60B auf Vorrichtungsebene die Source/Drain-Bereiche des p-FinFET 18A mit der Durchkontaktierung 70A bzw. der Durchkontaktierung 70B körperlich (oder direkt) verbinden; und der Kontakt 60D auf Vorrichtungsebene und der Kontakt 60E auf Vorrichtungsebene sind auf jeweiligen epitaktischen Source/Drain-Merkmalen 40B angeordnet, so dass die Kontakte 60D, 60E auf Vorrichtungsebene die Source/Drain-Bereiche des n-FinFET 18B mit der Durchkontaktierung 70C bzw. der Durchkontaktierung 70D körperlich (oder direkt) verbinden. Zur Fortführung der gezeigten Ausführungsform sind der Kontakt 60G auf Vorrichtungsebene und der Kontakt 60H auf Vorrichtungsebene auf jeweiligen epitaktischen Source/Drain-Merkmalen 40C angeordnet, so dass die Kontakte 60G, 60H auf Vorrichtungsebene die Source/Drain-Bereiche des n-Wannenstreifens 19A mit der Durchkontaktierung 70F bzw. der Durchkontaktierung 70G körperlich (oder direkt) verbinden; und der Kontakt 60I auf Vorrichtungsebene und der Kontakt 60J auf Vorrichtungsebene sind auf jeweiligen epitaktischen Source/Drain-Merkmalen 40D angeordnet, so dass die Kontakte 60I, 60J auf Vorrichtungsebene die Source/Drain-Bereiche des p-Wannenstreifens 19B mit der Durchkontaktierung 70H bzw. der Durchkontaktierung 701 körperlich (oder direkt) verbinden. In weiterer Fortführung der gezeigten Ausführungsform ist der Kontakt 60C auf Vorrichtungsebene auf einem jeweiligen epitaktischen Source/Drain-Merkmal 40A angeordnet und der Kontakt 60F auf Vorrichtungsebene ist auf einem jeweiligen epitaktischen Source/Drain-Merkmal 40B angeordnet, die Kontakte 60C, 60F auf Vorrichtungsebene verbinden jedoch die Source/Drain-Bereiche des p-FinFET 18A und des n-FinFET 18B nicht weiter mit einem anderen elektrisch leitfähigen Merkmal des MLI-Merkmals 50. In einigen Implementierungen sind die Kontakte 60C, 60F auf Vorrichtungsebene Dummy-Kontakte, die ähnliche physikalische Eigenschaften wie die Kontakte 60A, 60B, 60D und 60E auf Vorrichtungsebene aufweisen, um eine im Wesentlichen einheitliche Verarbeitungsumgebung zu ermöglichen. Die Kontakte 60A-60J auf Vorrichtungsebene erstrecken sich durch die ILD-Schicht 52 und/oder die ILD-Schicht 54, obwohl die vorliegende Offenbarung Ausführungsformen in Betracht zieht, bei denen sich die Kontakte 60A-60J auf Vorrichtungsebene durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Merkmals 50 erstrecken.
  • Die Durchkontaktierungen 70A-70I verbinden leitfähige Merkmale des MLI-Merkmals 50 elektrisch und/oder körperlich miteinander. In der gezeigten Ausführungsform ist die Durchkontaktierung 70A auf dem Kontakt 60A auf Vorrichtungsebene angeordnet, so dass die Durchkontaktierung 70A den Kontakt 60A auf Vorrichtungsebene mit der Leiterbahn 80A körperlich (oder direkt) verbindet; die Durchkontaktierung 70B ist auf dem Kontakt 60B auf Vorrichtungsebene angeordnet, so dass die Durchkontaktierung 70B den Kontakt 60B auf Vorrichtungsebene mit der Leiterbahn 80B körperlich (oder direkt) verbindet; die Durchkontaktierung 70C ist auf dem Kontakt 60D auf Vorrichtungsebene angeordnet, so dass die Durchkontaktierung 70C den Kontakt 60D auf Vorrichtungsebene körperlich (oder direkt) mit der Leiterbahn 80E verbindet; und die Durchkontaktierung 70D ist auf dem Kontakt 60E auf Vorrichtungsebene angeordnet, so dass die Durchkontaktierung 70D den Kontakt 60E auf Vorrichtungsebene körperlich (oder direkt) mit der Leiterbahn 80D verbindet. Die Durchkontaktierungen 70A, 70B verbinden Source/Drain-Bereiche des p-FinFET 18A elektrisch mit den Leiterbahnen 80A, 80B (von denen eine elektrisch mit einer Stromversorgungsspannung VDD verbunden ist (die in einigen Implementierungen, abhängig von den Entwurfsanforderungen, als positive Stromversorgungsspannung konfiguriert ist)) und die Durchkontaktierungen 70C, 70D verbinden Source/Drain-Bereiche des n-FinFET 18B elektrisch mit den Leiterbahnen 80D, 80E (von denen eine elektrisch mit einer Stromversorgungsspannung VSS verbunden ist (die in einigen Implementierungen als Masse und/oder negative Stromversorgungsspannung konfiguriert ist)). Zur Förderung der gezeigten Ausführungsform ist die Durchkontaktierung 70F auf dem Kontakt 60G auf Vorrichtungsebene angeordnet, so dass die Durchkontaktierung 70F den Kontakt 60G auf Vorrichtungsebene körperlich (oder direkt) mit der Leiterbahn 80F verbindet; die Durchkontaktierung 70G ist auf dem Kontakt 60H auf Vorrichtungsebene angeordnet, so dass die Durchkontaktierung 70G körperlich (oder direkt) der Kontakt 60G auf Vorrichtungsebene mit der Leiterbahn 80F verbindet; die Durchkontaktierung 70H ist auf dem Kontakt 60I auf Vorrichtungsebene angeordnet, so dass die Durchkontaktierung 70H den Kontakt 60I auf Vorrichtungsebene körperlich (oder direkt) mit der Leiterbahn 80G verbindet; und die Durchkontaktierung 70I ist auf dem Kontakt 60J auf Vorrichtungsebene angeordnet, so dass die Durchkontaktierung 70I den Kontakt 60J auf Vorrichtungsebene körperlich (oder direkt) mit der Leiterbahn 80G verbindet. Die Durchkontaktierungen 70F, 70G verbinden elektrisch Source/Drain-Bereiche des n-Wannenstreifens 19A mit der Leiterbahn 80F (die elektrisch mit der Stromversorgungsspannung VDD verbunden ist) und die Durchkontaktierungen 70H, 70I verbinden elektrisch Source/Drain-Bereiche des p-Wannenstreifens 19B mit der Leiterbahn 80G (die elektrisch mit der Stromversorgungsspannung VSS verbunden ist). Die Durchkontaktierungen 70A-70D und die Durchkontaktierungen 70F-70I erstrecken sich durch die ILD-Schicht 54, obwohl die vorliegende Offenbarung Ausführungsformen in Betracht zieht, bei denen sich die Durchkontaktierungen 70A-70D und die Durchkontaktierungen 70F-70I durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Merkmals 50 erstrecken. In einigen Implementierungen umfasst das MLI-Merkmal 50 ferner Durchkontaktierungen, die die Leiterbahnen 80A-80G (mit anderen Worten die M1-Schicht) mit Leiterbahnen verbinden, die in anderen ILD-Schichten (wie etwa einer Metall-Zwei- (M2) -Schicht des MLI-Merkmals 50, nicht gezeigt) angeordnet sind, die über den ILD-Schichten 52-58 liegen, wodurch die M1-Schicht mit der M2-Schicht elektrisch und/oder körperlich verbunden wird.
  • Die Durchkontaktierung 70E verbindet ein IC-Vorrichtungsmerkmal elektrisch und/oder körperlich mit einem leitfähigen Merkmal des MLI-Merkmals 50. In 1A ist die Durchkontaktierung 70E auf der Gatestruktur 30B angeordnet, so dass die Durchkontaktierung 70E die Gatestruktur 30B körperlich (oder direkt) mit der Leiterbahn 80C verbindet. Die Durchkontaktierung 70E erstreckt sich durch ILD-Schicht 52, die ILD-Schicht 54 und die ILD-Schicht 56, obwohl die vorliegende Offenbarung Ausführungsformen in Betracht zieht, bei denen sich die Durchkontaktierung 70E durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Merkmals 50 erstreckt. In solchen Implementierungen ist die Durchkontaktierung 70E körperlich und elektrisch mit der Gatestruktur 30B verbunden. In alternativen Implementierungen umfasst das MLI-Merkmal 50 ferner einen Kontakt auf Vorrichtungsebene, der die Gatestruktur 30B elektrisch und/oder körperlich mit der Durchkontaktierung 70E verbindet. Zum Beispiel ist der Kontakt auf Vorrichtungsebene auf der Gatestruktur 30B angeordnet, so dass der Kontakt auf Vorrichtungsebene die Gatestruktur 30B körperlich (oder direkt) mit der Durchkontaktierung 70E verbindet, und die Durchkontaktierung 70E verbindet den Kontakt auf Vorrichtungsebene körperlich (oder direkt) mit der Leiterbahn 80C. Ein solcher Kontakt auf Vorrichtungsebene wird somit als Gate-Kontakt (CG) oder Metall-Poly- (MP) -Kontakt bezeichnet, was sich allgemein auf einen Kontakt mit einer Gatestruktur wie einer Poly-Gatestruktur oder einer Metall-Gatestruktur bezieht. In solchen Implementierungen erstreckt sich der Kontakt auf Vorrichtungsebene durch die ILD-Schicht 52 und die ILD-Schicht 54 und die Durchkontaktierung 70E erstreckt sich durch die ILD-Schicht 56, obwohl die vorliegende Offenbarung Ausführungsformen in Betracht zieht, bei denen sich der Kontakt und/oder die Durchkontaktierung 70E durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Merkmals 50 erstrecken.
  • Wannenstreifen, wie zum Beispiel der n-Wannenstreifen 19A und der p-Wannenstreifen 19B, können in Speicherarrays implementiert werden, um die Leistung zu verbessern. 2 ist eine schematische Draufsicht eines Speicherarrays 100, der Wannenstreifen gemäß verschiedenen Aspekten der vorliegenden Offenbarung, die wie hierin beschrieben konfiguriert sind, implementieren kann. In der gezeigten Ausführungsform ist der Speicherarray 100 ein statischer Direktzugriffsspeicher- (SRAM) - Array. Die vorliegende Offenbarung zieht jedoch Ausführungsformen in Betracht, bei denen der Speicherarray 100 eine andere Art von Speicher ist, wie ein dynamischer Direktzugriffsspeicher (DRAM), ein nichtflüchtiger Direktzugriffsspeicher (NVRAM), ein Flash-Speicher oder ein anderer geeigneter Speicher. Der Speicherarray 100 kann in einem Mikroprozessor, einem Speicher und/oder einer anderen IC-Einrichtung integriert sein. In einigen Implementierungen kann der Speicherarray 100 Teil eines IC-Chips, eines SoCs oder eines Teils davon sein, der verschiedene passive und aktive mikroelektronische Vorrichtungen wie Widerstände, Kondensatoren, Induktoren, Dioden, PFETs, NFETs, MOSFETs, CMOS-Transistoren, BJTs, LDMOS-Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon umfasst. 2 wurde aus Gründen der Klarheit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in dem Speicherarray 100 hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in weiteren Ausführungsformen des Speicherarrays 100 ersetzt, modifiziert oder eliminiert werden.
  • Der Speicherarray 100 umfasst Speicherzellen 101, wie beispielsweise SRAM-Speicherzellen, die zum Speichern von Daten konfiguriert sind. In einigen Implementierungen umfassen die Speicherzellen 101 verschiedene p-FinFETs und/oder n-FinFETs. Die Speicherzellen 101 sind in Spalten 1 bis N, die sich entlang einer ersten Richtung (hier einer y-Richtung) erstrecken und Zeilen 1 bis M angeordnet, die sich entlang einer zweiten Richtung (hier einer x-Richtung) erstrecken, wobei N und M positive ganze Zahlen sind. Die Spalten 1 bis N umfassen jeweils ein Bitleitungspaar, das sich entlang der ersten Richtung erstreckt, wie etwa eine Bitleitung (BL) und eine Bitleitungsleiste (BLB) (auch als komplementäre Bitleitung bezeichnet), die das Lesen und/oder Schreiben von Daten in den jeweiligen Speicherzellen 101 in der wahren Form und der komplementären Form auf einer spaltenweisen Basis erlaubt. Die Zeilen 1 bis M umfassen jeweils eine Wortleitung (WL) (nicht gezeigt), die den Zugriff auf die jeweiligen Speicherzellen 101 auf einer zeilenweisen Basis erlaubt. Jede Speicherzelle 101 ist elektrisch mit einer jeweiligen BL, einer jeweiligen BLB und einer jeweiligen WL verbunden, die elektrisch mit einer Steuerung 103 verbunden sind. Die Steuerung 103 ist konfiguriert, um ein oder mehrere Signale zum Auswählen von mindestens einer WL und mindestens einem Bitleitungspaar (hier BL und BLB) zu erzeugen, um auf mindestens eine der Speicherzellen 101 für Leseoperationen und/oder Schreiboperationen zuzugreifen. Die Steuerung 103 umfasst eine beliebige Schaltung, die geeignet ist, Lese-/Schreiboperationen auf den Speicherzellen 101 zu ermöglichen, und die eine Spalten-Dekodiererschaltung, eine Zeilen-Dekodiererschaltung, eine Spaltenauswahlschaltung, eine Zeilenauswahlschaltung, eine Lese-/Schreibschaltung (die zum Beispiel konfiguriert ist, um Daten in den Speicherzellen 101 zu lesen und/oder zu schreiben, die zu einem ausgewählten Bitleitungspaar (mit anderen Worten einer ausgewählten Spalte) gehören), eine andere geeignete Schaltung oder Kombinationen davon umfasst. In einigen Implementierungen umfasst die Steuerung 103 mindestens einen Leseverstärker, der konfiguriert ist, um eine Spannungsdifferenz eines ausgewählten Bitleitungspaars zu detektieren und/oder zu verstärken. In einigen Implementierungen ist der Leseverstärker konfiguriert, um Datenwerte der Spannungsdifferenz zwischenzuspeichern oder anderweitig zu speichern.
  • Eine Umrandung des Speicherarrays 100 ist mit Dummy-Zellen, wie zum Beispiel Dummy-Randzellen und Wannenstreifenzellen, konfiguriert, um Gleichförmigkeit der Leistung der Speicherzellen 101 sicherzustellen. Die Dummy-Zellen sind physisch und/oder strukturell ähnlich den Speicherzellen 101 konfiguriert, speichern jedoch keine Daten. Zum Beispiel können die Dummy-Zellen p-Wannen, n-Wannen, Finnenstrukturen (die eine oder mehrere Finnen aufweisen), Gatestrukturen, Source/Drain-Merkmale und/oder Kontaktmerkmale umfassen. Wannenstreifenzellen beziehen sich allgemein auf Dummy-Zellen, die konfiguriert sind, um eine Spannung an eine n-Wanne der Speicherzellen 101, eine p-Wanne der Speicherzellen 101 oder beide elektrisch zu koppeln. In der gezeigten Ausführungsform beginnen die Zeilen 1 bis M jeweils mit einer Dummy-Randzelle 105A und enden mit einer Dummy-Randzelle 105B, so dass die Zeilen 1 bis M von Speicherzellen 101 zwischen Dummy-Randzellen 105A und Dummy-Randzellen 105B angeordnet sind. Die Dummy-Randzellen 105A und die Dummy-Randzellen 105B sind in jeweiligen Spalten angeordnet, die sich entlang der ersten Richtung (hier der y-Richtung) erstrecken. In einigen Implementierungen sind die Spalte der Dummy-Randzellen 105A und/oder die Spalte der Dummy-Randzellen 105B im Wesentlichen parallel zu mindestens einem Bitleitungspaar (hier BL und BLB) des Speicherarrays 100. In einigen Implementierungen sind die Dummy-Randzellen 105A und/oder die Dummy-Randzellen 105B konfiguriert, um jeweilige Speicherzellen 101 mit jeweiligen WLs zu verbinden. In einigen Implementierungen umfassen die Dummy-Randzellen 105A und/oder die Dummy-Randzellen 105B Schaltungen zum Ansteuern der WLs. In einigen Implementierungen sind die Dummy-Randzellen 105A und/oder die Dummy-Randzellen 105B elektrisch mit einer Stromversorgungsspannung VDD (zum Beispiel einer positiven Stromversorgungsspannung) und/oder einer Stromversorgungsspannung VSS (zum Beispiel einer elektrischen Masse) verbunden, abhängig von den Entwurfsanforderungen des Speicherarrays 100.
  • Zur Förderung der gezeigten Ausführungsform beginnen die Spalten 1 bis N jeweils mit einer Wannenstreifenzelle 107A und enden mit einer Wannenstreifenzelle 107B, so dass die Spalten 1 bis N der Speicherzellen 101 zwischen den Wannenstreifenzellen 107A und den Wannenstreifenzellen 107B angeordnet sind. Die Wannenstreifenzellen 107A und die Wannenstreifenzellen 107B sind in jeweiligen Zeilen angeordnet, die sich entlang der zweiten Richtung (hier der x-Richtung) erstrecken. In einigen Implementierungen sind die Zeile der Wannenstreifenzellen 107A und die Zeile der Wannenstreifenzellen 107B im Wesentlichen parallel zu mindestens einer WL des Speicherarrays 100. Die Wannenstreifenzellen 107A sind zwischen einer der Dummy-Randzellen 105A und einer der Dummy-Randzellen 105B angeordnet und die Wannenstreifenzellen 107B sind zwischen einer der Dummy-Randzellen 105A und einer der Dummy-Randzellen 105B angeordnet. In der gezeigten Ausführungsform umfassen die Wannenstreifenzellen 107A und/oder die Wannenstreifenzellen 107B einen n-Wannenstreifen, einen p-Wannenstreifen oder sowohl einen n-Wannenstreifen als auch einen p-Wannenstreifen. In einigen Implementierungen umfassen die Wannenstreifenzellen 107A und/oder die Wannenstreifenzellen 107B einen n-Wannenstreifenbereich mit einem oder mehreren n-Wannenstreifen, der benachbart zu einem p-Wannenstreifenbereich mit einem oder mehreren p-Wannenstreifen angeordnet ist. Der n-Wannenstreifenbereich und der p-Wannenstreifenbereich können zwischen Dummy-Bereichen der Wannenstreifenzellen 107A und/oder der Wannenstreifenzellen 107B angeordnet sein.
  • In einigen Implementierungen ist der n-Wannenstreifen als n-Wannenstreifen 19A konfiguriert, der oben beschrieben ist. Zum Beispiel ist ein n-Wannenstreifen der Wannenstreifenzellen 107A und/oder der Wannenstreifenzellen 107B konfiguriert, um eine n-Wanne, die mindestens einem p-FinFET der Speicherzellen 101 entspricht, mit einer Spannungsquelle (beispielsweise VDD) elektrisch zu verbinden, wobei eine Dotierstoffkonzentration einer Finnenstruktur des n-Wannenstreifens größer ist als eine Dotierstoffkonzentration einer Finnenstruktur des mindestens einen p-FinFET. In einigen Implementierungen umfasst der p-FinFET eine mit einem n-Dotierstoff einer ersten Dotierstoffkonzentration dotierte Finne und der n-Wannenstreifen umfasst eine mit dem n-Dotierstoff einer zweiten Dotierstoffkonzentration dotierte Finne, wobei die zweite Dotierstoffkonzentration mindestens dreimal so groß wie die erste Dotierstoffkonzentration ist. In einigen Implementierungen weist der n-Wannenbereich eine dritte Dotierstoffkonzentration des n-Dotierstoffs auf, wobei die dritte Dotierstoffkonzentration größer als die erste Dotierstoffkonzentration ist. In einigen Implementierungen weisen die Finnen des p-FinFET und des n-Wannenstreifens Source/Drain-Merkmale auf, die mit Dotierstoffen unterschiedlichen Typs dotiert sind. Zum Beispiel umfasst der p-FinFET Source/Drain-Merkmale, die mit einem p-Dotierstoff dotiert sind, und der n-Wannenstreifen umfasst Source/Drain-Merkmale, die mit einem n-Dotierstoff dotiert sind.
  • In einigen Implementierungen ist der n-Wannenstreifen als p-Wannenstreifen 19B konfiguriert, der oben beschrieben ist. Zum Beispiel ist ein p-Wannenstreifen der Wannenstreifenzellen 107A und/oder der Wannenstreifenzellen 107B konfiguriert, um eine p-Wanne, die mindestens einem n-FinFET der Speicherzellen 101 entspricht, mit einer Spannungsquelle (beispielsweise Vss) elektrisch zu verbinden, wobei eine Dotierstoffkonzentration einer Finnenstruktur des p-Wannenstreifens größer ist als eine Dotierstoffkonzentration einer Finnenstruktur des mindestens einen n-FinFET. In einigen Implementierungen umfasst der n-FinFET eine Finne, die mit einem p-Dotierstoff einer ersten Dotierstoffkonzentration dotiert ist, und der p-Wannenstreifen umfasst eine Finne, die mit dem p-Dotierstoff einer zweiten Dotierstoffkonzentration dotiert ist, wobei die zweite Dotierstoffkonzentration mindestens dreimal so groß wie die erste Dotierstoffkonzentration ist. In einigen Implementierungen weist die p-Wanne eine dritte Dotierstoffkonzentration des p-Dotierstoffs auf, wobei die dritte Dotierstoffkonzentration größer als die erste Dotierstoffkonzentration ist. In einigen Implementierungen weisen die Finnen des n-FinFET und der p-Wannenstreifen Source/Drain-Merkmale auf, die mit Dotierstoffen unterschiedlichen Typs dotiert sind. Zum Beispiel umfasst der n-FinFET Source/Drain-Merkmale, die mit einem n-Dotierstoff dotiert sind, und der p-Wannenstreifen umfasst Source/Drain-Merkmale, die mit einem p-Dotierstoff dotiert sind.
  • 3 ist eine schematische Draufsicht eines Speicherarrays 200, etwa eines SRAM-Arrays, der Wannenstreifen gemäß verschiedenen Aspekten der vorliegenden Offenbarung, die wie hierin beschrieben konfiguriert sind, implementieren kann. Der Speicherarray 200 ähnelt in vielerlei Hinsicht dem Speicherarray 100. Zum Beispiel ist der Speicherarray 200 in der gezeigten Ausführungsform ein SRAM-Array. Dementsprechend sind ähnliche Merkmale in 3 und 2 zur Klarheit und Einfachheit mit den gleichen Bezugszeichen bezeichnet. Der Speicherarray 200 kann in einem Mikroprozessor, einem Speicher und/oder einer anderen IC-Einrichtung integriert sein. In einigen Implementierungen kann der Speicherarray 200 Teil eines IC-Chips, eines SoCs oder eines Teils davon sein, der verschiedene passive und aktive mikroelektronische Vorrichtungen wie Widerstände, Kondensatoren, Induktoren, Dioden, PFETs, NFETs, MOSFETs, CMOS-Transistoren, BJTs, LDMOS-Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon umfasst. 3 wurde aus Gründen der Klarheit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in dem Speicherarray 200 hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in weiteren Ausführungsformen des Speicherarrays 200 ersetzt, modifiziert oder eliminiert werden.
  • In 3 umfasst der Speicherarray 200 Speicherzellen 101, eine Steuerung 103, Dummy-Randzellen 105A, Dummy-Randzellen 105B, Wannenstreifenzellen 107A und Wannenstreifenzellen 107B. Im Gegensatz zum Speicherarray 100 teilt der Speicherarray 200 die Speicherzellen 101 in einen Speicherarray 202A und einen Speicherarray 202B (die als Unter-Arrays bezeichnet werden können). Ferner ist jedes Bitleitungspaar in ein Bitleitungspaar für den Speicherarray 202A und ein Bitleitungspaar für den Speicherarray 202B aufgeteilt, so dass die Spalten 1 bis N jeweils zwei Bitleitungspaare und kein kontinuierliches Bitleitungspaar aufweisen. Der Speicherarray 200 umfasst ferner eine Steuerung 203, wobei die BLs, die BLBs und die WLs für der Speicherarray 202A elektrisch mit der Steuerung 103 verbunden sind, während die BLs, die BLBs und die WLs für der Speicherarray 202B elektrisch mit der Steuerung 203 verbunden sind. Die Steuerung 203 ähnelt der Steuerung 103. Dementsprechend ist jede Speicherzelle 101 des Speicherarrays 202A elektrisch mit einer jeweiligen BL, einer jeweiligen BLB und einer jeweiligen WL verbunden, die elektrisch mit der Steuerung 103 verbunden sind, und jede Speicherzelle 101 in dem Speicherarray 202B ist elektrisch mit einer jeweiligen BL, einer jeweiligen BLB und einer jeweiligen WL verbunden, die elektrisch mit der Steuerung 203 verbunden sind.
  • Der Speicherarray 200 umfasst ferner eine Zeile von Wannenstreifenzellen 307, die sich entlang der zweiten Richtung (hier der x-Richtung) erstrecken, wobei die Zeile von Wannenstreifenzellen 307 zwischen dem Speicherarray 202A und dem Speicherarray 202B angeordnet ist. Die Speicherzellen 101 in dem Speicherarray 202A sind zwischen den Wannenstreifenzellen 107A und den Wannenstreifenzellen 207 angeordnet und die Speicherzellen 101 in dem Speicherarray 202B sind zwischen den Wannenstreifenzellen 207 und den Wannenstreifenzellen 107B angeordnet. Die Spalten 1 bis N der Speicherzellen 101 im Speicherarray 202A beginnen somit jeweils mit einer der Wannenstreifenzellen 107A und enden mit einer der Wannenstreifenzellen 207 und die Spalten 1 bis N der Speicherzellen 101 im Speicherarray 202B beginnen somit jeweils mit einer der Wannenstreifenzellen 207 und enden mit einer der Wannenstreifenzellen 107B. Zur Fortführung der gezeigten Ausführungsform ist die Zeile von Wannenstreifenzellen 207 auch zwischen einer der Dummy-Randzellen 105A und einer der Dummy-Randzellen 105B angeordnet. In einigen Implementierungen ist die Zeile von Wannenstreifenzellen 207 im Wesentlichen parallel zu mindestens einer WL des Speicherarrays 200.
  • Die Wannenstreifenzellen 207 ähneln den Wannenstreifenzellen 107A und/oder den Wannenstreifenzellen 107B. Zum Beispiel umfassen die Wannenstreifenzellen 207 einen n-Wannenstreifen, einen p-Wannenstreifen oder sowohl einen n-Wannenstreifen als auch einen p-Wannenstreifen. In einigen Implementierungen umfassen die Wannenstreifenzellen 207 einen n-Wannenstreifenbereich mit einem oder mehreren n-Wannenstreifen, der benachbart zu einem p-Wannenstreifenbereich mit einem oder mehreren p-Wannenstreifen ist. Der n-Wannenstreifenbereich und der p-Wannenstreifenbereich können zwischen Dummy-Bereichen angeordnet sein. In einigen Implementierungen ist der n-Wannenstreifen als n-Wannenstreifen 19A konfiguriert, der oben beschrieben ist. Zum Beispiel ist ein n-Wannenstreifen der Wannenstreifenzellen 207 konfiguriert, um eine n-Wanne, die mindestens einem p-FinFET der Speicherzellen 101 entspricht, mit einer Spannungsquelle (zum Beispiel VDD) elektrisch zu verbinden, wobei eine Dotierstoffkonzentration einer Finnenstruktur des n-Wannenstreifens größer als eine Dotierstoffkonzentration einer Finnenstruktur des mindestens einen p-FinFET ist. In einigen Implementierungen ist die Dotierstoffkonzentration der Finnenstruktur des n-Wannenstreifens mindestens dreimal so groß wie die Dotierstoffkonzentration der Finnenstruktur des mindestens einen p-FinFET. In einigen Implementierungen weisen die Finnenstrukturen des n-Wannenstreifens und des p-FinFET entgegengesetzt dotierte Source/Drain-Merkmale (oder OD-Bereiche) auf. In einigen Implementierungen ist der p-Wannenstreifen als p-Wannenstreifen 19B konfiguriert, der oben beschrieben ist. Zum Beispiel ist ein p-Wannenstreifen der Wannenstreifenzellen 207 konfiguriert, um eine p-Wanne, die mindestens einem n-FinFET der Speicherzellen 101 entspricht, mit einer Spannungsquelle (zum Beispiel VSS) elektrisch zu verbinden, wobei eine Dotierstoffkonzentration einer Finnenstruktur des p-Wannenstreifens größer als eine Dotierstoffkonzentration einer Finnenstruktur des mindestens einen n-FinFET ist. In einigen Implementierungen ist die Dotierstoffkonzentration der Finnenstruktur des p-Wannenstreifens mindestens dreimal so groß wie die Dotierstoffkonzentration der Finnenstruktur des mindestens einen n-FinFETs. In einigen Implementierungen weisen die Finnenstrukturen des p-Wannenstreifens und des n-FinFETs entgegengesetzt dotierte Source/Drain-Merkmale (oder OD-Bereiche) auf.
  • Die 4A-4C sind fragmentarische schematische Ansichten eines Teils eines SRAM-Arrays 300 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Insbesondere ist 4A eine fragmentarische Draufsicht eines Teils des SRAM-Arrays 300 (zum Beispiel in einer xy-Ebene); 4B ist eine schematische Querschnittsansicht des Abschnitts des SRAM-Arrays 300 entlang der Linie 4B-4B von 4A (zum Beispiel in einer xz-Ebene); und 4C ist eine schematische Querschnittsansicht des Abschnitts des SRAM-Arrays 300 entlang der Linie 4C-4C von 4A (zum Beispiel in einer xz-Ebene). In einigen Implementierungen stellt der Teil des SRAM-Arrays 300 einen Teil des Speicherarrays 100 oder des Speicherarrays 200 dar. Die 4A-4C wurden aus Gründen der Klarheit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in dem SRAM-Array 300 hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in weiteren Ausführungsformen des SRAM-Arrays 300 ersetzt, modifiziert oder eliminiert werden.
  • In den 4A-4C umfasst der SRAM-Array 300 ein Substrat 312 mit verschiedenen darin angeordneten dotierten Bereichen, wie n-Wannen 314 und p-Wannen 316. Das Substrat 312, die n-Wannen 314 und die p-Wannen 316 ähneln dem Substrat 12, der n-Wanne 14 und der p-Wanne 16, die oben mit Bezug auf die 1A-1D beschrieben sind. Der SRAM-Array 300 umfasst ferner verschiedene Merkmale, die über den n-Wannen 314 und p-Wannen 316 angeordnet sind, wobei die verschiedenen Merkmale konfiguriert sind, um die gewünschte Funktionalität zu erreichen. Zum Beispiel umfasst der SRAM-Array 300 Finnen 320 (ähnlich den Finnen 20A-20H, die oben mit Bezug auf die 1A-1D beschrieben sind), Isolationsmerkmale 322 (ähnlich dem oben mit Bezug auf die 1A-1D beschriebenen Isolationsmerkmal 22), Gatestrukturen 330 (ähnlich den Gatestrukturen 30A-30G, die oben mit Bezug auf die 1A-1D beschrieben sind), epitaktische Source/Drain-Merkmale 340 (ähnlich den oben mit Bezug auf die 1A-1D beschriebenen epitaktischen Source/Drain-Merkmalen 40A-40D) ein MLI-Merkmal 350 (ähnlich dem oben mit Bezug auf die 1A-1D beschriebenen MLI-Merkmal 50), ILD-Schichten 352-358 (ähnlich den oben mit Bezug auf die 1A-1D beschriebenen ILD-Schichten 52-58), Kontakte 360 auf Vorrichtungsebene (ähnlich den oben mit Bezug auf die 1A-1D beschriebenen Kontakten 60A-60J auf Vorrichtungsebene), Durchkontaktierungen 370 (ähnlich den Durchkontaktierungen 70A-701) und Leiterbahnen 380 (ähnlich den oben mit Bezug auf die 1A-1D beschriebenen Leiterbahnen 80A-80G). Zum Beispiel sind in 4A die verschiedenen Merkmale so konfiguriert, dass sie einen SRAM-Zellenbereich 390, einen Dummy-Bereich 392, einen n-Wannenstreifenbereich 394 und einen p-Wannenstreifenbereich 396 bilden. In der gezeigten Ausführungsform ist der Dummy-Bereich 392 zwischen dem SRAM-Zellenbereich 390 und einem Wannenstreifenbereich (hier dem n-Wannenstreifenbereich 394 und dem p-Wannenstreifenbereich 396) angeordnet. Zur Fortführung der gezeigten Ausführungsform ist der n-Wannenstreifenbereich 394 benachbart zu dem p-Wannenstreifenbereich 396 angeordnet.
  • Der SRAM-Zellenbereich 390 umfasst eine SRAM-Zelle 390A, eine SRAM-Zelle 390B, eine SRAM-Zelle 390C und eine SRAM-Zelle 390D. Die SRAM-Zellen 390A-390D umfassen einen Single-Port-SRAM, einen Dual-Port-SRAM, einen anderen SRAM-Typ oder Kombinationen davon. In der gezeigten Ausführungsform umfassen die SRAM-Zellen 390A-390D Single-Port-SRAMs. Zum Beispiel umfasst jede der SRAM-Zellen 390A-390D sechs Transistoren: einen Pass-Gate-Transistor PG-1, einen Pass-Gate-Transistor PG-2, einen Pull-Up-Transistor PU-1, einen Pull-Up-Transistor PU-2, einen Pull-Down-Transistor PD-1 und einen Pull-Down-Transistor PD-2. Jede der SRAM-Zellen 390A-390D umfasst eine n-Wanne 314, die zwischen zwei p-Wannen 316 angeordnet ist, wobei die Pull-Up-Transistoren PU-1, PU-2 über der n-Wanne 314 und den Pass-Gate-Transistoren PG-1, PG-2 und die Pull-Down-Transistoren PD-1, PD-2 über den p-Wannen 316 angeordnet sind. Die Pull-Up-Transistoren PU-1, PU-2 sind p-FinFETs, die Pass-Gate-Transistoren PG-1, PG-2 sind n-FinFETs und die Pull-Down-Transistoren PD-1, PD-2 sind n-Transistoren. In einigen Implementierungen sind die Pull-Up-Transistoren PU-1, PU-2 als p-FinFET 18A konfiguriert, der oben mit Bezug auf die 1A-1D beschrieben ist, und die Pass-Gate-Transistoren PG-1, PG-2 und die Pull-Down-Transistoren PD-1, PD-2 sind als n-FinFET 18B konfiguriert, der oben mit Bezug auf die 1A-1D beschrieben ist. Zum Beispiel umfassen die Pass-Gate-Transistoren PG-1, PG-2 und/oder die Pull-Down-Transistoren PD-1, PD-2 jeweils eine Finnenstruktur (die eine oder mehrere Finnen 320 aufweist), die über der p-Wanne 316 angeordnet ist, und eine zugehörige Gatestruktur 330, die über einem Kanalbereich der Finnenstruktur angeordnet ist, so dass die Gatestruktur 330 zwischen Source/Drain-Bereichen der Finnenstruktur liegt. Die Finnenstrukturen der Pass-Gate-Transistoren PG-1, PG-2 und/oder der Pull-Down-Transistoren PD-1, PD-2 umfassen p-Dotierstoffe (p) und sind elektrisch mit der p-Wanne 316 verbunden (4B). Die Finnenstrukturen der Pass-Gate-Transistoren PG-1, PG-2 und/oder der Pull-Down-Transistoren PD-1, PD-2 umfassen ferner epitaktische Source/Drain-Merkmale vom n-Typ (4B) (mit anderen Worten weisen die Source/Drain-Merkmale 340 der Pass-Gate-Transistoren PG-1, PG-2 und/oder der Pull-Down-Transistoren PD-1, PD-2 n-Dotierstoffe auf). Die Gatestrukturen 330 und/oder die epitaktischen Source/Drain-Merkmale 340 der Pass-Gate-Transistoren PG-1, PG-2 und/oder der Pull-Down-Transistoren PD-1, PD-2 sind mit einer Spannungsquelle (z. B. VSS) durch das MLI-Merkmal 350 (insbesondere zugehörige Kontakte 360, Durchkontaktierungen 370 und/oder Leiterbahnen 380, die in den ILD-Schichten 352-358 angeordnet sind) elektrisch verbunden. Zur Unterstützung des Beispiels umfassen die Pull-Up-Transistoren PU-1, PU-2 jeweils eine Finnenstruktur (die eine oder mehrere Finnen 320 umfasst), die über der n-Wanne 314 angeordnet ist, und eine zugehörige Gatestruktur 330, die über einem Kanalbereich der Finnenstruktur angeordnet ist, so dass die Gatestruktur 330 zwischen Source/Drain-Bereichen der Finnenstruktur liegt. Die Finnenstrukturen der Pull-Up-Transistoren PU-1, PU-2 umfassen n-Dotierstoffe (n) und sind elektrisch mit der n-Wanne 314 (4B) verbunden. Die Finnenstrukturen der Pull-Up-Transistoren PU-1, PU-2 umfassen ferner epitaktische Source/Drain-Merkmale vom p-Typ (4B) (mit anderen Worten weisen die epitaktischen Source/Drain-Merkmale 340 der Pull-Up-Transistoren PU-1, PU-2 p-Dotierstoffe auf). Die Gatestrukturen 330 und/oder die epitaktischen Source/Drain-Merkmale 340 der Pull-Up-Transistoren PU-1, PU-2 sind durch das MLI-Merkmal 350 (insbesondere zugehörige Kontakte 360, Durchkontaktierungen 370 und/oder Leiterbahnen 380, die in den ILD-Schichten 352-358 angeordnet sind) mit einer Spannungsquelle (zum Beispiel VDD) elektrisch verbunden.
  • Der n-Wannenstreifenbereich 394 umfasst Finnen-basierte n-Wannenstreifenstrukturen 397, die konfiguriert sind, um die n-Wannen 314 mit einer Spannungsquelle (zum Beispiel Vss) elektrisch zu verbinden. Die n-Wannenstreifenstrukturen 397 ähneln strukturell den Pull-Up-Transistoren PU-1, PU-2. Zum Beispiel umfasst jede n-Wannenstreifenstruktur 397 eine Finnenstruktur (die eine oder mehrere Finnen 320 aufweist), die über der n-Wanne 314 angeordnet ist, und eine zugehörige Gatestruktur 330, die über einem Kanalbereich der Finnenstruktur angeordnet ist, so dass die Gatestruktur 330 zwischen Source/Drain-Bereichen der Finnenstruktur liegt. Die Finnenstrukturen der n-Wannenstreifenstrukturen 397 umfassen n-Dotierstoffe und sind elektrisch mit der n-Wanne 314 verbunden. In einigen Implementierungen ist eine Dotierstoffkonzentration der Finnenstrukturen der n-Wannenstreifenstrukturen 397 größer als eine Dotierstoffkonzentration der Finnenstrukturen der Pull-Up-Transistoren PU-i, PU-2. In einigen Implementierungen ist die Dotierstoffkonzentration der Finnenstrukturen der n-Wannenstreifenstrukturen 397 mindestens dreimal so groß wie eine Dotierstoffkonzentration der Finnenstrukturen der Pull-Up-Transistoren PU-1, PU-2. Das Erhöhen der Dotierstoffkonzentration der Finnenstrukturen der n-Wannenstreifenstrukturen 397 kann den Ansprechwiderstand und das Latch-Up in dem SRAM-Array 300 verringern. Im Gegensatz zu den Finnenstrukturen der Pull-Up-Transistoren PU-1, PU-2 umfassen die Finnenstrukturen der n-Wannenstreifenstrukturen 397 ferner epitaktische Source/Drain-Merkmale vom n-Typ (mit anderen Worten weisen die epitaktischen Source/Drain Merkmale 340 der n-Wannenstreifenstrukturen 397 n-Dotierstoffe auf), die durch das MLI-Merkmal 350 (insbesondere zugehörige Kontakte 360, Durchkontaktierungen 370 und/oder Leiterbahnen 380, die in den in den ILD-Schichten 352-358 angeordnet sind) elektrisch mit der Spannungsquelle verbunden sind.
  • Der p-Wannenstreifenbereich 396 umfasst Finnen-basierte p-Wannenstreifenstrukturen 398, die konfiguriert sind, um die p-Wannen 316 mit einer Spannungsquelle (zum Beispiel VDD) elektrisch zu verbinden. Die p-Wannenstreifenstrukturen 398 ähneln strukturell den Pass-Gate-Transistoren PG-1, PG-2 und/oder den Pull-Down-Transistoren PD-1, PD-2. Zum Beispiel umfasst jede p-Wannenstreifenstruktur 398 eine Finnenstruktur (die eine oder mehrere Finnen 320 aufweist), die über der p-Wanne 316 angeordnet ist, und eine zugehörige Gatestruktur 330, die über einem Kanalbereich der Finnenstruktur angeordnet ist, so dass die Gatestruktur 330 zwischen den Source/Drain-Bereichen der Finnenstruktur liegt. Die Finnenstrukturen der p-Wannenstreifenstrukturen 398 umfassen p-Dotierstoffe und sind elektrisch mit der p-Wanne 316 verbunden (4C). In einigen Implementierungen ist eine Dotierstoffkonzentration der Finnenstrukturen der p-Wannenstreifenstrukturen 398 größer als eine Dotierstoffkonzentration der Finnenstrukturen der Pass-Gate-Transistoren PG-1, PG-2 und/oder der Pull-Down-Transistoren PD- 1, PD-2 (siehe die 4B und 4C). In einigen Implementierungen ist die Dotierstoffkonzentration der Finnenstrukturen der p-Wannenstreifenstrukturen 398 mindestens dreimal so groß wie eine Dotierstoffkonzentration der Finnenstrukturen der Pass-Gate-Transistoren PG-1, PG-2 und/oder der Pull-Down-Transistoren PD-1, PD-2. Das Erhöhen der Dotierstoffkonzentration der Finnenstrukturen der p-Wannenstreifenstrukturen 398 kann den Ansprechwiderstand und das Latch-Up in dem SRAM-Array 300 verringern. Des Weiteren weisen im Gegensatz zu den Finnenstrukturen der Pass-Gate-Transistoren PG-1, PG-2 und/oder der Pull-Down-Transistoren PD-1, PD-2 die Finnenstrukturen der p-Wannenstreifenstrukturen 398 ferner epitaktische Source/Drain-Merkmale vom p-Typ auf (mit anderen Worten umfassen die epitaktischen Source/Drain-Merkmale 340 der p-Wannenstreifenstrukturen 398 p-Dotierstoffe), die durch das MLI-Merkmal 350 (insbesondere zugehörige Kontakte 360, Durchkontaktierungen 370 und/oder Leiterbahnen 380, die in den ILD-Schichten 352-358 angeordnet sind) elektrisch mit der Spannungsquelle verbunden sind.
  • 5 ist ein Schaltplan einer Single-Port-SRAM-Zelle 400, die in einer Speicherzelle eines SRAM-Arrays gemäß verschiedenen Aspekten der vorliegenden Offenbarung implementiert werden kann. In einigen Implementierungen ist die SRAM-Zelle 400 in einer oder mehreren Speicherzellen 101 des Speicherarrays 100 (2), des Speicherarrays 200 (3) oder des SRAM-Speichers 300 (4A-4C) implementiert. 5 wurde aus Gründen der Klarheit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in der Single-Port-SRAM-Zelle 400 hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in weiteren Ausführungsformen der Single-Port-SRAM-Zelle 400 ersetzt, modifiziert oder eliminiert werden.
  • Die Single-Port-SRAM-Zelle 400 umfasst sechs Transistoren: einen Pass-Gate-Transistor PG-1, einen Pass-Gate-Transistor PG-2, einen Pull-Up-Transistor PU-i, einen Pull-Up-Transistor PU-2, einen Pull-Down Transistor PD-1 und einen Pull-Down-Transistor PD-2. Die Single-Port-SRAM-Zelle 400 wird somit alternativ als 6T-SRAM-Zelle bezeichnet. Im Betrieb stellen der Pass-Gate-Transistor PG-1 und der Pass-Gate-Transistor PG-2 einen Zugriff auf einem Speicherabschnitt der SRAM-Zelle 400 bereit, die ein kreuzgekoppeltes Paar von Invertern umfasst, einen Inverter 410 und einen Inverter 420. Der Inverter 410 umfasst den Pull-Up-Transistor PU-1 und den Pull-Down-Transistor PD-1 und der Inverter 420 umfasst den Pull-Up-Transistor PU-2 und den Pull-Down-Transistor PD-2. In einigen Implementierungen sind die Pull-Up-Transistoren PU-1, PU-2 als p-FinFETs konfiguriert, beispielsweise als p-FinFET 18A (1A-1D), und die Pull-Down-Transistoren PD-1, PD-2 sind als n-FinFETs konfiguriert, beispielsweise als der oben beschriebene n-FinFET 18B ( 1A-1D). Zum Beispiel umfassen die Pull-Up-Transistoren PU-1, PU-2 jeweils eine Gatestruktur, die über einem Kanalbereich einer n-Finnenstruktur (die eine oder mehrere n-Finnen aufweist) angeordnet ist, so dass die Gatestruktur zwischen Source/Drain-Bereichen vom p-Typ der n-Finnenstruktur (zum Beispiel epitaktischen Source/Drain-Merkmalen vom p-Typ) liegt, wobei die Gatestruktur und die n-Finnenstruktur über einem n-Wannenbereich angeordnet sind; und die Pull-Down-Transistoren PD-1, PD-2 umfassen jeweils eine Gatestruktur, die über einem Kanalbereich einer p-Finnenstruktur (die eine oder mehrere p-Finnen aufweist) angeordnet ist, so dass die Gatestruktur zwischen Source/Drain-Bereichen vom n-Typ der p-Finnenstruktur (zum Beispiel epitaktischen Source/Drain-Merkmalen vom n-Typ) liegt, wobei die Gatestruktur und die p-Finnenstruktur über einem p-Wannenbereich angeordnet sind. In einigen Implementierungen sind die Pass-Gate-Transistoren PG-1, PG-2 auch als n-FinFETs konfiguriert, wie beispielsweise als der oben beschriebene n-FinFET 18B (1A-1D). Zum Beispiel umfassen die Pass-Gate-Transistoren PG-1, PG-2 jeweils eine Gatestruktur, die über einem Kanalbereich einer p-Finnenstruktur (die eine oder mehrere p-Finnen aufweist) angeordnet ist, so dass die Gatestruktur zwischen Source/Drain-Bereichen vom n-Typ der p-Finnenstruktur (zum Beispiel epitaktischen Source/Drain-Merkmalen vom n-Typ) liegt, wobei die Gatestruktur und die p-Finnenstruktur über einem p-Wannenbereich angeordnet sind.
  • Ein Gate des Pull-Up-Transistors PU-1 liegt zwischen einer Source (elektrisch verbunden mit einer Stromversorgungsspannung (VDD)) und einem ersten gemeinsamen Drain (CD1) und ein Gate des Pull-Down-Transistors PD-1 liegt zwischen einer Source (elektrisch verbunden mit einer Stromversorgungsspannung (VSS)) und dem ersten gemeinsamen Drain. Ein Gate des Pull-Up-Transistors PU-2 liegt zwischen einer Source (elektrisch verbunden mit der Stromversorgungsspannung (VDD)) und einem zweiten gemeinsamen Drain (CD2) und ein Gate des Pull-Down-Transistors PD-2 liegt zwischen einer Source (elektrisch verbunden mit der Stromversorgungsspannung (VSS)) und dem zweiten gemeinsamen Drain. In einigen Implementierungen ist der erste gemeinsame Drain (CD1) ein Speicherknoten (SN), der Daten in der wahren Form speichert, und der zweite gemeinsame Drain (CD2) ist ein Speicherknoten (SNB), der Daten in komplementärer Form speichert. Das Gate des Pull-Up-Transistors PU-1 und das Gate des Pull-Down-Transistors PD-1 sind mit dem zweiten gemeinsamen Drain verbunden und das Gate des Pull-Up-Transistors PU-2 und das Gate des Pull-Down-Transistors PD-2 sind mit dem ersten gemeinsamen Drain verbunden. Ein Gate des Pass-Gate-Transistors PG-1 liegt zwischen einer Source (elektrisch mit einer Bitleitung BL verbunden) und einem Drain, der elektrisch mit dem ersten gemeinsamen Drain verbunden ist. Ein Gate des Pass-Gate-Transistors PG-2 liegt zwischen einer Source (elektrisch mit einer komplementären Bitleitung BLB verbunden) und einem Drain, der elektrisch mit dem zweiten gemeinsamen Drain verbunden ist. Die Gates der Pass-Gate-Transistoren PG-1, PG-2 sind elektrisch mit einer Wortleitung WL verbunden. In einigen Implementierungen stellen die Pass-Gate-Transistoren PG-1, PG-2 während Leseoperationen und/oder Schreiboperationen Zugriff auf die Speicherknoten SN, SNB bereit. Zum Beispiel koppeln die Pass-Gate-Transistoren PG-1, PG-2 die Speicherknoten SN, SNB jeweils an die Bitleitungen BL, BLB in Antwort auf eine Spannung, die an die Gates der Pass-Gate-Transistoren PG-1, PG-2 durch die WLs angelegt wird.
  • 6 ist eine Draufsicht einer Single-Port-SRAM-Zelle 500 gemäß verschiedenen Aspekten der vorliegenden Offenbarung, die in einer Speicherzelle eines SRAM-Arrays implementiert werden kann. In einigen Implementierungen ist die SRAM-Zelle 500 in einer oder mehreren Speicherzellen 101 des Speicherarrays 100 (2), des Speicherarrays 200 (3) oder des SRAM-Speichers 300 (4A-4C) implementiert. 6 wurde aus Gründen der Klarheit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in der Single-Port-SRAM-Zelle 500 hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in weiteren Ausführungsformen der Single-Port-SRAM-Zelle 500 ersetzt, modifiziert oder eliminiert werden.
  • In 6 umfasst die Single-Port-SRAM-Zelle 500 sechs Transistoren: einen Pass-Gate-Transistor PG-1, einen Pass-Gate-Transistor PG-2, einen Pull-Up-Transistor PU-i, einen Pull-Up-Transistor PU-2, einen Pull-Down-Transistor PD-1 und einen Pull-Down-Transistor PD-2. Die Single-Port-SRAM-Zelle 500 wird somit alternativ als 6T-SRAM-Zelle bezeichnet. Die Single-Port-SRAM-Zelle 500 umfasst eine n-Wanne 514 (die dem oben mit Bezug auf die 1A-1D beschriebenen dotierten Bereich 14 ähnelt), die zwischen einer p-Wanne 516A und einer p-Wanne 516B angeordnet ist (die beide dem oben mit Bezug die 1A-1D beschriebenen dotierten Bereich 16 ähneln). Die Pull-Up-Transistoren PU-1, PU-2 sind über der n-Wanne 514 angeordnet; der Pull-Down-Transistor PD-1 und der Pass-Gate-Transistor PG-1 sind über der p-Wanne 516A angeordnet; und der Pull-Down-Transistor PD-2 und der Pass-Gate-Transistor PG-2 sind über der p-Wanne 516B angeordnet. In einigen Implementierungen sind die Pull-Up-Transistoren PU-1, PU-2 als p-FinFETs konfiguriert, wie etwa als p-FinFET 18A (1A-1D), und die Pull-Down-Transistoren PD-1, PD-2 und die Pass-Gate-Transistoren PG-1, PG-2 sind als n-FinFETs konfiguriert, wie beispielsweise als der oben beschriebene n-FinFET 18B (1A-1D). In der gezeigten Ausführungsform sind der Pull-Down-Transistor PD-1 und der Pass-Gate-Transistor PG-1 Multi-Finnen-FinFETs (die beispielsweise eine Finne 520A und eine Finne 520B aufweisen), der Pull-Up-Transistor PU-1 ist ein Einzel-Finnen-FinFET (der beispielsweise eine Finne 520C aufweist), der Pull-Up-Transistor PU-2 ist ein Einzel-Finnen-FinFET (der beispielsweise eine Finne 520D aufweist) und der Pull-Down-Transistor PD-2 und der Pass-Gate-Transistor PG-2 sind Multi-Finnen-FinFETs (die beispielsweise eine Finne 520E und eine Finne 520F aufweisen). Die Finnen 520A-520F ähneln den Finnen 20A-20H, die oben mit Bezug auf die 1A-1D beschrieben sind. Zum Beispiel sind die Finne 520A, die Finne 520B, die Finne 520E und die Finne 520F p-dotierte Finnen und die Finne 520C und die Finne 520D sind n-dotierte Finnen. Eine Gatestruktur 530A ist über den Finnen 520A, 520B angeordnet; eine Gatestruktur 530B ist über den Finnen 520A-520D angeordnet; eine Gatestruktur 530C ist über den Finnen 520C-520F angeordnet; und eine Gatestruktur 530D ist über den Finnen 520E, 520F angeordnet. Ein Gate des Pass-Gate-Transistors PG-1 wird von der Gatestruktur 530A gebildet, ein Gate des Pull-Down-Transistors PD-1 wird von der Gatestruktur 530B gebildet, ein Gate des Pull-Up-Transistors PU-1 wird von der Gatestruktur 530B gebildet, ein Gate des Pull-Up-Transistors PU-2 wird von der Gatestruktur 530C gebildet, ein Gate des Pull-Down-Transistors PD-2 wird von der Gatestruktur 530C gebildet und ein Gate des Pass-Gate-Transistors PG-2 wird von der Gatestruktur 530D gebildet. Die Gatestrukturen 530A-530D ähneln den Gatestrukturen 30A-30H, die oben mit Bezug auf die 1A-1D beschrieben sind.
  • Ein Kontakt 560A auf Vorrichtungsebene verbindet elektrisch einen Drain-Bereich des Pull-Down-Transistors PD-1 (der durch die Finnen 520A, 520B gebildet wird (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) und einen Drain-Bereich des Pull-Up-Transistors PU-1 (der durch die Finne 520C gebildet wird (die epitaktische Source/Drain-Merkmale p-Typ umfassen kann)), so dass ein gemeinsamer Drain des Pull-Down-Transistors PD-1 und des Pull-Up-Transistors PU-1 einen Speicherknoten SN bildet. Ein Kontakt 560B auf Vorrichtungsebene verbindet elektrisch ein Gate des Pull-Up-Transistors PU-2 (gebildet durch die Gatestruktur 530C) und ein Gate des Pull-Down-Transistors PD-2 (auch durch die Gatestruktur 530C gebildet) mit dem Speicherknoten SN. Ein Kontakt 560C auf Vorrichtungsebene verbindet elektrisch einen Drain-Bereich des Pull-Down-Transistors PD-2 (gebildet durch die Finnen 520E, 520F (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) und einen Drain-Bereich des Pull-Up-Transistors PU-2 (gebildet durch die Finne 520D (die epitaktische Source/Drain-Merkmale vom p-Typ umfassen kann)), so dass ein gemeinsamer Drain des Pull-Down-Transistors PD-2 und des Pull-Up-Transistors PU-2 einen Speicherknoten SNB bildet. Ein Kontakt 560D auf Vorrichtungsebene verbindet elektrisch ein Gate des Pull-Up-Transistors PU-1 (gebildet durch die Gatestruktur 530B) und ein Gate des Pull-Down-Transistors PD-1 (auch durch die Gatestruktur 530B gebildet) mit dem Speicherknoten SNB. Ein Kontakt 560E auf Vorrichtungsebene verbindet elektrisch einen Source-Bereich des Pull-Up-Transistors PU-1 (gebildet durch die Finne 520C (die epitaktische Source/Drain-Merkmale vom p-Typ umfassen kann)) mit einer Stromversorgungsspannung VDD an einem Spannungsknoten VDDN1 und ein Kontakt 560F auf Vorrichtungsebene verbindet elektrisch einen Source-Bereich des Pull-Up-Transistors PU-2 (gebildet durch die Finne 520D (die epitaktische Source/Drain-Merkmale vom p-Typ umfassen kann)) mit der Stromversorgungsspannung VDD an einem Spannungsknoten VDDN2. Ein Kontakt 560G auf Vorrichtungsebene verbindet elektrisch einen Source-Bereich des Pull-Down-Transistors PD-1 (gebildet durch die Finnen 520A, 520B (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) mit einer Stromversorgungsspannung VSS an einem Spannungsknoten VSSN1 und ein Kontakt 560H auf Vorrichtungsebene verbindet elektrisch einen Source-Bereich des Pull-Down-Transistors PD-2 (gebildet durch die Finnen 520E, 520F (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) mit der Stromversorgungsspannung VSS an einem Spannungsknoten VSSN2. Ein Kontakt 560I auf Vorrichtungsebene verbindet elektrisch einen Source-Bereich des Pass-Gate-Transistors PG-1 (gebildet durch die Finnen 520A, 520B (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) mit einer Bitleitung (allgemein als ein Bitleitungsknoten BLN bezeichnet) und ein Kontakt 560H auf Vorrichtungsebene verbindet elektrisch einen Source-Bereich des Pass-Gate-Transistors PG-2 (gebildet durch Finnen 520E, 520F (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) mit einer komplementären Bitleitung (allgemein als ein Bitleitungsknoten BLNB bezeichnet). Ein Kontakt 560K auf Vorrichtungsebene verbindet elektrisch ein Gate des Pass-Gate-Transistors PG-1 (gebildet durch die Gatestruktur 530A) mit einer Wortleitung WL (allgemein als Wortleitungsknoten WL bezeichnet) und ein Kontakt 560L auf Vorrichtungsebene verbindet elektrisch ein Gate des Pass-Gate-Transistors PG-2 (gebildet durch die Gatestruktur 530D) mit der Wortleitung. Die Kontakte 560A-560K auf Vorrichtungsebene ähneln den Gate-Kontakten 60A-60J auf Vorrichtungsebene, die oben mit Bezug auf die 1A-1D beschrieben sind. Obwohl nicht gezeigt, versteht es sich, dass die Single-Port-SRAM-Zelle 500 ferner Durchkontaktierungen und/oder Leiterbahnen eines MLI-Merkmals umfassen kann, die elektrisch mit den Kontakten 560A-560K auf Vorrichtungsebene verbunden sind.
  • 7 ist ein Schaltplan einer Dual-Port-SRAM-Zelle 600, die in einer Speicherzelle eines SRAM-Arrays gemäß verschiedenen Aspekten der vorliegenden Offenbarung implementiert werden kann. In einigen Implementierungen ist die SRAM-Zelle 600 in einer oder mehreren Speicherzellen 101 des Speicherarrays 100 (2), des Speicherarrays 200 (3) oder des SRAM-Speichers 300 (4A-4C) implementiert. 7 wurde aus Gründen der Klarheit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in der Dual-Port-SRAM-Zelle 600 hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in weiteren Ausführungsformen der Dual-Port-SRAM-Zelle 600 ersetzt, modifiziert oder eliminiert werden.
  • Die Dual-Port-SRAM-Zelle 600 umfasst einen Schreibport-Abschnitt 602 und einen Leseport-Abschnitt 604. Der Schreibport-Abschnitt 602 umfasst sechs Transistoren: einen Schreib-Pass-Gate-Transistor WPG-1, einen Schreib-Pass-Gate-Transistor WPG-2, einen Pull-Up-Transistor PU-1, einen Pull-Up-Transistor PU-2, einen Pull-Down-Transistor PD-1 und einen Pull-Down-Transistor PD-2. Der Leseabschnitt 604 umfasst zwei Transistoren: einen Lese-Pull-Down-Transistor RPD und einen Lese-Pass-Gate-Transistor RPG. Im Betrieb stellen der Schreib-Pass-Gate-Transistor WPG-1 und der Schreib-Pass-Gate-Transistor WPG-2 Zugriff auf einen Speicherabschnitt der Dual-Port-SRAM-Zelle 600 bereit, die ein kreuzgekoppeltes Paar von Invertern umfasst, einen Inverter 610 und einen Inverter 620. Der Inverter 610 umfasst einen Pull-Up-Transistor PU-1 und einen Pull-Down-Transistor PD-1 und der Inverter 620 umfasst einen Pull-Up-Transistor PU-2 und einen Pull-Down-Transistor PD-2. In einigen Implementierungen sind die Pull-Up-Transistoren PU-1, PU-2 als p-FinFETs konfiguriert, wie etwa als p-FinFET 18A (1A-1D), und die Pull-Down-Transistoren PD-1, PD-2 und/oder der Lese-Pull-Down-Transistor RPD sind als n-FinFETs konfiguriert, wie beispielsweise als der oben beschriebene n-FinFET 18B (1A-1D). Zum Beispiel umfassen die Pull-Up-Transistoren PU-1, PU-2 jeweils eine Gatestruktur, die über einem Kanalbereich einer n-Finnenstruktur (die eine oder mehrere n-Finnen aufweist) angeordnet ist, so dass die Gatestruktur zwischen Source/Drain-Bereichen vom p-Typ der n-Finnenstruktur (zum Beispiel epitaktischen Source/Drain-Merkmale vom p-Typ) liegt, wobei die Gatestruktur und die n-Finnenstruktur über einem n-Wannenbereich angeordnet sind; und die Pull-Down-Transistoren PD-1, PD-2 und/oder der Lese-Pull-Down-Transistor RPD umfassen jeweils eine Gatestruktur, die über einem Kanalbereich einer p-Finnenstruktur angeordnet ist (die eine oder mehrere p-Finnen aufweist), so dass die Gatestruktur zwischen Source/Drain-Bereichen vom n-Typ der p-Finnenstruktur (zum Beispiel epitaktischen Source/Drain-Merkmalen vom n-Typ) liegt, wobei die Gatestruktur und die p-Finnenstruktur über einem p-Wannenbereich angeordnet sind. In einigen Implementierungen sind die Schreib-Pass-Gate-Transistoren WPG-1, WPG-2 und/oder der Lese-Pass-Gate-Transistor RPG ebenfalls als n-FinFETs konfiguriert, wie zum Beispiel als n-FinFET 18B. Zum Beispiel umfassen die Schreib-Pass-Gate-Transistoren WPG-1, WPG-2 und/oder der Lese-Pass-Gate-Transistor RPG jeweils eine Gatestruktur, die über einem Kanalbereich einer p-Finnenstruktur (die eine oder mehrere p-Finnen aufweist) angeordnet ist, so dass die Gatestruktur zwischen Source/Drain-Bereichen vom n-Typ der p-Finnenstruktur (zum Beispiel epitaktischen Source/Drain-Merkmalen vom n-Typ) liegt, wobei die Gatestruktur und die p-Finnenstruktur über einen p-Wannenbereich angeordnet sind.
  • Ein Gate des Pull-Up-Transistors PU-1 liegt zwischen einer Source (elektrisch mit einer Stromversorgungsspannung VDD verbunden) und einem ersten gemeinsamen Drain (CD1) und ein Gate des Pull-Down-Transistors PD-1 liegt zwischen einer Source (elektrisch verbunden mit einer Stromversorgungsspannung VSS1) und dem ersten gemeinsamen Drain. Ein Gate des Pull-Up-Transistors PU-2 liegt zwischen einer Source (elektrisch mit der Stromversorgungsspannung VDD verbunden) und einem zweiten gemeinsamen Drain (CD2) und ein Gate des Pull-Down-Transistors PD-2 liegt zwischen einer Source (elektrisch verbunden mit einem Stromversorgungsspannung VSS2) und dem zweiten gemeinsamen Drain. In einigen Implementierungen ist der erste gemeinsame Drain (CD1) ein Speicherknoten (SN), der Daten in der wahren Form speichert, und der zweite gemeinsame Drain (CD2) ist ein Speicherknoten (SNB), der Daten in komplementärer Form speichert. Das Gate des Pull-Up-Transistors PU-1 und das Gate des Pull-Down-Transistors PD-1 sind mit dem zweiten gemeinsamen Drain verbunden und das Gate des Pull-Up-Transistors PU-2 und das Gate des Pull-Down-Transistors PD-2 sind mit dem ersten gemeinsamen Drain verbunden. Ein Gate des Schreib-Pass-Gate-Transistors WPG-1 liegt zwischen einer Source (die elektrisch mit einer Schreib-Bitleitung WBL verbunden ist) und einem Drain, der elektrisch mit dem ersten gemeinsamen Drain verbunden ist. Ein Gate des Schreib-Pass-Gate-Transistors WPG-2 liegt zwischen einer Source (elektrisch verbunden mit einer komplementären Schreib-Bitleitung WBLB) und einem Drain, der elektrisch mit dem zweiten gemeinsamen Drain verbunden ist. Die Gates der Schreib-Pass-Gate-Transistoren WPG-1, WPG-2 sind elektrisch mit einer Schreib-Wortleitung WWL verbunden. In einigen Implementierungen stellen die Schreib-Pass-Gate-Transistoren WPG-1, WPG-2 während Leseoperationen und/oder Schreiboperationen Zugriff auf die Speicherknoten SN, SNB bereit. Beispielsweise koppeln die Schreib-Pass-Gate-Transistoren WPG-1, WPG-2 die Speicherknoten SN bzw. SNB mit den Schreib-Bitleitungen WBL bzw. WBLB in Antwort auf eine an die Gates der Schreib-Pass-Gate-Transistoren WPG-1, WPG-2 über die WWLs angelegte Spannung. Ein Gate des Lese-Pull-Down-Transistors RPD (elektrisch verbunden mit dem Gate des Pull-Up-Transistors PU-2 und dem Gate des Pull-Down-Transistors PD-2) liegt zwischen einer Source (elektrisch mit einer Stromversorgungsspannung VSS3 verbunden) und einem Drain (elektrisch verbunden mit einer Source des Lese-Pass-Gate-Transistors RPG). Ein Gate des Lese-Pass-Gate-Transistors RPG ist elektrisch mit einer Lese-Wortleitung RWL verbunden, wobei das Gate zwischen der Source und einem Drain liegt, der elektrisch mit einer Lese-Bitleitung RBL verbunden ist.
  • 8 ist eine Draufsicht einer Dual-Port-SRAM-Zelle 700, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung in einer Speicherzelle eines SRAM-Arrays implementiert werden kann. In einigen Implementierungen ist die SRAM-Zelle 700 in einer oder mehreren Speicherzellen 101 des Speicherarrays 100 (2), des Speicherarrays 200 (3) oder des SRAM-Speichers 300 (4A-4C) implementiert. 8 wurde aus Gründen der Klarheit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in der Dual-Port-SRAM-Zelle 700 hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in weiteren Ausführungsformen der Dual-Port-SRAM-Zelle 700 ersetzt, modifiziert oder eliminiert werden.
  • In 8 umfasst die Dual-Port-SRAM-Zelle 700 einen Schreibport-Abschnitt 702 und einen Leseport-Abschnitt 704. Der Schreibport-Abschnitt 702 umfasst sechs Transistoren: einen Schreib-Pass-Gate-Transistor WPG-1, einen Schreib-Pass-Gate-Transistor WPG-2, einen Pull-Up-Transistor PU-1, einen Pull-Up-Transistor PU-2, einen Pull-Down-Transistor PD-1 und einen Pull-Down-Transistor PD-2. Der Leseabschnitt 704 umfasst zwei Transistoren: einen Lese-Pull-Down-Transistor RPD und einen Lese-Pass-Gate-Transistor RPG. Die Dual-Port-SRAM-Zelle 700 umfasst eine n-Wanne 714 (ähnlich dem oben mit Bezug auf die 1A-1D beschriebenen dotierten Bereich 14), die zwischen einer p-Wanne 716A und einer p-Wanne 716B angeordnet ist (beide ähnlich dem oben mit Bezug auf die 1A-1D beschriebenen dotierten Bereich 16). Die Pull-Up-Transistoren PU-1, PU-2 sind über der n-Wanne 714 angeordnet; der Pull-Down-Transistor PD-1 und der Schreib-Pass-Gate-Transistor WPG-1 sind über der p-Wanne 716A angeordnet; der Pull-Down-Transistor PD-2 und der Schreib-Pass-Gate-Transistor WPG-2 sind über der p-Wanne 716B angeordnet; und der Lese-Pull-Down-Transistor RPD und der Lese-Pass-Gate-Transistor RPG sind über der p-Wanne 716B angeordnet. In einigen Implementierungen sind die Pull-Up-Transistoren PU-1, PU-2 als p-FinFETs konfiguriert, beispielsweise als p-FinFET 18A (1A-1D), und die Pull-Down-Transistoren PD-1, PD-2, die Schreib-Pass-Gate-Transistoren WPG-1, WPG-2, der Lese-Pass-Gate-Transistor RPG und der Lese-Pull-Down-Transistor RPD sind als n-FinFETs konfiguriert, wie beispielsweise als der oben beschriebene n-FinFET 18B (1A-1D). In der gezeigten Ausführungsform sind der Pull-Down-Transistor PD-1 und der Schreib-Pass-Gate-Transistor WPG-1 Multi-Finnen-FinFETs (die zum Beispiel eine Finne 720A und eine Finne 720B umfassen), der Pull-Up-Transistor PU-1 ist ein Einzel-Finnen-FinFET (der zum Beispiel eine Finne 720C umfasst), der Pull-Up-Transistor PU-2 ist ein Einzel-Finnen-FinFET (der zum Beispiel eine Finne 720D umfasst) und der Pull-Down-Transistor PD-2 und der Schreib-Pass-Gate-Transistor WPG-2 sind Multi-Finnen-FinFETs (die zum Beispiel eine Finne 720E und eine Finne 720F umfassen) und der Lese-Pull-Down-Transistor RPD und der Lese-Pass-Gate-Transistor RPG sind Multi-Finnen-FinFETs (die zum Beispiel eine Finne 720G, eine Finne 720H und eine Finne 720I umfassen). Die Finnen 720A-720I ähneln den Finnen 20A-20H (1A-1D). Zum Beispiel sind die Finne 720A, die Finne 720B und die Finnen 720E-720I p-dotierte Finnen und die Finne 720C und die Finne 720D sind n-dotierte Finnen. Eine Gatestruktur 730A ist über den Finnen 720A, 720B angeordnet; eine Gatestruktur 730B ist über den Finnen 720A-720D angeordnet; eine Gatestruktur 730C ist über den Finnen 720C-720I angeordnet; eine Gatestruktur 730D ist über den Finnen 720E, 720F angeordnet; und eine Gatestruktur 730E ist über den Finnen 720G-720I angeordnet. Ein Gate des Schreib-Pass-Gate-Transistors WPG-1 wird von der Gatestruktur 730A gebildet, ein Gate des Pull-Down-Transistors PD-1 wird von der Gatestruktur 730B gebildet, ein Gate des Pull-Up-Transistors PU-1 wird von der Gatestruktur 730B gebildet, ein Gate des Pull-Up-Transistors PU-2 wird von der Gatestruktur 730C gebildet, ein Gate des Pull-Down-Transistors PD-2 ist von der Gatestruktur 730C gebildet, ein Gate des Lese-Pull-Down-Transistors RPD wird von der Gatestruktur 730C gebildet, ein Gate des Schreib-Pass-Gate-Transistors WPG-2 wird von der Gatestruktur 730D gebildet und ein Gate des Lese-Pass-Gate-Transistors RPG wird von der Gatestruktur 730E gebildet. Die Gatestrukturen 730A-730E ähneln den Gatestrukturen 30A-30H (1A-1D).
  • Ein Kontakt 760A auf Vorrichtungsebene verbindet elektrisch einen Drain-Bereich des Pull-Down-Transistors PD-1 (der durch die Finnen 720A, 720B gebildet wird (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) und einen Drain-Bereich des Pull-Up-Transistors PU-1 (der durch die Finne 720C gebildet wird (die epitaktische Source/Drain-Merkmale p-Typ umfassen kann)), so dass ein gemeinsamer Drain des Pull-Down-Transistors PD-1 und des Pull-Up-Transistors PU-1 einen Speicherknoten SN bildet. Ein Kontakt 760B auf Vorrichtungsebene verbindet elektrisch ein Gate des Pull-Up-Transistors PU-2 (gebildet durch die Gatestruktur 730C), ein Gate des Pull-Down-Transistors PD-2 (ebenfalls durch die Gatestruktur 730C gebildet) und ein Gate des Lese-Pull-Down-Transistors RPD (ebenfalls durch die Gatestruktur 730C gebildet) mit dem Speicherknoten SN. Ein Kontakt 760C auf Vorrichtungsebene verbindet elektrisch einen Drain-Bereich des Pull-Down-Transistors PD-2 (gebildet durch die Finnen 720E, 720F (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) und einen Drain-Bereich des Pull-Up-Transistors PU-2 (gebildet durch die Finne 720D (die epitaktische Source/Drain-Merkmale vom p-Typ umfassen kann)), so dass ein gemeinsamer Drain des Pull-Down-Transistors PD-2 und des Pull-Up-Transistors PU-2 einen Speicherknoten SNB bildet. Ein Kontakt 760D auf Vorrichtungsebene verbindet elektrisch ein Gate des Pull-Up-Transistors PU-1 (gebildet durch die Gatestruktur 730B) und ein Gate des Pull-Down-Transistors PD-1 (auch durch die Gatestruktur 730B gebildet) mit dem Speicherknoten SNB. Ein Kontakt 760E auf Vorrichtungsebene und eine Durchkontaktierung 770A verbinden elektrisch einen Source-Bereich des Pull-Up-Transistors PU-1 (gebildet durch die Finne 720C (die epitaktische Source/Drain-Merkmale vom p-Typ umfassen kann)) mit einer Stromversorgungsspannung VDD (gezeigt durch eine Leiterbahn 780A) an einem Spannungsknoten VDDN1 und ein Kontakt 760F auf Vorrichtungsebene und eine Durchkontaktierung 770B verbinden elektrisch einen Source-Bereich des Pull-Up-Transistors PU-2 (gebildet durch die Finne 720D (die epitaktische Source/Drain-Merkmale vom p-Typ umfassen kann)) mit der Stromversorgungsspannung VDD an einem Spannungsknoten VDDN2. Ein Kontakt 760G auf Vorrichtungsebene und eine Durchkontaktierung 770C verbinden elektrisch einen Source-Bereich des Pull-Down-Transistors PD-1 (gebildet durch die Finnen 720A, 720B (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) mit einer Stromversorgungsspannung VSS1 (gezeigt durch eine Leiterbahn 780E) an einem Spannungsknoten VSSN1; ein Kontakt 760H auf Vorrichtungsebene und eine Durchkontaktierung 770D verbinden elektrisch einen Source-Bereich des Pull-Down-Transistors PD-2 (gebildet durch die Finnen 720E, 720F (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) mit einer Stromversorgungsspannung VSS2 (gezeigt durch eine Leiterbahn 780C) an einem Spannungsknoten VSSN2; und der Kontakt 760H auf Vorrichtungsebene und eine Durchkontaktierung 770E verbinden elektrisch einen Source-Bereich des Lese-Pull-Down-Transistors RPD (gebildet durch die Finnen 720G-720I (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) mit einer Stromversorgungsspannung VSS3 (gezeigt durch eine Leiterbahn 780D) an einem Spannungsknoten VSSN3. Ein Kontakt 7601 auf Vorrichtungsebene verbindet elektrisch die Drain-Bereiche des Lese-Pull-Down-Transistors RPD und des Lese-Pass-Gate-Transistors RPG (gebildet durch die Finnen 720G-720I (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)). Ein Kontakt 760J auf Vorrichtungsebene und eine Durchkontaktierung 770F verbinden elektrisch einen Source-Bereich des Schreib-Pass-Gate-Transistors WPG-1 (gebildet durch die Finnen 720A, 720B (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) mit einer Schreib-Bitleitung (gezeigt durch eine Leiterbahn 780E) und ein Kontakt 760K auf Vorrichtungsebene und eine Durchkontaktierung 770G verbinden elektrisch einen Source-Bereich des Schreib-Pass-Gate-Transistors WPG-2 (gebildet durch Finnen 720E, 720F (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) mit einer komplementären Schreib-Bitleitung (gezeigt durch eine Leiterbahn 780F). Ein Kontakt 760L auf Vorrichtungsebene und eine Durchkontaktierung 770H verbinden elektrisch ein Gate des Schreib-Pass-Gate-Transistors WPG-1 (gebildet durch die Gatestruktur 730A) mit einer Schreib-Wortleitung WL (gezeigt durch eine Leiterbahn 780G) und ein Kontakt 760M auf Vorrichtungsebene und eine Durchkontaktierung 770I verbinden elektrisch ein Gate des Schreib-Pass-Gate-Transistors WPG-2 (gebildet durch die Gatestruktur 730D) mit einer Schreib-Wortleitung (gezeigt durch eine Leiterbahn 780H). Ein Kontakt 760N auf Vorrichtungsebene und eine Durchkontaktierung 770J auf Vorrichtungsebene verbinden elektrisch ein Gate des Lese-Pass-Gate-Transistors RPG (gebildet durch die Gatestruktur 730E) mit einer Lese-Wortleitung WL (gezeigt durch eine Leiterbahn 780I) und ein Kontakt 760O auf Vorrichtungsebene und eine Durchkontaktierung 770K verbinden elektrisch einen Source-Bereich des Lese-Pass-Gate-Transistors RPG (gebildet durch die Finnen 720G-720I (die epitaktische Source/Drain-Merkmale vom n-Typ umfassen können)) mit einer Lese-Bitleitung RBL (gezeigt durch eine Leiterbahn 780J). Die Kontakte 760A-760O auf Vorrichtungsebene ähneln den Gate-Kontakten 60A-60J auf Vorrichtungsebene, die Durchkontaktierungen 770A-770K ähneln den Durchkontaktierungen 70A-70I und die Leiterbahnen 780A-780J ähneln den Leiterbahnen 80A-80G, die oben mit Bezug auf die 1A-1D beschrieben sind.
  • Die vorliegende Offenbarung sieht viele verschiedene Ausführungsformen vor. Finnen-basierte Wannenstreifen sind hierin offenbart, um die Leistung von Speicherarrays, wie statischen Direktzugriffsspeicher-Arrays, zu verbessern. Eine beispielhafte integrierte Schaltung (IC) umfasst einen FinFET, der über einem dotierten Bereich eines Dotierstoffs eines ersten Typs angeordnet ist. Der FinFET umfasst eine erste Finnenstruktur, die mit einer ersten Dotierstoffkonzentration des Dotierstoffs des ersten Typs und ersten Source/Drain-Merkmalen eines Dotierstoffs eines zweiten Typs dotiert ist. Die IC-Vorrichtung umfasst ferner einen Finnen-basierten Wannenstreifen, der über dem dotierten Bereich des Dotierstoffs des ersten Typs angeordnet ist. Der Finnen-basierte Wannenstreifen verbindet den dotierten Bereich mit einer Spannung. Der Finnen-basierte Wannenstreifen umfasst eine zweite Finnenstruktur, die mit einer zweiten Dotierstoffkonzentration des Dotierstoffs des ersten Typs dotiert ist, und zweite Source/Drain-Merkmale des Dotierstoffs des ersten Typs. Die zweite Dotierstoffkonzentration ist größer als die erste Dotierstoffkonzentration (zum Beispiel mindestens dreimal so groß wie diese). In einigen Implementierungen ist die zweite Dotierstoffkonzentration mindestens dreimal so groß wie die erste Dotierstoffkonzentration. In einigen Implementierungen ist der Dotierstoff des ersten Typs ein p-Dotierstoff und der Dotierstoff des zweiten Typs ein n-Dotierstoff. In einigen Implementierungen ist der Dotierstoff des ersten Typs ein n-Dotierstoff und der Dotierstoff des zweiten Typs ein p-Dotierstoff. In einigen Implementierungen weist der dotierte Bereich eine dritte Dotierstoffkonzentration des Dotierstoffs des ersten Typs auf, wobei die dritte Dotierstoffkonzentration größer als die erste Dotierstoffkonzentration und kleiner als die zweite Dotierstoffkonzentration ist. In einigen Implementierungen umfasst der FinFET eine erste Gatestruktur, die die erste Finnenstruktur durchquert, so dass die erste Gatestruktur zwischen den ersten Source/Drain-Merkmalen angeordnet ist. In einigen Implementierungen umfasst der Finnen-basierte Wannenstreifen eine zweite Gatestruktur, die die zweite Finnenstruktur durchquert, so dass die zweite Gatestruktur zwischen den zweiten Source/Drain-Merkmalen angeordnet ist.
  • In einigen Implementierungen umfasst die integrierte Schaltungsvorrichtung ferner eine Mehrschicht-Verbindungsstruktur. Die Mehrschicht-Verbindungsstruktur umfasst einen ersten Kontakt auf Vorrichtungsebene, der auf mindestens einem der ersten Source/Drain-Merkmale angeordnet ist, einen zweiten Kontakt auf Vorrichtungsebene, der auf mindestens einem der zweiten Source/Drain-Merkmale angeordnet ist, eine erste Durchkontaktierung, die auf dem ersten Kontakt auf Vorrichtungsebene angeordnet ist, eine zweite Durchkontaktierung, die auf dem zweiten Kontakt auf Vorrichtungsebene angeordnet ist, und eine erste Metallleitung. Die erste Durchkontaktierung verbindet elektrisch das mindestens eine der ersten Source/Drain-Merkmale mit der ersten Metallleitung und die zweite Durchkontaktierung verbindet elektrisch das mindestens eine der zweiten Source/Drain-Merkmale mit der ersten Metallleitung. In einigen Implementierungen ist der FinFET ein erster FinFET, der Finnen-basierte Wannenstreifen ist ein erster Finnen-basierter Wannenstreifen, der dotierte Bereich ist ein erster dotierter Bereich und die Spannung ist eine erste Spannung. In solchen Implementierungen umfasst die integrierte Schaltung ferner einen zweiten FinFET und einen zweiten Finnen-basierten Wannenstreifen, der über einem zweiten dotierten Bereich des Dotierstoffs des zweiten Typs angeordnet ist. Der zweite FinFET umfasst eine dritte Finnenstruktur, die mit einer dritten Dotierstoffkonzentration des Dotierstoffs des zweiten Typs dotiert ist, und dritte Source/Drain-Merkmale des Dotierstoffs des ersten Typs. Der zweite Finnen-basierte Wannenstreifen umfasst eine vierte Finnenstruktur, die mit einer vierten Dotierstoffkonzentration des Dotierstoffs des zweiten Typs dotiert ist, und vierte Source/Drain-Merkmalen des Dotierstoffs des zweiten Typs. Die vierte Dotierstoffkonzentration ist größer als die dritte Dotierstoffkonzentration. Der zweite Finnen-basierte Wannenstreifen verbindet den zweiten dotierten Bereich mit einer zweiten Spannung. In einigen Implementierungen ist der Dotierstoff des ersten Typs ein p-Dotierstoff und der Dotierstoff des zweiten Typs ein n-Dotierstoff. In einigen Implementierungen ist die vierte Dotierstoffkonzentration mindestens dreimal so groß wie die dritte Dotierstoffkonzentration.
  • Ein beispielhafter Speicherarray umfasst eine erste Zeile von Wannenstreifenzellen und eine zweite Zeile von Wannenstreifenzellen und eine Mehrzahl von Speicherzellen, die in Spalten und Zeilen angeordnet sind. Die Mehrzahl von Speicherzellen sind zwischen der ersten Zeile von Wannenstreifenzellen und der zweiten Zeile von Wannenstreifenzellen angeordnet, so dass jede Spalte von Speicherzellen zwischen einer ersten Wannenstreifenzelle und einer zweiten Wannenstreifenzelle angeordnet ist. Jede der Speicherzellen umfasst einen FinFET, der über einem dotierten Bereich eines ersten Dotierstofftyps angeordnet ist. Der FinFET umfasst eine erste Finnenstruktur, die mit einer ersten Dotierstoffkonzentration des Dotierstoffs des ersten Typs und ersten Source/Drain-Merkmalen eines Dotierstoffs eines zweiten Typs dotiert ist. Die erste Wannenstreifenzelle und die zweite Wannenstreifenzelle umfassen jeweils einen Finnen-basierten Wannenstreifen, der über dem dotierten Bereich des Dotierstoffs des ersten Typs angeordnet ist. Der Finnen-basierte Wannenstreifen umfasst eine zweite Finnenstruktur, die mit einer zweiten Dotierstoffkonzentration des Dotierstoffs des ersten Typs dotiert ist, und zweite Source/Drain-Merkmale des Dotierstoffs des ersten Typs. Die zweite Dotierstoffkonzentration ist größer als die erste Dotierstoffkonzentration. Der Finnen-basierte Wannenstreifen verbindet den dotierten Bereich des Dotierstoffs des ersten Typs mit einer Spannung. In einigen Implementierungen umfasst die Mehrzahl von Speicherzellen einen ersten Speicherzellen-Array und einen zweiten Speicherzellen-Array. In solchen Implementierungen kann der Speicherarray ferner eine dritte Zeile von Wannenstreifenzellen umfassen, die zwischen dem ersten Speicherzellen-Array und dem zweiten Speicherzellen-Array angeordnet ist.
  • In einigen Implementierungen ist die zweite Dotierstoffkonzentration mindestens dreimal so groß wie die erste Dotierstoffkonzentration. In einigen Implementierungen ist der FinFET ein erster FinFET, der dotierte Bereich ist ein erster dotierter Bereich und der Finnen-basierte Wannenstreifen ist ein erster Finnen-basierter Wannenstreifen. In solchen Implementierungen umfasst jede der Speicherzellen ferner einen zweiten FinFET, der über einem zweiten dotierten Bereich des Dotierstoffs des zweiten Typs angeordnet ist. Der zweite FinFET umfasst eine dritte Finnenstruktur, die mit einer dritten Dotierstoffkonzentration des Dotierstoffs des zweiten Typs dotiert ist, und dritte Source/Drain-Merkmale des Dotierstoffs des ersten Typs. Zur Förderung solcher Implementierungen umfassen die erste Wannenstreifenzelle und die zweite Wannenstreifenzelle jeweils einen zweiten Finnen-basierten Wannenstreifen, der über dem zweiten dotierten Bereich angeordnet ist. Der zweite Finnen-basierte Wannenstreifen umfasst eine vierte Finnenstruktur, die mit einer vierten Dotierstoffkonzentration des Dotierstoffs des zweiten Typs dotiert ist, und vierte Source/Drain-Merkmale des Dotierstoffs des zweiten Typs. Die vierte Dotierstoffkonzentration ist größer als die dritte Dotierstoffkonzentration. Der zweite Finnen-basierte Wannenstreifen verbindet den zweiten dotierten Bereich mit einer zweiten Spannung. In einigen Implementierungen ist die zweite Dotierstoffkonzentration mindestens dreimal so groß wie die erste Dotierstoffkonzentration und die vierte Dotierstoffkonzentration ist mindestens dreimal so groß wie die dritte Dotierstoffkonzentration. In einigen Implementierungen ist der erste FinFET ein Pull-Down-Transistor und der zweite FinFET ist ein Pull-Up-Transistor.
  • Eine weitere beispielhafte integrierte Schaltungsvorrichtung umfasst eine p-Wanne, die in einem Substrat angeordnet ist, einen n-FinFET, der über der p-Wanne angeordnet ist, und einen p-Wannenstreifen, das über der p-Wanne angeordnet ist. Der n-FinFET weist eine erste p-Finnenstruktur, die elektrisch mit der p-Wanne verbunden ist, und eine erste Gatestruktur auf, die über der ersten p-Finnenstruktur angeordnet ist, so dass die erste Gatestruktur zwischen Source/Drain-Merkmalen des n-FinFET vom n-Typ liegt. Der p-Wannenstreifen weist eine zweite p-Finnenstruktur, die elektrisch mit der p-Wanne verbunden ist, und eine zweite Gatestruktur auf, die über der zweiten p-Finnenstruktur angeordnet ist, so dass die zweite Gatestruktur zwischen Source/Drain-Merkmalen des p-Wannenstreifens vom p-Typ liegt. Die erste p-Finnenstruktur weist eine erste p-Dotierstoffkonzentration auf und die zweite p-Finnenstruktur weist eine zweite p-Dotierstoffkonzentration auf, die größer als die erste p-Dotierstoffkonzentration ist. In einigen Implementierungen ist die zweite p-Dotierstoffkonzentration mindestens dreimal so groß wie die erste p-Dotierstoffkonzentration. In einigen Implementierungen ist der n-FinFET ein Teil einer Speicherzelle und der p-Wannenstreifen ist ein Teil einer Wannenstreifenzelle. In einigen Implementierungen weist die p-Wanne eine dritte p-Dotierstoffkonzentration auf, die größer als die erste p-Dotierstoffkonzentration und kleiner als die zweite p-Dotierstoffkonzentration ist.
  • Eine weitere beispielhafte integrierte Schaltungsvorrichtung umfasst eine n-Wanne, die in einem Substrat angeordnet ist, einen p-FinFET, der über der n-Wanne angeordnet ist, und einen n-Wannenstreifen, der über der n-Wanne angeordnet ist. Der p-FinFET weist eine erste n-Finnenstruktur, die elektrisch mit der n-Wanne verbunden ist, und eine erste Gatestruktur auf, die über der ersten n-Finnenstruktur angeordnet ist, so dass die erste Gatestruktur zwischen Source/Drain-Merkmalen des p-FinFET vom p-Typ liegt. Der n-Wannenstreifen weist eine zweite n-Finnenstruktur, die elektrisch mit der n-Wanne verbunden ist, und eine zweite Gatestruktur auf, die über der zweiten n-Finnenstruktur angeordnet ist, so dass die zweite Gatestruktur zwischen Source/Drain-Merkmalen des n-Wannenstreifens vom n-Typ liegt. Die erste n-Finnenstruktur weist eine erste n-Dotierstoffkonzentration auf und die zweite n-Finnenstruktur weist eine zweite n-Dotierstoffkonzentration auf, die größer als die erste n-Dotierstoffkonzentration ist. In einigen Implementierungen ist die zweite n-Dotierstoffkonzentration mindestens dreimal so groß wie die erste n-Dotierstoffkonzentration. In einigen Implementierungen ist der p-FinFET ein Teil einer Speicherzelle und der n-Wannenstreifen ist ein Teil einer Wannenstreifenzelle. In einigen Implementierungen weist die n-Wanne eine dritte n-Dotierstoffkonzentration auf, die größer als die erste n-Dotierstoffkonzentration und kleiner als die zweite n-Dotierstoffkonzentration ist.

Claims (19)

  1. Integrierte Schaltungsvorrichtung (10), umfassend: einen FinFET (18A), der über einem dotierten Bereich (14) eines Dotierstoffs eines ersten Typs angeordnet ist, wobei der FinFET (18A) eine erste Finnenstruktur (20A, 20B), die mit einer ersten Dotierstoffkonzentration des Dotierstoffs des ersten Typs dotiert ist, und erste Source/Drain-Merkmale (40A) eines Dotierstoffs eines zweiten Typs umfasst; und einen Finnen-basierten Wannenstreifen (19A), der über dem dotierten Bereich (14) des Dotierstoffs des ersten Typs angeordnet ist, wobei der Finnen-basierte Wannenstreifen (19A) eine zweite Finnenstruktur (20E, 20F), die mit einer zweiten Dotierstoffkonzentration des Dotierstoffs des ersten Typs dotiert ist, und zweite Source/Drain-Merkmale (40C) des Dotierstoffs des ersten Typs umfasst, wobei die zweite Dotierstoffkonzentration größer als die erste Dotierstoffkonzentration ist, und wobei ferner der Finnen-basierte Wannenstreifen (19A) den dotierten Bereich mit einer Spannung verbindet, wobei der FinFET (18A) ein erster FinFET ist, der Finnen-basierte Wannenstreifen (19A) ein erster Finnen-basierter Wannenstreifen ist, der dotierte Bereich (14) ein erster dotierter Bereich ist und die Spannung eine erste Spannung ist, wobei die integrierte Schaltung (10) ferner umfasst: einen zweiten FinFET (18B), der über einem zweiten dotierten Bereich (16) des Dotierstoffs des zweiten Typs angeordnet ist, wobei der zweite FinFET (18B) eine dritte Finnenstruktur (20C, 20D), die mit einer dritten Dotierstoffkonzentration des Dotierstoffs des zweiten Typs dotiert ist, und dritte Source/Drain-Merkmale des Dotierstoffs des ersten Typs umfasst; und einen zweiten Finnen-basierten Wannenstreifen (19B), der über dem zweiten dotierten Bereich (16) angeordnet ist, wobei der zweite Finnen-basierte Wannenstreifen (19B) eine vierte Finnenstruktur (20G, 20H), die mit einer vierten Dotierstoffkonzentration des Dotierstoffs des zweiten Typs dotiert ist, und vierte Source/Drain-Merkmale des Dotierstoffs des zweiten Typs umfasst, wobei die vierte Dotierstoffkonzentration größer als die dritte Dotierstoffkonzentration ist, und wobei ferner der zweite Finnen-basierte Wannenstreifen (19B) den zweiten dotierten Bereich (16) mit einer zweiten Spannung verbindet.
  2. Integrierte Schaltungsvorrichtung (10) nach Anspruch 1, wobei die zweite Dotierstoffkonzentration mindestens dreimal so groß wie die erste Dotierstoffkonzentration ist.
  3. Integrierte Schaltungsvorrichtung (10) nach Anspruch 1 oder 2, wobei der Dotierstoff des ersten Typs ein p-Dotierstoff ist und der Dotierstoff des zweiten Typs ein n-Dotierstoff ist.
  4. Integrierte Schaltungsvorrichtung (10) nach einem der Ansprüche 1 und 2, wobei der Dotierstoff des ersten Typs ein n-Dotierstoff ist und der Dotierstoff des zweiten Typs ein p-Dotierstoff ist.
  5. Integrierte Schaltungsvorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei der erste dotierte Bereich eine dritte Dotierstoffkonzentration des Dotierstoffs des ersten Typs aufweist, die größer als die erste Dotierstoffkonzentration und kleiner als die zweite Dotierstoffkonzentration ist.
  6. Integrierte Schaltungsvorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei: der FinFET (18A) eine erste Gatestruktur (30B) umfasst, die die erste Finnenstruktur (20A, 20B) durchquert, so dass die erste Gatestruktur (30B) zwischen den ersten Source/Drain-Merkmalen (40A) angeordnet ist; und der Finnen-basierte Wannenstreifen (19A) eine zweite Gatestruktur (30F) umfasst, die die zweite Finnenstruktur (20E, 20F) überquert, so dass die zweite Gatestruktur (30F) zwischen den zweiten Source/Drain-Merkmalen (40C) angeordnet ist.
  7. Integrierte Schaltungsvorrichtung (10) nach einem der vorhergehenden Ansprüche, die ferner eine Mehrschicht-Verbindungsstruktur (50) aufweist, umfassend: einen ersten Kontakt (60B, 60E) auf Vorrichtungsebene (52), der auf mindestens einem der ersten Source/Drain-Merkmale (40A, 40B) angeordnet ist; einen zweiten Kontakt (60G, 60I) auf Vorrichtungsebene (52), der auf mindestens einem der zweiten Source/Drain-Merkmale (40C, 40D) angeordnet ist; eine erste Durchkontaktierung (70B, 70D), die auf dem ersten Kontakt (60B, 60E) auf Vorrichtungsebene (52) angeordnet ist; eine zweite Durchkontaktierung (70F, 70H), die auf dem zweiten Kontakt (60G, 60I) auf Vorrichtungsebene (52) angeordnet ist; und eine erste Metallleitung (80B, 80D) und eine zweite Metallleitung (80F, 80G) , die in einer gemeinsamen Metallschicht (M1) ausgebildet sind, wobei die erste Durchkontaktierung (70B, 70D) das mindestens eine der ersten Source/Drain-Merkmale 40A, 40B) mit der ersten Metallleitung (80B, 80D) elektrisch verbindet und die zweite Durchkontaktierung (70F, 70H) das mindestens eine der zweiten Source/Drain-Merkmale (40C, 40D) mit der zweiten Metallleitung (80F, 80G) elektrisch verbindet.
  8. Integrierte Schaltungsvorrichtung (10) nach Anspruch 7, wobei die vierte Dotierstoffkonzentration mindestens dreimal so groß wie die dritte Dotierstoffkonzentration ist.
  9. Speicherarray (100), umfassend: eine erste Zeile von Wannenstreifenzellen (107A) und eine zweite Zeile von Wannenstreifenzellen (107B); eine Mehrzahl von Speicherzellen (101), die in Spalten und Zeilen angeordnet sind, wobei die Mehrzahl von Speicherzellen (101) zwischen der ersten Zeile von Wannenstreifenzellen (107A) und der zweiten Zeile von Wannenstreifenzellen (107B) angeordnet sind, so dass jede Spalte von Speicherzellen zwischen einer ersten Wannenstreifenzelle (107A) und einer zweiten Wannenstreifenzelle (107B) angeordnet ist; wobei jede der Speicherzellen (101) einen FinFET (18A) umfasst, der über einem dotierten Bereich (14) eines Dotierstoffs eines ersten Typs angeordnet ist, wobei der FinFET (18A) eine erste Finnenstruktur (20A, 20B), die mit einer ersten Dotierstoffkonzentration des Dotierstoffs des ersten Typs dotiert ist, und erste Source/Drain-Merkmale (40A) eines Dotierstoffs eines zweiten Typs umfasst; und wobei die erste Wannenstreifenzelle (107A) und die zweite Wannenstreifenzelle (107B) jeweils einen Finnen-basierten Wannenstreifen (19A) umfassen, der über dem dotierten Bereich (14) des Dotierstoffs des ersten Typs angeordnet ist, wobei der Finnen-basierte Wannenstreifen (19A) eine zweite Finnenstruktur (20E, 20F), die mit einer zweiten Dotierstoffkonzentration des Dotierstoffs des ersten Typs dotiert ist, und zweite Source/Drain-Merkmale (40C) des Dotierstoffs des ersten Typs umfasst, wobei die zweite Dotierstoffkonzentration größer als die erste Dotierstoffkonzentration ist, und wobei ferner der Finnen-basierte Wannenstreifen (19A) den dotierten Bereich des Dotierstoffs des ersten Typs mit einer Spannung verbindet, und wobei der FinFET ein erster FinFET (18B, 18A) ist, der dotierte Bereich ein erster dotierter Bereich ist und der Finnen-basierte Wannenstreifen ein erster Finnen-basierter Wannenstreifen (19B, 19A) ist, und wobei ferner: jede der Speicherzellen ferner einen zweiten FinFET (18B) umfasst, der über einem zweiten dotierten Bereich (16) des Dotierstoffs des zweiten Typs angeordnet ist, wobei der zweite FinFET (18B) eine dritte Finnenstruktur (20C, 20D), die mit einer dritten Dotierstoffkonzentration des Dotierstoffs des zweiten Typs dotiert ist, und dritte Source/Drain-Merkmale des Dotierstoffs des ersten Typs umfasst; und wobei die erste Wannenstreifenzelle (107A) und die zweite Wannenstreifenzelle (107B) jeweils einen zweiten Finnen-basierten Wannenstreifen (19B) umfassen, der über dem zweiten dotierten Bereich angeordnet ist, wobei der zweite Finnen-basierte Wannenstreifen (19B) eine vierte Finnenstruktur, die mit einer vierten Dotierstoffkonzentration des Dotierstoff des zweiten Typs dotiert ist, und vierte Source/Drain-Merkmale (40D) des Dotierstoffs des zweiten Typs umfasst, wobei die vierte Dotierstoffkonzentration größer als die dritte Dotierstoffkonzentration ist, und wobei ferner der zweite Finnen-basierte Wannenstreifen (19B) den zweiten dotierten Bereich mit einer zweiten Spannung verbindet.
  10. Speicherarray (100) nach Anspruch 9, wobei die zweite Dotierstoffkonzentration mindestens dreimal so groß wie die erste Dotierstoffkonzentration ist.
  11. Speicherarray (100) nach Anspruch 9 oder 10, wobei die zweite Dotierstoffkonzentration mindestens dreimal so groß wie die erste Dotierstoffkonzentration ist und die vierte Dotierstoffkonzentration mindestens dreimal so groß wie die dritte Dotierstoffkonzentration ist.
  12. Speicherarray (100) nach Anspruch 9 bis 11, wobei der erste FinFET (18A, 18B) ein Pull-Down-Transistor ist und der zweite FinFET 18B, 18A) ein Pull-Up-Transistor ist.
  13. Speicherarray (200) nach einem der Ansprüche 9 bis 12, wobei die Mehrzahl von Speicherzellen (101) einen ersten Speicherzellen-Array (202A) und einen zweiten Speicherzellen-Array (202B) umfassen, wobei der Speicherarray (200) ferner eine dritte Zeile von Wannenstreifenzellen (207) umfasst, die zwischen dem ersten Speicherzellen-Array (202A) und dem zweiten Speicherzellen-Array (202B) angeordnet ist.
  14. Integrierte Schaltungsvorrichtung (10), umfassend: eine p-Wanne (16), die in einem Substrat (12) angeordnet ist; einen n-FinFET (18B), der über der p-Wanne (16) angeordnet ist, wobei der n-FinFET (18B) eine erste p-Finnenstruktur (20C, 20D), die elektrisch mit der p-Wanne (16) verbunden ist, und eine erste Gatestruktur (30B) aufweist, die über der ersten p-Finnenstruktur angeordnet ist, so dass die erste Gatestruktur (30B) zwischen Source/Drain-Merkmalen (40B) des n-FinFET (18B) vom n-Typ liegt; einen p-Wannenstreifen (19B), der über der p-Wanne (16) angeordnet ist, wobei der p-Wannenstreifen (19B) eine zweite p-Finnenstruktur (20G, 20H), die elektrisch mit der p-Wanne (16) verbunden ist, und eine zweite Gatestruktur (30F) aufweist, die über der zweiten p-Finnenstruktur angeordnet ist, so dass die zweite Gatestruktur zwischen Source/Drain-Merkmalen (40D) des p-Wannenstreifens (19B) vom p-Typ liegt; und wobei die erste p-Finnenstruktur (20C, 20D) eine erste p-Dotierstoffkonzentration aufweist und die zweite p-Finnenstruktur (20G, 20H) eine zweite p-Dotierstoffkonzentration aufweist, die größer als die erste p-Dotierstoffkonzentration ist, und eine n-Wanne (14), die in dem Substrat (12) angeordnet ist; einen p-FinFET (18A), der über der n-Wanne (14) angeordnet ist, wobei der p-FinFET (18A) eine erste n-Finnenstruktur (20A, 20B), die elektrisch mit der n-Wanne (14) verbunden ist, und eine erste Gatestruktur (30B) aufweist, die über der ersten n-Finnenstruktur (18A) angeordnet ist, so dass die erste Gatestruktur (30B) zwischen Source/Drain-Merkmale (40A) des p-Typs des p-FinFET liegt; einen n-Wannenstreifen (19A), der über der n-Wanne (14) angeordnet ist, wobei der n-Wannenstreifen (19A) eine zweite n-Finnenstruktur (20E, 20F), die elektrisch mit der n-Wanne (14) verbunden ist, und eine zweite Gatestruktur (30F) aufweist, die über der zweiten n-Finnenstruktur (19A) angeordnet ist, so dass die zweite Gatestruktur (30F) zwischen Source/Drain-Merkmalen (40C) des n-Wannenstreifens (19A) vom n-Typ liegt; und wobei die erste n-Finnenstruktur (20A, 20B) eine erste n-Dotierstoffkonzentration aufweist und die zweite n-Finnenstruktur (20) eine zweite n-Dotierstoffkonzentration aufweist, die größer als die erste n-Dotierstoffkonzentration ist.
  15. Integrierte Schaltungsvorrichtung (10) nach Anspruch 14, wobei die zweite p-Dotierstoffkonzentration mindestens dreimal so groß wie die erste p-Dotierstoffkonzentration ist.
  16. Integrierte Schaltungsvorrichtung (10) nach Anspruch 14 oder 15, wobei der n-FinFET (18B) ein Teil einer Speicherzelle (101) ist und der p-Wannenstreifen (19B) ein Teil einer Wannenstreifenzelle (107A, 107B) ist.
  17. Integrierte Schaltungsvorrichtung (10) nach Anspruch 14, 15 oder 16, wobei die p-Wanne (16) eine dritte p-Dotierstoffkonzentration aufweist, die größer als die erste p-Dotierstoffkonzentration und kleiner als die zweite p-Dotierstoffkonzentration ist.
  18. Integrierte Schaltungsvorrichtung (10) nach Anspruch 14, wobei die zweite n-Dotierstoffkonzentration mindestens dreimal so groß wie die erste n-Dotierstoffkonzentration ist.
  19. Integrierte Schaltungsvorrichtung (10) nach Anspruch 14 oder 18, wobei die n-Wanne (14) eine dritte n-Dotierstoffkonzentration aufweist, die größer als die erste n-Dotierstoffkonzentration und kleiner als die zweite n-Dotierstoffkonzentration ist.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157987B1 (en) * 2017-08-14 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based strap cell structure
WO2019159739A1 (ja) * 2018-02-15 2019-08-22 株式会社ソシオネクスト 半導体集積回路装置
US11404423B2 (en) * 2018-04-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Fin-based strap cell structure for improving memory performance
US10685703B2 (en) * 2018-09-12 2020-06-16 Nxp B.V. Transistor body bias control circuit for SRAM cells
US11600623B2 (en) * 2018-11-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Well pick-up region design for improving memory macro performance
DE102019130000A1 (de) * 2018-11-26 2020-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Wannenaufnahmebereichskonstruktion zum verbesserung der leistung von speichermakros
US11476196B2 (en) * 2018-11-27 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multi-layer dielectric
DE102019121626A1 (de) * 2019-01-31 2020-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Finnen-basierte bandzellenstruktur zur verbesserung der speicherleistung
US11127746B2 (en) * 2019-01-31 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based strap cell structure for improving memory performance
US10964784B2 (en) * 2019-04-18 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and manufacturing method thereof
US11088034B2 (en) * 2019-05-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11127818B2 (en) * 2019-07-30 2021-09-21 Globalfoundries U.S. Inc. High voltage transistor with fin source/drain regions and trench gate structure
CN112582420A (zh) * 2019-09-28 2021-03-30 台湾积体电路制造股份有限公司 集成电路器件和形成半导体器件的方法
US11690209B2 (en) 2019-09-28 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based well straps for improving memory macro performance
US11646305B2 (en) * 2019-10-02 2023-05-09 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US11037937B2 (en) * 2019-11-20 2021-06-15 Globalfoundries U.S. Inc. SRAM bit cells formed with dummy structures
US11430691B2 (en) * 2020-02-19 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Polishing interconnect structures in semiconductor devices
US11158632B1 (en) * 2020-04-01 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd Fin-based strap cell structure for improving memory performance
US11374089B2 (en) * 2020-05-22 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation (STI) contact structures and methods of forming same
US11777036B2 (en) * 2020-08-27 2023-10-03 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11948939B2 (en) * 2021-01-13 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd Profile control of gate structures in semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627478B1 (en) * 2015-12-10 2017-04-18 International Business Machines Corporation Integrated vertical nanowire memory
US9721645B1 (en) * 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM arrays and methods of manufacturing same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768144B2 (en) 2001-12-31 2004-07-27 Texas Instruments Incorporated Method and apparatus for reducing leakage current in an SRAM array
KR100650870B1 (ko) 2005-08-08 2008-07-16 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
US7586147B2 (en) 2006-04-17 2009-09-08 Taiwan Semiconductor Manufacturing Co. Ltd. Butted source contact and well strap
US7709893B2 (en) * 2007-01-31 2010-05-04 Infineon Technologies Ag Circuit layout for different performance and method
US7737501B2 (en) * 2007-07-11 2010-06-15 International Business Machines Corporation FinFET SRAM with asymmetric gate and method of manufacture thereof
US8942030B2 (en) * 2010-06-25 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM cell circuit
US9406518B2 (en) * 2011-11-18 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. (110) surface orientation for reducing fermi-level-pinning between high-K dielectric and group III-V compound semiconductor substrate
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US9036404B2 (en) * 2012-03-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM cell structure
US9254998B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device with a capping substrate
US9786783B2 (en) * 2013-03-29 2017-10-10 Intel Corporation Transistor architecture having extended recessed spacer and source/drain regions and method of making same
US9620502B2 (en) * 2013-04-10 2017-04-11 Samsung Electronics Co., Ltd. Semiconductor device including an extended impurity region
US9209195B2 (en) 2013-05-01 2015-12-08 Texas Instruments Incorporated SRAM well-tie with an uninterrupted grated first poly and first contact patterns in a bit cell array
US9184089B2 (en) 2013-10-04 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming a trench structure
CN104733390B (zh) * 2013-12-20 2018-06-26 台湾积体电路制造股份有限公司 用于FinFET阱掺杂的机制
US9183933B2 (en) * 2014-01-10 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
US9691471B2 (en) 2014-09-15 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US9646973B2 (en) 2015-03-27 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port SRAM cell structure with vertical devices
US9607685B2 (en) 2015-07-30 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array with strap cells
TWI692871B (zh) * 2016-08-03 2020-05-01 聯華電子股份有限公司 半導體結構及其製作方法
US10163914B2 (en) * 2017-03-08 2018-12-25 Globalfoundries Inc. Method of reducing fin width in FinFET SRAM array to mitigate low voltage strap bit fails
US10490558B2 (en) * 2017-05-31 2019-11-26 Qualcomm Incorporated Reducing or avoiding mechanical stress in static random access memory (SRAM) strap cells
US10157987B1 (en) * 2017-08-14 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based strap cell structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627478B1 (en) * 2015-12-10 2017-04-18 International Business Machines Corporation Integrated vertical nanowire memory
US9721645B1 (en) * 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM arrays and methods of manufacturing same

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