DE102022114492A1 - Kanalhöheneinstellung für multigate-transistor - Google Patents

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Pei-Ling Kao
You-Ting Lin
Chih-Chung Chang
Jiun-Ming Kuo
Yuan-Ching Peng
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Abstract

Ein Verfahren umfasst die folgenden Schritte: Bereitstellen eines Halbleitersubstrats mit einem ersten Bereich und einem zweiten Bereich; epitaxiales Aufwachsen einer Halbleiterschicht über dem Halbleitersubstrat; Strukturieren der Halbleiterschicht, um eine erste Finne in dem ersten Bereich und eine zweite Finne in dem zweiten Bereich herzustellen; und Abscheiden einer dielektrischen Materialschicht auf Seitenwänden der ersten und der zweiten Finne. Das Verfahren umfasst weiterhin ein Durchführen eines Temperprozesses beim Eintreiben von Dotanden in die dielektrische Materialschicht, sodass eine Dotierungskonzentration in der dielektrischen Materialschicht in dem ersten Bereich höher als die in dem zweiten Bereich ist; und ein Durchführen eines Ätzprozesses zum Aussparen der dielektrischen Materialschicht, wodurch die Seitenwände der ersten und der zweiten Finne freigelegt werden. Eine Oberseite der ausgesparten dielektrischen Materialschicht in dem ersten Bereich ist niedriger als die in dem zweiten Bereich.

Description

  • Prioritätsangaben
  • Die vorliegende Anmeldung beansprucht die Priorität der am 9. Juli 2021 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/219.903 und dem Titel „Multi-Gate Transistor Channel Height Adjustment“ („Kanalhöheneinstellung für Multigate-Transistor“), die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • Hintergrund
  • Die IC-Industrie (IC: integrierter Halbleiter-Schaltkreis) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und -Entwürfen haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation hat. Im Laufe der IC-Evolution hat die Funktionsdichte (d. h., die Anzahl von miteinander verbundenen Vorrichtungen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h., die kleinste Komponente oder Leitung, die mit einem Herstellungsverfahren erzeugt werden kann) abgenommen hat. Dieser Prozess der Verkleinerung bietet im Allgemeinen Vorteile durch die Erhöhung der Produktionsleistung und die Senkung der zugehörigen Kosten. Diese Verkleinerung hat aber auch die Komplexität der Bearbeitung und Herstellung von ICs erhöht.
  • Da sich IC-Technologien zum Beispiel hin zu kleineren Technologieknoten entwickeln, sind Multigate-Metalloxidhalbleiter-Feldeffekttransistoren (Multigate-MOSFETs oder Multigate-Transistoren) eingeführt worden, um die Gatesteuerung durch Erhöhen der Gate-Kanalkopplung, Reduzieren des Ausschaltstroms und Reduzieren der Kurzkanaleffekte (SCEs) zu verbessern. Eine Multigate-Vorrichtung bezeichnet eine Vorrichtung, die eine Gatestruktur (die auch als ein Gatestapel bekannt ist) oder einen Teil davon aufweist, die/der über mehr als einer Seite eines Kanalbereichs angeordnet ist. Finnen-Feldeffekttransistoren (FinFETs) und Multi-Bridge-Channel-Transistoren (MBC-Transistoren) sind Beispiele für Multigate-Vorrichtungen, die inzwischen weit verbreitet sind und aussichtsreiche Kandidaten für Anwendungen mit hoher Leistung und niedrigem Leckverlust sind. Ein FinFET hat einen erhöhten Kanal, der auf mehr als einer Seite von einer Gatestruktur umschlossen ist (zum Beispiel umschließt das Gate ein oberes Ende und Seitenwände einer „Finne“ aus Halbleitermaterial, die sich von einem Substrat erstreckt). Ein MBC-Transistor hat eine Gatestruktur, die sich vollständig oder teilweise um einen Kanalbereich erstrecken kann, um Zugang zu dem Kanalbereich auf zwei oder mehr Seiten zu gewähren. Da seine Gatestruktur die Kanalbereiche umschließt, kann ein MBC-Transistor auch als ein Surrounding Gate Transistor (SGT) oder ein Gate-all-around-Transistor (GAA-Transistor) bezeichnet werden.
  • Bei der Herstellung von Multigate-Transistoren werden STI-Bereiche (STI: flache Grabenisolation) erzeugt, um benachbarte Transistoren zu trennen. Durch verschiedene Rückätz- und Reinigungsschritte während des Erzeugens der STI-Bereiche können Oberseiten der STI-Bereiche ausgespart werden. Mittlere Teile der Oberseiten der STI-Bereiche können niedriger als Randteile der Oberseiten der STI-Bereiche sein. STI-Bereiche mit einem solchen Oberflächenprofil können die Leistung von Multigate-Transistoren beeinflussen. Zwar sind bestehende Multigate-Transistoren im Großen und Ganzen für ihre angestrebten Zwecke geeignet, aber sie sind noch nicht in jeder Hinsicht zufriedenstellend.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt eine perspektivische Darstellung einer beispielhaften Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 2A, 2B, 2C und 2D zeigen Ablaufdiagramme einiger Ausführungsformen eines beispielhaften Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 3 bis 29 sind Teilschnittansichten einer beispielhaften Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Detaillierte Beschreibung
  • Die nachstehende Offenbarung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Offenbarung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus werden hier räumlich relative Begriffe, wie etwa „unterer“, „oberer“, „horizontaler“, „vertikaler“, „oberhalb“, „über“, „unterhalb“, „unter“, „nach oben“, „nach unten“, „oben“, „unten“ usw., sowie deren Ableitungen (z. B. die Adverbien „horizontal“, „nach unten“, „nach oben“ usw.) zum einfachen Beschreiben der Beziehung eines Elements zu einem anderen Element in der vorliegenden Erfindung verwendet. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung abdecken, die die Elemente aufweist. Außerdem soll, wenn eine Anzahl oder ein Bereich von Anzahlen mit den Begriffen „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff Anzahlen umfassen, die innerhalb eines angemessenen Bereichs liegen, der die genannte Anzahl enthält, zum Beispiel innerhalb von ±10 % der angegebenen Anzahl oder anderer Werte, die von einem Fachmann verstanden werden. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Die vorliegende Offenbarung betrifft allgemein Halbleitervorrichtungen und deren Herstellungsverfahren und insbesondere Multigate-Transistoren. Multigate-Transistoren sind Transistoren, deren Gatestrukturen auf mindestens zwei Seiten eines Kanalbereichs hergestellt werden. Ein solcher Multigate-Transistor kann ein p- oder ein n-Metalloxidhalbleiter-Multigate-Transistor sein. Bei der Herstellung von Multigate-Transistoren werden STI-Bereiche erzeugt, um benachbarte Transistoren zu trennen. Ein Profil der Oberseite der STI-Bereiche beeinflusst unter anderem Höhen der Kanalbereiche (die auch als „Kanalhöhen“ bezeichnet werden) der Multigate-Transistoren. Ein Ziel der vorliegenden Offenbarung ist es, ein Profil für die Oberseite der STI-Bereiche zum Einstellen von Kanalhöhen zu entwickeln und dadurch ein besseres Stromansteuer- und Leckverlustverhalten der Transistoren zu erzielen.
  • Unter den Multigate-Transistoren ist ein GAA-Transistor eine Art von Multigate-Transistor, der eine Gatestruktur hat, die sich um den Kanalbereich erstreckt, wodurch Zugang zu den aufeinandergestapelten Kanalschichten auf vier Seiten gewährt wird. Die Einzelheiten der Struktur und der Herstellungsverfahren der vorliegenden Offenbarung werden nachstehend in Verbindung mit den beigefügten Zeichnungen beschrieben, die ein Verfahren zum Herstellen von GAA-Transistoren gemäß einigen Ausführungsformen zeigen. Ein GAA-Transistor weist vertikal aufeinandergestapelte, horizontal orientierte Kanalschichten als Kanalbereiche des Transistors auf. Der Begriff „Kanalschicht“ wird hier zum Bezeichnen eines Materialteils verwendet, das Abmessungen im Nanometer- oder sogar im Mikrometerbereich hat und unabhängig von seiner Querschnittsform eine längliche Form hat. Somit bezeichnet dieser Begriff längliche Materialteile mit kreisförmigen und im Wesentlichen kreisförmigen Querschnitten sowie balken- oder stabförmige Materialteile, die zum Beispiel eine zylindrische Form oder einen im Wesentlichen rechteckigen Querschnitt haben. In einigen Beispielen wird die Kanalschicht als ein „Nanodraht“, eine „Nanolage“ und dergleichen bezeichnet, die im vorliegenden Sprachgebrauch Kanalschichten mit verschiedenen Geometrien (z. B. zylindrisch, stabförmig) und verschiedenen Abmessungen beinhalten. Aufgrund ihres besseren Gatesteuervermögens, ihres niedrigeren Leckstroms und ihrer vollen Layout-Kompatibilität mit FinFET-Vorrichtungen sind GAA-Transistoren aussichtsreiche Kandidaten, um CMOS-Transistoren (CMOS: komplementärer Metalloxidhalbleiter) auf die nächste Stufe der Roadmap zu bringen. Durchschnittsfachleute dürften erkennen, dass sie die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen (wie etwa FinFET-Transistoren als eine weitere Art von Multigate-Transistoren aufgrund ihrer finnenähnlichen Struktur) verwenden können, um dieselben Zwecke wie bei den hier vorgestellten Ausführungsformen zu erreichen und/oder dieselben Vorteile wie diese zu erzielen.
  • 1 ist eine beispielhafte perspektivische Darstellung einer Zwischenstruktur auf einer Stufe eines beispielhaften Verfahrens zum Herstellen einer Halbleitervorrichtung 10, die GAA-Transistoren aufweist, gemäß einigen Ausführungsformen. Die in 1 gezeigte Halbleitervorrichtung 10 weist unter anderem ein Substrat 12, Finnenstrukturen 14, Isolationselemente 16 und eine Dummy-Gatestruktur 18 auf. Der Einfachheit halber sind einige Schichten und/oder Strukturelemente in 1 weggelassen.
  • Das Substrat 12 kann ein massives Halbleitersubstrat oder ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) sein, das dotiert werden kann (z. B. mit einem p- oder einem n-Dotanden), um verschiedene Wannenbereiche oder dotierte Bereiche darin zu erzeugen, oder das undotiert sein kann. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Silizium- oder Glassubstrat bereitgestellt. Das Substrat 12 kann aus Silizium oder einem anderen Halbleitermaterial hergestellt werden. Das Substrat 12 ist zum Beispiel ein Siliziumwafer. In einigen Beispielen wird das Substrat 12 aus einem Verbindungshalbleiter hergestellt, wie etwa Siliziumgermanium (SiGe), Siliziumcarbid (SiC), Galliumarsen (GaAs), Indiumarsenid (InAs) oder Indiumphosphid (InP). In einigen Beispielen wird das Substrat 12 aus einem Legierungshalbleiter hergestellt, wie etwa GaAsP, AlInAs, AlGaAs, GaInAs, GaInP oder GaInAsP.
  • Aus dem Substrat 12 ragen mehrere Finnenstrukturen 14 heraus. Jede der Finnenstrukturen 14 weist ein Epitaxieteil 26 und ein Basisteil 28 auf. Das Epitaxieteil 26 weist Epitaxieschichten 30 mit einer ersten Zusammensetzung auf, die zwischen Epitaxieschichten 32 mit einer zweiten Zusammensetzung angeordnet sind. Die erste und die zweite Zusammensetzung können unterschiedlich sein. Bei einigen Ausführungsformen sind die Epitaxieschichten 30 SiGe, und die Epitaxieschichten 32 sind Silizium. Die Epitaxieschichten 32 können als Kanalschichten für GAA-Transistoren dienen und können auch als Kanalschichten 32 bezeichnet werden. Die Epitaxieschichten 30 werden anschließend entfernt und können auch als Opferschichten 30 bezeichnet werden. Wie später näher dargelegt wird, werden das Epitaxieteil 26 und das Basisteil 28 bei einigen Ausführungsformen durch Strukturieren eines Epitaxiestapels über dem Substrat 12 und eines oberen Teils des Substrats 12 hergestellt. Aufgrund seines Aufrisses mit abgeflachter Spitze wird das Basisteil 28 auch als Mesa 28 bezeichnet.
  • Außerdem werden eine oder mehrere Dummy-Gatestrukturen 18 quer über die Finnenstrukturen 14 und entlang ihrer Seitenwände und über ihren Oberseiten hergestellt. Die Dummy-Gatestruktur 18 wird auch auf den Isolationselementen 16 hergestellt. Die Längsrichtung der Dummy-Gatestruktur 18 ist im Großen und Ganzen senkrecht zu der Längsrichtung der Finnenstrukturen 14. Bei einigen Ausführungsformen dient die Dummy-Gatestruktur 18 als ein Platzhalter für eine oder mehrere funktionelle Gatestrukturen und wird in einem Gate-Last-Prozess ersetzt, um GAA-Transistoren herzustellen. Die Bereiche der Finnenstrukturen 14 unter der Dummy-Gatestruktur 18 werden als Kanalbereiche bezeichnet. Jeder der Kanalbereiche der Finnenstrukturen 14 ist zwischen zwei Source/Drainbereiche geschichtet.
  • Die Dummy-Gatestruktur 18 weist eine dielektrische Dummy-Gateschicht 34 und eine Dummy-Gateelektrodenschicht 36 über der dielektrischen Dummy-Gateschicht 34 auf. Bei einigen Ausführungsformen wird die Dummy-Gateelektrodenschicht 36 aus Polysilizium hergestellt. Die dielektrische Dummy-Gateschicht 34 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder einem anderen dielektrischen Material mit einer niedrigen Dielektrizitätskonstante (Low-k-Material) hergestellt werden. Die dielektrische Dummy-Gateschicht 34 und die Dummy-Gateelektrodenschicht 36 werden voneinander unabhängig mit einem Abscheidungsverfahren wie chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD), CVD mit einem Plasma hoher Dichte (HDP-CVD), metallorganische CVD (MOCVD) oder plasmaunterstützte CVD (PECVD) hergestellt. Dann werden diese abgeschiedenen Schichten der dielektrischen Dummy-Gateschicht 34 und der Dummy-Gateelektrodenschicht 36 mit Fotolithografie- und Ätzprozessen zu der Dummy-Gatestruktur 18 strukturiert. Der Ätzprozess ist anisotrop und kann eine reaktive Ionenätzung (RIE), eine Neutralstrahlätzung (NBE) oder ein anderer geeigneter Ätzprozess sein. Für den Ätzprozess können eine erste Hartmaske 42 und eine zweite Hartmaske 44 als Ätzmasken verwendet werden. Seitenwände der Dummy-Gatestruktur 18 sind mit Gate-Abstandshaltern 46 bedeckt. Die Gate-Abstandshalter 46 werden über den Finnenstrukturen 14 und den Isolationselementen 16 hergestellt. Die Gate-Abstandshalter 46 können durch konformes Abscheiden einer oder mehrerer Abstandshalterschichten und anisotropes Ätzen der einen oder der mehreren Abstandshalterschichten hergestellt werden. Die eine oder die mehreren Abstandshalterschichten können Siliziumoxid (SiO2), Siliziumnitrid (SiN oder Si3N4), Siliziumoxidnitrid (SiON), Silizium-Kohlenstoff-Nitrid (SiCN) oder eine Kombination davon aufweisen und durch CVD, ALD oder mit einem anderen Abscheidungsverfahren abgeschieden werden. Für den Ätzprozess kann eine RIE, eine NBE oder ein anderes Ätzverfahren verwendet werden.
  • Bleiben wir bei 1. Die Isolationselemente 16 sind zwischen benachbarten Paaren der Finnenstrukturen 14 angeordnet. Die Isolationselemente 16 werden aus einem Isoliermaterial wie Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Fluorsilicatglas (FSG) oder einem anderen dielektrischen Low-k-Material hergestellt. Die Isolationselemente 16 können durch Füllen von Gräben zwischen den Finnenstrukturen 14 mit dem Isoliermaterial unter Verwendung eines Abscheidungsverfahrens wie CVD, fließfähige CVD (FCVD), Spin-on-Glass (SOG) oder mit einem anderen geeigneten Verfahren hergestellt werden, und dann wird das eingefüllte Isoliermaterial in einem Rückätzprozess ausgespart. Die ausgesparten Isolationselemente 16 werden auch als STI-Elemente 16 oder als STI-Bereiche 16 (STI: flache Grabenisolation) bezeichnet. Bei der Herstellung der STI-Elemente 16 werden der Rückätzprozess und andere Reinigungsschritte zum Aussparen der Oberseite der STI-Elemente 16 verwendet, um das Epitaxieteil 26 und einen oberen Teil der Mesa 28 der Finnenstrukturen 14 freizulegen. Bei der dargestellten Ausführungsform befindet sich die Oberseite der STI-Elemente 16 unter einer Oberseite der Mesa 28, sodass sich ein oberer Teil der Seitenwände der Mesa 28 über den STI-Elementen 16 befindet.
  • Es ist festzustellen, dass durch den Rückätzprozess und/oder die Reinigungsschritte ein mittlerer Teil der Oberseite der STI-Elemente 16, der sich dicht an einer Mittellinie 50 des Zwischenraums zwischen benachbarten Finnenstrukturen 14 befindet, niedriger als Eckteile der Oberseite der STI-Elemente 16 erscheint, die sich in der Nähe der Seitenwände der Finnenstrukturen 14 befinden. Insofern hat die Oberseite der STI-Elemente 16 ein Krümmungsprofil, wie etwa ein konkaves Profil (oder ein Dishing-Profil). Ein vertikaler Abstand (der mit Hc bezeichnet ist) von einer Oberseite der oberen Kanalschicht 32 bis zu den Eckteilen der Oberseite der STI-Elemente 16 [z. B. an einer Position, an der der STI-Bereich 16 eine seitliche Dicke (die z. B. mit 1,5 nm definiert ist) in Bezug auf eine Seitenwand der Mesa 28 hat] wird als eine „Kanalhöhe“ eines Transistors bezeichnet, da sie die Höhe eines Kanalbereichs über den STI-Elementen 16 darstellt und dadurch direkt von einer funktionellen Gatestruktur kontrolliert wird. Ein vertikaler Abstand (der mit Hs bezeichnet ist) von der Oberseite der oberen Kanalschicht 32 bis zu dem mittleren Teil der Oberseite der STI-Elemente 16 entlang der Mittellinie 50 wird als eine „Stufenhöhe“ eines Transistors bezeichnet. Die Größe des Krümmungsprofils kann von der Differenz zwischen der Stufenhöhe und der Kanalhöhe (d. h., Hs - Hc) bestimmt werden. Eine größere Höhendifferenz führt zu einem stärkeren Krümmungsprofil, und umgekehrt.
  • Da das Krümmungsprofil der STI-Elemente 16 unter anderem die Kanalhöhe Hc der Transistoren beeinflusst, hat es in vielfacher Weise Einfluss auf die Vorrichtungsleistung. Im Allgemeinen bedeutet eine größere Kanalhöhe, dass es einen größeren Kanalbereich gibt, den eine funktionelle Gatestruktur effektiv einnehmen kann, was wiederum zu einer höheren Stromansteuerbarkeit führt. Eine größere Kanalhöhe bedeutet auch, dass es einen größeren oberen Teil der Mesa 28 gibt, den eine funktionelle Gatestruktur effektiv einnehmen kann, was wiederum dazu führt, dass ein stärkerer Leckstrom in das Substrat 12 fließt. Außerdem kann das Krümmungsprofil auch die Form des epitaxialen Aufwachsens während der Herstellung von Source/Drain-Elementen der Transistoren einengen. Ein Ziel der vorliegenden Offenbarung ist es, ein Oberseitenprofil für STI-Elemente in unterschiedlichen Bereichen, z. B. in n- und p-Bereichen, zu entwickeln, um die Vorrichtungsleistung an unterschiedliche Anwendungserfordernisse anzupassen.
  • Die 2A bis 2D zeigen Ablaufdiagramme einiger Ausführungsformen eines Verfahrens 100 zum Herstellen von Multigate-Vorrichtungen gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Die 2A bis 2D werden nachstehend in Verbindung mit den 3 bis 29 beschrieben. Die 3 bis 29 sind Teilschnittansichten einer Halbleitervorrichtung 200 auf verschiedenen Herstellungsstufen gemäß dem Verfahren 100. Das Verfahren 100 ist lediglich ein Beispiel und soll die vorliegende Offenbarung nicht über das hinaus beschränken, was explizit in den Ansprüchen dargelegt ist. Weitere Schritte können vor, während und nach dem Verfahren 100 vorgesehen werden, und einige beschriebene Schritte können bei weiteren Ausführungsformen des Verfahrens 100 verschoben, ersetzt oder weggelassen werden. In der in den 3 bis 29 gezeigten Halbleitervorrichtung können weitere Elemente verwendet werden, und einige der nachstehend beschriebenen Elemente können bei anderen Ausführungsformen der Halbleitervorrichtung ersetzt, modifiziert oder weggelassen werden.
  • Es versteht sich, dass wie bei den anderen Verfahrensausführungsformen und beispielhaften Vorrichtungen, die hier erörtert werden, Teile der Halbleitervorrichtung 200 mit einem CMOS-Technologie-Prozessablauf hergestellt werden können und dass daher einige Prozesse hier nur kurz beschrieben werden. Außerdem können die beispielhaften Halbleitervorrichtungen verschiedene andere Vorrichtungen und Strukturelemente aufweisen, wie etwa andere Arten von Vorrichtungen, wie zum Beispiel weitere Transistoren, Bipolartransistoren, Widerstände, Kondensatoren, Induktoren, Dioden, Sicherungen, SRAM- und/oder andere Logikschaltungen (SRAM: statischer Direktzugriffsspeicher) usw., aber sie sind zum besseren Verständnis der Erfindungsgedanken der vorliegenden Offenbarung vereinfacht. Bei einigen Ausführungsformen umfassen die beispielhaften Vorrichtungen eine Mehrzahl von Halbleitervorrichtungen (z. B. Transistoren), wie etwa PFETs, NFETs usw., die miteinander verbunden sein können. In verschiedenen Aspekten ist die Halbleitervorrichtung 200 der in 1 gezeigten Halbleitervorrichtung 10 ähnlich. Die 3 bis 29 stellen Teilschnittansichten der Halbleitervorrichtung 200 entlang einer Schnittlinie I - I von 1 dar, die Kanalbereiche von herzustellenden n- und p-Transistoren schneidet. Es ist außerdem zu beachten, dass die Prozessschritte des Verfahrens 100 sowie Beschreibungen unter Bezugnahme auf die 3 bis 29 sowie der Rest des Verfahrens und beispielhafte Figuren, die in der vorliegenden Offenbarung bereitgestellt werden, nur beispielhaft sind und die vorliegende Offenbarung nicht über das hinaus beschränken sollen, was ausdrücklich in den nachstehenden Ansprüchen dargelegt ist.
  • In einem Vorgang 102 wird bei dem Verfahren 100 (2A) ein Substrat 202 bereitgestellt, wie in 3 gezeigt ist. Das Substrat 202 kann ein Teil eines Wafers sein und kann ein massives Halbleitersubstrat oder ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht) sein, die eine Siliziumoxidschicht oder dergleichen sein kann. Die Isolierschicht wird auf einem Substrat, normalerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie etwa ein mehrschichtiges oder ein Gradient-Substrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 202 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Das Substrat 202 hat einen Bereich 202N und einen Bereich 202P. Der Bereich 202N kann zum Herstellen von n-Vorrichtungen, wie etwa NMOS-Transistoren, z. B. n-GAA-Transistoren, verwendet werden. Der Bereich 202P kann zum Herstellen von p-Vorrichtungen, wie etwa PMOS-Transistoren, z. B. p-GAA-Transistoren, verwendet werden. In der gesamten Beschreibung werden die Bereiche 202N und 202P als ein NMOS-Bereich bzw. ein PMOS-Bereich bezeichnet. Der NMOS-Bereich 202N kann mit dem PMOS-Bereich 202P verbunden sein. Alternativ kann der NMOS-Bereich 202N von dem PMOS-Bereich 202P getrennt sein, und zwischen dem NMOS-Bereich 202N und dem PMOS-Bereich 202P können beliebig viele Vorrichtungselemente (z. B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen usw.) angeordnet sein.
  • In einem Vorgang 104 werden bei dem Verfahren 100 (2A) Implantationsbereiche in dem NMOS-Bereich 202N in dem Substrat 202 erzeugt. In 4 wird eine Implantationsmaske 204 hergestellt. Bei einigen Ausführungsformen wird die Implantationsmaske 204 aus einem Fotoresist hergestellt, das durch Beschichtung aufgebracht wird und anschließend strukturiert wird, um eine Öffnung 206 über dem NMOS-Bereich 202N zu erzeugen. Dann wird eine Implantation mit einem p-Dotanden (die mit 208 bezeichnet ist) durchgeführt, um eine p-Wanne 210 zu erzeugen. Der p-Dotand kann Bor, Indium oder eine Kombination davon sein. Die Implantation kann mit einer Energie von etwa 50 keV bis etwa 150 keV durchgeführt werden. Die Konzentration des p-Dotanden kann gleich oder kleiner als 1018/ cm3 sein und kann z. B. etwa 1017/ cm3 bis etwa 1018/ cm3 betragen. Der p-Dotand hat eine bestimmte Verteilung (wie etwa eine Gauß-Verteilung), und es gibt möglicherweise keine scharfen Ränder/Oberseiten/Unterseiten. Bei einigen Ausführungsformen wird, wenn die Konzentration eines Dotanden unter etwa 50 % seiner Spitzenkonzentration absinkt, angenommen, dass die jeweiligen Positionen die Ränder/Oberseiten/Unterseiten sind.
  • In 5 kann bei dem Verfahren 100 in dem Vorgang 104 optional ein Hochdotierungsbereich 212 erzeugt werden. Der Hochdotierungsbereich 212 kann mit der p-Wanne 210 mit demselben p-Dotanden co-implantiert werden. Alternativ kann der Hochdotierungsbereich 212 mit einem p-Dotanden implantiert werden, der von dem der p-Wanne 210 verschieden ist. Der Hochdotierungsbereich 212 hat eine höhere Dotierungskonzentration als die p-Wanne 210. Die p-Dotierungskonzentration in dem Hochdotierungsbereich 212 kann größer als 1018/cm3 sein und kann z. B. etwa 1018/cm3 bis etwa 1019/cm3 betragen. Die Implantation kann mit einer Energie von etwa 80 keV bis etwa 120 keV durchgeführt werden. Die Unterseite des Hochdotierungsbereichs 212 befindet sich über der Unterseite der p-Wanne 210. Die Oberseite des Hochdotierungsbereichs 212 ist durch einen Abstand Do von der Oberseite des Substrats 202 beabstandet, sodass beim Strukturieren des Substrats 202 zum Erzeugen einer Mesa einer Finnenstruktur in späteren Prozessen die Oberseite des Substrats 202 mit einer Dicke, die gleich oder größer als Do ist, entfernt wird, wodurch der Hochdotierungsbereich 212 freigelegt wird. Wie später näher dargelegt wird, können dadurch Dotanden in dem Hochdotierungsbereich 212 (sowie Dotanden in der p-Wanne 210) in herzustellende Isolationselemente eindiffundieren, um in dem Bemühen, das Krümmungsprofil in dem NMOS-Bereich 202N anzupassen, eine Ätzrate in einem Rückätzprozess einzustellen.
  • In 6 wird auch eine APT-Implantation (APT: Antidurchschlag) durchgeführt, um einen APT-Bereich 214 zu erzeugen. Der Leitfähigkeitstyp der Dotanden, die bei der APT-Implantation implantiert werden, ist ebenfalls p. Der APT-Bereich 214 kann mit demselben p-Dotanden wie die p-Wanne 210 implantiert werden. Der APT-Bereich 214 hat eine Oberseite, die von der Oberseite des Substrats 202 beabstandet ist, und er kann sich mit einem unteren Teil des Hochdotierungsbereichs 212 überdecken. Der APT-Bereich 214 hat eine Unterseite, die sich unter oder über der Unterseite des Hochdotierungsbereichs 212 befindet. Bei der dargestellten Ausführungsform befindet sich die Unterseite des APT-Bereichs 214 unter der Unterseite des Hochdotierungsbereichs 212. Die Position des APT-Bereichs 214 wird so gewählt, dass sie unter den Unterseiten der später hergestellten Source/Drain-Elemente in dem resultierenden n-FinFET ist, der in späteren Schritten hergestellt wird. Der APT-Bereich 214 dient zum Reduzieren des Leckverlusts von den Source/Drainbereichen zu dem Substrat 202. Die Dotierungskonzentration des APT-Bereichs 214 kann bei einigen Ausführungsformen etwa 1×1019/cm3 bis etwa 1×1020/cm3 betragen.
  • Wie in den 4,5 und 6 gezeigt ist, können die p-Wanne 210, der Hochdotierungsbereich 212 und der APT-Bereich 214 unter Verwendung ein und derselben Implantationsmaske 204 erzeugt werden. Bei alternativen Ausführungsformen der vorliegenden Offenbarung können unterschiedliche Implantationsmasken verwendet werden. Zum Beispiel kann der Hochdotierungsbereich 212 unter Verwendung einer anderen Implantationsmaske als der Maske implantiert werden, die zum Erzeugen der p-Wanne 210 und des APT-Bereichs 214 verwendet wird, sodass die Position und die Größe des Hochdotierungsbereichs 212 unabhängig von der Position und der Größe der p-Wanne 210 und des APT-Bereichs 214 individuell angepasst werden können. Bei einer Ausführungsform kann der Hochdotierungsbereich 212 zum Beispiel zwei Teile aufweisen, die auf beiden Seiten der Mesa einer herzustellenden Finnenstruktur, aber nicht direkt unter der Mesa, angeordnet sind. Dann wird die Implantationsmaske 204 zum Beispiel mit einem geeigneten Ablöseverfahren entfernt.
  • In Vorgang 106 werden bei dem Verfahren 100 (2A) ein oder mehrere Implantationsbereiche in dem PMOS-Bereich 202P in dem Substrat 202 erzeugt. In 7 wird eine Implantationsmaske 216 hergestellt. Bei einigen Ausführungsformen wird die Implantationsmaske 216 aus einem Fotoresist hergestellt, das durch Beschichtung aufgebracht wird und anschließend strukturiert wird, um eine Öffnung 218 über dem PMOS-Bereich 202P zu erzeugen. Dann wird eine Implantation mit einem n-Dotanden (die mit 220 bezeichnet ist) durchgeführt, um eine n-Wanne 222 zu erzeugen. Der n-Dotand kann Phosphor, Arsen, Antimon oder eine Kombination davon sein. Die Implantation kann mit einer Energie von etwa 50 keV bis etwa 150 keV durchgeführt werden. Die Konzentration des n-Dotanden kann gleich oder kleiner als 1018/ cm3 sein und kann z. B. etwa 1017/ cm3 bis etwa 1018/ cm3 betragen. Außerdem wird eine APT-Implantation durchgeführt, um einen APT-Bereich 224 zu erzeugen. Der Leitfähigkeitstyp der Dotanden, die bei der APT-Implantation implantiert werden, ist ebenfalls n. Der APT-Bereich 224 kann mit demselben n-Dotanden wie die n-Wanne 222 implantiert werden. Der APT-Bereich 224 hat eine Oberseite, die von der Oberseite des Substrats 202 beabstandet ist. Der APT-Bereich 214 hat eine Unterseite, die sich über der Unterseite der n-Wanne 222 befindet. Die Position des APT-Bereichs 224 wird so gewählt, dass sie unter den Unterseiten der später hergestellten Source/Drain-Elemente in dem resultierenden p-FinFET ist, der in späteren Schritten hergestellt wird. Der APT-Bereich 224 dient zum Reduzieren des Leckverlusts von den Source/Drainbereichen zu dem Substrat 202. Die Dotierungskonzentration in dem APT-Bereich 224 kann bei einigen Ausführungsformen etwa 1×1019/cm3 bis etwa 1×1020/cm3 betragen. Dann wird die Implantationsmaske 216 zum Beispiel mit einem geeigneten Ablöseverfahren entfernt. Anschließend wird bei einigen Implementierungen ein Temperprozess durchgeführt, um Dotanden in den verschiedenen Implantationsbereichen zu aktivieren, die in dem Substrat 202 erzeugt sind.
  • Bei einigen Ausführungsformen wird kein Diffusionsbereich (der dem Hochdotierungsbereich 212 ähnlich ist) in dem PMOS-Bereich 202P erzeugt. Dementsprechend wird die Ätzrate in einem Rückätzprozess der in dem PMOS-Bereich 202P herzustellenden Isolationselemente nicht in dem Umfang wie in dem NMOS-Bereich 202N angepasst, wodurch vorsätzlich eine Krümmungsprofildifferenz in den zwei Bereichen 202N und 202P erzeugt wird. Bei einigen Ausführungsformen wird auch kein Hochdotierungsbereich 212 in dem NMOS-Bereich 202N erzeugt, aber die Dotierungskonzentration in der p-Wanne 210 ist z. B. um 20 % bis 50 % höher als in der n-Wanne 222. Dadurch ist eine stärkere Diffusion in die herzustellenden Isolationselemente aus der p-Wanne 210 als aus der n-Wanne 222 ausreichend, um eine Krümmungsprofildifferenz in den zwei Bereichen 202N und 202P zu erzeugen.
  • In Vorgang 108 werden bei dem Verfahren 100 (2A) eine oder mehrere Epitaxieschichten über dem Substrat 202 hergestellt, wie in 8 gezeigt ist. Bei einigen Ausführungsformen wird ein Epitaxiestapel 230 über dem Substrat 202 hergestellt. Der Epitaxiestapel 230 weist Epitaxieschichten 232 mit einer ersten Zusammensetzung auf, die zwischen Epitaxieschichten 234 mit einer zweiten Zusammensetzung geschichtet sind. Die erste und die zweite Zusammensetzung können voneinander verschieden sein. Bei einer Ausführungsform sind die Epitaxieschichten 232 SiGe, und die Epitaxieschichten 234 sind Silizium. Es sind aber auch andere Ausführungsformen möglich, unter anderem solche, die eine erste und eine zweite Zusammensetzung mit unterschiedlichen Oxidationsgeschwindigkeiten und/oder Ätzselektivitäten vorsehen. Bei einigen Ausführungsformen, bei denen die Epitaxieschicht 232 SiGe aufweist und die Epitaxieschicht 234 Silizium aufweist, ist die Silizium-Oxidationsgeschwindigkeit kleiner als die SiGe-Oxidationsgeschwindigkeit. Es ist zu beachten, dass in 8 die Epitaxieschichten 232 und 234 jeweils mit drei Schichten dargestellt sind, was nur der Erläuterung dient und die vorliegende Offenbarung nicht über das hinaus beschränken soll, was ausdrücklich in den Ansprüchen dargelegt ist. Es versteht sich, dass beliebig viele Epitaxieschichten in dem Epitaxiestapel 230 hergestellt werden können, wobei die Anzahl von Schichten von der gewünschten Anzahl von Kanalschichten für die Vorrichtung 200 abhängig ist. Bei einigen Ausführungsformen beträgt die Anzahl von Epitaxieschichten 234 2 bis 10, z. B.4 oder 5.
  • Bei einigen Ausführungsformen hat die Epitaxieschicht 234 eine Dicke von etwa 4 nm bis etwa 12 nm. Die Epitaxieschichten 234 können eine im Wesentlichen einheitliche Dicke haben. Bei einigen Ausführungsformen hat die Epitaxieschicht 232 eine Dicke von etwa 3 nm bis etwa 8 nm. Bei einigen Ausführungsformen haben die Epitaxieschichten 232 des Stapels eine im Wesentlichen einheitliche Dicke. Wie später näher dargelegt wird, dienen die Epitaxieschichten 234 als Kanalschichten für eine später hergestellte Multigate-Vorrichtung, und die Dicke für eine Epitaxieschicht 234 wird aufgrund von Vorrichtungsleistungs-Erwägungen gewählt. Die Epitaxieschichten 234 werden auch als Kanalschichten 234 bezeichnet. Die Epitaxieschichten 232 dienen zum Definieren einer Größe eines Spalts zwischen benachbarten Kanalschichten für eine später hergestellte Multigate-Vorrichtung, und die Dicke einer Epitaxieschicht 232 wird aufgrund von Vorrichtungsleistungs-Erwägungen gewählt. Die Epitaxieschichten 232 werden auch als Opferschichten 232 bezeichnet.
  • Das epitaxiale Aufwachsen des Epitaxiestapels 230 kann zum Beispiel durch Molekularstrahlepitaxie (MBE), metallorganische chemische Aufdampfung (MOCVD) und/oder mit anderen geeigneten epitaxialen Aufwachsverfahren durchgeführt werden. Bei einigen Ausführungsformen weisen die epitaxial aufgewachsenen Schichten, wie etwa die Epitaxieschichten 234, dasselbe Material wie das Substrat 202 auf. Bei einigen Ausführungsformen weisen die Epitaxieschichten 232 und 234 ein anderes Material als das Substrat 202 auf. Wie vorstehend dargelegt worden ist, ist in mindestens einigen Beispielen die Epitaxieschicht 232 eine epitaxial aufgewachsene Si1-xGex-Schicht (x beträgt z. B. etwa 25 % bis 55 %), und die Epitaxieschicht 234 ist eine epitaxial aufgewachsene Siliziumschicht (Si-Schicht). Alternativ kann bei einigen Ausführungsformen eine der Epitaxieschichten 232 und 234 andere Materialien aufweisen, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Wie vorstehend dargelegt worden ist, können die Materialien für die Epitaxieschichten 232 und 234 aufgrund dessen gewählt werden, dass sie unterschiedliche Oxidations- und Ätzselektivitätseigenschaften bereitstellen. Bei verschiedenen Ausführungsformen sind die Epitaxieschichten 232 und 234 im Wesentlichen frei von Dotanden, wenn zum Beispiel keine vorsätzliche Dotierung während des epitaxialen Aufwachsprozesses durchgeführt wird.
  • In Vorgang 110 werden bei dem Verfahren 100 (2A) der Epitaxiestapel 230 und ein oberer Teil des Substrats 202 strukturiert, um Finnenstrukturen 240 herzustellen, wie in 9 gezeigt ist. Jede der Finnenstrukturen 240 weist ein Epitaxieteil 242 durch das Strukturieren des Epitaxiestapels 230 und eine Mesa 244 durch das Strukturieren des oberen Teils des Substrats 202 auf. Benachbarte Finnenstrukturen 240 sind durch Finnengräben 234 getrennt. Zum Strukturieren des Epitaxiestapels 230 wird eine Hartmaskenschicht 246 über dem Epitaxiestapel 230 abgeschieden. Die Hartmaskenschicht 246 wird dann strukturiert, um als eine Ätzmaske zum Strukturieren der verzahnten Opferschichten 232 und Kanalschichten 234 sowie eines oberen Teils des Substrats 202 zu dienen. Bei einigen Ausführungsformen kann die Hartmaskenschicht 246 durch CVD, PECVD, ALD, plasmaunterstützte ALD (PEALD) oder mit einem anderen geeigneten Abscheidungsverfahren abgeschieden werden. Die Hartmaskenschicht 246 kann eine einzelne Schicht oder eine Multischicht sein. Wenn die Hartmaskenschicht 246 eine Multischicht ist, kann sie eine Pad-Oxid- und eine Pad-Nitridschicht aufweisen. Die Finnenstrukturen 240 können mit geeigneten Prozessen strukturiert werden, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen. Im Allgemeinen vereinen Doppel- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die sonst mit einem einzelnen direkten Fotolithografieprozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform über einem Substrat eine Materialschicht hergestellt, die dann mit einem Fotolithografieprozess strukturiert wird. Entlang der strukturierten Materialschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Materialschicht entfernt, und die verbliebenen Abstandshalter, oder Dorne, können dann zum Strukturieren der Hartmaskenschicht 246 verwendet werden. Anschließend kann die strukturierte Hartmaskenschicht 246 als eine Ätzmaske zum Ätzen des Epitaxiestapels 230 und des oberen Teils des Substrats 202 verwendet werden, um die Finnenstrukturen 240 herzustellen. Der Ätzprozess kann eine Trockenätzung, eine Nassätzung, eine reaktive Ionenätzung (RIE) und/oder andere geeignete Prozesse umfassen. Durch das Entfernen des oberen Teils des Substrats 202 wird der Hochdotierungsbereich 212 in dem NMOS-Bereich 202N freigelegt. Bei der dargestellten Ausführungsform ist ein oberer Teil des Hochdotierungsbereichs 212 Bestandteil eines unteren Teils der Mesa 244. Wie vorstehend dargelegt worden ist, kann in Abhängigkeit von der Implantationsmaske, die beim Erzeugen des Hochdotierungsbereichs 212 verwendet wird, der Hochdotierungsbereich 212 zwei voneinander beabstandete Teile aufweisen, die auf beiden Seiten der Mesa 244, aber nicht als Teil der Mesa 244 oder direkt unter der Mesa 244, angeordnet sind, wodurch die Diffusion von Dotanden aus dem Hochdotierungsbereich 212 in die Finnenstruktur 240 in einem späteren Temperprozess reduziert werden kann.
  • In Vorgang 112 werden bei dem Verfahren 100 (2A) die Finnengräben 234 zwischen benachbarten Finnenstrukturen 240 mit einem dielektrischen Material gefüllt, um Isolationselemente 250 herzustellen, wie in 10 gezeigt ist. Die Isolationselemente 250 können eine oder mehrere dielektrische Schichten aufweisen. Geeignete dielektrische Materialien für die Isolationselemente 250 können Siliziumoxide, Siliziumnitride, Siliziumcarbide, Fluorsilicatglas (FSG), dielektrische Low-k-Materialien und/oder andere geeignete dielektrische Materialien sein. Das dielektrische Material kann mit einem geeigneten Verfahren abgeschieden werden, wie etwa thermisches Aufwachsen, CVD, HDP-CVD, PVD, ALD und/oder Aufschleuderverfahren. Bei einigen Ausführungsformen werden die Isolationselemente 250 so hergestellt, dass überschüssiges dielektrisches Material die Finnenstrukturen 240 bedeckt. Obwohl die Isolationselemente 250 als eine einzelne Schicht dargestellt sind, können bei einigen Ausführungsformen mehrere Schichten verwendet werden. Bei der dargestellten Ausführungsform ist das dielektrische Material Siliziumoxid, das mit einem FCVD-Prozess abgeschieden wird.
  • In Vorgang 114 wird bei dem Verfahren 100 (2A) ein Temperprozess durchgeführt. Der Temperprozess kann nach dem Abscheiden des dielektrischen Materials durchgeführt werden. Für den Temperprozess werden erhöhte Temperaturen verwendet. Bei einigen Ausführungsformen wird der Temperprozess bei einer Tempertemperatur von etwa 400 °C bis etwa 850 °C für eine Dauer von etwa ½ h bis etwa 14 h durchgeführt. Der Temperprozess bewirkt die Diffusion des Dotanden in dem Hochdotierungsbereich 212 in den unteren Teil der Isolationselemente 250, was durch einen Pfeil 252 in 11 dargestellt ist. Zum Beispiel neigt der p-Dotand in dem Hochdotierungsbereich 212, wie etwa Boratome, bei dem Wärmebudget zu einer Diffusion. Eine Dotierungskonzentration kann ein Gradientenprofil haben, das einen Spitzenwert in dem Hochdotierungsbereich 212 hat und weiter nach oben in die Isolationselemente 250 hinein allmählich abnimmt. Die Dotierungskonzentration kann in dem unteren Teil der Isolationselemente 250, wie etwa unter der unteren Kanalschicht 234, bestehen bleiben. Durch die Ausdiffusion der Dotanden steigt die Ätzrate des unteren Teils der Isolationselemente 250 in einem späteren Rückätzprozess. Der Temperprozess kann auch die Diffusion der Dotanden in der p-Wanne 210 und der n-Wanne 222 in den unteren Teil der Isolationselemente 250 bewirken. Das heißt, n-Dotanden können auch in den unteren Teil der Isolationselemente 250 in dem PMOS-Bereich 202P diffundieren sowie eine Senkung der Ätzrate dem PMOS-Bereich 202P bewirken. Dennoch ist aufgrund der hohen Dotierungskonzentration in dem Hochdotierungsbereich 212 die Ätzratensenkung in dem NMOS-Bereich 202N größer als in dem PMOS-Bereich 202P infolge einer höheren Dotierungskonzentration in den Isolationselementen 250 in dem NMOS-Bereich 202N. Bei Ausführungsformen, bei denen die Herstellung des Hochdotierungsbereichs 212 ausgelassen wird, ist die Dotierungskonzentration in der p-Wanne 210 um z. B. 20 % bis 50 % höher als in der n-Wanne 222, was immer noch eine stärkere Dotandendiffusion in den NMOS-Bereich 202N als in den PMOS-Bereich 202P ermöglicht. Nach dem Abscheiden des dielektrischen Materials wird die Halbleitervorrichtung 200 mit einem CMP-Prozess (CMP: chemischmechanische Polierung) planarisiert. Die Hartmaske 246 kann während des CMP-Prozesses ebenfalls entfernt werden, um die obere Kanalschicht 234 freizulegen, wie in 12 gezeigt ist.
  • In Vorgang 116 werden bei dem Verfahren 100 (2A) die Isolationselemente 250 in einem Rückätzprozess ausgespart, um STI-Elemente (die auch als STI-Elemente 250 oder STI-Bereiche 250 bezeichnet werden) herzustellen, wie in 13 gezeigt ist. Zum Aussparen der Isolationselemente 250 kann jedes geeignete Ätzverfahren verwendet werden, wie etwa Trockenätzung, Nassätzung, RIE und/oder andere Ätzverfahren, und bei einer beispielhaften Ausführungsform wird eine anisotrope Trockenätzung durchgeführt, um das dielektrische Material der Isolationselemente 250 selektiv zu entfernen, ohne die Finnenstrukturen 240 zu ätzen. Bei einer Ausführungsform wird der Rückätzprozess unter Verwendung eines Siconi-Prozesses (Siconi: SiCoNi) durchgeführt, bei dem die Prozessgase NH3, HF und dergleichen sind. Bei einer Ausführungsform beträgt der Durchsatz von NH3 etwa 10 Ncm3/min bis etwa 1000 Ncm3/min, und der Durchsatz von HF beträgt etwa 100 Ncm3/min bis etwa 500 Ncm3/min.
  • Der Rückätzprozess kann mit einem Zeitmodus gesteuert werden. Während der Ätzung des oberen Teils der Isolationselemente 250 sind die Ätzraten in dem NMOS-Bereich 202N und dem PMOS-Bereich 202P ungefähr gleich groß, sodass die Oberseiten der Isolationselemente 250 in den zwei Bereichen mit einer ähnlichen Geschwindigkeit abnehmen. Dies liegt daran, dass die oberen Teile der Isolationselemente 250 in den zwei Bereichen ungefähr dieselbe Dotierungskonzentration haben. Während des Ätzens des unteren Teils der Isolationselemente 250 (z. B. unter der unteren Kanalschicht 234) nimmt die Ätzrate in dem NMOS-Bereich 202N aufgrund der höheren Dotierungskonzentration zu, sodass eine Oberseite der STI-Bereiche 250 in dem NMOS-Bereich 202N im Allgemeinen niedriger als in dem PMOS-Bereich 202P ist, wenn der Rückätzprozess endet.
  • Wie in 13 gezeigt ist, ist in Bezug auf eine Mittellinie 253 in dem Zwischenraum zwischen benachbarten Finnenstrukturen 240 die Oberseite des STI-Bereichs 250 auf einer Seite der Mittellinie 253 in dem NMOS-Bereich 202N niedriger als die Oberseite des STI-Bereichs 250 auf der anderen Seite der Mittellinie 253 in dem PMOS-Bereich 202P. Bei einigen Ausführungsformen beträgt ein Abstand D1 von den Seitenwänden der Finnenstrukturen 240 bis zu der Mittellinie 253 etwa 30 nm bis etwa 40 nm. Eine Stufenhöhe Hs, die von einer Oberseite der oberen Kanalschicht 234 bis zu dem mittleren Teil der Oberseite des STI-Bereichs 250 entlang der Mittellinie 253 gemessen wird, kann etwa 55 nm bis etwa 65 nm betragen. In dem NMOS-Bereich 202N kann eine Kanalhöhe Hc1, die von der Oberseite der oberen Kanalschicht 234 bis zu den Eckteilen der Oberseite des STI-Bereichs 250 [z. B. an einer Position, an der der STI-Bereich 250 eine seitliche Dicke D2 (die zum Beispiel mit 1,5 nm definiert ist) in Bezug auf eine Seitenwand der Mesa 244 hat] gemessen wird, etwa 65 nm bis etwa 75 nm betragen. Im Vergleich dazu kann eine Kanalhöhe Hc2 in dem PMOS-Bereich 202P etwa 50 nm bis etwa 60 nm betragen. Eine Kanalhöhendifferenz ΔHc kann bei einigen Ausführungsformen etwa 5 nm bis etwa 25 nm betragen. Bei SRAM-Anwendungen müssen n-Transistoren im Allgemeinen eine höhere Stromansteuerbarkeit haben, und p-Transistoren müssen einen kleineren Leckstrom haben. Entsprechend ermöglicht die größere Kanalhöhe HC1 eine höhere Stromansteuerbarkeit für n-Transistoren, während durch die kleinere Kanalhöhe HC2 die p-Transistoren einen kleineren Leckstrom haben können.
  • Bleiben wir bei 13. Bei der dargestellten Ausführungsform bleibt das Oberseitenprofil der STI-Bereiche 250 in dem NMOS-Bereich 202N und dem PMOS-Bereich 202P konkav, aber es hat in dem NMOS-Bereich 202N eine kleinere Konkavtiefe. In dem PMOS-Bereich 202P hat das konkave Oberflächenprofil einen Seitenwandwinkel Θsw2 (in Bezug auf eine Seitenwand der Finnenstruktur 240), der an den Eckrändern des STI-Bereichs 250 kleiner als etwa 45° ist. Im Vergleich dazu hat in dem NMOS-Bereich 202N das konkave Oberflächenprofil einen Seitenwandwinkel Θsw1, der aufgrund des zusätzlich ausgesparten Oberseitenprofils an den Eckrändern des STI-Bereichs 250 größer als etwa 55° ist. Durch einen Seitenwandwinkel von mehr als etwa 55° wird die Form des epitaxialen Aufwachsens während der Herstellung von Source/Drain-Elementen der Transistoren weniger eingeengt. Bei alternativen Ausführungsformen können die Oberseiten der STI-Bereiche 250 in dem NMOS-Bereich 202N aufgrund einer Überätzung eben oder konvex erzeugt werden.
  • In Vorgang 118 wird bei dem Verfahren 100 (1A) eine Dummy-Gatestruktur 260 über den Kanalbereichen der Finnenstrukturen 240 hergestellt. Bei einigen Ausführungsformen wird ein Gate-Ersetzungsprozess (oder Gate-Last-Prozess) verwendet, bei dem die Dummy-Gatestruktur 260 als ein Platzhalter für funktionelle Gatestrukturen dient. Andere Prozesse und Konfigurationen sind ebenfalls möglich. Bei der dargestellten Ausführungsform weist die Dummy-Gatestruktur 260 eine dielektrische Dummy-Schicht und eine Dummy-Elektrode über der dielektrischen Dummy-Schicht auf. In einem beispielhaften Prozess wird die dielektrische Dummy-Schicht in der Dummy-Gatestruktur 260 durch Schutzabscheidung mittels CVD über der Halbleitervorrichtung 200 hergestellt. Dann wird über der dielektrischen Dummy-Schicht eine Materialschicht für die Dummy-Elektrode durch Schutzabscheidung hergestellt. Die dielektrische Dummy-Schicht und die Materialschicht für die Dummy-Elektrode werden dann mit Fotolithografieprozessen strukturiert, um die Dummy-Gatestruktur 260 herzustellen. Bei einigen Ausführungsformen kann die dielektrische Dummy-Schicht Siliziumoxid aufweisen, und die Dummy-Elektrode kann polykristallines Silizium (Polysilizium) aufweisen. Anschließend kann das Verfahren 100 wie folgt weitergehen: Herstellen von Gate-Abstandshaltern auf Seitenwänden der Dummy-Gatestruktur 260; epitaxiales Aufwachsen von Source/Drain-Elementen in den Source/Drainbereichen; und Abscheiden einer Kontakt-Ätzstoppschicht (CESL) und einer Zwischenschichtdielektrikum-Schicht (ILD-Schicht) über den Source/Drain-Elementen. Bei einigen Ausführungsformen wird nach dem Abscheiden der ILD-Schicht ein CMP-Prozess durchgeführt, um eine Oberseite der Halbleitervorrichtung 200 zu planarisieren, sodass die Oberseite der Dummy-Gatestruktur 260 freigelegt wird.
  • In Vorgang 120 werden bei dem Verfahren 100 (2A) die Dummy-Gatestruktur 260 und die Opferschichten 232 entfernt. Die Dummy-Gatestruktur 260, die am Ende des Vorgangs 118 freiliegt, wird von der Halbleitervorrichtung 200 mit einem selektiven Ätzprozess entfernt, wie in 15 gezeigt ist. Der selektive Ätzprozess kann ein selektiver Nassätzprozess, ein selektiver Trockenätzprozess oder eine Kombination davon sein. Bei der dargestellten Ausführungsform werden mit dem selektiven Ätzprozess die dielektrische Dummy-Schicht und die Dummy-Elektrode selektiv entfernt, ohne die Finnenstrukturen 240 und die STI-Elemente 250 erheblich zu beschädigen. Durch das Entfernen der Dummy-Gatestruktur 260 entstehen Gategräben 262 über den Kanalbereichen. Nach dem Entfernen der Dummy-Gatestruktur 260 sind die Kanalschichten 234 und die Opferschichten 232 in den Kanalbereichen in den Gategräben 262 unbedeckt. Anschließend werden die Opferschichten 232 selektiv aus den Gategräben 262 entfernt, um die Kanalschichten 234 freizulegen, wie in 16 gezeigt ist. Das selektive Entfernen der Opferschichten 232 kann durch selektives Trockenätzen, selektives Nassätzen oder mit anderen selektiven Ätzprozessen implementiert werden. Bei einigen Ausführungsformen wird für das selektive Nassätzen Ammoniakhydrat (NH4OH), Fluorwasserstoff (HF), Wasserstoffperoxid (H2O2) oder eine Kombination davon verwendet (z. B. eine APM-Ätzung, für die ein Gemisch aus Ammoniakhydrat, Wasserstoffperoxid und Wasser verwendet wird). Bei einigen alternativen Ausführungsformen umfasst das selektive Entfernen eine Siliziumgermanium-Oxidation mit einer anschließenden Siliziumgermaniumoxid-Entfernung. Zum Beispiel kann die Oxidation durch Ozon-Reinigung erfolgen, und anschließend wird Siliziumgermaniumoxid mit einem Ätzmittel wie NH4OH entfernt. Am Ende des Vorgangs 120 liegen die vertikal aufeinandergestapelten Kanalschichten 234 in den Kanalbereichen der herzustellenden GAA-Transistoren frei.
  • In Vorgang 122 wird bei dem Verfahren 100 (1A) in den Gategräben 262 eine Metallgatestruktur 270 so hergestellt, dass sie jede der Kanalschichten 234 in dem Kanalbereich umschließt, sodass ein n-GAA-Transistor 280N in dem NMOS-Bereich 202N und ein p-GAA-Transistor 280P in dem PMOS-Bereich 202P entstehen, wie in 17 gezeigt ist. Die Metallgatestruktur 270 nimmt auch den oberen Teil der Mesa 244 ein. Die Metallgatestruktur 270 weist eine dielektrische Gateschicht 272, die jede der Kanalschichten 234 in dem Kanalbereich umschließt, und eine Gateelektrodenschicht 274 auf, die auf der dielektrischen Gateschicht 272 hergestellt ist. Bei einigen Ausführungsformen umfasst die dielektrische Gateschicht 272 eine oder mehrere Schichten aus einem dielektrischen Material wie Siliziumoxid oder Siliziumnitrid oder einem dielektrischen High-k-Material, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon. Beispiele für das dielektrische High-k-Material sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), andere geeignete dielektrische High-k-Materialien und/oder Kombinationen davon. Bei einigen Ausführungsformen weist die dielektrische Gateschicht 272 eine Grenzflächenschicht auf, die zwischen den Kanalschichten 234 und dem dielektrischen Material hergestellt ist. Die dielektrische Gateschicht 272 kann durch CVD, ALD oder mit einem anderen geeigneten Verfahren hergestellt werden. Bei einer Ausführungsform wird die dielektrische Gateschicht 272 mit einem hochkonformen Abscheidungsverfahren wie ALD hergestellt, um sicherzustellen, dass eine dielektrische Gateschicht mit einer einheitlichen Dicke um jede Kanalschicht hergestellt wird. Die Gateelektrodenschicht 274 wird so auf der dielektrischen Gateschicht 272 hergestellt, dass sie jede Kanalstruktur umschließt. Die Gateelektrodenschicht 274 umfasst eine oder mehrere Schichten aus einem leitfähigen Material, wie etwa Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilizid, Cobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon. Die Gateelektrodenschicht 274 kann durch CVD, ALD, Elektroplattierung oder mit einem anderen geeigneten Verfahren hergestellt werden. Bei bestimmten Ausführungsformen der vorliegenden Offenbarung werden eine oder mehrere Austrittsarbeits-Einstellschichten zwischen der dielektrischen Gateschicht 272 und der Gateelektrodenschicht 274 angeordnet. Die Austrittsarbeits-Einstellschichten werden aus einem leitfähigen Material hergestellt, wie etwa einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Multischicht aus zwei oder mehr dieser Materialien. Für den n-GAA-Transistor 280N werden TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und/oder TaSi als die Austrittsarbeits-Einstellschicht verwendet, und für den p-GAA-Transistor 280P werden TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und/oder Co als die Austrittsarbeits-Einstellschicht verwendet. Die Austrittsarbeits-Einstellschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder mit einem anderen geeigneten Verfahren hergestellt werden. Außerdem kann die Austrittsarbeits-Einstellschicht für den n-Kanal-FET und den p-Kanal-FET, für die unterschiedliche Metallschichten verwendet werden können, getrennt hergestellt werden.
  • Durch die weiter ausgesparte Oberseite der STI-Bereiche 250 in dem NMOS-Bereich 202N wird eine größere Kanalhöhe des Kanalbereichs freigelegt, sodass der n-GAA-Transistor 280N eine höhere Stromansteuerbarkeit haben kann. Außerdem liegt durch die geringere Kanalhöhe des p-GAA-Transistors 280P bei der Gate-Ansteuerung ein kleinerer Teil der Mesa 244 frei, und es zeigt sich ein besseres Leckstrom-Unterdrückungsverhalten. Diese Kombination ist für einige SRAM-Anwendungen geeignet. Die Halbleitervorrichtung 200 kann außerdem andere CMOS-Paare mit unterschiedlichen Kanalhöhenkombinationen aufweisen. In 18 kann durch Einstellen der Ätzraten in unterschiedlichen Teilen der STI-Bereiche, wie etwa durch Einstellen der Menge eines Dotanden, der in unterschiedliche Teile der STI-Bereiche eindiffundiert wird, die Halbleitervorrichtung 200 Folgendes aufweisen: einen ersten Teil I, der für allgemeine SRAM-Anwendungen geeignet ist, wo der n-Transistor eine vergrößerte Kanalhöhe Hc1 hat und der p-Transistor eine nicht-eingestellte Kanalhöhe Hc2 hat; einen zweiten Teil II, der für Hochstrom-SRAM-Anwendungen geeignet ist, wo der n-Transistor und der p-Transistor beide eine vergrößerte Kanalhöhe Hc1 haben; und einen dritten Teil III, der für SRAM-Anwendungen mit niedrigem Leckverlust geeignet ist, wo der n-Transistor und der p-Transistor beide eine nicht-eingestellte Kanalhöhe Hc2 haben. Bei einigen Ausführungsformen beträgt die vergrößerte Kanalhöhe Hc1 etwa 65 nm bis etwa 75 nm, und die nicht-eingestellte Kanalhöhe Hc2 beträgt etwa 50 nm bis etwa 60 nm.
  • In den 3 bis 18 werden zwar GAA-Transistoren als ein Beispiel verwendet, aber Durchschnittsfachleute dürften erkennen, dass sie die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen, wie etwa FinFET-Transistoren oder anderer Arten von Multigate-Transistoren, verwenden können, um dieselben Zwecke wie bei den hier vorgestellten Ausführungsformen zu erreichen und/oder dieselben Vorzüge wie diese zu erzielen. Als ein Beispiel zeigt 19 eine weitere Ausführungsform der Halbleitervorrichtung 200, die FinFET-Transistoren mit unterschiedlichen Kombinationen von Kanalhöhen in unterschiedlichen Bereichen aufweist.
  • In Vorgang 124 werden bei dem Verfahren 100 (2A) weitere Prozesse an der Halbleitervorrichtung 200 durchgeführt, um verschiedene Strukturelemente und Bereiche herzustellen, die auf dem Fachgebiet bekannt sind. Zum Beispiel können in späteren Prozessen verschiedene Kontakte, Durchkontaktierungen, Metallleitungen und mehrschichtige Interconnect-Elemente (z. B. Metallschichten und Zwischenschichtdielektrika) auf der Halbleitervorrichtung 200 hergestellt werden, die so konfiguriert sind, dass sie die verschiedenen Strukturelemente zu einer funktionellen Schaltung verbinden, die eine oder mehrere Multigate-Vorrichtungen aufweisen kann. Außerdem kann eine mehrschichtige Verbindung vertikale Interconnects, wie etwa Durchkontaktierungen oder Kontakte, und horizontale Interconnects, wie etwa Metallleitungen, aufweisen. Für die verschiedenen Verbindungselemente können verschiedene leitfähige Materialien verwendet werden, wie etwa Kupfer, Wolfram und/oder Silizide. In einem Beispiel werden ein Single- und/oder ein Dual-Damascene-Prozess zum Herstellen einer kupferbasierten mehrschichtigen Verbindungsstruktur verwendet. Weitere Prozessschritte können vor, während und nach dem Verfahren 100 implementiert werden, und einige vorstehend beschriebene Prozessschritte können bei verschiedenen Ausführungsformen des Verfahrens 100 ersetzt oder weggelassen werden.
  • Kommen wir nun zu 2B, die ein Ablaufdiagramm für eine alternative Ausführungsform des Verfahrens 100 zeigt. Bei der alternativen Ausführungsform des Verfahrens 100 durchläuft das Verfahren 100 die Vorgänge 102 bis 110, während die Herstellung des Hochdotierungsbereichs 212 in Vorgang 104 ausgelassen wird. Nach dem Vorgang 110 geht das Verfahren 100 zu Vorgang 111 weiter, in dem Dotandenschichten auf den Finnenstrukturen 240 hergestellt werden. In 20 wird eine erste Dotandenschicht 282 durch Schutzabscheidung auf den Seitenwänden und den Oberseiten der Finnenstrukturen 240 hergestellt. Bei der dargestellten Ausführungsform weist die erste Dotandenschicht 282 Phosphorsilicatglas (PSG) und/oder andere Materialien auf, die einen n-Dotanden enthalten und aus Phosphor, Arsen, Antimon und Kombinationen davon gewählt sind. Eine Dotierungskonzentration in der ersten Dotandenschicht 282 kann etwa 1017/cm3 bis etwa 1021/cm3 betragen. In 21 wird die erste Dotandenschicht 282 aus dem NMOS-Bereich 202N entfernt. Das Entfernen der ersten Dotandenschicht 282 kann wie folgt erfolgen: Herstellen einer Ätzmaske über der Halbleitervorrichtung 200 mit einer Öffnung, die den NMOS-Bereich 202N freilegt; Ätzen der ersten Dotandenschicht 282 durch die Öffnung in der Ätzmaske; und Entfernen der Ätzmaske nach dem Entfernen der ersten Dotandenschicht 282 aus dem NMOS-Bereich 202N. In 22 wird eine zweite Dotandenschicht 284 durch Schutzabscheidung auf den Seitenwänden und den Oberseiten der Finnenstrukturen 240 in dem NMOS-Bereich 202N so hergestellt, dass sie die erste Dotandenschicht 282 in dem PMOS-Bereich 202P bedeckt. Bei der dargestellten Ausführungsform weist die zweite Dotandenschicht 284 Borsilicatglas (BSG) und/oder andere Materialien auf, die einen p-Dotanden enthalten und aus Bor, Indium und Kombinationen davon gewählt sind. Eine Dotierungskonzentration in der zweiten Dotandenschicht 284 kann etwa 1017/cm3 bis etwa 1021/cm3 betragen.
  • Nach Vorgang 111 geht das Verfahren 100 zu den Vorgängen 112 bis 116 weiter. In Vorgang 114 bewirkt der Temperprozess eine Diffusion der Dotanden in der ersten Dotandenschicht 282 und der zweiten Dotandenschicht 284 in die Isolationselemente 250, was durch Pfeile 252 in 23 dargestellt ist. Da die Diffusion hauptsächlich von den Seitenwänden und den Oberseiten der Finnenstrukturen 240 her erfolgt, werden auch obere Teile der Isolationselemente 250 dotiert. In dem NMOS-Bereich 202N stellt der p-Dotand die Ätzrate der Isolationselemente 250 ein. Da in dem PMOS-Bereich 202P der p- und der n-Dotand in die Isolationselemente 250 eindiffundieren, wird der Netto-Effekt der Ätzrateneinstellung gemindert. Ein Gesamteffekt besteht darin, dass die Ätzrate in dem NMOS-Bereich 202N höher als in dem PMOS-Bereich 202P wird. Nach Vorgang 114 geht das Verfahren 100 zu den Vorgängen 116 bis 124 weiter. Die Halbleitervorrichtung 200 am Ende des Vorgangs 122 ist in 24 gezeigt.
  • Kommen wir nun zu 2C, die ein Ablaufdiagramm für eine dritte Ausführungsform des Verfahrens 100 zeigt. Bei dieser alternativen Ausführungsform des Verfahrens 100 durchläuft das Verfahren 100 die Vorgänge 102 bis 112, während die Herstellung des Hochdotierungsbereichs 212 in Vorgang 104 ausgelassen wird. Nach dem Abscheiden eines dielektrischen Materials zum Herstellen von Isolationselementen 250 in Vorgang 112 geht das Verfahren 100 zu Vorgang 116 zum Aussparen der Isolationselemente 250 weiter. In Vorgang 116 wird, statt die Isolationselemente 250 in dem NMOS-Bereich 202N und dem PMOS-Bereich 202P gleichzeitig auszusparen, bei dem Verfahren 100 eine erste Ätzmaske 286 zum Begrenzen des Rückätzprozesses in dem NMOS-Bereich 202N hergestellt, wie in 25 gezeigt ist, und anschließend wird eine zweite Ätzmaske 288 zum Begrenzen des Rückätzprozesses in dem PMOS-Bereich 202P hergestellt, wie in 26 gezeigt ist. Dadurch, dass die Rückätzprozesse in dem NMOS-Bereich 202N und dem PMOS-Bereich 202P nacheinander durchgeführt werden, kann die Ätzdauer in unterschiedlichen Bereichen individuell angepasst werden, um unterschiedliche ausgesparte Tiefen und unterschiedliche Oberseitenprofile, wie etwa konkave, flache oder konvexe Oberseitenprofile, individuell in dem jeweiligen Bereich zu erzielen, zum Beispiel ein konvexes Profil in dem NMOS-Bereich 202N und ein konkaves Profil in dem PMOS-Bereich 202P. Nach dem Vorgang 116 geht das Verfahren 100 zu den Vorgängen 118 bis 124 weiter. Die Halbleitervorrichtung 200 am Ende des Vorgangs 122 ist in 27 gezeigt.
  • Kommen wir nun zu 2D, die ein Ablaufdiagramm für eine vierte Ausführungsform des Verfahrens 100 zeigt. Bei dieser alternativen Ausführungsform des Verfahrens 100 durchläuft das Verfahren 100 die Vorgänge 102 bis 112, während die Herstellung des Hochdotierungsbereichs 212 in dem Vorgang 104 ausgelassen wird. Nach dem Abscheiden des dielektrischen Materials für die Isolationselemente 250 geht das Verfahren 100 zu einem Vorgang 113 zum Durchführen einer Dotandenimplantation in dem NMOS-Bereich 202N weiter. In 28 wird eine Implantationsmaske 290 über der Halbleitervorrichtung 200 hergestellt. Bei einigen Ausführungsformen wird die Implantationsmaske 290 aus einem Fotoresist hergestellt, das durch Beschichtung aufgebracht wird und anschließend strukturiert wird, um eine Öffnung 292 über dem NMOS-Bereich 202N zu erzeugen. Dann wird eine Implantation mit einem p-Dotanden (die mit 208 bezeichnet ist) durchgeführt, um die Ätzrate der Isolationselemente 250 einzustellen. Der p-Dotand kann Bor, Indium oder eine Kombination davon sein. Die Implantation kann mit einer Energie von etwa 50 keV bis etwa 150 keV durchgeführt werden. Die Konzentration des p-Dotanden kann gleich oder kleiner als 102O/cm3 sein und kann z. B. etwa 1017/cm3 bis etwa 1020/cm3 betragen. Im Vergleich dazu weisen die Isolationselemente 250 in dem PMOS-Bereich 202P im Wesentlichen keine Dotanden auf. Dann wird die Implantationsmaske 290 zum Beispiel mit einem geeigneten Ablöseverfahren entfernt. Anschließend kann auch ein Temperprozess durchgeführt werden, um die Dotanden zu aktivieren. Nach dem Vorgang 113 geht das Verfahren 100 zu den Vorgängen 116 bis 124 weiter. Die Halbleitervorrichtung 200 am Ende des Vorgangs 122 ist in 29 gezeigt.
  • Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung, die jedoch nicht beschränkend sein sollen, können Vorzüge für eine Halbleitervorrichtung und deren Herstellung bieten. Die vorliegende Offenbarung stellt Verfahren zum Herstellen von Multigate-Transistoren in unterschiedlichen Bereichen der Halbleitervorrichtung mit unterschiedlichen Kanalhöhen und unterschiedlichen Oberseitenprofilen von STI-Bereichen zum Anpassen der Vorrichtungsleistung bereit. Außerdem können die Ausführungsformen des Verfahrens zum Einstellen der Ätzrate der Isolationselemente und zum entsprechenden Erzielen von unterschiedlichen Krümmungsprofilen in den STI-Bereichen problemlos in bestehende Halbleiter-Herstellungsprozesse integriert werden.
  • Bei einem beispielhaften Aspekt ist die vorliegende Offenbarung auf ein Verfahren gerichtet. Das Verfahren umfasst die folgenden Schritte: Bereitstellen eines Halbleitersubstrats mit einem ersten Bereich und einem zweiten Bereich; epitaxiales Aufwachsen einer Halbleiterschicht über dem Halbleitersubstrat; Strukturieren der Halbleiterschicht, um eine erste Finne in dem ersten Bereich und eine zweite Finne in dem zweiten Bereich herzustellen; Abscheiden einer dielektrischen Materialschicht auf Seitenwänden der ersten und der zweiten Finne; Durchführen eines Temperprozesses beim Eintreiben von Dotanden in die dielektrische Materialschicht, sodass eine Dotierungskonzentration in der dielektrischen Materialschicht in dem ersten Bereich höher als die in dem zweiten Bereich ist; und Durchführen eines Ätzprozesses zum Aussparen der dielektrischen Materialschicht, wodurch die Seitenwände der ersten und der zweiten Finne freigelegt werden. Eine Oberseite der ausgesparten dielektrischen Materialschicht in dem ersten Bereich ist niedriger als die in dem zweiten Bereich. Bei einigen Ausführungsformen umfasst das Verfahren vor dem epitaxialen Aufwachsen der Halbleiterschicht weiterhin ein Implantieren eines ersten Dotanden in das Halbleitersubstrat in dem ersten Bereich, wodurch ein dotierter Bereich in dem Halbleitersubstrat entsteht. Das Eintreiben der Dotanden in die dielektrische Materialschicht umfasst ein Eintreiben des ersten Dotanden in dem dotierten Bereich in einen unteren Teil der dielektrischen Materialschicht. Bei einigen Ausführungsformen weist nach dem Temperprozess ein oberer Teil der dielektrischen Materialschicht im Wesentlichen nicht den ersten Dotanden aus dem dotierten Bereich auf. Bei einigen Ausführungsformen wird durch das Strukturieren der Halbleiterschicht auch ein oberer Teil des Halbleitersubstrats strukturiert. Durch das Strukturieren der Halbleiterschicht wird der dotierte Bereich freigelegt. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin ein Abscheiden einer ersten Dotandenschicht über der zweiten Finne und einer zweiten Dotandenschicht über der ersten Dotandenschicht in dem zweiten Bereich; und ein Abscheiden der zweiten Dotandenschicht über der ersten Finne. Die erste und die zweiten Dotandenschicht haben entgegengesetzte Dotierungsarten. Bei einigen Ausführungsformen umfasst das Eintreiben der Dotanden in die dielektrische Materialschicht ein Eintreiben von Dotanden in der ersten und der zweiten Dotandenschicht in einen oberen und einen unteren Teil der dielektrischen Materialschicht. Bei einigen Ausführungsformen ist nach dem Aussparen der dielektrischen Materialschicht eine Kanalhöhe, die von der ersten Finne bereitgestellt wird, größer als eine Kanalhöhe, die von der zweiten Finne bereitgestellt wird. Bei einigen Ausführungsformen hat nach dem Aussparen der dielektrischen Materialschicht die Oberseite der ausgesparten dielektrischen Materialschicht konkave Profile mit unterschiedlichen Konkavtiefen in dem ersten und dem zweiten Bereich. Bei einigen Ausführungsformen bildet nach dem Aussparen der dielektrischen Materialschicht die Oberseite der ausgesparten dielektrischen Materialschicht einen ersten Seitenwandwinkel mit einer Seitenwand der ersten Finne und einen zweiten Seitenwandwinkel mit einer Seitenwand der zweiten Finne, wobei der erste Seitenwandwinkel größer als der zweite Seitenwandwinkel ist. Bei einigen Ausführungsformen ist der erste Seitenwandwinkel größer als etwa 55°, und der zweite Seitenwandwinkel ist größer als etwa 45°. Bei einigen Ausführungsformen dient der erste Bereich zum Herstellen von n-Transistoren, und der zweite Bereich dient zum Herstellen von p-Transistoren.
  • Bei einem weiteren beispielhaften Aspekt ist die vorliegende Offenbarung auf ein Verfahren zum Herstellen einer Multigate-Vorrichtung gerichtet. Das Verfahren umfasst die folgenden Schritte: Bereitstellen eines Halbleitersubstrats mit einem ersten Bereich und einem zweiten Bereich; Herstellen einer ersten und einer zweiten Finnenstruktur so, dass sie aus dem ersten bzw. dem zweiten Bereich herausragen; Abscheiden einer dielektrischen Materialschicht auf Seitenwänden und Oberseiten der ersten und der zweiten Finne; nach dem Abscheiden der dielektrischen Materialschicht Herstellen einer Implantationsmaske so, dass sie die dielektrische Materialschicht in dem zweiten Bereich bedeckt; Durchführen eines Implantationsprozesses mit der Implantationsmaske, um einen Dotanden in die dielektrische Materialschicht in dem ersten Bereich zu implantieren; Entfernen der Implantationsmaske; und Aussparen der dielektrischen Materialschicht in dem ersten und dem zweiten Bereich. Bei einigen Ausführungsformen dient der erste Bereich zum Herstellen von n-Transistoren, und der zweite Bereich dient zum Herstellen von p-Transistoren, und der Dotand ist ein p-Dotand. Bei einigen Ausführungsformen weist die dielektrische Materialschicht nach dem Implantationsprozess in dem ersten Bereich eine höhere Ätzrate auf als in dem zweiten Bereich während des Aussparens der dielektrischen Materialschicht. Bei einigen Ausführungsformen hat nach dem Aussparen der dielektrischen Materialschicht die erste Finnenstruktur eine höhere Seitenwand, die über der ausgesparten dielektrischen Materialschicht freiliegt, als die zweite Finnenstruktur.
  • Bei einem noch weiteren beispielhaften Aspekt ist die vorliegende Offenbarung auf eine Halbleitervorrichtung gerichtet. Die Halbleitervorrichtung weist Folgendes auf: ein Halbleitersubstrat; eine Mehrzahl von ersten Kanalschichten, die über einer ersten Mesa, die aus dem Halbleitersubstrat herausragt, vertikal aufeinandergestapelt sind; eine Mehrzahl von zweiten Kanalschichten, die über einer zweiten Mesa, die aus dem Halbleitersubstrat herausragt, vertikal aufeinandergestapelt sind; ein Isolationselement, das auf Seitenwänden der ersten Mesa und auf Seitenwänden der zweiten Mesa angeordnet ist; und eine Gatestruktur, die jede der ersten und der zweiten Kanalschichten umschließt. Eine Oberseite des Isolationselements schneidet die Seitenwände der ersten Mesa an einer ersten Position und die Seitenwände der zweiten Mesa an einer zweiten Position, die höher als die erste Position ist. Bei einigen Ausführungsformen hat ein unterer Teil der ersten Mesa eine höhere Dotierungskonzentration als ein unterer Teil der zweiten Mesa. Bei einigen Ausführungsformen sind die ersten Kanalschichten Teil eines n-Transistors, und die zweiten Kanalschichten sind Teil eines p-Transistors, wobei die Dotierungskonzentration die eines p-Dotanden ist. Bei einigen Ausführungsformen bildet die Oberseite des Isolationselements einen ersten Seitenwandwinkel mit den Seitenwänden der ersten Mesa und einen zweiten Seitenwandwinkel mit den Seitenwänden der zweiten Mesa, wobei der erste Seitenwandwinkel größer als der zweite Seitenwandwinkel ist. Bei einigen Ausführungsformen ist die zweite Position um etwa 5 nm bis etwa 25 nm höher als die erste Position.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/219903 [0001]

Claims (20)

  1. Verfahren, umfassend: Bereitstellen eines Halbleitersubstrats mit einem ersten Bereich und einem zweiten Bereich; epitaxiales Aufwachsen einer Halbleiterschicht über dem Halbleitersubstrat; Strukturieren der Halbleiterschicht, um eine erste Finne in dem ersten Bereich und eine zweite Finne in dem zweiten Bereich herzustellen; Abscheiden einer dielektrischen Materialschicht auf Seitenwänden der ersten und der zweiten Finne; Durchführen eines Temperprozesses beim Eintreiben von Dotanden in die dielektrische Materialschicht, sodass eine Dotierungskonzentration in der dielektrischen Materialschicht in dem ersten Bereich höher als die in dem zweiten Bereich ist; und Durchführen eines Ätzprozesses zum Aussparen der dielektrischen Materialschicht, wodurch die Seitenwände der ersten und der zweiten Finne freigelegt werden, wobei eine Oberseite der ausgesparten dielektrischen Materialschicht in dem ersten Bereich niedriger als die in dem zweiten Bereich ist.
  2. Verfahren nach Anspruch 1, das weiterhin Folgendes umfasst: vor dem epitaxialen Aufwachsen der Halbleiterschicht Implantieren eines ersten Dotanden in das Halbleitersubstrat in dem ersten Bereich, wodurch ein dotierter Bereich in dem Halbleitersubstrat entsteht, wobei das Eintreiben der Dotanden in die dielektrische Materialschicht ein Eintreiben des ersten Dotanden in dem dotierten Bereich in einen unteren Teil der dielektrischen Materialschicht umfasst.
  3. Verfahren nach Anspruch 2, wobei nach dem Temperprozess ein oberer Teil der dielektrischen Materialschicht im Wesentlichen nicht den ersten Dotanden aus dem dotierten Bereich aufweist.
  4. Verfahren nach Anspruch 2 oder 3, wobei durch das Strukturieren der Halbleiterschicht auch ein oberer Teil des Halbleitersubstrats strukturiert wird und der dotierte Bereich freigelegt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Abscheiden einer ersten Dotandenschicht über der zweiten Finne und einer zweiten Dotandenschicht über der ersten Dotandenschicht in dem zweiten Bereich; und Abscheiden der zweiten Dotandenschicht über der ersten Finne, wobei die erste und die zweite Dotandenschicht entgegengesetzte Dotierungsarten haben.
  6. Verfahren nach Anspruch 5, wobei das Eintreiben der Dotanden in die dielektrische Materialschicht ein Eintreiben von Dotanden in der ersten und der zweiten Dotandenschicht in einen oberen und einen unteren Teil der dielektrischen Materialschicht umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Aussparen der dielektrischen Materialschicht eine Kanalhöhe, die von der ersten Finne bereitgestellt wird, größer als eine Kanalhöhe ist, die von der zweiten Finne bereitgestellt wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Aussparen der dielektrischen Materialschicht die Oberseite der ausgesparten dielektrischen Materialschicht konkave Profile mit unterschiedlichen Konkavtiefen in dem ersten und dem zweiten Bereich hat.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Aussparen der dielektrischen Materialschicht die Oberseite der ausgesparten dielektrischen Materialschicht einen ersten Seitenwandwinkel mit einer Seitenwand der ersten Finne und einen zweiten Seitenwandwinkel mit einer Seitenwand der zweiten Finne bildet, wobei der erste Seitenwandwinkel größer als der zweite Seitenwandwinkel ist.
  10. Verfahren nach Anspruch 9, wobei der erste Seitenwandwinkel größer als etwa 55° ist und der zweite Seitenwandwinkel größer als etwa 45° ist.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Bereich zum Herstellen von n-Transistoren dient und der zweite Bereich zum Herstellen von p-Transistoren dient.
  12. Verfahren zum Herstellen einer Multigate-Vorrichtung, umfassend: Bereitstellen eines Halbleitersubstrats mit einem ersten Bereich und einem zweiten Bereich; Herstellen einer ersten und einer zweiten Finnenstruktur so, dass sie aus dem ersten bzw. dem zweiten Bereich herausragen; Abscheiden einer dielektrischen Materialschicht auf Seitenwänden und Oberseiten der ersten und der zweiten Finne; nach dem Abscheiden der dielektrischen Materialschicht Herstellen einer Implantationsmaske so, dass sie die dielektrische Materialschicht in dem zweiten Bereich bedeckt; Durchführen eines Implantationsprozesses mit der Implantationsmaske, um einen Dotanden in die dielektrische Materialschicht in dem ersten Bereich zu implantieren; Entfernen der Implantationsmaske; und Aussparen der dielektrischen Materialschicht in dem ersten und dem zweiten Bereich.
  13. Verfahren nach Anspruch 12, wobei der erste Bereich zum Herstellen von n-Transistoren dient und der zweite Bereich zum Herstellen von p-Transistoren dient, und der Dotand ein p-Dotand ist.
  14. Verfahren nach Anspruch 12 oder 13, wobei nach dem Implantationsprozess die dielektrische Materialschicht in dem ersten Bereich eine höhere Ätzrate als in dem zweiten Bereich während des Aussparens der dielektrischen Materialschicht zeigt.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei nach dem Aussparen der dielektrischen Materialschicht die erste Finnenstruktur eine höhere über der ausgesparten dielektrischen Materialschicht freiliegende Seitenwand aufweist, als die zweite Finnenstruktur.
  16. Halbleitervorrichtung mit: einem Halbleitersubstrat; einer Mehrzahl von ersten Kanalschichten, die über einer ersten Mesa, die aus dem Halbleitersubstrat herausragt, vertikal aufeinandergestapelt sind; einer Mehrzahl von zweiten Kanalschichten, die über einer zweiten Mesa, die aus dem Halbleitersubstrat herausragt, vertikal aufeinandergestapelt sind; einem Isolationselement, das auf Seitenwänden der ersten Mesa und auf Seitenwänden der zweiten Mesa angeordnet ist; und einer Gatestruktur, die jede der ersten und der zweiten Kanalschichten umschließt, wobei eine Oberseite des Isolationselements die Seitenwände der ersten Mesa an einer ersten Position und die Seitenwände der zweiten Mesa an einer zweiten Position schneidet, die höher als die erste Position ist.
  17. Halbleitervorrichtung nach Anspruch 16, wobei ein unterer Teil der ersten Mesa eine höhere Dotierungskonzentration als ein unterer Teil der zweiten Mesa hat.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die ersten Kanalschichten Teil eines n-Transistors sind und die zweiten Kanalschichten Teil eines p-Transistors sind, und die Dotierungskonzentration die eines p-Dotanden ist.
  19. Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, wobei die Oberseite des Isolationselements einen ersten Seitenwandwinkel mit den Seitenwänden der ersten Mesa und einen zweiten Seitenwandwinkel mit den Seitenwänden der zweiten Mesa bildet, wobei der erste Seitenwandwinkel größer als der zweite Seitenwandwinkel ist.
  20. Halbleitervorrichtung nach einem der Ansprüche 16 bis 19, wobei die zweite Position um etwa 5 nm bis etwa 25 nm höher als die erste Position ist.
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