TWI698002B - 積體電路裝置與記憶體陣列 - Google Patents

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Abstract

於此揭露之鰭式井帶係增進記憶體陣列之效能，例如靜態隨機存取記憶體。一示例性的積體電路(Integrated circuit：IC)裝置包含設置於第一型摻雜的摻雜區上的鰭式場效電晶體(Fin-like field effect transistor：FinFET)。FinFET包含摻雜第一型摻雜之第一摻雜濃度的第一鰭結構與第二型摻雜的第一源極/汲極特徵。IC裝置更包含設置於第一型摻雜之摻雜區上的鰭式井帶。鰭式井帶連接摻雜區至一電壓。鰭式井帶包含摻雜第一型摻雜之第二摻雜濃度的第二鰭結構與第一型摻雜的第二源極/汲極特徵。第二摻雜濃度大於(例如大於至少三倍)第一摻雜濃度。

Description

積體電路裝置與記憶體陣列
本揭示內容是關於一種積體電路裝置，特別是關於一種記憶體陣列的積體電路裝置。
靜態隨機存取記憶體(static random access memory：SRAM)通常係指任何只能在電源啟動時可保存已存之資料的記憶體或儲存裝置。隨著積體電路(integrated circuit：IC)科技往更小的製程世代進步，SRAMs通常與鰭式結構結合進SRAM單元裡以增進功效，例如鰭式場效電晶體(fin-like field effect transistor：FinFETs)，每個SRAM單元可儲存一位元的資料。因為SRAM單元的效能與佈圖相關甚大(例如，已知SRAM陣列中，內部SRAM單元與邊緣SRAM單元之效能便有不同)，鰭式井帶單元被用以實現穩定井位能、提供均勻電荷分布於整個SRAM陣列上，以及均勻化SRAM陣列上的所有SRAM單元的效能。然而，隨著鰭的尺寸縮小，鰭式井帶單元已被觀察到SRAM陣列的拾起電阻增加及/或閉鎖效應效能下降。相應地，即使現有的井帶單元已被SRAM陣列普遍充分地用於它們的用途上，SRAM陣列 也還未完全滿足於所有的需求。
本揭示內容之實施方式是關於一種積體電路裝置，其包含鰭式場效電晶體與鰭式井帶。鰭式場效電晶體設置於第一型摻雜之摻雜區上，該鰭式場效電晶體包含摻雜第一型摻雜之第一摻雜濃度的第一鰭結構與第二型摻雜之第一源極/汲極特徵，以及鰭式井帶設置於第一型摻雜之摻雜區上，其中鰭式井帶包含第二鰭結構與第一型摻雜之第二源極/汲極特徵，第二鰭結構摻第一型摻雜之第二摻雜濃度，其中第二摻雜濃度大於第一摻雜濃度，以及鰭式井帶連接摻雜區至一電壓。
本揭示內容之實施方式是關於一種記憶體陣列，其包含井帶單元之第一列、井帶單元之第二行與記憶體單元。記憶體單元以列與行排列，其中記憶體單元設置於井帶單元之第一列與井帶單元之第二列之間，因此記憶體單元之每一行設置於第一井帶與第二井帶之間。每一記憶體單元包含鰭式場效電晶體，鰭式場效電晶體設置於第一型摻雜之摻雜區上，該鰭式場效電晶體包含摻雜第一型摻雜之第一摻雜濃度的第一鰭結構與第二型摻雜之第一源極/汲極特徵。每一第一井帶單元與每一第二井帶單元包含鰭式井帶，鰭式井帶設置於第一型摻雜之摻雜區上，其中鰭式井帶包含摻雜第一型摻雜之第二摻雜濃度的第二鰭結構與第一型摻雜之第二源極/汲極特徵，其中第二摻雜濃度大於第一摻雜濃度，以及 鰭式井帶連接第一型摻雜之摻雜區至一電壓。
本揭示內容之實施方式是關於一種積體電路裝置，其包含p型井、n型鰭式場效電晶體與p型井帶。p型井設置於基板中。n型鰭式場效電晶體設置於p型井上，其中n型鰭式場效電晶體有第一p型鰭結構，第一p型鰭結構電性連接至p型井與設置於第一p型鰭結構上之第一閘極結構，因此第一閘極結構插入n型鰭式場效電晶體之n型源極/汲極特徵中。p型井帶設置於p型井上，其中p型井帶有第二p型鰭結構，第二p型鰭結構電性連接至p型井帶與第二閘極結構，因此第二閘極結構插入p型井帶之p型源極/汲極特徵中。第一p型鰭結構有第一p型摻雜濃度，以及第二p型鰭結構有第二p型摻雜濃度，且第二p型摻雜濃度大於第一p型摻雜濃度。
本揭示內容之實施方式是關於一種積體電路裝置，其包含n型井、p型鰭式場效電晶體與n型井帶。n型井設置於基板中。p型鰭式場效電晶體設置於n型井上，其中p型鰭式場效電晶體有第一n型鰭結構，第一n型鰭結構電性連接至n型井與設置於第一n型鰭結構上之第一閘極結構，因此第一閘極結構插入p型鰭式場效電晶體之p型源極/汲極特徵中。n型井帶設置於n型井上，其中n型井帶有第二n型鰭結構，第二n型鰭結構電性連接至n型井與設置於第二n型鰭結構上之第二閘極結構，因此第二閘極結構插入n型井帶之n型源極/汲極特徵中。第一n型鰭結構有第一n型摻雜濃度，以及第二n型鰭結構有第二n型摻雜濃度，且第二n型摻雜濃度大於第一n型摻雜濃度。
10:FinFET裝置
1B-1B、1C-1C、1D-1D、4B-4B、4C-4C:線段
12、312:基板
14、16:摻雜區
18A、18B:FinFET
39A、19B:井帶
VDD、VSS、VSS1、VSS2、VSS3:供應電壓
20A~20H、320、520A~520F、720A~720I:鰭
22、322:隔離特徵
30A~30G、330、530A~530D、730A~730E:閘極結構
32:閘極介電質
34:閘極電極
36:硬遮罩層
38:閘極間隔
40A~40D、340:磊晶源極/汲極特徵
42A~42D:矽化層
50、350:多層連接特徵
52、54、56、58、352~358:層間介電層
60A~60J、360、560A~560L、760A~760O:裝置層接點
70A~70I、370、770A~770K:導通孔
80A~80G、380、780A~780J:傳導線
M1、M2:金屬層
100、200、202A、202B:記憶體陣列
101:記憶體單元
103、203:控制器
105A、105B:虛擬單元
107A、107B、207:井帶單元
BL、BLB、WL、WBLB、WWL、RBL、RWL:線
300、400、500、600、700:SRAM陣列
314、316、514、516A、516B、714、714A、716B:井
390、390A~390D、392、394、396:區域
397、398:井帶結構
PU-1、PU-2、PD-1、PD-2、PG-1、PG-2、WPG-1、WPG-2、RPD、RPG:電晶體
410、420、610、620:反相器
SN、SNB、VDDN1、VDDN2、VSSN1、VSSN2、BLN:節點
602、604、702、704:埠
藉由閱讀以下對實施例之詳細描述可以更全面地理解本揭示案，參考附圖如下：第1A~1D圖繪示，根據本揭示文件之各種觀點，部分或全部之FinFET裝置片段地概略的示意圖；第2圖繪示，根據本揭示文件之各種觀點，記憶體陣列概略的平面圖，其記憶體陣列可實現本揭示內容所述之井帶；第3圖繪示，根據本揭示文件之各種觀點，另一記憶體陣列概略的平面圖，其記憶體陣列可實現本揭示內容所述之井帶；第4A~4C圖繪示，根據本揭示文件之各種觀點，部分記憶體陣列片段地概略的示意圖；第5圖繪示，根據本揭示文件之各種觀點，單埠SRAM單元之電路圖，其可實現記憶體陣列之記憶體單元；第6圖繪示，根據本揭示文件之各種觀點，單埠SRAM單元之平面圖，其可實現記憶體陣列之記憶體單元；第7圖繪示，根據本揭示文件之各種觀點，雙埠SRAM單元之電路圖，其可實現記憶體陣列之記憶體單元；以及第8圖繪示，根據本揭示文件之各種觀點，雙埠SRAM單元之平面圖，其可實現記憶體陣列之記憶體單元。
本揭示文件係相關一般積體電路(Intergrated circuit：IC)裝置，特別是關於鰭式井帶單元的IC裝置。
以下之揭露文件提供許多不同的實施例或例子，用以實施所提供之標的的不同特徵。以下描述的特定元件與設置的例子用以簡化本揭示文件。當然，該些示置與例子僅以舉例，本揭示文件並不受限於此。例如，敘述「形成第一特徵於第二特徵之上」可能包含「第一特徵與第二特徵有直接接觸」，亦可能包含「第一特徵與第二特徵之間有額外的特徵，因此第一特徵與第二特徵可能沒有直接接觸」。
以及，本揭示文件可能重複使用參考編碼及/或標號於不同的例子中。該重複之使用是為了簡化及清楚之用途，並不表示各種實施例及/或各種配置之間的關係。再者，於本揭示文件中，形成一特徵於、連接至、及/或耦接至另一特徵上，其實施例可包含該特徵直接接觸形成，實施例亦可包含額外的特徵插入形成，因此該特徵可能不會直接接觸。再者，空間相關詞語，例如「較低」、「較高」、「水平的」、「垂直的」、「大約」、「超過」、「低於」、「之下」、「上」、「下」、「頂部」、「底部」等，以及相關衍生的詞語跟組合(例如「水平地」、「向方地」、「向上地」等)，用於使本揭示文件之特徵間之關係易於理解。空間相關詞語涵蓋包含特徵的裝置各種不同的取向。
對先進IC製程世代而言，FinFET(亦被稱為非平面電晶體)成為前景看好的高效能低漏電之應用的候選結構。記憶體陣列(例如SRAM陣列)通常結合FinFET進記憶體單元內以增強效能，每個記憶體單元可儲存一位元的資料。 記憶體單元的效能與佈圖相關甚大。例如，已知記憶體陣列之內部記憶體單元與邊緣記憶體單元之效能便有不同。在一些實施例中，內部記憶體單元與邊緣記憶體單元表現出不同的閥值電壓(Vt)、不同的導通電流(Ion)，及/或不同的斷路電流(Ioff)。鰭式井帶(fin-based well strap)單元被用以實現穩定井位能、提供均勻電荷分布於整個記憶體陣列上，以及均勻化記憶體陣列上的所有記憶體單元的效能。鰭式井帶(亦被稱為電子結)將對應至記憶體單元之FinFET的井區域電性連接至電壓節點(或電壓線)。例如，鰭式n型井帶將對應至p型FinFET之n型井區域電性連接至電壓節點，該電壓節點與p型電晶體有關，鰭式p型井帶將對應至n型FinFET之p型井區電性連接至電壓節點，該電壓節點與n型電晶體有關。
隨著FinFET科技朝更小的製程世代進步(例如20奈米、16奈米、10奈米、7奈米，甚至更小)，鰭的線寬縮小與鰭的寬度縮小已被觀察到由鰭式井帶來的優點也減少。例如，鰭的寬度縮小造成井的拾起電阻增加，因此鰭式(非平面型)井帶之拾起電阻比平面型井帶的井的拾起電阻高很多。井的拾起電阻增加造成使用鰭式井帶的記憶體陣列之閉鎖效應的效能下降。本揭示文件訴求之鰭式井帶之調整可使效能顯著進步。於此所述，例如增加鰭式井帶之鰭之摻雜濃度可使與鰭式井帶相關之井的拾起電阻顯著下降並且不影響所欲的FinFET特徵(例如閥值電壓)，該鰭式井帶之鰭的摻雜濃度相關於對應至鰭式井帶之FinFET之鰭的摻雜濃度。降低井的拾起電阻可更增進預防記憶體陣列結合鰭式井帶之閉鎖 效應。不同的實施例可能會有不同的好處，並且任何實施例沒有必須擁有特定的優點。
第1A~1D圖為，根據本揭示文件之各種觀點，部分或全部之FinFET裝置10片段地概略的示意圖。第1A圖為FinFET裝置10簡化示意俯視圖(例如在x-y平面上)；第1B圖為FinFET裝置10沿第1A圖中之1B-1B線段的概略剖面圖(例如在y-z平面上)；第1C圖為FinFET裝置10沿第1A圖中之1C-1C線段的概略剖面圖(例如在x-z平面上)；以及第1D圖為FinFET裝置10沿第1A圖中之1D-1D線段的概略剖面圖(例如在x-z平面上)。FinFET裝置10通常係指任何鰭式裝置，其可被包含於微處理器、記憶體單元，及/或其他IC裝置中。在一些實施例中，FinFET裝置10為IC晶片、系統晶片(system on chip：SoC)之部分，或以下元件之部分，該些元件包含各種被動與主動微電子裝置，例如電阻、電容、電感、二極體、p型場效電晶體(p-type field effect transistors：PFETs)、n型場效電晶體(n-type field effect transistors：NFETs)、金氧半場效電晶體(metal-oxide-semiconductor field effect transistors：MOSFETs)，互補式金氧半(complementary metal-oxide-semiconductor)電晶體、雙極性接合面電晶體(bipolar junction transistors：BJTs)、縱向擴散金氧半(laterally diffused MOS：LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適元件，或其組合。為了易於清楚了解本揭示文件之發明實施例概念，第1A~1D圖已被簡化。額外的特徵可被加在FinFET裝置10上，並且在其他FinFET裝置10的實施 例中一些下述之特徵可被取代、調整或刪除。
FinFET裝置10包含基板(晶圓)12。在描述的實施例中，基板12包含矽。在替代地或額外地的實施例中，基板12包含其他半導體成分，例如鍺；化合物半導體，例如碳化矽，磷化矽，砷化鎵，磷化鎵，磷化碘，砷化碘，及/或銻化碘；合金半導體，例如矽鍺合金，矽磷碳合金，砷磷化鎵，砷化鋁銦，砷化鋁鎵，砷化鎵銦，磷化鎵銦，及/或砷磷化鎵銦；或其組合。替代地，基板12為絕緣層上半導體之基板，例如絕緣層上矽(silicon-on-insulator：SOI)基板，絕緣層上矽鍺(silicon germanium-on-insulator：SGOI)基板，或絕緣層上鍺(germanium-on-insulator：GOI)基板。絕緣層上矽基板可用氧原子佈植隔離(separation by implantation of oxygen：SIMOX)，晶圓鍵結，及/或其他合適方法製造。在一些實施例中，基板12包含一或多個三五族材料。在一些實施例中，基板12包含一或多個二六族材料。
依據FinFET裝置10之設計要求，基板12包含各種摻雜區。在一些實施例中，基板12包含p型摻雜(dopant)的p型摻雜區(例如p型井)，例如硼(例如氟化硼)、碘、其他p型摻雜，或其組合。在一些實施例中，基板12包含n型摻雜(dopant)的n型摻雜區(例如n型井)，例如磷、砷、其他n型摻雜，或其組合。在一些實施例中，基板12包含由p型摻雜與n型摻雜組合之摻雜區。各種摻雜區可直接於基板12上及/或基板12內形成，例如提供p型井結構、n型井結構、雙井結構、上拉結構，或其組合。離子佈植製程、擴散製程，及/或其他合適的摻雜製程可被實施 以形成各種摻雜區。在描述的實施例中，基板12包含n型摻雜區14(亦稱為n型井)與p型摻雜區16(亦稱為p型井)，該n型摻雜區14用於PMOS FinFET 18A，例如上拉(pull-up：PU)FinFET，該p型摻雜區16用於NMOS FinFET 18B，例如下拉(pull-down：PD)FinFET 18B，因此FinFET包含CMOS FinFET。n型井帶19A用以電性連接n型摻雜區14至第一供應電壓(例如供應電壓VDD)，以及p型井帶19B用以電性連接p型摻雜區16至第二供應電壓(例如供應電壓VSS)。在一些實施例中，供應電壓VDD為正供應電壓，以及供應電壓VSS為電性接地。在一些實施例中，n型摻雜區14有n型摻雜濃度為約5x1016每立方公分(cm-3)至約5x1019cm-3，以及p型摻雜區16有p型摻雜濃度為約5x1016cm-3至約5x1019cm-3。
FinFET裝置10包含設置於基板12上之鰭20A、鰭20B、鰭20C、鰭20D、鰭20E、鰭20F、鰭20G，以及鰭20H(亦稱為主動鰭區)。在第1A~1D圖中，p型EinFET 18A包含設置於(並且電性連接)p型摻雜區14之上之鰭20A與鰭20B，n型FinFET 18B包含設置於(並且電性連接)n型摻雜區16之上之鰭20C與鰭20D，n型井帶19A包含設置於(並且電性連接)n型摻雜區14之上之鰭20E與鰭20F，以及p型井帶19B包含設置於(並且電性連接)p型摻雜區16之上之鰭20G與鰭20H。為了增進FinFET裝置10的效能，FinFETs之鰭的摻雜濃度小於井帶之鰭的摻雜濃度。例如，在描述的實施例中，p型FinFET 18A之鰭20A、20B包含n型摻雜(以n表示)，以及n型FinFET 19A之鰭20E、20F包含n型摻雜(以n表示)，其中鰭20E、20F之n型摻雜 濃度大於鰭20A、20B之n型摻雜濃度。在一些實施例中，鰭20E、20F之n型摻雜濃度大於鰭20A、20B之n型摻雜濃度至少三倍。例如，當鰭20E、20F有n型摻雜濃度為約1x1015cm-3至約5x1018cm-3時，鰭20A、20B有n型摻雜濃度為約1x1015cm-3至約1x1018cm-3。在一些實施例中，n型摻雜區14之n型摻雜濃度大於鰭20A、20B之n型摻雜濃度，並且小於鰭20E、20F之n型摻雜濃度。在更進一步描述的實施例中，n型FinFET 18B之鰭20C、20D包含p型摻雜(以p表示)，以及p型井帶19B之鰭20G、20H包含p型摻雜(以p表示)，其中鰭20G、20H之p型摻雜濃度大於鰭20C、20D之p型摻雜濃度。在一些實施例中，鰭20G、20H之p型摻雜濃度大於鰭20C、20D之p型摻雜濃度至少三倍。例如，當鰭20G、20H有p型摻雜濃度為約5x1016cm-3至約5x1019cm-3時，鰭20C、20D有p型摻雜濃度為約1x1015cm-3至約1x1018cm-3。在一些實施例中，p型摻雜區16之p型摻雜濃度大於鰭20C、20D之p型摻雜濃度，並且小於鰭20G、20H之p型摻雜濃度。
即使P型FinFET 18A與n型FinFET 18B為多鰭FinFETs，以及井帶19A與井帶19B為多鰭井帶，但是本揭示文件涵蓋之實施例，如p型FinFET 18A、n型FinFET 18B、n型井帶19A，及/或p型井帶19B，包含更多或更少的鰭(例如單鰭)。鰭20A~20H大體上互相平行，每一鰭有定義在X方向上之寬度，定義在Y方向上之長度，以及定義在Z方向上之高度。本揭示文件涵蓋各種可能由製程產生之鰭20A~20H之高度、寬度與長度之變化。例如，在第1C圖與第1D圖中，鰭20A~20H之 寬度從鰭20A~20H之上部分變化至鰭20A~20H之下部分。在描述的實施例中，鰭20A~20H之寬度從鰭20A~20H之上部分錐化至鰭20A~20H之下部分，因此鰭20A~20H之上部分平均之寬度小於此鰭20A~20H之下部分平均之寬度。在一些實施例中，寬度可依據鰭20A~20H之不同的高度從5奈米(nanometers：nm)變化至15nm。在一些實施例中，鰭20A~20H之寬度依鰭20A~20H之位置而變化，該鰭20A~20H之位置相關於另一個及/或相關於其他FinFET裝置10之特徵。例如，中心鰭之寬度可能比邊緣鰭之寬度大。另一個替代的例子，中心鰭之寬度比邊緣鰭之寬度小。在此二個實施例中，邊緣鰭之寬度可表示邊緣鰭之平均寬度，以及中心鰭之寬度可表示中心鰭之平均寬度。在一些實施例中，p型FinFET 18A之鰭20A、20B之寬度與n型FinFET 18B之鰭20C、20D之寬度不同。在一些實施例中，寬度沒有錐化，因此，隨著高度的變化，鰭20A~20H之至少一鰭之寬度大體上是相同的。
每個鰭20A~20H有至少一個通道區、至少一個源極區，以及至少一個汲極區，並沿著Y方向定義其長度，其中通道區設置於源極區及汲極區(通常稱為源極/汲極區)之間。通道區包含定義於側牆部分之間的頂部，其中頂部與側牆部分銜接(engage)閘極結構(於後述之)，因此電流可以在操作時流經源極/汲極區之間。源極/汲極區亦包含側牆部分間的頂部。在一些實施例中，鰭20A~20H為基板12之部分(例如基板12之材料層的部分)。例如，基板12包含矽，鰭20A~20H包含矽。替代地，在一些實施例中，鰭20A~20H定義於一材料層中，例如一或多 個半導體材料層重疊於基板12上。例如，鰭20A~20H可包含設置於基板12之上的各種半導體層(例如異質結構)之半導體材料層堆。半導體層可包含任何合適的半導體材料，例如矽、鍺、矽鍺合金、其他合適的半導體材料，或其組合。半導體層可包含相同或不同的材料、蝕刻率、原子組百分比、重量組成百分比、厚度，及/或依FinFET裝置10之設計需求之設置。在一些實施例中，半導體層堆包含交替的半導體層，例如由第一材料組成之半導體層與由第二材料組成之半導體層。例如，半導體層堆交替堆疊矽層與鍺層(例如從下到上之結構為矽鍺合金/矽/矽鍺合金/矽/矽鍺合金/矽)。在一些實施例中，半導體層堆包含相同材料但是有交替不同原子組成率的半導體層，例如由第一原子百分比的半導體層與由第二原子百分比的半導體層。例如，半導體層堆包含矽鍺合金層，其矽鍺合金(SiGe)層有交替的矽及/或鍺的原子組百分比(例如從下到上之結構為SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed，a與c為矽的不同原子百分比，b與d為鍺的不同原子百分比)。
鰭20A~20H以任何合適的製程形成於基板12之上。在一些實施例中，如第1A~1D圖所繪示，執行沉積、顯影及/或蝕刻組合的製程以定義由基板12延伸之鰭20A~20H。例如，形成鰭20A~20H包含執行微影製程以形成有圖形的阻擋層於基板12上(或一材料層上，例如設置於基板12上的異質結構)，以及執行蝕刻製程以將由有圖形的阻擋層定義之圖形轉換到基板12上(或該材料層，例如設置於基板12上的異質結構)。微影製程可包含形成一阻擋層於基板12 上(例如旋轉塗佈)、執行軟烤製程、執行使用遮罩之曝光製程、執行硬烤製程，以及執行顯影製程。在曝光製程中，阻擋層曝曬於輻射能量下(例如紫外線(ultraviolet：UV)、深紫外線(deep UV：DUV)，或極紫外線(extreme UV：EUV))，遮罩依遮罩及/或遮罩類型之遮罩圖案阻擋、穿透，及/或反射輻射至阻擋層(例如二元遮罩、相偏移遮罩，或EUV遮罩)，因此對應遮罩之圖案之影像被投影至阻擋層上。因為阻擋層對輻射能量敏感，阻擋層之曝光部分產生化學變化，以及阻擋層曝光(或非曝光)部分於顯影製程中溶解，其中阻擋層溶解依據阻擋層之特性及顯影製程之顯影液之特性。顯影之後，有圖案之阻擋層包含對應至遮罩的圖案。蝕刻製程使用有圖案之阻擋層用以做為蝕刻遮罩以除去基板12之部分(或設置於基板12上之材料層)。蝕刻製程可包含乾式蝕刻(例如反應式離子蝕刻(reactive ion etching：RIE)製程)、濕式蝕刻製程、其他合適的蝕刻製程，或其組合。於蝕刻製程後，例如藉由阻擋層剝離製程，有圖案之阻擋層被移除於基板12。替代地，鰭20A~20H由多重圖案化製程形成，例如雙重圖案微影(double patterning lithography：DPL)製程(例如顯影-蝕刻-顯影-蝕刻製程(lithography-etch-lithography-etch：LELE)、自體對位雙重圖案製程(self-aligned double patterning：SADP)、介電質間隔物製程(spacer-is-dielectric：SID)、其他雙重圖案製程，或其組合)、三重圖案化製程(例如顯影-蝕刻-顯影-蝕刻-顯影-蝕刻製程 (lithography-etch-lithography-etch-lithography-etch：LELELE)、自我對位三重圖案化製程(self-aligned triple patterning：SATP)、其他三重圖案化製程，或其組合)、多重圖案化製程(例如自我對位四重圖案化(self-aligned quadruple patterning：SAQP)製程)，或其組合。在一些實施例中，定向自組裝(directed self-assembly：DSA)技術用以實現於鰭20A~20H之形成。更進一步，在一些實施例中，曝光製程可藉由無遮罩微影、電子束(e-beam)微影、離子束微影，及/或奈米壓印於阻擋層及/或其他層的圖案化來實現。
在一些實施例中，摻雜區14及/或摻雜區16形成於鰭20A~20H形成之後。在此類實施例中，當摻雜區14形成時(例如離子佈植製程及/或擴散製程)執行微影製程以遮罩(遮蓋)鰭20C、20D、20G與20H，以及當摻雜區16形成時(例如離子佈植製程及/或擴散製程)執行微影製程以遮罩鰭20A、20B、20E與20F。在一些實施例中，摻雜區14及/或摻雜區16形成於鰭20A~20H形成之前。在一些實施例中，額外的微影製程及/或摻雜製程被執行以增加n型井帶19A及/或p型井帶19B的摻雜濃度。例如，當執行摻雜製程以增加n型井帶19A之鰭20E與鰭20F之摻雜濃度時，執行微影製程以遮罩鰭20A~20D、鰭20G與鰭20H。在另一個例子中，當執行摻雜製程以增加p型井帶19B之鰭20G與鰭20H之摻雜濃度時，執行微影製程以遮罩鰭20A~20D、鰭20E與鰭20F。於本揭示文件之增加鰭20E-20H之摻雜濃度涵蓋任何合適的 摻雜製程。
一或多個隔離特徵22形成於基板12之上及/或基板12之內以隔離FinFET裝置10之各種區，例如各種裝置區。例如，隔離特徵22將主動裝置區及/或被動裝置區相互分開及隔離，例如p型FinFET 18A、n型FinFET 18B、n型井帶19A與p型井帶19B。隔離特徵22更將鰭20A~20H相互分開與隔離。在描述的實施例中，隔離特徵22包圍鰭20A~20H之底部。隔離特徵22包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如包含矽、氧、氮、碳或其他合適隔離成分)，或其組合。隔離特徵22可包含不同結構，例如淺溝槽隔離(shallow trench isolation：STI)結構、深溝槽隔離(deep trench isolation：DTI)結構及/或局部矽氧化(local oxidation of silicon：LOCOS)結構。在一些實施例中，STI特徵可於基板12上蝕刻一溝槽(例如使用乾式蝕刻及/或濕式蝕刻製程)並且以隔離材料填補該溝槽(例如使用化學氣相沉積(chemical vapor deposition：CVD)或旋轉塗佈式玻璃製程)而形成。執行化學機械研磨(chemical mechanical polishing：CMP)製程可以除去過多之隔離材料及/或將隔離特徵22之頂表面平坦化。在一些實施例中，STI特徵可在形成鰭20A~20H之後於基板12上沉積隔離材料形成，因此隔離材料層填補鰭20A~20H之間的間隔(溝槽)，並且回蝕刻隔離材料以形成隔離特徵22。在一些實施例中，隔離特徵22包含填補溝槽之多層結構，例如設置於線狀介電層之上的塊狀介電層，其塊狀介電層與線狀介電層包含依設計需求所需之 材料(例如塊狀介電層包含設置於包含熱氧化物之線狀介電層之上的氮化矽)。在一些實施例中，隔離特徵22包含設置於摻雜線狀層之上的介電層(包含例如硼矽玻璃(boron silicate glass：BSG)或磷矽玻璃(phosphosilicate glass：PSG))。
各種不同的閘極結構設置於鰭20A~20H之上，例如閘極結構30A、閘極結構30B、閘極結構30C、閘極結構30D、閘極結構30E、閘極結構30F與閘極結構30G。閘極結構30A~30G沿X方向延伸(例如大體上垂直於鰭20A~20H)。在描述的實施例中，閘極結構30B與閘極結構30C設置於鰭20A~20D之通道區之上。在一些實施例中，閘極結構30B與閘極結構30C分別地包覆鰭20A~20D之通道，從而分別地插入鰭20A~20D之源極/汲極區。閘極結構30B與閘極結構30C分別地銜接鰭20A~20D之通道，因此電流可以在操作時分別地流經鰭20A~20D之源極/汲極區之間。在更進一步描述的實施例中，閘極結構30B與閘極結構30C為主動閘極結構，其閘極結構30A與閘極結構30D~30G為虛擬閘極結構。「主動閘極結構」一般係指FinFET裝置10之電性功能閘極結構，「虛擬閘極結構」一般係指FinFET裝置10之電性非功能閘極結構。在一些實施例中，虛擬閘極結構模擬主動閘極結構之物理性質，例如主動閘極結構之物理尺寸，但在FinFET裝置10內無法電性地操作(換句話說，不可使電流流經源極/汲極區之間)。在第1A~1D圖中，閘極結構30A與閘極結構30D~30G包覆鰭20A~20D之部分，因此閘極結構30A 與閘極結構30D~30G分別地插入覆鰭20A~20H之源極/汲極區。在一些實施例中，閘極結構30A與閘極結構30D~30G可大體上使製程環境均勻化、使鰭20A~20H之源極/汲極區之蝕刻率(例如形成源極/汲極凹槽時)均勻化，及/或大體上使平面平坦化(例如，藉由(或預防)CMP導致之碟狀效應)；使製程環境均勻化例如使磊晶材料於鰭20A~20H之源極/汲極區成長時均勻化(例如形成磊晶源極/汲極特徵時)。
閘極結構30A~30G包含閘極堆用以依據FinFET裝置10之設計要求達到所欲之功能，因此閘極結構30A~30G包含相同或不同的層及/或材料。在描述的實施例中，閘極結構30A~30G有閘極堆其包含閘極介電質32、閘極電極34與硬遮罩層36。閘極介電質32均勻一致地設置於鰭20A~20H以及隔離特徵22之上，因此閘極介電質32有一大體上均勻的厚度。在描述的實施例中，閘極介電質32設置於FinFET裝置10之側牆表面與底表面之上以定義閘極結構30A~30G。閘極介電質32包含介電材料，例如氧化矽、高介電係數介電材料、其他合適介電材料，或其組合。在描述的實施例中，閘極介電質32包含高介電係數介電材料(亦可稱為高介電係數介電層)，例如二氧化鉿(HfO2)、矽酸鉿(HfSiO)、矽氧氮酸鉿(HfSiON)、鉭酸鉿(HfTaO)、鈦酸鉿(HfTiO)、鋯酸鉿(HfZrO)、氧化鉻、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適高介電係數介電材料，或其組合。高介電係數介電材料通常係指介電材料擁有高介電係數，例如介電係數大於氧化矽的介電係數(氧化矽的介電 係數約為3.9)。在一些實施例中，閘極介電質32更包含介面層(包含介電材料，例如氧化矽)與隔離特徵22，介面層設置於高介電係數介電材料層與鰭20A~20H之間。閘極電極34設置於閘極介電質32之上。閘極電極34包含導電材料。在一些實施例中，閘極電極34包含多個層，例如加蓋層、工作功能層、黏著/阻擋層，與金屬填補(塊)層。加蓋層可包含可預防或消除於閘極介電質32與閘極結構30A~30G之間之成分之擴散及/或反應(特別是包含金屬之閘極層)之材料。在一些實施例中，加蓋層包含金屬與氮，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(W2N)、氮矽化鈦(TiSiN)、氮矽化鉭(TaSiN)，或其組合。工作層可包含導電材料使其擁有所欲之工作功能(例如n型工作功能或p型工作功能)，該導電材料例如為n型工作功能材料及/或p型工作功能材料。P型工作功能材料包含TiN、TaN、銣(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、矽化鋯(ZrSi2)、矽化鉬(MoSi2)、矽化鉭(TaSi2)、矽化鎳(NiSi2)、其他p型工作材料，或其組合。N型工作功能材料包含鈦(Ti)、鋁(Al)、銀(Ag)、錳(Mn)、鋯(Zr)、鋁化鈦(TiAl)、碳鋁化鈦(TiAlC)、碳化鉭(TaC)、氰化鉭(TaCN)、氮矽化鉭(TaSiN)、鋁化鉭(TaAl)、碳鋁化鉭(TaAlC)、氮鋁化鉭(TaAlN)、其他n型工作功能材料，或其組合。黏著/阻擋層可包含增進相鄰層間的黏著性之材料、及/或阻擋及/或減少閘極層間的擴散之材料，該些材料例如工作功能層與金屬填補層。例如，黏著/阻擋層包含金屬(例如鎢、鋁、鉭、鈦、鎳、銅、鈷、其他合適金屬，或其組合)、 金屬氧化物、金屬氮化物(例如TiN)，或其組合。金屬填補層可包含合適的導電材料，例如鋁、鎢，及/或銅。閘極介電質32及/或閘極電極34可能包含多數其他層，例如加蓋層、介面層、擴散層、阻擋層、硬遮罩層，或其組合。硬遮罩層36包含任何合適的材料，例如矽與氮(例如氮化矽)。在一些實施例中，因為閘極結構30A~30D橫跨p型FinFET 18A與n型FinFET 18B，以及閘極結構30E~30G橫跨n型井帶19A與p型井帶19B，閘極結構30A~30D可能有不同層於對應至p型FinFET 18A與n型FinFET 18B之區中，以及閘極結構30E~30G可能有不同層於對應至n型井帶19A與p型井帶19B之區中。
閘極結構30A~30G之閘極堆依據閘極最後製程、閘極第一製程，或複合式閘極第一/最後製程而製造。在閘極最後製程實施例中，閘極結構30A~30G中一或多個包含虛擬閘極堆，該虛擬閘極堆於後被金屬閘極堆取代。虛擬閘極堆包含例如介面層(包含例如氧化矽)與虛擬閘極電極層(包含例如多晶矽)。在這類的實施例中，虛擬閘極電極層從開口(凹槽)被移除，閘極介電質32及/或閘極電極34於後在開口處形成。在一些實施例中，當至少一閘極結構30A~30G之虛擬閘極堆被保留時，至少一閘極結構30A~30G之虛擬閘極堆被金屬閘極堆取代。閘極最後製程及/或閘極第一製程可藉由沉積製程、微影製程、蝕刻製程、其他合適製程，或其組合。沉積製程包含CVD、物理氣相沉積(physical vapor deposition：PVD)、原子層沉積(atomic layer deposition：ALD)、高密度電漿 CVD(high density plasma CVD：HDPCVD)、金屬有機物CVD(metal organic CVD：MOCVD)、遠距電漿CVD(remote plasma CVD：RPCVD)、電漿增強CVD(plasma enhanced CVD：PECVD)、低壓CVD(low pressure CVD：LPCVD)、原子層CVD(atomic layer CVD：ALCVD)、大氣壓力CVD(atmospheric pressure CVD：APCVD)、電/化鍍、其他合適方法，或其組合來實現。顯影圖案化製程包含阻擋物塗佈(例如旋轉塗佈)、軟烤、遮罩對位、曝光、曝光後加熱、顯影、沖洗、乾燥(例如硬烤)、其他合適步驟，或其組合。替代地，曝光微影製程可被其他方法協助、實施或取代，例如無遮罩微影術、電子束微影或離子束微影。蝕刻製程包含乾式蝕刻、濕式蝕刻、其他蝕刻製程，或其組合。
閘極結構30A~30G更分別包含分別相鄰於(例如沿著側牆)閘極堆的閘極間隔38。閘極間隔38由任何合適的製程形成，且閘極間隔38包含介電材料。介電材料可包含矽、氧、碳、氮、其他合適材料，或其組合(例如氧化矽、氮化矽、氮氧化矽，或碳化矽)。例如，在描述的實施例中，包含矽與氮之介電層，例如氮化矽層，可沉積於基板12上且於後以非等向蝕刻形成閘極間隔38。在一些實施例中，閘極間隔38包含多層結構，例如第一介電層包含氮化矽以及第二介電層包含氧化矽。在一些實施例中，閘極間隔38包含多於一組間隔，例如密封間隔、位移間隔、犧牲間隔、虛擬間隔，及/或主要間隔，其與閘極堆相鄰形成。在一些實施例中，各種間隔組可包含有不同的蝕刻率的材料。例如，包含矽與氧 之第一介電層可被沉積於基板12之上，且於後以非均向蝕刻形成設定相鄰於閘極堆的第一間隔組，以及包含矽與氮之第二介電層可被沉積於基板12之上，且於後以非等向蝕刻形成相鄰於第一間隔組的第二間隔組。於閘極間隔38形成之前及/或之後，佈植、擴散、及/或退火製程可能被執行以形成輕摻雜源極與汲極(lightly doped source and drain：LDD)特徵及/或重摻雜源極與汲極(heavily doped source and drain：HDD)特徵於鰭20A~20H中(兩者均無顯示於第1A~1D圖中)。
磊晶源極特徵與磊晶汲極特徵(稱為磊晶源極/汲極特徵)設置於鰭20A~20H之源極/汲極區之上。例如，半導體材料以磊晶方式成長於鰭20A~20H之上以形成磊晶源極/汲極特徵40A~40D。在一些實施例中，磊晶源極/汲極特徵40A~40D為在鰭凹槽製程(例如回蝕刻製程)之後形成於鰭20A~20H之源極/汲極區之上，因此磊晶源極/汲極特徵40A~40D從有凹槽的鰭20A~20H中成長。在一些實施例中，磊晶源極/汲極特徵40A~40D包覆鰭20A~20H之源極/汲極區。在此類實施例中，鰭20A~20H可能不由鰭凹槽製程形成。在第1C圖與第1D圖中，磊晶源極/汲極特徵40A~40D沿著X方向(在一些實施例中，大體上垂直於鰭20A~20H)縱向延伸(成長)，因此磊晶源極/汲極特徵40A~40D為合併橫跨多於一個鰭的磊晶源極/汲極特徵。例如，磊晶源極/汲極特徵40A橫跨鰭20A、20B；磊晶源極/汲極特徵40B橫跨鰭20C、20D；磊晶源極/汲極特徵40C橫跨鰭20E、20F；磊晶 源極/汲極特徵40D橫跨鰭20G、20H。磊晶製程可藉由CVD沉積技術(例如VPE、超高真空CVD(ultra-high vacuum CVD：UHV-CVD)、LPCVD、及/或PECVD)、分子束磊晶、其他合適的選擇性磊晶生長(selective epitaxial growth：SEG)製程，或其組合來實現。磊晶製程可使用氣相及/或液相前置物，該前置物可與基板12之組成成分反應。磊晶源極/汲極特徵40A~40D為n型摻雜及/或p型摻雜。P型FinFET 18A與n型井帶19A有相反摻雜的磊晶源極/汲極特徵，以及n型FinFET 18B與p型井帶19B有相反摻雜的磊晶源極/汲極特徵。在描述的實施例中，p型FinFET 18A與p型井帶19B包含p型摻雜，以及n型FinFET 18B與n型井帶19A包含n型摻雜。例如，對於p型FinFET 18A(有一p型通道)與p型井帶19B，磊晶源極/汲極特徵40A、40D為包含矽及/或鍺之磊晶層，其包含矽鍺之磊晶層為摻雜硼、碳、其他p型摻雜，或其組合之摻雜(例如形成矽：鍺：硼磊晶層或矽：鍺：碳磊晶層)。在更進一步的例子中，對於n型FinFET 18B(有一n型通道)與n型井帶19A，磊晶源極/汲極特徵40B、40C為包含矽及/或碳之磊晶層，其中含矽之磊晶層或含矽-碳之磊晶層摻雜磷、砷、其他n型摻雜，或其組合之摻雜(例如形成矽：磷磊晶層、矽：碳磊晶層，或矽：碳：磷磊晶層)。在第1A圖中，磊晶源極/汲極特徵40A~40D被描繪為氧化定義(oxide definition：OD)區，磊晶源極/汲極特徵40A、40D可被重p型摻雜濃度氧化定義(P+ OD)區替代，以及磊晶源極/汲極特徵40B、40C可被重n型摻雜濃度氧化定義(N+ OD)區替代。在一些實施例 中，磊晶源極/汲極特徵40A~40D包含在通道區中可達到所欲之拉伸應力及/或壓縮應力的材料及/或摻雜。在一些實施例中，磊晶源極/汲極特徵40A~40D於沉積時加入雜質使其摻雜，其雜質為磊晶製程之材料源。在一些實施例中，磊晶源極/汲極特徵40A~40D於沉積製程之後的離子佈植製程進行摻雜。在一些實施例中，執行退火製程以活化磊晶源極/汲極特徵40A~40D及/或FinFET裝置10之源極/汲極區中之摻雜，例如HDD區及/或LDD區。
在一些實施例中，矽化層形成於磊晶源極/汲極特徵40A~40D之上。在一些實施例中，矽化層42A~42D以沉積一金屬層於磊晶源極/汲極特徵40A~40D之上而形成。金屬層包含任何適合增進矽化結構，例如鎳、鉑、鈀、釩、鈦、鈷、鉭、鐿、鋯、其他合適金屬，或其組合的材料。接著，加熱積體電路裝置10(例如實施退火製程)以使磊晶源極/汲極特徵40A~40D之組成成分(例如矽及/或鍺)與金屬反應。矽化層因此包含金屬與磊晶源極/汲極特徵40A~40D之組成成分(例如矽及/或鍺)。在一些實施例中，矽化層包含矽化鎳、矽化鈦，或矽化鈷。任何未反應的金屬，例如金屬層剩餘部分，將被合適的製程選擇性的移除(例如蝕刻製程)。在一些實施例中，矽化層與磊晶源極/汲極特徵40A~40D合併稱為積體電路裝置10的磊晶源極/汲極特徵。
多層連接(multilayer interconnect：MLI)特徵50設置於基板12之上。MLI特徵50電性耦接至FinFET裝置10之各種裝置(例如電晶體、電阻、電容、及/或電感)及/ 或元件(例如閘極結構及/或源極/汲極特徵)，因此各種裝置及/或元件可以依FinFET裝置10設計之需求操作。MLI特徵50包含介電層與用以形成各種連接結構的導電層(例如金屬層)的組合。導電層用以形成垂直連接特徵及/或水平連接特徵，垂直連接特徵例如裝置層接點及/或導通孔，水平連接特徵例如傳導線。垂直連接特徵通常連接MLI特徵50的不同層(或不同平面)的水平連接特徵。於FinFET裝置10操作中，連接特徵用以在FinFET裝置10的裝置及/或元件之間傳送訊號，及/或分散訊號(例如時脈訊號、電壓訊號，及/或接地訊號)至FinFET裝置10的裝置及/或元件。值得注意的是雖然MLI特徵50以給定數量的介電層與導電層描繪，本揭示文件仍然涵蓋有更多或更少的介電層及/或導電層之MLI特徵50。
MLI特徵50包含一或多個介電層，例如設置於基板12之上的層間介電(interlayer dielectric：ILD)層52(ILD-0)、設置於ILD層52之上的ILD層54(ILD-1)、設置於ILD層54之上的ILD層56(ILD-2)，及設置於ILD層56之上的ILD層58(ILD-3)。ILD層52~58包含介電材料，其介電材料包含例如氧化矽、氮化矽、氮氧化矽、四氧乙基之氧化物、PSG、硼磷矽玻璃(boron phosphor silicate glass：BPSG)、低介電係數介電材料、其他合適介電材料，或其組合。舉例來說，低介電係數介電材料包含氟矽玻璃(FSG)、摻碳氧化矽、Black Diamond®(Applied Materials of Santa Clara,California)、Xerogel、Aerogel、非晶氟碳、Parylene、BCB、SiLKR(Dow Chemical,Midland,Michigan)、聚酰亞胺、其他低介電係數 介電材料，或其組合。在描述的實施例中，ILD層52~58為介電層其包含低介電係數介電材料(通常係指低介電係數介電材料層)。在一些實施例中，低介電係數介電材料通常係指擁有介電係數(k)小於3的材料。ILD層52~58可包含有多個介電材料的多層結構。MLI特徵50可更包含一或多個設置於ILD層52~58之間的接觸蝕刻停止層(contact etch stop layers：CESLs)，例如設置於ILD層52與ILD層54之間的CESL、設置於ILD層54與ILD層56之間的CESL，及設置於ILD層56與ILD層58之間的CESL。在一些實施例中，CESL設置於基板12及/或隔離特徵22與ILD層52之間。CESLs包含與ILD層52~58不同之材料，例如CESLs之介電材料其與ILD層52~58之介電材料不同。例如，ILD層52~58包含低介電係數介電材料，CESLs包含矽與氮，例如氮化矽或氮氧化矽。ILD層52~58以沉積製程形成於基板12之上，沉積製程例如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電/化鍍、其他合適方式，或其組合。在一些實施例中，ILD層52~58以可流動CVD(flowable CVD：FCVD)製程形成，FCVD製程包含例如沉積可流動材料於基板12之上以及以合適的技術將可流動材料轉換成固體材料，合適的技術包含熱退火及/或紫外線照射。在ILD層52~58沉積之後，執行CMP製程及/或其他平坦化製程，因此ILD層52~58有一大體上平坦的表面。
裝置層接點60A~60J、導通孔70A~70I，與傳導線80A~80G(總稱為MLI特徵50的第一金屬層(M1))設置於ILD層52~58之上以形成連接結構。裝置層接點60A~60J、導 通孔70A~70I，與傳導線80A~80G包含任何合適導電材料，例如鉭、鈦、鋁、銅、鈷、鎢、氮化鈦、氮化鉭、其他合適導電材料，或其組合。各種層中的裝置層接點60A~60J、導通孔70A~70I，及/或傳導線80A~80G可由各種導電材料組成，例如阻擋層、黏著層、線層、塊層、其他合適的層，或其組合。在一些實施例中，裝置層接點60A~60J包含鈦、氮化鈦，及/或鈷；導通孔70A~70I包含鈦、氮化鈦，及/或鎢；以及傳導線80A~80G包含銅、鈷，及/或銣。裝置層接點60A~60J、導通孔70A~70I，與傳導線80A~80G藉由圖案化ILD層52~58來形成。圖案化ILD層52~58可包含微影製程及/或蝕刻製程以形成開口(凹槽)，例如對應於ILD層52~58中之接點開口、導通孔開口，及/或線開口。在一些實施例中，微影製程包含形成阻擋顯影層於ILD層52~58之上，以圖案化輻射曝光阻擋顯影層，顯影該阻擋顯影層，從而形成可用於蝕刻對應於ILD層52~58中的開孔之遮罩元件的圖案化阻擋顯影層。蝕刻製程包含乾式蝕刻、溼式蝕刻、其他蝕刻製程，或其組合。之後，開口以一或多種導電材料填補。導電材料可以PVD、CVD、ALD、電鍍、化鍍、其他合適沉積製程，或其組合沉積。之後，任何過量之導電材料可被平坦化製程去除，例如CMP製程，從而平坦化ILD層52~58之上表面、裝置層接點60A~60J、導通孔70A~70I，及/或傳導線80A~80G。
裝置層接點60A~60J(亦稱為局部連接或局部接點)電性耦接及/或物理耦接IC裝置特徵，例如耦接p型FinFET 18A、n型FinFET 18B、n型井帶19A，以及p 型井帶19B的特徵至MLI特徵50的導通孔70A~70I。例如，裝置層接點60A~60J為金屬-裝置(MD)接點，其通常係指FinFET裝置10的導電區域的接點，例如源極/汲極區。在描述的實施例中，裝置層接點60A與裝置層接點60B設置於對應的磊晶源極/汲極特徵40A之上，因此裝置層接點60A、60B物理(或直接)連接p型FinFET 18A之源極/汲極區至對應的導通孔70A與導通孔70B；裝置層接點60D與裝置層接點60E設置於對應的磊晶源極/汲極特徵40B之上，因此裝置層接點60D、60E物理(或直接)連接n型FinFET 18B之源極/汲極區至對應的導通孔70C與導通孔70D。在更進一步描述的實施例中，裝置層接點60G與裝置層接點60H設置於對應的磊晶源極/汲極特徵40C之上，因此裝置層接點60G、60H物理(或直接)連接n型井帶19A之源極/汲極區至對應的導通孔70F與導通孔70G；以及裝置層接點60I與裝置層接點60J設置於對應的磊晶源極/汲極特徵40D之上，因此裝置層接點60I、60J物理(或直接)連接p型井帶19B之源極/汲極區至對應的導通孔70H與導通孔70I。在更進一步描述的實施例中，裝置層接點60C設置於對應的磊晶源極/汲特徵40A之上以及裝置層接點60F設置於對應的磊晶源極/汲特徵40B之上，但置層接點60C、60F無更進一步連接p型FinFET 18A與n型FinFET 18B之源極/汲極區至MLI特徵50的另一導電特徵。在一些實施例中，裝置層接點60C、60F為虛擬接點，其有相似於裝置層接點60A、60B、60D，及60E的物理性質，使能夠有大體上均勻的製程環境。雖然裝置層接點60A~60J延伸 通過ILD層52及/或ILD層54，但本揭示文件之實施例亦涵蓋裝置層接點60A~60J延伸通過更多或更少ILD層及/或MLI特徵50的CESLs。
導通孔70A~70I電性耦接及/或物理耦接MLI特徵50的導電特徵至MLI特徵50的另一個導電特徵。在描述的實施例中，導通孔70A設置於裝置層接點60A之上，因此導通孔70A物理(或直接)連接裝置層接點60A至傳導線80A；導通孔70B設置於裝置層接點60B之上，因此導通孔70B物理(或直接)連接裝置層接點60B至傳導線80B；導通孔70C設置於裝置層接點60D之上，因此導通孔70C物理(或直接)連接裝置層接點60D至傳導線80E；以及導通孔70D設置於裝置層接點60E之上，因此導通孔70D物理(或直接)連接裝置層接點60E至傳導線80D。導通孔70A、70B電性耦接p型FinFET 18A的源極/汲極區至傳導線80A、80B，傳導線80A、80B中其中一個電性連接至供應電壓VDD(在一些實施例中，為設計需求之正供應電壓)，以及導通孔70A、70D電性耦接n型FinFET 18B的源極/汲極區至傳導線80D、80E，傳導線80D、80E中其中一個電性連接至供應電壓VSS(在一些實施例中，為設計需求之接地及/或負供應電壓)。在更進一步描述的實施例中，導通孔70F設置於裝置層接點60G之上，因此導通孔70F物理(或直接)連接裝置層接點60G至傳導線80F；導通孔70G設置於裝置層接點60H之上，因此導通孔70G物理(或直接)連接裝置層接點60H至傳導線80F；導通孔70H設置於裝置層接點60I之上，因此導通孔70H物理(或直 接)連接裝置層接點60I至傳導線80G；以及導通孔70I設置於裝置層接點60J之上，因此導通孔70I物理(或直接)連接裝置層接點60J至傳導線80G。導通孔70F、70G電性耦接n型井帶19A的源極/汲極區至傳導線80F(其電性連接至供應電壓VDD)，以及導通孔70H、70I電性耦接p型井帶19B的源極/汲極區至傳導線80G(其電性連接至供應電壓VSS)。雖然導通孔70A~70D與導通孔70F~70I延伸通過ILD層54，但本揭示文件之實施例亦涵蓋導通孔70A~70D與導通孔70F~70I延伸通過更多或更少ILD層及/或MLI特徵50的CESLs。在一些實施例中，MLI特徵50更包含導通孔重疊於ILD層52~58，其導通孔連接傳導線80A~80G(亦即，M1層)至設置於其他ILD層之傳導線(例如未顯示於圖中之MLI特徵50的第二金屬(metal two：M2)層)，從而電性及/或物理耦接M1層至M2層。
導通孔70E電性耦接及/或物理耦接IC裝置特徵至MLI特徵50的導電特徵。在第1A圖中，導通孔70E設置於閘極結構30B之上，因此導通孔70E物理(或直接)連接閘極結構30B至傳導線80C。雖然導通孔70E延伸通過ILD層52、ILD層54與ILD層56，本揭示文件之實施例亦涵蓋導通孔70E延伸通過更多或更少ILD層及/或MLI特徵50的CESLs。在此類的實施例中，導通孔70E與閘極結構30B物理且電性耦接。在替代的實施例中，MLI特徵50更包含裝置層接點其電性耦接及/或物理耦接閘極結構30B至導通孔70E。例如，裝置層接點設置於閘極結構30B之上，因此裝置層接點物理(或直接)連接閘極結構30B至導通孔70E，以及導通孔70E物理(或直接)連 接裝置層接點至傳導線80C。該類裝置層接點係指閘極接點(CG)或金屬-多晶矽(metal-to-polysilicon：MP)接點，其通常係指例如多晶矽閘極結構或金屬閘極結構的閘極結構接點。在此類的實施例中，雖然裝置層接點延伸通過ILD層52與ILD層54，以及導通孔70E延伸通過ILD層56，本揭示文件之實施例亦涵蓋裝置層接點及/或導通孔70E延伸通過更多或更少ILD層及/或MLI特徵50的CESLs。
例如n型井帶19A與p型井帶19B之井帶可被實現於記憶體陣列中以增進效能。第2圖為，依據本揭示文件之各種觀點，記憶體陣列100概略的平面圖，其可用以實現此述之井帶。在描述的實施例中，記憶體陣列100係為靜態隨機存取記憶體(static random access memory：SRAM)陣列。然而，本揭示文件涵蓋之實施例，其記憶體陣列100亦可為其他類型記憶體，例如動態隨機存取記憶體(dynamic random access memory：DRAM)、非揮發性隨機存取記憶體(non-volatile random access memory：NVRAM)、快閃記憶體，或其他合適的記憶體。記憶體陣列100可被包含於微處理器、記憶體，及/或其他IC裝置內。在一些實施例中，記憶體陣列100可為IC晶片的部分、SoC，或其部分組合，其包含各種被動與主動微電子裝置，例如電阻、電容、電感、二極體、PFETs、NFETs、MOSFETs、COMS電晶體、BJT、LDMOS電晶體、高壓電晶體、高頻電晶體、其他合適元件，或其組合。為易於清楚理解本揭示文件之發明實施例之概念，第2圖已被簡化。額外的特徵可被加進記憶體陣列100中，以及在其他記憶體陣列100的實施 例中一些下述之特徵可被取代、修改，或刪除。
記憶體陣列100包含記憶體單元101用以儲存資料，例如SRAM記憶體單元。在一些實施例中，記憶體單元101包含各種p型FinFETs及/或n型FinFETs。記憶體單元101之設置從第1行至第N行沿第一方向(在此為Y方向)延伸排列，以及從第1列至第M列沿第二方向(在此為X方向)延伸排列，其中N與M為正整數。第1行至第N行之每一行包含一對沿著第一方向延伸的位元線，例如位元線(bit line：BL)與共軛位元線(bit line bar：BLB)(亦稱為互補位元線)，其以一行一行為基礎、以原碼形式與互補形式讀取及/或寫入對應的記憶體單元101。第1列至第N列之每一列包含一字元線(word line：WL)(未顯示)，其以一列一列為基礎存取對應的記憶體單元101。每一記憶體單元101電性連接至對應的位元線、對應的共軛位元線與對應的字元線，其電性連接至控制器103。控制器103用以產生一或多個訊號以選擇字元線中至少一者與位元線中至少一對(在此為BL與BLB)來存取至少一個記憶體單元101，以執行讀取及/或寫入作業。控制器103包含任何適合從/對記憶體單元101執行讀取及/或寫入作業的電路，包含但不受限於行解碼器電路、列解碼器電路、行選擇電路、列選擇電路、讀取/寫入電路(例如用以讀取及/或寫入資料至對應一對選擇的位元線(亦即選擇的行)的記憶體單元101)、其他合適電路，或其組合。在一些實施例中，控制器103包含至少一個感測放大器，其用以刪除及/或放大一對選擇的位元線的差動電壓。在一些實施例中，感測放大器為用以栓鎖差動電壓的資料數值，若感測放大器不是用以栓鎖差 動電壓的資料數值，則就是儲存差動電壓的資料數值。
為了確保記憶體單元101之效能的均勻性，記憶體陣列100之周圍用以做為虛擬單元，例如邊緣虛擬單元與井帶單元。虛擬單元在物理上及/或結構上與記憶體單元101相似，但不儲存資料。例如，虛擬單元可包含p型井、n型井、鰭結構(包含一或多個鰭)、閘極結構、源極/汲極特徵，及/或接點特徵。井帶單元通常係指虛擬單元其用以電性耦接一電壓至記憶體單元101之n型井、記憶體單元101之p型井，或同時電性耦接至兩者。在描述的實施例中，第1列至第M列的每一列以邊緣虛擬單元105A開始，以邊緣虛擬單元105B結尾，因此記憶體單元101的第1列至第M列設置於邊緣虛擬單元105A與邊緣虛擬單元105B之間。邊緣虛擬單元105A與邊緣虛擬單元105B設置在沿第一方向(在此為Y方向)延伸的對應的列中。在一些實施例中，邊緣虛擬單元105A的行及/或邊緣虛擬單元105B的行大體上平行於記憶體陣列100中的至少一對位元線(在此為BL與BLB)。在一些實施例中，邊緣虛擬單元105A及/或邊緣虛擬單元105B用以連接對應的記憶體單元101至對應的字元線。在一些實施例中，邊緣虛擬單元105A及/或邊緣虛擬單元105B包含驅動字元線的電路。在一些實施例中，邊緣虛擬單元105A及/或邊緣虛擬單元105B電性連接依照記憶體陣列100之設計需求的供應電壓VDD(例如正供應電壓)及/或供應電壓VSS(例如電性接地)。
在更進一步描述的實施例中，第1行至第N行之每一行以井帶單元107A開始，以井帶單元107B結尾，因此 記憶體單元101的第1行至第N行設置於井帶單元107A與井帶單元107B之間。井帶單元107A與井帶單元107B設置在沿第二方向(在此為X方向)延伸的對應的行中。在一些實施例中，井帶單元107A的列與井帶單元107B的列大體上平行於記憶體陣列100中的至少一字元線。井帶單元107A設置於其中一邊緣虛擬單元105A與其中一邊緣虛擬單元105B之間，以及井帶單元107B設置於其中一邊緣虛擬單元105A與其中一邊緣虛擬單元105B之間。在描述的實施例中，井帶單元107A及/或井帶單元107B包含n型井帶、p型井帶，或n型井帶與p型井帶兩者。在一些實施例中，井帶單元107A及/或井帶單元107B包含n型井帶區，該n型井帶區有一或多個的n型井帶，且該n型井帶相鄰設置於有一或多個p型井帶的p型井帶區。n型井帶區與p型井帶區可設置於井帶單元107A及/或井帶單元107B之間。
在一些實施例中，n型井帶用於上述之n型井帶19A。例如，井帶單元107A及/或井帶單元107B之n型井帶用以電性耦接n型井至一電壓源(例如VDD)，該n型井對應至記憶體單元101的至少一p型FinFET，其中n型井帶的鰭結構的摻雜濃度大於至少一p型FinFET的鰭結構的摻雜濃度。在一些實施例中，p型FinFET包含有第一摻雜濃度的n型摻雜的鰭，以及n型井帶包含有第二摻雜濃度的n型摻雜的鰭，其中第二摻雜濃度大於第一摻雜濃度至少三倍。在一些實施例中，n型井區有n型摻雜的第三摻雜濃度，其第三摻雜濃度大於第一摻雜濃度。在一些實施例中，p型FinFET的鰭與n型井帶的鰭有摻雜 不同型摻雜的源極/汲極特徵。例如，p型FinFET包含p型摻雜的源極/汲極特徵以及n型井帶包含n型摻雜的源極/汲極特徵。
在一些實施例中，n型井帶用於上述之p型井帶19B。例如，井帶單元107A及/或井帶單元107B之p型井帶用以電性耦接p型井至一電壓源(例如VSS)，該p型井對應至記憶體單元101的至少一n型FinFET，其中p型井帶的鰭結構的摻雜濃度大於至少一n型FinFET的鰭結構的摻雜濃度。在一些實施例中，n型FinFET包含有第一摻雜濃度的p型摻雜的鰭，以及p型井帶包含有第二摻雜濃度的p型摻雜的鰭，其中第二摻雜濃度大於第一摻雜濃度至少三倍。在一些實施例中，p型井區有p型摻雜的第三摻雜濃度，其第三摻雜濃度大於第一摻雜濃度。在一些實施例中，n型FinFET的鰭與p型井的鰭帶有摻雜不同型摻雜的源極/汲極特徵。例如，n型FinFET包含n型摻雜的源極/汲極特徵以及p型井帶包含p型摻雜的源極/汲極特徵。
第3圖為，依據本揭示文件之各種觀點，記憶體陣列200概略的平面圖，例如，可用以實現此述之井帶之SRAM陣列。記憶體陣列200於很多觀點相似於記憶體陣列100。例如，在描述的實施例中，記憶體陣列200為SRAM陣列。相應地，為了易於理解，於第2圖與第3圖中相似之特徵以相同的編碼方式標號。記憶體陣列200可被包含於微處理器、記憶體，及/或其他IC裝置內。在一些實施例中，記憶體陣列200可為IC晶片的部分、SoC，或其部分，其包含各種被動與主動微電子裝置，例如電阻、電容、電感、二極體、PFETs、NFETs、MOSFETs、 COMS電晶體、BJT、LDMOS電晶體、高壓電晶體、高頻電晶體、其他合適元件，或其組合。為易於清楚理解本揭示文件之發明實施例概念，第3圖已被簡化。額外的特徵可被加進記憶體陣列200中，以及在其他記憶體陣列200的實施例中一些下述之特徵可被取代、修改，或刪除。
在第3圖中，記憶體陣列200包含記憶體單元101、控制器103、邊緣虛擬單元105A、邊緣虛擬單元105B、井帶單元107A，與井帶單元107B。相較於記憶體陣列100，記憶體陣列200將記憶體單元101分成記憶體陣列202A與記憶體陣列202B(可稱為次陣列)。進一步說，每對位元線分成記憶體陣列202A之一對位元線與記憶體陣列202B之一對位元線，使得第1行至第N行的每一行有兩對位元線，而非連續的一對位元線。記憶體陣列200更包含控制器203，其記憶體陣列202A的位元線、共軛位元線，及字元線電性連接至控制器103，其記憶體陣列202B的位元線、共軛位元線，及字元線電性連接至控制器203。控制器203與控制器103相似。相應地，記憶體陣列202A的每一記憶體單元101電性連接至對應的位元線、對應的共軛位元線，及對應的字元線，該些線電性連接至控制器103，以及記憶體陣列202B的每一記憶體單元101電性連接至對應的位元線、對應的共軛位元線，與對應的字元線，該些線電性連接至控制器203。
記憶體陣列200更包含沿第二方向(在此為X方向)延伸的井帶單元207的一列，其井帶單元207的該列設置於記憶體陣列202A與記憶體陣列202B之間。記憶體陣列202A中之記 憶體單元101設置於井帶單元107A與井帶單元207之間，以及記憶體陣列202B中之記憶體單元101設置於井帶單元207與井帶單元107B之間。記憶體陣列202A中的記憶體單元101之第1行至第N行之每一行以井帶單元107A其中之一者開始，以井帶單元107B其中之一者結尾，以及記憶體陣列202B中的記憶體單元101之第1行至第N行之每一行以井帶單元107A其中之一者開始，以井帶單元107B其中之一者結尾。在進一步描述的實施例中，井帶單元207之列亦設置於邊緣虛擬單元105A其中之一者與邊緣虛擬單元105B其中之一者之間。在一些實施例中，井帶單元207之列大體上平行記憶體陣列200的字元線中至少一者。
井帶單元207與井帶單元107A及/或井帶單元107B相似。例如，井帶單元207包含n型井帶、p型井帶，或n型井帶與p型井帶兩者。在一些實施例中，井帶單元207包含n型井帶區，該n型井帶區有一或多個n型井帶，且該些n型井帶相鄰設置於有一或多個p型井帶的p型井帶區。n型井帶區與p型井帶區可設置於虛擬區之間。在一些實施例中，n型井用於上述之n型井帶19A。例如，井帶單元207之n型井帶用以電性耦接n型井至一電壓源(例如VDD)，該n型井對應至少一個記憶體單元101中的p型FinFET，其中n型井帶的鰭結構的摻雜濃度大於至少一個p型FinFET的鰭結構的摻雜濃度。在一些實施例中，n型井帶的鰭結構的摻雜濃度大於至少一個p型FinFET的鰭結構的摻雜濃度至少三倍。在一些實施例中，n型井帶的鰭結構與p型FinFET的鰭結構有相反摻雜的源極/汲 極特徵(或氧化定義區)。在一些實施例中，p型井帶用於上述之p型井帶19B。例如，井帶單元207之p型井帶用以電性耦接p型井至一電壓源(例如VSS)，該p型井對應至少一個記憶體單元101中的n型FinFET，其中p型井帶的鰭結構的摻雜濃度大於至少一個n型FinFET的鰭結構的摻雜濃度。在一些實施例中，p型井帶的鰭結構的摻雜濃度大於至少一個n型FinFET的鰭結構的摻雜濃度至少三倍。在一些實施例中，p型井帶的鰭結構與n型FinFET的鰭結構有相反摻雜的源極/汲極特徵(或氧化定義區)。
第4A-4C圖為，依據本揭示文件之各種觀點，SRAM陣列300之部分的片段地概略的平面圖。第4A圖為SRAM陣列300之部分的片段的俯視圖(例如在X-Y平面)；第4B圖為SRAM陣列300之部分沿第4A圖中4B-4B線段的片段的剖面圖(例如在X-Z平面)；以及第4C圖為SRAM陣列300之部分沿第4A圖中4C-4C線段的片段的剖面圖(例如在X-Z平面)。在一些實施例中，SRAM陣列300之部分代表記憶體陣列100之部分或記憶體陣列200之部分。為了易於清楚理解本揭示文件之發明實施例之概念，第4A-4C圖已被簡化了。額外的特徵可被加進SRAM陣列300中，以及在其他SRAM陣列300的實施例中一些下述之特徵可被取代、修改，或刪除。
在第4A-4C圖中，SRAM陣列300包含基板312其有各種摻雜區設置於上，例如n型井314與p型井316。基板312、n型井314，與p型井316相似於上述之第1A~1D圖中之基板12、n型井14，與p型井16。SRAM陣列300更包含各種 特徵設置於n型井314與p型井316之上，該些特徵用以達到所欲之功能。例如，SRAM陣列300包含鰭320(參照第1A~1D圖，相似於上述之鰭20A~20H)、隔離特徵322(參照第1A~1D圖，相似於上述之隔離特徵22)、閘極結構330(參照第1A~1D圖，相似於上述之閘極結構30A~30G)、磊晶源極/汲極特徵340(參照第1A~1D圖，相似於上述之磊晶源極/汲極特徵40A~40D)、MLI特徵350(參照第1A~1D圖，相似於上述之MLI特徵50)、ILD層352~358(參照第1A~1D圖，相似於上述之ILD層52~58)、裝置層接點360(參照第1A~1D圖，相似於上述之裝置層接點60A~60J)、導通孔370(參照第1A~1D圖，相似於上述之導通孔70A~70I)，以及傳導線380(參照第1A~1D圖，相似於上述之傳導線80A~80G)。例如，在第4A圖中，各種特徵用以形成SRAM單元區域390、虛擬區域392、n型井帶區域394，與p型井帶區域396。在描述的實施例中，虛擬區域392設置於SRAM單元區域390與井帶區域(在此為n型井帶區域394與p型井帶區域396)之間。在更進一步描述的實施例中，n型井帶區域394設置相鄰於p型井帶區域396。
SRAM單元區域390包含SRAM單元390A、SRAM單元390B、SRAM單元390C，與SRAM單元390D。SRAM單元390A~390D包含單埠SRAM、雙埠SRAM、其他型的SRAM，或其組合。在描述的實施例中，SRAM單元390A~390D包含單埠SRAMs。例如，每個SRAM單元390A~390D包含六個電晶體：通道閘極電晶體PG-1、通道 閘極電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1，與下拉電晶體PD-2。每個SRAM單元390A~390D包含一個設置於兩個p型井316之間的n型井314，其中上拉電晶體PU-1、PU-2設置於n型井314之上，以及通道閘極電晶體PG-1、PG-2與下拉電晶體PD-1、PD-2設置於p型井316之上。上拉電晶體PU-1、PU-2為p型FinFETs，通道閘極電晶體PG-1、PG-2為n型FinFETs，以及下拉電晶體PD-1、PD-2為p型電晶體。在一些實施例中，上拉電晶體PU-1、PU-2用於上述第1A~1D圖中之p型FinFET 18A，通道閘極電晶體PG-1、PG-2與下拉電晶體PD-1、PD-2用於上述第1A~1D圖中之n型FinFET 18B。例如，每個通道閘極電晶體PG-1、PG-2及/或每個下拉電晶體PD-1、PD-2包含鰭結構(包含一或多個鰭320)與對應的閘極結構330，該鰭結構設置於p型井316之上，以及該對應的閘極結構330設置於鰭結構的通道區之上，因此閘極結構330插入鰭結構的源極/汲極區。通道閘極電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2的鰭結構包含p型摻雜(p)並且電性連接至p型井316(第4B圖)。通道閘極電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2的鰭結構更包含n型磊晶源極/汲極特徵(第4B圖)(亦即，通道閘極電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2的磊晶源極/汲極特徵340包含n型摻雜)。通道閘極電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2的閘極結構330及/或磊晶源極/汲極特徵340藉由MLI特徵350(尤其是設置於ILD層352~358之上的接點360、導通孔 370，及/或傳導線380)電性連接至一電壓源(例如VSS)。在進一步描述的實施例中，每個上拉電晶體PU-1、PU-2包含鰭結構(包含一或多個鰭320)與對應的閘極結構330，該鰭結構設置於n型井314之上，以及該對應的閘極結構330設置於鰭結構的通道區之上，因此閘極結構330插入鰭結構的源極/汲極區。上拉電晶體PU-1、PU-2之鰭結構包含n型摻雜並且電性連接至n型井314(第4B圖)。上拉電晶體PU-1、PU-2的鰭結構更包含p型磊晶源極/汲極特徵(第4B圖)(亦即，通道上拉電晶體PU-1、PU-2的磊晶源極/汲極特徵340包含p型摻雜)。上拉電晶體PU-1、PU-2的閘極結構330及/或磊晶源極/汲極特徵340藉由MLI特徵350(尤其是設置於ILD層352~358之上的接點360、導通孔370，及/或傳導線380)電性連接至一電壓源(例如VDD)。
N型井帶區域394包含用以電性連接n型井314至一電壓源(例如VSS)的鰭式n型井帶結構397。N型井帶結構397為結構上與上拉電晶體PU-1、PU-2相似。例如，每個n型井帶結構397包含鰭結構(包含一或多個鰭320)與對應的閘極結構330，該鰭結構設置於n型井314之上，以及該對應的閘極結構330設置於鰭結構的通道區之上，因此閘極結構330插入鰭結構的源極/汲極區。N型井帶結構397之鰭結構包含n型摻雜並且電性連接至n型井314。在一些實施例中，n型井帶結構397之鰭結構的摻雜濃度大於上拉電晶體PU-1、PU-2的鰭結構的摻雜濃度。在一些實施例中，n型井帶結構397之鰭結構的摻雜濃度大於上拉電晶體PU-1、PU-2的鰭結 構的摻雜濃度至少三倍。增加n型井帶結構397的鰭結構的摻雜濃度可減少SRAM陣列300的拾起電阻與栓鎖效應。更進一步，相較於上拉電晶體PU-1、PU-2的鰭結構，n型井帶結構397的鰭結構更包含n型磊晶源極/汲極特徵(亦即，n型井帶結構397的磊晶源極/汲極特徵340包含n型摻雜)，該n型磊晶源極/汲極特徵藉由MLI特徵350(尤其是設置於ILD層352~358之中的接點360、導通孔370，及/或傳導線380)電性連接至電壓源。
P型井帶區域396包含鰭式p型井帶結構398，該鰭式p型井帶結構398用以電性連接p型井316至一電壓源(例如VDD)。P型井帶結構398在結構上相似於通道閘極電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2。例如，每個p型井帶結構398包含鰭結構(包含一或多個鰭320)與對應的閘極結構330，其中該鰭結構設置於p型井316之上，該閘極結構330設置於鰭結構的通道區之上，因此閘極結構330插入鰭結構的源極/汲極區。P型井帶結構398之鰭結構包含p型摻雜並且電性連接至p型井316(第4C圖)。在一些實施例中，p型井帶結構398的鰭結構的摻雜濃度大於通道閘極電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2(參見第4B圖與第4C圖)的鰭結構的摻雜濃度。在一些實施例中，p型井帶結構398的鰭結構的摻雜濃度大於通道閘極電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2的鰭結構的摻雜濃度至少三倍。增加p型井帶結構398的鰭結構的摻雜濃度可減少SRAM陣列300的拾起電阻與栓鎖效應。更進一步來說，相較於通 道閘極電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2的鰭結構，p型井帶結構398的鰭結構更包含p型磊晶源極/汲極特徵(亦即，p型井帶結構398的磊晶源極/汲極特徵340包含n型摻雜)，該些p型磊晶源極/汲極特徵藉由MLI特徵350(尤其是設置於ILD層352-358之中的接點360、導通孔370，及/或傳導線380)電性連接至電壓源。
第5圖為依據本揭示文件之各種觀點的單埠SRAM單元400的電路圖，其可被實現於SRAM陣列之記憶體單元中。在一些實施例中，SRAM單元400被實現於記憶體陣列100(第2圖)、記憶體陣列200(第3圖)，或SRAM記憶體400(第4A-4C圖)的記憶體單元101中之一或多者。為易於清楚理解本揭示文件之發明概念，第5圖已被簡化。額外的特徵可被加進單埠SRAM單元400中，以及在其他單埠SRAM單元400的實施例中一些下述之特徵可被取代、修改，或刪除。
單埠SRAM單元400包含六個電晶體：通道閘極電晶體PG-1、通道閘極電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1，與下拉電晶體PD-2。單埠SRAM單元400因此亦可稱為6T SRAM單元。在操作中，通道閘極電晶體PG-1與通道閘極電晶體PG-2提供存取之通路至SRAM單元400之儲存部分，其中SRAM單元400之儲存部分包含一對交叉耦接的反相器，該對反相器為反相器410與反相器420。反相器410包含上拉電晶體PU-1與下拉電晶體PD-1，以及反相器420包含上拉電晶體PU-2與下拉電晶體PD-2。在一些實施例中，上拉電晶體PU-1、PU-2為p型 FinFETs，例如p型FinFET 18A(第1A~1D圖)，以及下拉電晶體PD-1、PD-2為n型FinFETs，例如上述的n型FinFET 18B(第1A~1D圖)。例如，每一個上拉電晶體PU-1、PU-2包含設置於n型鰭結構(包含一或多個n型鰭)的通道區之上的閘極結構，因此閘極結構插入n型鰭結構的p型源極/汲極區(例如p型磊晶源極/汲極特徵)，並且閘極結構與n型鰭結構設置於n型井區之上；以及每一個下拉電晶體PD-1、PD-2包含設置於p型鰭結構(包含一或多個p型鰭)的通道區之上的閘極結構，因此閘極結構插入p型鰭結構的n型源極/汲極區(例如n型磊晶源極/汲極特徵)，並且閘極結構與p型鰭結構設置於p型井區之上。在一些實施例中，通道閘極電晶體PG-1、PG-2為n型FinFETs，例如上述的n型FinFET 18B(第1A~1D圖)。例如，每一個通道閘極電晶體PG-1、PG-2包含設置於p型鰭結構(包含一或多個p型鰭)的通道區之上的閘極結構，因此閘極結構插入p型鰭結構的n型源極/汲極區(例如n型磊晶源極/汲極特徵)，並且閘極結構與p型鰭結構設置於p型井區之上。
上拉電晶體PU-1之閘極插入源極(與供應電壓VDD電性耦接)與第一共同汲極(CD1)中，以及下拉電晶體PD-1之閘極插入源極(與供應電壓VSS電性耦接)與第一共同汲極中。上拉電晶體PU-2之閘極插入源極(與供應電壓VDD電性耦接)與第二共同汲極(CD2)中，以及下拉電晶體PD-2之閘極插入源極(與供應電壓VSS電性耦接)與第二共同汲極中。在一些實施例中，第一共同汲極(CD1)為以原碼形式儲 存資料的儲存節點(SN)，以及第二共同汲極(CD2)為以互補形式儲存資料的儲存節點(SNB)。上拉電晶體PU-1之閘極與下拉電晶體PD-1之閘極耦接於第二共同汲極，以及上拉電晶體PU-2之閘極與下拉電晶體PD-2之閘極耦接於第一共同汲極。通道閘極電晶體PG-1之閘極插入源極(與位元線BL電性耦接)與汲極中，該汲極與第一共同汲極電性耦接。通道閘極電晶體PG-2之閘極插入源極(與共軛位元線BLB電性耦接)與汲極中，該汲極與第二共同汲極電性耦接。通道閘極電晶體PG-1、PG-2之閘極與字元線WL電性耦接。在一些實施例中，在讀取操作及/或寫入操作中，通道閘極電晶體PG-1、PG-2提供存取之通路至儲存節點SN、SNB。例如，因響應藉由字元線施加在通道閘極電晶體PG-1、PG-2之閘極上的電壓，通道閘極電晶體PG-1、PG-2分別耦接儲存節點SN、SNB至位元線BL、共軛位元線BLB。
第6圖為，依據本揭示文件之各種觀點，單埠SRAM單元500之平面圖，其可實現於SRAM陣列之記憶體單元中。在一些實施例中，SRAM單元500被實現於記憶體陣列100(第2圖)、記憶體陣列200(第3圖)，或SRAM記憶體400(第4A~4C圖)之記憶體單元101中之一或多者。為易於清楚理解本揭示文件之發明概念，第6圖已被簡化。額外的特徵可被加進單埠SRAM單元500中，以及在其他單埠SRAM單元500的實施例中一些下述之特徵可被取代、修改，或刪除。
在第6圖中，單埠SRAM單元500包含六個電晶體：通道閘極電晶體PG-1、通道閘極電晶體PG-2、上拉電 晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1，與下拉電晶體PD-2。單埠SRAM單元500因此亦可稱為6T SRAM單元。單埠SRAM單元500包含設置於p型井516A與p型井516B(兩者與第1A~1D圖中所述之摻雜區16相似)之間的n型井514(相似於第1A~1D圖中所述之摻雜區14)。上拉電晶體PU-1、PU-2設置於n型井514之上；下拉電晶體PD-1與通道閘極電晶體PG-1設置於p型井516A之上；以及下拉電晶體PD-2與通道閘極電晶體PG-2設置於p型井516B之上。在一些實施例中，上拉電晶體PU-1、PU-2為p型FinFETs，例如p型FinFET 18A(第1A~1D圖)，以及下拉電晶體PD-1、PD-2與通道閘極電晶體PG-1、PG-2為n型FinFETs，例如上述的n型FinFET 18B(第1A~1D圖)。在描述的實施例中，下拉電晶體PD-1與通道閘極電晶體PG-1為多鰭FinFETs(包含例如鰭520A與鰭520B)，上拉電晶體PU-1為單鰭FinFET(包含例如鰭520C)，上拉電晶體PU-2為單鰭FinFET(包含例如鰭520D)，以及下拉電晶體PD-2與通道閘極電晶體PG-2為多鰭FinFETs(包含例如鰭520E與鰭520F)。鰭520A~520F與上述第1A~1D圖中的鰭20A~20H相似。例如，鰭520A、鰭520B、鰭520E，與鰭520F為p型摻雜鰭，以及鰭520C與鰭520D為n型摻雜鰭。閘極結構530A設置於鰭520A、520B之上；閘極結構530B設置於鰭520A~520D之上；閘極結構530C設置於鰭520C~520F之上；以及閘極結構530D設置於鰭520E、520F之上。通道閘極電晶體PG-1之閘極從閘極結構530A形成，下拉電晶體 PD-1之閘極從閘極結構530B形成，上拉電晶體PU-1之閘極從閘極結構530B形成，上拉電晶體PU-2之閘極從閘極結構530C形成，下拉電晶體PD-2之閘極從閘極結構530C形成，以及通道閘極電晶體PG-2之閘極從閘極結構530D形成。閘極結構530A~530D與上述第1A~1D圖中之閘極結構30A~30H相似。
裝置層接點560A電性連接下拉電晶體PD-1之汲極區與上拉電晶體PU-1之汲極區，其中下拉電晶體PD-1之汲極區由鰭520A、520B形成(其可包含n型磊晶源極/汲極特徵)，以及上拉電晶體PU-1之汲極區由鰭520C形成(其可包含p型磊晶源極/汲極特徵)，因此下拉電晶體PD-1與上拉電晶體PU-1之共同汲極形成儲存節點SN。裝置層接點560B電性連接上拉電晶體PU-2之閘極(由閘極結構530C形成)與下拉電晶體PD-2之閘極(亦由閘極結構530C形成)至儲存節點SN。裝置層接點560C電性連接下拉電晶體PD-2之汲極區與上拉電晶體PU-2之汲極區，其中下拉電晶體PD-2之汲極區由鰭520E、520F形成(其可包含n型磊晶源極/汲極特徵)，以及上拉電晶體PU-2之汲極區由鰭520D形成(其可包含p型磊晶源極/汲極特徵)，因此下拉電晶體PD-2與上拉電晶體PU-2之共同汲極形成儲存節點SNB。裝置層接點560D電性連接上拉電晶體PU-1之閘極(由閘極結構530B形成)與下拉電晶體PD-1之閘極(亦由閘極結構530B形成)至儲存節點SNB。裝置層接點560E電性連接上拉電晶體PU-1之源極區至供應電壓VDD於電壓節點VDDN1，其中上拉電晶體PU-1 之源極區由鰭520C形成(其可包含p型磊晶源極/汲極特徵)，以及裝置層接點560F電性連接上拉電晶體PU-2之源極區至供應電壓VDD於電壓節點VDDN2，其中上拉電晶體PU-2之源極區由鰭520D形成(其可包含p型磊晶源極/汲極特徵)。裝置層接點560G電性連接下拉電晶體PD-1之源極區至供應電壓VSS於電壓節點VSSN1，其中下拉電晶體PD-1之源極區由鰭520A、520B形成(其可包含n型磊晶源極/汲極特徵)，以及裝置層接點560H電性連接下拉電晶體PD-2之源極區至供應電壓VSS於電壓節點VSSN2，其中下拉電晶體PD-2之源極區由鰭520E、520F形成(其可包含n型磊晶源極/汲極特徵)。裝置層接點560I電性連接通道閘極電晶體PG-1之源極區至位元線，其中通道閘極電晶體PG-1之源極區由鰭520A、520B形成(其可包含n型磊晶源極/汲極特徵)，位元線通常係指位元線節點BLN，以及裝置層接點560J電性連接通道閘極電晶體PG-2之源極區至共軛位元線，其中通道閘極電晶體PG-2之源極區由鰭520E、520F形成(其可包含n型磊晶源極/汲極特徵)，共軛位元線通常係指位元線節點BLNB。裝置層接點560K電性連接通道閘極電晶體PG-1之閘極至字元線，其中通道閘極電晶體PG-1之閘極由閘極結構530A形成)，字元線通常係指字元線節點WL，以及裝置層接點560L電性連接通道閘極電晶體PG-2之閘極至字元線，其中通道閘極電晶體PG-2之閘極由鰭530D形成。裝置層接點560A~560L與上述之第1A~1D圖中之閘極裝置層接點60A~60J相似。即使未描述，單埠SRAM單元500可更包含 MLI特徵之導通孔及/或傳導線電性連接至裝置層接點560A~560L係為可明白理解的。
第7圖為，依據本揭示文件之各種觀點，雙埠SRAM單元600之電路圖，其可實現於SRAM陣列之記憶體單元中。在一些實施例中，SRAM單元600被實現於記憶體陣列100(第2圖)、記憶體陣列200(第3圖)，或SRAM記憶體400(第4A~4C圖)之記憶體單元101中之一或多者。為易於清楚理解本揭示文件之發明概念，第7圖已被簡化。額外的特徵可被加進雙埠SRAM單元600中，以及在其他雙埠SRAM單元600的實施例中一些下述之特徵可被取代、修改，或刪除。
雙埠SRAM單元600包含寫入埠部分602與讀取埠部分604。寫入埠部分602包含六個電晶體：寫入通道閘極電晶體WPG-1、寫入通道閘極電晶體WPG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1，與下拉電晶體PD-2。讀取埠部分604包含兩個電晶體：讀取下拉電晶體RPD與讀取通道閘極電晶體RPG。在操作中，寫入通道閘極電晶體WPG-1與寫入通道閘極電晶體WPG-2提供存取之通路至雙埠SRAM單元600之儲存部分，其中雙埠SRAM單元600之儲存部分包含一對交叉耦接的反相器，該對反相器為反相器610與反相器620。反相器610包含上拉電晶體PU-1與下拉電晶體PD-1，以及反相器620包含上拉電晶體PU-2與下拉電晶體PD-2。在一些實施例中，上拉電晶體PU-1、PU-2為p型FinFETs，例如p型FinFET 18A(第1A~1D圖)，以及下拉電晶體PD-1、PD-2及/或讀取下拉電晶體RPD為n型 FinFETs，例如上述的n型FinFET 18B(第1A~1D圖)。例如，每一個上拉電晶體PU-1、PU-2包含設置於n型鰭結構(包含一或多個n型鰭)的通道區之上的閘極結構，因此閘極結構插入n型鰭結構的p型源極/汲極區(例如p型磊晶源極/汲極特徵)，並且閘極結構與n型鰭結構設置於n型井區之上；以及每一個下拉電晶體PD-1、PD-2及/或讀取下拉電晶體RPD包含設置於p型鰭結構(包含一或多個p型鰭)的通道區之上的閘極結構，因此閘極結構插入p型鰭結構的n型源極/汲極區(例如n型磊晶源極/汲極特徵)，並且閘極結構與p型鰭結構設置於p型井區之上。在一些實施例中，寫入通道閘極電晶體WPG-1、WPG-2及/或讀取通道閘極電晶體RPG為n型FinFETs，例如n型FinFET 18B。例如，每一個寫入通道閘極電晶體WPG-1、WPG-2及/或讀取通道閘極電晶體RPG包含設置於p型鰭結構(包含一或多個p型鰭)的通道區之上的閘極結構，因此閘極結構插入p型鰭結構的n型源極/汲極區(例如n型磊晶源極/汲極特徵)，並且閘極結構與p型鰭結構設置於p型井區之上。
上拉電晶體PU-1之閘極插入源極(與供應電壓VDD電性耦接)與第一共同汲極(CD1)中，以及下拉電晶體PD-1之閘極插入源極(與供應電壓VSS1電性連接)與第一共同汲極中。上拉電晶體PU-2之閘極插入源極(與供應電壓VDD電性耦接)與第二共同汲極(CD2)中，以及下拉電晶體PD-2之閘極插入源極(與供應電壓VSS2電性連接)與第二共同汲極中。在一些實施例中，第一共同汲極(CD1)為以原碼 形式儲存資料的儲存節點(SN)，以及第二共同汲極(CD2)為以互補形式儲存資料的儲存節點(SNB)。上拉電晶體PU-1之閘極與下拉電晶體PD-1之閘極耦接於第二共同汲極，以及上拉電晶體PU-2之閘極與下拉電晶體PD-2之閘極耦接於第一共同汲極。寫入通道閘極電晶體WPG-1之閘極插入源極(與寫入位元線WBL電性耦接)與汲極中，該汲極與第一共同汲極電性耦接。寫入通道閘極電晶體WPG-2之閘極插入源極(與共軛寫入位元線WBLB電性耦接)與汲極中，該汲極與第二共同汲極電性耦接。寫入通道閘極電晶體WPG-1、WPG-2之閘極與寫入字元線WWL電性耦接。在一些實施例中，在讀取操作及/或寫入操作中，寫入通道閘極電晶體WPG-1、WPG-2提供存取之通路至儲存節點SN、SNB。例如，因響應藉由寫入字元線施加在寫入通道閘極電晶體WPG-1、WPG-2之閘極上的電壓，寫入通道閘極電晶體WPG-1、WPG-2分別耦接儲存節點SN、SNB至寫入位元線WBL、共軛寫入位元線WBLB。讀取下拉電晶體RPD之閘極(電性連接至上拉電晶體PU-2之閘極與下拉電晶體PD-2之閘極)插入源極(電性連接至供應電壓VSS3)與汲極(電性連接至讀取通道閘極電晶體RPG之源極)中。讀取通道閘極電晶體RPG之閘極電性連接至讀取字元線RWL，該閘極插入電性連接至讀取位元線RBL的源極與汲極中。
第8圖為，依據本揭示文件之各種觀點，雙埠SRAM單元700之平面圖，其可實現於SRAM陣列之記憶體單元中。在一些實施例中，SRAM單元700被實現於記憶體 陣列100(第2圖)、記憶體陣列200(第3圖)，或SRAM記憶體400(第4A-4C圖)之記憶體單元101中之一或多者。為易於清楚理解本揭示文件之發明概念，第8圖已被簡化。額外的特徵可被加進雙埠SRAM單元700中，以及在其他雙埠SRAM單元700的實施例中一些下述之特徵可被取代、修改，或刪除。
在第8圖中，雙埠SRAM單元700包含寫入埠部分702與讀取埠部分704。寫入埠部分702包含六個電晶體：寫入通道閘極電晶體WPG-1、寫入通道閘極電晶體WPG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1，與下拉電晶體PD-2。讀取埠部分704包含兩個電晶體：讀取下拉電晶體RPD與讀取通道閘極電晶體RPG。雙埠SRAM單元700包含設置於n型井716A與p型井716B(兩者與第1A~1D圖中所述之摻雜區16相似)之間的n型井714(與第1A~1D圖中所述之摻雜區14相似)。上拉電晶體PU-1、PU-2設置於n型井714之上；下拉電晶體PD-1與寫入通道閘極電晶體WPG-1設置於p型井716A之上；下拉電晶體PD-2與寫入通道閘極電晶體WPG-2設置於p型井716B之上；以及讀取下拉電晶體RPD與讀取通道閘極電晶體RPG設置於p型井716B之上。在一些實施例中，上拉電晶體PU-1、PU-2為p型FinFETs，例如p型FinFET 18A(第1A~1D圖)，以及下拉電晶體PD-1、PD-2、寫入通道閘極電晶體WPG-1、WPG-2、讀取通道閘極電晶RPG，與讀取下拉電晶體RPD為n型FinFETs，例如上述的n型FinFET 18B(第1A~1D圖)。在描述的實施例中，下拉電晶體PD-1與寫入通道閘極電晶體WPG-1為多鰭FinFETs(包 含例如鰭720A與鰭720B)，上拉電晶體PU-1為單鰭FinFET(包含例如鰭720C)，上拉電晶體PU-2為單鰭FinFET(包含例如鰭720D)，下拉電晶體PD-2與寫入通道閘極電晶體WPG-2為多鰭FinFETs(包含例如鰭720E與鰭720F)，以及讀取下拉電晶體RPD與讀取通道閘極電晶RPG為多鰭FinFETs(包含例如鰭720G、鰭720H與鰭720I)。鰭720A~720I與鰭20A~20H(第1A~1D圖)相似。例如，鰭720A、鰭720B，與鰭720E~720I為p型摻雜鰭，以及鰭720C與鰭720D為n型摻雜鰭。閘極結構730A設置於鰭720A、720B之上；閘極結構730B設置於鰭720A~720D之上；閘極結構730C設置於鰭720C~720I之上；閘極結構730D設置於鰭720E、720F之上；以及閘極結構730E設置於鰭720G~720I之上。寫入通道閘極電晶體WPG-1之閘極從閘極結構730A形成，下拉電晶體PD-1之閘極從閘極結構730B形成，上拉電晶體PU-1之閘極從閘極結構730B形成，上拉電晶體PU-2之閘極從閘極結構730C形成，下拉電晶體PD-2之閘極從閘極結構730C形成，讀取下拉電晶體RPD之閘極從閘極結構730C形成，寫入通道閘極電晶體WPG-2之閘極從閘極結構730D形成，以及讀取通道閘極電晶體RPG之閘極從閘極結構730E形成。閘極結構730A~730E與閘極結構30A~30H(第1A~1D圖)相似。
裝置層接點760A電性連接下拉電晶體PD-1之汲極區與上拉電晶體PU-1之汲極區，其中下拉電晶體PD-1之汲極區由鰭720A、720B形成(其可包含n型磊晶源極/汲極 特徵)，以及上拉電晶體PU-1之汲極區由鰭720C形成(其可包含p型磊晶源極/汲極特徵)，因此下拉電晶體PD-1與上拉電晶體PU-1之共同汲極形成儲存節點SN。裝置層接點760B電性連接上拉電晶體PU-2之閘極、下拉電晶體PD-2之閘極與讀取下拉電晶體RPD之閘極至儲存節點SN，其中上拉電晶體PU-2之閘極、下拉電晶體PD-2之閘極與讀取下拉電晶體RPD之閘極均由閘極結構730C形成。裝置層接點760C電性連接下拉電晶體PD-2之汲極區與上拉電晶體PU-2之汲極區，其中下拉電晶體PD-2之汲極區由鰭720E、720F形成(其可包含n型磊晶源極/汲極特徵)，以及上拉電晶體PU-2之汲極區由鰭720D形成(其可包含p型磊晶源極/汲極特徵)，因此下拉電晶體PD-2與上拉電晶體PU-2之共同汲極形成儲存節點SNB。裝置層接點760D電性連接上拉電晶體PU-1之閘極與下拉電晶體PD-2之閘極至儲存節點SNB，其中上拉電晶體PU-1之閘極與下拉電晶體PD-2之閘極均由閘極結構730B形成。裝置層接點760E與導通孔770A將上拉電晶體PU-1之源極區電性連接至供應電壓VDD(以傳導線780A表示)於電壓節點VDDN1上，其中上拉電晶體PU-1之源極區由鰭720C形成(其可包含p型磊晶源極/汲極特徵)，以及裝置層接點760F與導通孔770B將上拉電晶體PU-2之源極區電性連接至供應電壓VDD於電壓節點VDDN2上，其中上拉電晶體PU-2之源極區由鰭720D形成(其可包含p型磊晶源極/汲極特徵)。裝置層接點760G與導通孔770C將下拉電晶體PD-1之源極區電性連接至供應電壓VSS1(以傳導線780B表示)於 電壓節點VSSN1上，其中下拉電晶體PD-1之源極區由鰭720A、720B形成(其可包含n型磊晶源極/汲極特徵)；裝置層接點760H與導通孔770D將下拉電晶體PD-2之源極區電性連接至供應電壓VSS2(以傳導線780C表示)於電壓節點VSSN2上，其中下拉電晶體PD-2之源極區由鰭720E、720F形成(其可包含n型磊晶源極/汲極特徵)；以及裝置層接點760H與導通孔770E將讀取下拉電晶體RPD之源極區電性連接至供應電壓VSS3(以傳導線780D表示)於電壓節點VSSN3上，其中讀取下拉電晶體RPD之源極區由鰭720G~720I形成(其可包含n型磊晶源極/汲極特徵)。裝置層接點760I電性連接讀取下拉電晶體RPD之汲極區與讀取通道閘極電晶體RPG之汲極區，其中該些汲極區由鰭720G~720I形成(其可包含n型磊晶源極/汲極特徵)。裝置層接點760J與導通孔770F電性連接讀取道閘極電晶體WPG-1之源極區至寫入位元線(以傳導線780E表示)，其中讀取道閘極電晶體WPG-1之源極區由鰭720A、720B形成(其可包含n型磊晶源極/汲極特徵)，以及裝置層接點760K與導通孔770G電性連接寫入通道閘極電晶體WPG-2之源極區至共軛寫入位元線(以傳導線780F表示)，其中寫入通道閘極電晶體WPG-2之源極區由鰭720E、720F形成(其可包含n型磊晶源極/汲極特徵)。裝置層接點760L與導通孔770H電性連接寫入通道閘極電晶體WPG-1之閘極(由鰭730A形成)至寫入字元線WWL(以傳導線780G表示)，以及裝置層接點760M與導通孔770I電性連接寫入通道閘極電晶體WPG-2之閘極(由閘極結構730D形 成)至寫入字元線(以傳導線780H表示)。裝置層接點760N與導通孔770J電性連接讀取通道閘極電晶體RPG之閘極(由閘極結構730E形成)至讀取字元線RWL(以傳導線780I表示)，以及裝置層接點760O與導通孔770K電性連接讀取通道閘極電晶體RPG之閘極至讀取位元線RBL(以傳導線780J表示)，其中讀取通道閘極電晶體RPG之閘極由鰭720G~720I形成(其可包含n型磊晶源極/汲極特徵)。參考上述第1A~1D圖，裝置層接點760A~760O與閘極裝置層接點60A~60J相似、導通孔770A~770K與導通孔70A~70I相似，以及傳導線780A~780J與傳導線80A~80G相似。
本揭示文件提供多種不同之實施例。於此揭露之鰭式井帶用以增進記憶體陣列之效能，例如靜態隨機存取記憶體。一示例的積體電路(IC)裝置包含FinFET設置於第一型摻雜的摻雜區上。FinFET包含摻雜第一型摻雜之第一摻雜濃度的第一鰭結構與摻雜第二型摻雜之第一源極/汲極特徵。IC裝置更包含設置於第一型摻雜之摻雜區之上的鰭式井帶。鰭式井帶連接摻雜區至一電壓。鰭式井帶包含摻雜第一型摻雜之第二摻雜濃度的第二鰭結構與摻雜第一型摻雜之第二源極/汲極特徵。第二摻雜濃度大於(例如至少大於三倍)第一摻雜濃度。在一些實施例中，第二摻雜濃度大於第一摻雜濃度至少三倍。在一些實施例中，第一型摻雜為p型摻雜以及第二型摻雜為n型摻雜。在一些實施例中，第一型摻雜為n型摻雜以及第二型摻雜為p型摻雜。在一些實施例中，摻雜區有第一型摻雜之第三摻雜濃度，其中第三摻雜濃度大於第一摻 雜濃度並小於第二摻雜濃度。在一些實施例中，FinFET包含第一閘極結構其橫跨第一鰭結構，因此第一閘極結構設置於第一源極/汲極特徵之間。在一些實施例中，鰭式井帶包含第二閘極結構其橫跨第二鰭結構，因此第二閘極結構設置於第二源極/汲極特徵之間。
在一些實施例中，積體電路裝置更包含多層連接結構。多層連接結構包含設置於第一源極/汲極特徵中至少一者之上的第一裝置層接點、設置於第二源極/汲極特徵中至少一者之上的第二裝置層接點、設置於第一裝置層接點之上的第一導通孔、設置於第二裝置層接點之上的第二導通孔，以及第一金屬線。第一導通孔將第一源極/汲極特徵中之至少一者電性連接至第一金屬線，以及第二導通孔將第二源極/汲極特徵中之至少一者電性連接至第一金屬線。在一些實施例中，FinFET為第一FinFET，鰭式井帶為第一鰭式井帶，摻雜區為第一摻雜區，以及電壓為第一電壓。在此類的實施例中，積體電路更包含第二FinFET與設置於第二型摻雜之第二摻雜區上的第二鰭式井帶。第二FinFET包含摻雜第二型摻雜之第三摻雜濃度的第三鰭結構與第一型摻雜的第三源極/汲極特徵。第二鰭式井帶包含摻雜第二型摻雜之第四摻雜濃度的第四鰭結構與第二型摻雜的第四源極/汲極特徵。第四摻雜濃度大於第三摻雜濃度。第二鰭式井帶連接第二摻雜區至第二電壓。在一些實施例中，第一型摻雜為p型摻雜以及第二型摻雜為n型摻雜。在一些實施例中，第四摻雜濃度大於第三摻雜濃度至少三倍。
一示例的記憶體陣列包含井帶單元的第一列、井帶單元的第二列，以及以列與行排列的複數記憶體單元。複數記憶體單元設置於井帶單元的第一列與井帶單元的第二列之間，因此每個記憶體單元的行設置於第一井帶單元與第二井帶單元之間。每一記憶體單元包含設置於第一型摻雜之摻雜區之上的FinFET。FinFET包含摻雜第一型摻雜之第一摻雜濃度的第一鰭結構與第二型摻雜的第一源極/汲極特徵。每一個第一井帶單元與第二井帶單元包含設置於第一型摻雜之摻雜區之上的鰭式井帶。鰭式井帶包含摻雜第一型摻雜之第二摻雜濃度的第二鰭結構與第一型摻雜的第二源極/汲極特徵。第二摻雜濃度大於第一摻雜濃度。鰭式井帶連接第一型摻雜之摻雜區至一電壓。在一些實施例中，複數記憶體單元包含第一記憶體單元陣列與第二記憶體單元陣列。在此類的實施例中，記憶體陣列可更包含設置於第一記憶體單元陣列與第二記憶體單元陣列之間的井帶單元的第三列。
在一些實施例中，第二摻雜濃度大於第一摻雜濃度至少三倍。在一些實施例中，FinFET為第一FinFET，摻雜區為第一摻雜區，以及鰭式井帶為第一鰭式井帶。在此類實施例中，每一個記憶體單元更包含設置於第二型摻雜之第二摻雜區上的第二FinFET。第二FinFFT包含摻雜第二型摻雜之第三摻雜濃度的第三鰭結構與第一型摻雜的第三源極/汲極特徵。在此類更進一步的實施例中，每一個第一井帶單元與第二井帶單元包含設置於第二摻雜區上的第二鰭式井帶。第二鰭式井帶包含摻雜第二型摻雜之第四摻雜濃度的第 四鰭結構與第二型摻雜的第四源極/汲極特徵。第四摻雜濃度大於第三摻雜濃度。第二鰭式井帶連接第二摻雜區至一第二電壓。在一些實施例中，第二摻雜濃度大於第一摻雜濃度至少三倍，且第四摻雜濃度大於第三摻雜濃度至少三倍。在一些實施例中，第一FinFET為下拉電晶體，且第二FinFET為上拉電晶體。
另一示例的積體電路裝置包含設置於基板中之p型井、設置於p型井上的n型FinFET，以及設置於p型井上的p型井帶。N型FinFET有第一p型鰭結構與第一閘極結構，其中第一p型鰭結構電性連接至p型井，以及第一閘極結構設置於第一p型鰭結構上，因此第一閘極結構插入n型FinFET的n型源極/汲極特徵中。P型井帶有第二p型鰭結構與第二閘極結構，其中第二p型鰭結電性連接至p型井，以及第二閘極結構設置於第二p型鰭結構上，因此第二閘極結構插入p型井帶的p型源極/汲極特徵中。第一p型鰭結構有第一p型摻雜濃度，以及第二p型鰭結構有第二p型摻雜濃度其大於第一p型摻雜濃度。在一些實施例中，第二p型摻雜濃度大於第一p型摻雜濃度至少三倍。在一些實施例中，n型FinFET為記憶體單元的部分，以及p型井帶為井帶單元的部分。在一些實施例中，p型井有第三p型摻雜濃度其大於第一p型摻雜濃度並且小於第二p型摻雜濃度。
另一示例積體電路裝置包含設置於基板中之n型井、設置於n型井上的p型FinFET，以及設置於n型井上的n型井帶。P型FinFET有第一n型鰭結構與第一閘極結構，其 中第一n型鰭結構電性連接至n型井，以及第一閘極結構設置於第一n型鰭結構上，因此第一閘極結構插入p型FinFET的p型源極/汲極特徵中。N型井帶有第二n型鰭結構與第二閘極結構，其中第二n型鰭結構電性連接至n型井，以其第二閘極結構設置於第二n型鰭結構上，因此第二閘極結構插入n型井帶的n型源極/汲極特徵中。第一n型鰭結構有第一n型摻雜濃度，以及第二n型鰭結構有第二n型摻雜濃度其大於第一n型摻雜濃度。在一些實施例中，第二n型摻雜濃度大於第一n型摻雜濃度至少三倍。在一些實施例中，p型FinFET為記憶體單元的部分，以及n型井帶為井帶單元的部分。在一些實施例中，n型井有第三n型摻雜濃度其大於第一n型摻雜濃度並且小於第二n型摻雜濃度。
雖然本發明之實施例已揭露如上，然其並非用以限定本發明實施例，任何熟習此技藝者，在不脫離本發明實施例之精神和範圍內，當可做些許之更動與潤飾，因此本發明實施例之保護範圍當以後附之申請專利範圍所界定為準。
300:SRAM陣列
4B-4B、4C-4C:線段
314、316:井
320:鰭
330:閘極結構
360:裝置層接點
370:導通孔
390、390A~390D:輸入/輸出(I/O)接腳
392、394、396:區域
397、398:井帶結構
PU-1、PU-2、PD-1、PD-2、PG-1、PG-2:電晶體

Claims (12)

  1. 一種積體電路裝置，包含：一鰭式場效電晶體，設置於一第一型摻雜之一摻雜區上，其中該鰭式場效電晶體包含：一第一鰭結構，摻雜該第一型摻雜之一第一摻雜濃度；以及第一源極/汲極特徵，摻雜一第二型摻雜；以及一鰭式井帶，設置於該第一型摻雜之該摻雜區上，其中該鰭式井帶包含：一第二鰭結構，摻雜該第一型摻雜之一第二摻雜濃度；以及第二源極/汲極特徵，摻雜該第一型摻雜，其中該第二摻雜濃度大於該第一摻雜濃度，其中該鰭式井帶連接該摻雜區至一電壓。
  2. 如請求項1所述的積體電路裝置，其中該第二摻雜濃度大於該第一摻雜濃度至少三倍，其中該摻雜區有該第一型摻雜之一第三摻雜濃度，其中該第三摻雜濃度大於該第一摻雜濃度，且該第三摻雜濃度小於該第二摻雜濃度。
  3. 如請求項1所述的積體電路裝置，其中：該鰭式場效電晶體包含一第一閘極結構，該第一閘極結構橫跨該第一鰭結構，使得該第一閘極結構設置於該些第一源極/汲極特徵之間；以及 該鰭式井帶包含一第二閘極結構，該第二閘極結構橫跨該第二鰭結構，使得該第二閘極結構設置於該些第二源極/汲極特徵之間。
  4. 如請求項1所述的積體電路裝置，更包含一多層連接結構，該多層連接結構包含：一第一裝置層接點，設置於該些第一源極/汲極特徵中之至少一者上；一第二裝置層接點，設置於該些第二源極/汲極特徵中之至少一者上；一第一導通孔，設置於該第一裝置層接點上；一第二導通孔，設置於該第二裝置層接點上；以及一第一金屬線，其中該第一導通孔將該些第一源極/汲極特徵中之該至少一者電性連接至該第一金屬線，以及該第二導通孔將該些第二源極/汲極特徵中之該至少一者電性連接至該第一金屬線。
  5. 如請求項1所述的積體電路裝置，其中該鰭式場效電晶體為一第一鰭式場效電晶體，該鰭式井帶為一第一鰭式井帶，該摻雜區為一第一摻雜區，以及該電壓為一第一電壓，該積體電路裝置更包含：一第二鰭式場效電晶體，設置於該第二型摻雜之一第二摻雜區上，其中該第二鰭式場效電晶體包含：一第三鰭結構，摻雜該第二型摻雜之一第三摻雜濃度；以及 第三源極/汲極特徵，摻雜該第一型摻雜；以及一第二鰭式井帶，設置於該第二摻雜區上，其中該第二鰭式井帶包含：一第四鰭結構，摻雜該第二型摻雜之一第四摻雜濃度；以及第四源極/汲極特徵，摻雜第二型摻雜，其中該第四摻雜濃度大於該第三摻雜濃度，其中該第二鰭式井帶連接該第二摻雜區至一第二電壓，其中該第四摻雜濃度大於該第三摻雜濃度至少三倍。
  6. 一種記憶體陣列，包含：一第一列井帶單元以及一第二列井帶單元；複數記憶體單元以行與列排列，其中該些記憶體單元設置於該第一列井帶單元與該第二列井帶單元之間，使得該些記憶體單元之每一列設置於一第一井帶單元與一第二井帶單元之間；其中該些記憶體單元之每一者包含一鰭式場效電晶體，該鰭式場效電晶體設置於一第一型摻雜之一摻雜區上，其中該鰭式場效電晶體包含：一第一鰭結構，摻雜該第一型摻雜之一第一摻雜濃度；以及第一源極/汲極特徵，摻雜一第二型摻雜；其中該第一井帶單元與該第二井帶單元之每一者包含一鰭式井帶，該鰭式井帶設置於該第一型摻雜之該摻雜區上，其中該鰭式井帶包含： 一第二鰭結構，摻雜該第一型摻雜之一第二摻雜濃度；以及第二源極/汲極特徵，摻雜該第一型摻雜，其中該第二摻雜濃度大於該第一摻雜濃度，其中該鰭式井帶連接該第一型摻雜之該摻雜區至一電壓。
  7. 如請求項6所述的記憶體陣列，其中該鰭式場效電晶體為一第一鰭式場效電晶體，該摻雜區為一第一摻雜區，以及該鰭式井帶為一第一鰭式井帶，其中：該些記憶體單元之每一者更包含一第二鰭式場效電晶體，該第二鰭式場效電晶體設置於該第二型摻雜之一第二摻雜區上，其中該第二鰭式場效電晶體包含：一第三鰭結構，摻雜該第二型摻雜之一第三摻雜濃度；以及第三源極/汲極特徵，摻雜該第一型摻雜；以及其中該第一井帶單元與該第二井帶單元之每一者包含一第二鰭式井帶，該第二鰭式井帶設置於該第二摻雜區上，其中該第二鰭式井帶包含：一第四鰭結構，摻雜該第二型摻雜之一第四摻雜濃度；以及第四源極/汲極特徵，摻雜該第二型摻雜，其中該第四摻雜濃度大於該第三摻雜濃度，其中該第二鰭式井帶連接該第二摻雜區至一第二電壓，其中該第二摻雜濃度大於該第一摻雜濃度至少三倍，以及該第四摻雜濃度大於該第三摻雜濃度至少三倍； 其中該第一鰭式場效電晶體為一下拉電晶體，以及該第二鰭式場效電晶體為一上拉電晶體。
  8. 如請求項6所述的記憶體陣列，其中該些記憶體單元包含一第一記憶體單元陣列與一第二記憶體單元陣列，該記憶體陣列更包含一第三列井帶單元，該第三列井帶單元設置於該第一記憶體單元陣列與該第二記憶體單元陣列之間。
  9. 一種積體電路裝置，包含：一p型井，設置於一基板中；一n型鰭式場效電晶體，設置於該p型井上，其中該n型鰭式場效電晶體有一第一p型鰭結構，該第一p型鰭結構電性連接至該p型井與設置於該第一p型鰭結構上之一第一閘極結構，因此該第一閘極結構插入該n型鰭式場效電晶體之n型源極/汲極特徵中；一p型井帶，設置於該p型井上，其中該p型井帶有一第二p型鰭結構，該第二p型鰭結構電性連接至該p型井與設置於該第二p型鰭結構之上之一第二閘極結構，因此該第二閘極結構插入該p型井帶之p型源極/汲極特徵中；以及其中該第一p型鰭結構有一第一p型摻雜濃度，以及該第二p型鰭結構有一第二p型摻雜濃度，且該第二p型摻雜濃度大於該第一p型摻雜濃度。
  10. 如請求項9所述的積體電路裝置，其中該第二p型摻雜濃度大於該第一p型摻雜濃度至少三倍；其中該n型鰭式場效電晶體為一記憶體單元之一部分，以及該p型井帶為一井帶單元之一部分；其中該p型井有一第三p型摻雜濃度，該第三p型摻雜濃度大於該第一p型摻雜濃度，且該第三p型摻雜濃度小於該第二p型摻雜濃度。
  11. 一種積體電路裝置，包含：一n型井，設置於一基板中；一p型鰭式場效電晶體，設置於該n型井上，其中該p型鰭式場效電晶體有一第一n型鰭結構，該第一n型鰭結構電性連接至該n型井與設置於該第一n型鰭結構上之一第一閘極結構，因此該第一閘極結構插入該p型鰭式場效電晶體之p型源極/汲極特徵中；一n型井帶，設置於該n型井上，其中該n型井帶有一第二n型鰭結構，該第二n型鰭結構電性連接至該n型井與設置於該第二n型鰭結構上之一第二閘極結構，因此該第二閘極結構插入該n型井帶之n型源極/汲極特徵中；以及其中該第一n型鰭結構有一第一n型摻雜濃度，以及該第二n型鰭結構有一第二n型摻雜濃度，且該第二n型摻雜濃度大於該第一n型摻雜濃度。
  12. 如請求項11所述的積體電路裝置，其中 該第二n型摻雜濃度大於該第一n型摻雜濃度至少三倍；其中該p型井有一第三n型摻雜濃度，該第三n型摻雜濃度大於該第一n型摻雜濃度，且該第三n型摻雜濃度小於該第二n型摻雜濃度。
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