DE102016102679A1 - Fets und verfahren zum bilden von fets - Google Patents

Fets und verfahren zum bilden von fets Download PDF

Info

Publication number
DE102016102679A1
DE102016102679A1 DE102016102679.4A DE102016102679A DE102016102679A1 DE 102016102679 A1 DE102016102679 A1 DE 102016102679A1 DE 102016102679 A DE102016102679 A DE 102016102679A DE 102016102679 A1 DE102016102679 A1 DE 102016102679A1
Authority
DE
Germany
Prior art keywords
fin
source
drain region
gate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102016102679.4A
Other languages
English (en)
Inventor
Yen-Ru LEE
Chii-Horng Li
Chien-I Kuo
Lilly SU
Heng-Wen Ting
Jung-Chi Tai
Che-Hui Lee
Ying-Wei Li
Chien-Chang Su
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/002,077 external-priority patent/US9831116B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102016102679A1 publication Critical patent/DE102016102679A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Eine Ausführungsform ist eine Struktur umfassend eine erste Finne über einem Substrat, eine zweite Finne über dem Substrat, wobei die zweite Finne an die erste Finne angrenzt, eine Isolierungsregion, welche die erste Finne und die zweite Finne umgibt, eine Gatestruktur entlang Seitenwänden und über oberen Flächen der ersten Finne und der zweiten Finne, wobei die Gatestruktur Kanalregionen in der ersten Finne und der zweiten Finne definiert, eine Source-/Drainregion auf der ersten Finne und der zweiten Finne angrenzend an die Gatestruktur und einen Luftspalt, der die Source-/Drainregion von einer oberen Fläche des Substrats trennt.

Description

  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung mit der Serien-Nr. 62/218,894, eingereicht am 15. September 2015 mit dem Titel „FETS and Methods of Forming FETs”, die hier durch Bezugnahme aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Während die Halbleiterindustrie in die Nanometertechnologie-Prozessknoten im Streben nach höherer Packungsdichte, höherer Leistung und geringeren Kosten Fortschritte gemacht hat, resultierten Herausforderungen sowohl bei Herstellungs- als auch Designproblemen in der Entwicklung von dreidimensionalen Designs wie ein finnenartiger Feldeffekttransistor (FinFET). Ein typischer FinFET wird mit einer dünnen vertikalen „Finne” (oder Finnenstruktur) hergestellt, die sich von einem Substrat erstreckt, das beispielsweise durch Wegätzen eines Abschnitts einer Siliziumschicht des Substrats gebildet ist. Der Kanal des FinFET ist in dieser Seitenfinne gebildet. Ein Gate ist über (z. B. Umwicklung) der Finne vorgesehen. Ein Gate auf beiden Seiten des Kanals ermöglicht die Gatesteuerung des Kanals von beiden Seiten. Es existieren jedoch Herausforderungen bezüglich der Implementierung solcher Merkmale und Prozesse in die Halbleiterherstellung.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
  • 1 ist ein Beispiel eines Finnenfeldeffekttransistors (FinFET) in einer dreidimensionalen Ansicht.
  • Die 2 bis 6, 7A bis 7C, 8A bis 8C und 9 bis 15 sind dreidimensional und Schnittdarstellungen von Zwischenstadien in der Herstellung von FinFETs gemäß einigen Ausführungsformen.
  • 16 ist eine Schnittdarstellung eines Zwischenstadiums in der Herstellung von FinFETs gemäß einigen Ausführungsformen.
  • 17 ist eine Schnittdarstellung eines Zwischenstadiums in der Herstellung von FinFETs gemäß einigen Ausführungsformen.
  • 18 ist eine Schnittdarstellung eines Zwischenstadiums in der Herstellung von FinFETs gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale des bereitgestellten Gegenstandes zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter”, „unter”, „untere”, „über”, „obere” und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Ähnlich können Begriffe wie „Vorderseite” und „Rückseite” hier verwendet sein, um leichter verschiedene Komponenten zu identifizieren und sie können identifizieren, dass diese Komponenten sich beispielsweise auf gegenüberliegenden Seiten von einer anderen Komponente befinden. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Finnenfeldeffekttransistoren (FinFETs) und Verfahren zu deren Bildung werden gemäß verschiedenen Ausführungsformen bereitgestellt. Zwischenstadien des Bildens von FinFETs werden veranschaulicht. Einige hierin beschriebene Ausführungsformen werden im Kontext von FinFETs beschrieben, die unter Verwendung eines Gate-First-Prozesses gebildet werden. Bei anderen Ausführungsformen kann ein Gate-Last-Prozess (manchmal als Austauschgate-Prozess bezeichnet) verwendet werden. Einige Variationen der Ausführungsformen werden beschrieben. Der Durchschnittsfachmann wird ohne Weiteres verstehen, dass andere Modifikationen vorgenommen werden können, die im Umfang anderer Ausführungsformen in Betracht gezogen werden. Obwohl Verfahrensausführungsformen in einer speziellen Reihenfolge beschrieben werden, können verschiedene andere Verfahrensausführungsformen in jeder logischen Reihenfolge ausgeführt werden und können weniger oder mehr hier beschriebene Schritte umfassen.
  • Vor der speziellen Adressierung der veranschaulichten Ausführungsformen werden bestimmte vorteilhafte Merkmale und Aspekte der vorliegenden offenbarten Ausführungsformen generell adressiert. Allgemein ist die vorliegende Offenbarung eine Halbleitervorrichtung und ein Verfahren zu deren Bildung, um einen einfachen und kosteneffektiven Prozessablauf bereitzustellen und epitaktische Source/Drain in einem FinFET mit weniger Fehlern (wie Dislokationen) zumindest in der Nähe einer Kanalregion des FinFETs zur Vorrichtungsverbesserung zu erreichen. Außerdem kann dieser einfache und kosteneffektive Prozessablauf eine bessere Isolierung zwischen angrenzenden Finnen durch Reduzieren des Verlusts zwischen angrenzenden Finnen erreichen und er kann auch den Kontaktwiderstand zur Source-/Drainregion reduzieren. Insbesondere umfassen Ausführungsformen wie diejenigen, die nachstehend offenbart werden, einen Prozessablauf, der eine FinFET-Kronenstruktur mit etwas von dem Isolierungsmaterial der Isolierungsregion (z. B. flache Grabenisolation-(STI)-Region) verwendet, das auf einer oberen Fläche der Krone zwischen angrenzenden Finnen verbleibt. Dieses verbleibende Isolierungsmaterial unterdrückt die Erzeugung von Dislokationen, da es den Betrag an epitaktischem Volumen zwischen angrenzenden Finnen reduziert. Weiter bewirkt die Isolierungsregion, dass ein Luftspalt zwischen der oberen Fläche der Kronenstruktur und der epitaktischen Source-/Drainregion gebildet wird, der die Dielektrizitätskonstante (k-Wert) reduziert, was die Streukapazität zwischen den angrenzenden Finnen reduzieren kann. Diese reduzierte Streukapazität kann eine bessere Wechselstrom-(AC)-Leistung für die Vorrichtung ermöglichen. Weiter kann eine obere Fläche der epitaktischen Source/Drain-Struktur eine nicht planare (z. B. wellenförmig verlaufende und/oder gewellte) obere Fläche aufweisen, welche den Kontaktflächenbereich für die darüber liegenden Kontakte erhöhen kann. Dieser erhöhte Kontaktflächenbereich kann den Kontaktwiderstand zur Source-/Drainregion reduzieren.
  • Bei einigen Ausführungsformen kann der offenbarte Verfahrensablauf bei der Bildung von Static Random Access Memory-(SRAM)-Vorrichtungen verwendet werden. Bei diesen Ausführungsformen kann das verbleibende Isolierungsmaterial zwischen angrenzenden Finnen dabei unterstützen, das epitaktische Volumen der Source-/Drainregion einzuschränken, was die Wahrscheinlichkeit reduziert, dass die Source/Drains von angrenzenden SRAM-Transistoren miteinander verschmelzen. Diese reduzierte Wahrscheinlichkeit des Verschmelzens erhöht die Ausbeute der Vorrichtung, während der gewünschte reduzierte Abstand zwischen angrenzenden SRAM-Transistoren immer noch ermöglicht wird.
  • 1 veranschaulicht ein Beispiel eines generischen FinFET 30 in einer dreidimensionalen Ansicht. Der FinFET 30 umfasst eine Finne 36 auf einem Substrat 32. Das Substrat 32 umfasst Isolierungsregionen 34 und die Finne 36 steht über angrenzende Isolierungsregionen 34 und von dazwischen vor. Ein Gatedielektrikum 38 verläuft entlang von Seitenwänden und über einer oberen Fläche der Finne 36 und eine Gateelektrode 40 über dem Gatedielektrikum 38. Die Source-/Drain-Regionen 42 und 44 sind in gegenüberliegenden Seiten der Finne 36 in Bezug auf das Gatedielektrikum 38 und die Gateelektrode 40 angeordnet. 1 veranschaulicht weiter Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Schnitt B-B verläuft über einen Kanal, das Gatedielektrikum 38 und die Gateelektrode 40 des FinFET 30. Der Schnitt C-C ist parallel zu Schnitt B-B und verläuft quer durch eine Source-/Drainregion 42. Die anschließenden Figuren verweisen zur Übersichtlichkeit auf diese Bezugsschnitte.
  • Die 2 bis 15 sind dreidimensional und Schnittdarstellungen von Zwischenstadien in der Herstellung von FinFETs gemäß einigen Ausführungsformen. Die 2 bis 13 veranschaulichen einen FinFET, der dem FinFET 30 in 1 abgesehen von mehreren Finnen auf einer Kronenstruktur ähnlich ist. In den 7A bis 8C sind Figuren, die mit einem „A” in der Bezeichnung enden, dreidimensionale Ansichten; Figuren, die mit einem „B” in der Bezeichnung enden, veranschaulichen Schnitt B-B; und Figuren, die mit einem „C” in der Bezeichnung enden, veranschaulichen Schnitt C-C. Die 9 bis 15 veranschaulichen Schnitt C-C.
  • 2 veranschaulicht ein Substrat 50. Das Substrat 50 kann ein Halbleitersubstrat wie ein Volumenhalbleiter, ein Halbleiter-auf-Isolator-(SOI)-Substrat oder dergleichen sein, das (z. B. mit einem p- oder einem n-Dotierstoff) dotiert oder undotiert sein kann. Das Substrat 50 kann ein Wafer wie ein Siliziumwafer sein. Generell umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, das auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann beispielsweise eine vergrabene Oxid-(BOX)-Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat und typischerweise auf einem Silizium- oder Glassubstrat vorgesehen. Andere Substrate wie ein Mehrschicht- oder Gradientensubstrat können auch verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen.
  • Das Substrat 50 kann integrierte Schaltungen (nicht gezeigt) umfassen. Ein Durchschnittsfachmann wird erkennen, dass eine große Vielfalt von integrierten Schaltungen wie Transistoren, Dioden, Kondensatoren, Widerständen, dergleichen oder Kombinationen davon in und/oder auf dem Substrat 50 gebildet werden können, um die strukturellen und funktionellen Anforderungen des Designs für den FinFET zu erzeugen. Die integrierten Schaltungen können unter Verwendung irgendwelcher geeigneter Verfahren gebildet werden.
  • 2 veranschaulicht weiter die Bildung einer Maskenschicht 52 über dem Substrat und das Strukturieren des Substrats 50 unter Verwendung der Maskenschicht 52, um einen strukturierten Abschnitt 54 des Substrats 50 zu bilden. Bei einigen Ausführungsformen ist die Maskenschicht 52 eine Hartmaske und kann im Folgenden als Hartmaske 52 bezeichnet sein. Die Hartmaske 52 kann aus Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumcarbonitrid, dergleichen oder einer Kombination davon gebildet werden.
  • Bei einigen Ausführungsformen kann der strukturierte Abschnitt 54 des Substrats 50 durch Ätzen des Substrats 50 gebildet werden, das außerhalb der strukturierten Maskenschicht 52 liegt. Das Ätzen kann jeder annehmbare Ätzprozess sein wie ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • 3 veranschaulicht die Bildung einer Kronenstruktur 58 und von Halbleiterstreifen 60 über der Kronenstruktur 58. Eine Maskenschicht 56 kann über dem strukturierten Abschnitt 54 des Substrats 50 gebildet und strukturiert werden. Bei einigen Ausführungsformen ist die Maskenschicht 56 eine Hartmaske und kann im Folgenden als Hartmaske 56 bezeichnet sein. Die Hartmaske 56 kann aus Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumcarbonitrid, dergleichen oder einer Kombination davon gebildet werden.
  • Bei einigen Ausführungsformen können die Kronenstruktur 58 und die Halbleiterstreifen 60 durch Ätzen von Gräben in der Hartmaske 56 und dem strukturierten Abschnitt 54 des Substrats 50 gebildet werden. Die Halbleiterstreifen 60 können auch als Halbleiterfinnen 60 bezeichnet werden. Das Ätzen kann jeder annehmbare Ätzprozess sein, wie beispielsweise ein RIE, NBE, dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • 4 veranschaulicht das Bilden eines Isoliermaterials zwischen angrenzenden Halbleiterstreifen 60, um Isolierungsregionen 62 zu bilden. Das Isoliermaterial kann ein Oxid wie Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein und kann durch eine hochdichte chemische Plasma-Gasphasenabscheidung (HDp-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem Remote-Plasmasystem und nachträgliches Aushärten, um es in ein anderes Material wie ein Oxid umzuwandeln), dergleichen oder eine Kombination davon gebildet werden. Andere mittels jedem annehmbaren Prozess gebildete Isoliermaterialien können verwendet werden. In der veranschaulichten Ausführungsform ist das Isoliermaterial durch einen FCVD-Prozess gebildetes Siliziumoxid. Ein Glühprozess kann ausgeführt werden, sobald das Isoliermaterial gebildet ist. Weiter kann in 4 ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP) jedes überschüssige Isoliermaterial (und, falls vorhanden, die Hartmaske 56) entfernen und die oberen Flächen der Isolierungsregionen 62 und die oberen Flächen der Halbleiterstreifen 60 bilden, die koplanar sind.
  • 5 veranschaulicht das Aussparen der Isolierungsregionen 62, um beispielsweise flache Grabenisolation-(STI)-Regionen zu bilden. Die Isolierungsregionen 62 werden ausgespart, sodass die oberen Abschnitte der Halbleiterstreifen 60 zwischen angrenzenden Isolierungsregionen 62 vorstehen und Halbleiterfinnen 64 bilden. Wie veranschaulicht, verbleiben einige Abschnitte der Isolierungsregionen 62 oben auf der Kronenstruktur 58 zwischen den angrenzenden Halbleiterfinnen 64. Weiter können die oberen Flächen der Isolierungsregionen 62 wie veranschaulicht eine flache Oberfläche, eine konvexe Oberfläche, eine konkave Oberfläche (wie z. B. Hohlschliff) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolierungsregionen 62 können durch ein geeignetes Ätzen flach, konvex und/oder konkav gebildet werden. Die Isolierungsregionen 62 können unter Verwendung eines akzeptablen Ätzprozesses, wie einem der zu dem Material der Isolierungsregionen 62 selektiv ist, ausgespart werden. Beispielsweise kann eine chemische Oxidentfernung unter Verwendung eines CERTAS®-Ätzens oder eines Applied Materials SICONI-Werkzeugs oder einer verdünnten Hydrofluor-(dHF)-Säure verwendet werden.
  • 5 veranschaulicht das Bilden einer Gatestruktur über den Halbleiterfinnen 64. Eine Dielektrikumschicht (nicht gezeigt) wird auf den Halbleiterfinnen 64 und den Isolierungsregionen 62 gebildet. Die Dielektrikumschicht kann beispielsweise Siliziumoxid, Siliziumnitrid, Mehrschichten davon oder dergleichen sein und kann gemäß akzeptablen Techniken abgeschieden oder thermisch gewachsen werden. Bei einigen Ausführungsformen kann die Gatedielektrikumschicht ein High-k-Dielektrikummaterial sein und bei diesen Ausführungsformen kann die Dielektrikumschicht einen k-Wert von größer als ungefähr 7,0 aufweisen und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, Mehrschichten davon und Kombinationen davon umfassen. Die Verfahren zur Bildung der Dielektrikumschicht können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), plasmagestützte CVD (PECVD) und dergleichen umfassen.
  • Eine Gateschicht (nicht gezeigt) wird über der Dielektrikumschicht gebildet und eine Maskenschicht (nicht gezeigt) wird über der Gateschicht gebildet. Die Gateschicht kann über der Dielektrikumschicht abgeschieden und dann beispielsweise durch ein CMP planarisiert werden. Die Maskenschicht kann über der Gateschicht abgeschieden werden. Die Gateschicht kann beispielsweise aus Polysilizium gebildet werden, obwohl andere Materialien auch verwendet werden können. Bei einigen Ausführungsformen kann die Gateschicht ein metallhaltiges Material wie TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder Mehrschichten davon umfassen. Die Maskenschicht kann beispielsweise aus Siliziumnitrid oder dergleichen gebildet werden.
  • Nachdem die Schichten gebildet sind, kann die Maskenschicht unter Verwendung von akzeptablen Fotolithografie- und Ätztechniken strukturiert werden, um die Maske 70 zu bilden. Die Struktur der Maske 70 kann dann auf die Gateschicht und Dielektrikumschicht durch ein akzeptables Ätzverfahren übertragen werden, um das Gate 68 und das Gatedielektrikum 66 zu bilden. Das Gate 68 und das Gatedielektrikum 66 decken entsprechende Kanalregionen der Halbleiterfinnen 64 ab. Das Gate 68 kann auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung von entsprechenden Finnen 64 ist.
  • Die 7A, 7B und 7C veranschaulichen das Bilden von Gateversiegelungsabstandselementen 72 auf freiliegenden Flächen von Isolierungsregionen 62, Halbleiterfinnen 64, Gate 68 und Maske 70. Ein Thermooxidations- oder Abscheidungsprozess kann die Gateversiegelungsabstandselemente 72 bilden. Bei einigen Ausführungsformen können die Gateversiegelungsabstandselemente 72 aus einem Nitrid wie Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumcarbonitrid, dergleichen oder einer Kombination davon gebildet werden. Dem Bilden der Gateversiegelungsabstandselemente 72 kann ein anisotroper Ätzprozess wie ein Trockenätzprozess folgen, um Abschnitte der Gateversiegelungsabstandselemente 72 außerhalb der Seitenwände der Gatestrukturen zu entfernen. Bei einigen Ausführungsformen verbleiben nach dem Ätzprozess einige Abschnitte der Gateversiegelungsabstandselemente 72 auf den Isolierungsregionen 62 zwischen den angrenzenden Halbleiterfinnen 64 (siehe die 9, 15 und 17).
  • Die 8A, 8B und 8C veranschaulichen das Entfernen der Halbleiterfinnen 64 außerhalb der Gatestruktur. Die Gatestruktur kann während des Entfernens der Halbleiterfinnen 64 als eine Maske verwendet werden, sodass Aussparungen 76 in in den Halbleiterfinnen 64 und/oder Isolierungsregionen 62 gebildet werden. Wie veranschaulicht verbleibt nach dem Entfernen der Halbleiterfinnen 64 mindestens ein Abschnitt der Isolierungsregionen 62 auf der oberen Fläche der Kronenstruktur 58 zwischen den angrenzenden Halbleiterfinnen 64.
  • Die Aussparungen 76 können durch Ätzen unter Verwendung jedes akzeptablen Ätzprozesses wie ein RIE, NBE, Tetramethyalammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH), einem Nassätzmittel, das fähig ist, Silizium mit guter Ätzselektivität zwischen Silizium und einem Material der Isolierungsregionen 62 und/oder den Gateversiegelungsabstandselementen 72 zu ätzen, dergleichen oder einer Kombination davon gebildet werden. Das Ätzen kann anisotrop sein. Bei einigen Ausführungsformen wird die obere Fläche der Kronenstruktur 58 als mindestens Abschnitte der unteren Flächen der Aussparungen 76 freigelegt.
  • 9 veranschaulicht eine Ausführungsform, bei der ein Abschnitt des Gateversiegelungsabstandselement-Materials 72 auf den Isolierungsregionen 62 zwischen den angrenzenden Halbleiterfinnen 64 verbleibt. Bei dieser Ausführungsform kann der Ätzprozess ein direkter Strahlätzprozess sein, der die Gateversiegelungsabstandselemente 72 von oberen Flächen der freigelegten Halbleiterfinnen 64 (siehe 7C) entfernt, während ein Abschnitt des Gateversiegelungsabstandselementmaterials 72 auf den Isolierungsregionen 62 verbleibt. Der Grund, dass etwas Gateversiegelungsabstandselementmaterial 72 auf den Isolierungsregionen 62 verbleibt, kann mindestens teilweise der sein, dass das Gateversiegelungsabstandselementmaterial 72 auf den Isolierungsregionen 62 im Vergleich mit der oberen Fläche der Halbleiterfinnen 64 (siehe 7C) dicker gebildet wird.
  • Die 10 und 11 veranschaulichen das Bilden der Source-/Drainregionen 80. Die Source-/Drainregionen 80 werden in den Aussparungen 76 durch epitaktisches Wachsen eines Materials in den Aussparungen 76 gebildet, wie beispielsweise durch metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Gasphasenepitaxie (VPE), selektives epitaktisches Wachsen (SEG), dergleichen oder einer Kombination davon. Wie veranschaulicht, in 10, werden aufgrund des Blockierens der Isolierungsregionen 62 zwischen den angrenzenden Halbleiterfinnen 64 die Source-/Drainregionen 80 zuerst vertikal in den Aussparungen 76 gewachsen, während dessen die Source-/Drainregionen 80 horizontal nicht wachsen. Nachdem die Aussparungen 76 vollständig gefüllt sind, werden die Source-/Drainregionen 80 sowohl vertikal als auch horizontal gewachsen, um Facetten (siehe 11) zu bilden.
  • Wie veranschaulicht in 11, verschmelzen die Source-/Drainregionen 80 der angrenzenden Halbleiterfinnen 80, um eine durchgehende epitaktische Source-/Drainregion 80 zu bilden. Aufgrund des Blockierens der Isolierungsregionen 62 auf der Kronenstruktur 58 werden Luftspalte 82 zwischen den unteren Abschnitten der Source-/Drainregionen 80 und der oberen Fläche der Isolierungsregionen 62 auf der Kronenstruktur 58 gebildet.
  • Nach dem Bilden der Source-/Drainregionen 80 wird eine Verkappungsschicht 84 auf den Source-/Drainregionen 80 gebildet. Die Verkappungsschicht 84 und die Pufferschicht können als Teil der Source-/Drainregionen betrachtet werden. Bei einigen Ausführungsformen wird die Verkappungsschicht 84 epitaktisch auf den Source-/Drainregionen 80 gewachsen. Die Verkappungsschicht unterstützt dabei, die Source-/Drainregionen 80 während des anschließenden Verarbeitens (z. B. Ätzprozesse, Temperaturverarbeitung usw.) vor Dotierstoffverlust zu schützen. Die Topographie der Source-/Drainregionen 80 kann gesteuert werden, sodass sie wie gezeigt in 11 nicht planar oder planar ist (siehe 14).
  • Die Halbleiterfinnen 64 erstrecken sich auf eine Höhe H1 über die obere Fläche der Kronenstruktur 58. Bei einigen Ausführungsformen ist die Höhe H1 kleiner als ungefähr 60 nm. Bei einigen Ausführungsformen ist die Höhe H1 kleiner als ungefähr 40 nm. Bei einigen Ausführungsformen ist die Höhe H1 kleiner als ungefähr 30 nm. Die epitaktischen Source-/Drainregionen 80 können sich um eine Höhe H2 in die Kronenstruktur 58 erstrecken. Bei einigen Ausführungsformen liegt die Höhe H2 in einem Bereich von ungefähr 5 nm bis zu ungefähr 30 nm. Dieser Abschnitt der Source-/Drainregion 80, der sich in die Kronenstruktur 58 erstreckt, kann als Pufferschicht bezeichnet werden, da sie die Spannungsdifferenzen zwischen der höheren Dotierkonzentration der Source-/Drainregion 80 darüber und der Kronenstruktur 58 darunter puffert. Die Dotierkonzentration der Pufferschicht und der verbleibende Abschnitt der Source-/Drainregion 80 können unterschiedlich sein. Beispielsweise kann die Pufferschicht eine Ge-Konzentration von weniger als ungefähr 40%, aufweisen, während der Rest der Source-/Drainregion 80 eine Ge-Konzentration von größer als 40% aufweist. Die höhere Konzentration des verbleibenden Abschnitts der Source-/Drainregion 80 ermöglicht, dass die Source-/Drainregion 80 eine größere Spannung auf die Kanalregion des FinFETs ausübt. Dieser Abschnitt mit hoher Dotierkonzentration der Source/Drain 80 kann als Stressorschicht 80 bezeichnet werden. Außerdem kann die Dotierkonzentration der Verkappungsschicht 84 und der Stressorschicht 80 unterschiedlich sein. Beispielsweise kann die Verkappungsschicht 84 eine Ge-Konzentration von weniger als ungefähr 40% aufweisen, während die Stressorschicht 80 eine Ge-Konzentration von größer als 40% aufweist.
  • Bei einigen Ausführungsformen können die Pufferschicht, die Stressorschicht 80 und die Verkappungsschicht 84 in einem einzelnen kontinuierlichen epitaktischen Prozess gebildet werden. Bei anderen Ausführungsformen können diese Strukturen in getrennten Prozessen gebildet werden. Bei der Ausführungsform mit dem einzelnen kontinuierlichen Verfahren können die Prozessparameter des epitaktischen Prozesses (z. B. Prozessgasströmung, Temperatur, Druck usw.) variiert werden, um diese Strukturen mit den variierenden Materialzusammensetzungen zu bilden. Beispielsweise kann während der Epitaxie der Volumenstrom des germaniumhaltigen Vorläufers (wie GeH4) während der Bildung der Pufferschicht bei einem ersten Niveau sein und kann beim Übergehen zum Bilden der Stressorschicht 80 auf ein zweites Niveau erhöht werden. Weiter kann der Volumenstrom des germaniumhaltigen Vorläufers beim Übergehen zum Bilden der Verkappungsschicht 84 von dem zweiten Niveau auf ein drittes Niveau verringert werden.
  • Wie veranschaulicht in 11, kann der verbleibende Abschnitt der Isolierungsregion 62 auf der Kronenstruktur 58 eine Dicke T1 aufweisen. Bei einigen Ausführungsformen liegt die Dicke T1 in einem Bereich von ungefähr 2 nm bis zu ungefähr 15 nm. Die Luftspalte 82 können eine Höhe H3 von größer als ungefähr 4 nm aufweisen. Die Verkappungsschicht 84 kann zu einer Dicke T2 gebildet werden, die größer ist als 2 nm. Die obere Fläche der Verkappungsschicht 84 kann eine Höhe H4 zwischen ihre höchsten und niedrigsten Punkten aufweisen. Bei einigen Ausführungsformen ist die Höhe H4 größer als ungefähr 3 nm. Angrenzende Finnen der FinFet-Vorrichtung können durch einen Abstand S1 getrennt werden. Bei einigen Ausführungsformen ist der Abstand S1 kleiner als ungefähr 40 nm.
  • Bei einigen Ausführungsbeispielen, bei denen der resultierende FinFET ein n-FinFET ist, umfassen die Source-/Drainregionen 80 Siliziumkarbid (SiC), Siliziumphosphor (SiP), phosphordotierter Siliziumkohlenstoff (SiCP) oder dergleichen. Bei alternativen Ausführungsbeispielen, bei denen der resultierende FinFET ein p-FinFET ist, umfassen die Source-/Drainregionen 80 SiGe und einen p-Dotierstoff wie Bor oder Indium.
  • Die epitaktischen Source-/Drainregionen 80 können mit Dotierstoffen implantiert werden, um Source-/Drainregionen zu bilden gefolgt von einem Glühen. Der Implantierprozess kann das Bilden und Strukturieren von Masken wie einen Fotolack einschließen, um die Regionen des FinFETs abzudecken, die vor dem Implantierprozess geschützt werden sollen. Die Source-/Drainregionen 80 können eine Störstellenkonzentration in einem Bereich von ungefähr 1019 cm–3 bis zu ungefähr 1021 cm–3 aufweisen. Bei einigen Ausführungsformen können die epitaktischen Source-/Drain-Regionen 80 während des Wachstums in situ dotiert werden.
  • Anschließend kann das Verarbeiten der FinFET-Vorrichtung wie das Bilden von einem oder mehreren Zwischenschichtdielektrika und das Bilden von Kontakten ausgeführt werden. Diese Prozesse werden unter Bezugnahme auf die 12 und 13 beschrieben.
  • In 12 wird ein Zwischenschichtdielektrikum (ILD) 90 über der in 11 veranschaulichten Struktur abgeschieden. Die ILD 90 wird aus einem Dielektrikum wie Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen gebildet und kann durch jedes geeignete Verfahren wie CVD, PECVD oder FCVD abgeschieden werden.
  • In 13 wird ein Kontakt 92 durch ILD 90 gebildet. Die Öffnung für den Kontakt 92 wird durch die ILD 90 gebildet. Die Öffnung kann unter Verwendung von akzeptablen Fotolithografie- und Ätztechniken gebildet werden. Bei einigen Ausführungsformen wird mindestens ein Abschnitt der Verkappungsschicht 84 während des Bildens der Öffnung entfernt. Eine Auskleidung wie eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material wird in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess wie ein CMP kann ausgeführt werden, um überschüssiges Material von einer Fläche des ILD 90 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die Kontakte 92 in den Öffnungen. Ein Glühprozess kann ausgeführt werden, um ein Silizid an der Grenzfläche zwischen den Source-/Drainregionen 80 (falls vorhanden, Verkappungsschicht 84) und dem Kontakt 92 zu bilden. Der Kontakt 92 wird physisch und elektrisch mit den Source-/Drainregionen 80 (falls vorhanden, Verkappungsschicht 84) gekoppelt.
  • Obwohl nicht explizit gezeigt, wird ein Durchschnittsfachmann ohne Weiteres verstehen, dass weitere Verarbeitungsschritte an der Struktur in 13 ausgeführt werden können. Beispielsweise können verschiedene Zwischenmetalldielektrika (IMD) und ihre entsprechenden Metallisierungen über dem ILD 90 gebildet werden. Weiter können Kontakte zu der Gateelektrode 68 durch darüberliegende Dielektrikumschichten gebildet werden.
  • Weiter kann bei anderen Ausführungsformen ein Gate-Last-Prozess (manchmal als Austauschgate-Prozess bezeichnet) verwendet werden. Bei diesen Ausführungsformen können das Gate 68 und das Gatedielektrikum 66 als Dummystrukturen betrachtet werden und werden während der anschließenden Verarbeitung entfernt und mit einem aktiven Gate und einem aktiven Gatedielektrikum ersetzt.
  • 14 veranschaulicht eine Ausführungsform mit der Source-/Drainregion 80 mit einer im Wesentlichen flachen Oberfläche. Diese Ausführungsform ist der Ausführungsform ähnlich, die in den 2 bis 13 vorstehend beschrieben ist, außer dass diese Ausführungsform eine flache Oberfläche für die Source-/Drainregion 80 aufweist, während die vorhergehende Ausführungsform eine wellenförmig verlaufende obere Fläche (z. B. gewellte obere Fläche) aufwies. Details bezüglich dieser Ausführungsform, die denjenigen der zuvor beschriebenen Ausführungsform ähnlich sind, werden hierin nicht wiederholt.
  • Die Form/Konfiguration der oberen Fläche kann durch Variieren der Parameter des epitaktischen Prozesses gesteuert werden, der verwendet wird, um die Source-/Drainregion 80 zu bilden. Durch Ausführen des epitaktischen Prozesses für eine längere Zeitspanne ändert sich beispielsweise die Source/Drain-Region von der gewellten oberen Flächenkonfiguration zu der flachen oberen Flächenkonfiguration.
  • 15 ist eine Schnittdarstellung eines Zwischenstadiums in der Herstellung von FinFETs gemäß einem Ausführungsbeispiel. Diese Ausführungsform ist der Ausführungsform ähnlich, die in den 2 bis 14 vorstehend beschrieben ist, außer dass diese Ausführungsform einen verbleibenden Abschnitt des Gateversiegelungsabstandselements 72 zwischen den angrenzenden Halbleiterfinnen 64 umfasst. Details bezüglich dieser Ausführungsform, die denjenigen der zuvor beschriebenen Ausführungsform ähnlich sind, werden hierin nicht wiederholt.
  • Diese Ausführungsform ist der Ausführungsform ähnlich, die in 9 veranschaulicht ist, wobei die Source-/Drainregionen 80 und die Verkappungsschicht 84 auf der Struktur von 9 gebildet werden. Das Hinzufügen des verbleibenden Abschnitts des Gateversiegelungsabstandselements 72 auf dem verbleibenden Abschnitt der Isolierungsregion 62 zwischen den angrenzenden Finnen kann die Höhe H4 der Luftspalte 82 verglichen mit der Ausführungsform ohne den Abschnitt des Gateversiegelungsabstandselements 72 zwischen den Finnen erhöhen.
  • Obwohl die Ausführungsformen in den 2 bis 15 drei Finnen für jeden FinFET veranschaulichen, sind bei anderen Ausführungsformen mehr oder weniger Finnen für jeden FinFET denkbar.
  • 16 ist eine Schnittdarstellung eines Zwischenstadiums in der Herstellung von FinFETs gemäß einem Ausführungsbeispiel. 16 veranschaulicht Schnitt C-C von 1. Diese Ausführungsform ist der Ausführungsform ähnlich, die in den 2 bis 15 vorstehend beschrieben ist, außer dass diese Ausführungsform eine Ausführungsform mit einer einzelnen Finne für den FinFET ist, während die vorhergehende Ausführungsform drei Finnen für den FinFET aufwies. Details bezüglich dieser Ausführungsform, die denjenigen der zuvor beschriebenen Ausführungsform ähnlich sind, werden hierin nicht wiederholt.
  • Bei einigen Ausführungsformen kann die Struktur in 16 für einen p-Metalloxidhalbleiter-(PMOS)-Transistor in einer SRAM-Vorrichtung verwendet werden. Beispielsweise kann die Vorrichtung in 15 als ein Pullup-Transistor in der SRAM-Vorrichtung verwendet werden. Bei einer Ausführungsform umfassen die Source-/Drainregionen 80 SiGe und einen p-Dotierstoff wie Bor oder Indium. Ähnlich der vorhergehenden Ausführungsform verbleibt ein Abschnitt der Isolierungsregionen 62 in der Nähe der Öffnung der Aussparung, die gebildet wird, wenn die Halbleiterfinne 64 zurückgeätzt wird. Diese verbleibende Isolierungsregion 62 unterstützt dabei, das epitaktische Volumen der Source-/Drainregion 80 einzuschränken, was die Wahrscheinlichkeit reduzieren kann, dass die Source-/Drainregionen 80 von angrenzenden SRAM-Transistoren miteinander verschmelzen. Diese reduzierte Wahrscheinlichkeit des Verschmelzens erhöht die Ausbeute der Vorrichtung, während der gewünschte reduzierte Abstand zwischen angrenzenden SRAM-Transistoren immer noch ermöglicht wird.
  • 17 ist eine Schnittdarstellung eines Zwischenstadiums in der Herstellung von FinFETs gemäß einem Ausführungsbeispiel. 17 veranschaulicht Schnitt C-C von 1. Diese Ausführungsform ist der in 16 vorstehend beschriebenen Ausführungsform ähnlich, außer dass diese Ausführungsform einen verbleibenden Abschnitt des Gateversiegelungsabstandselements 72 umfasst, der die Finnen umgibt, einschließlich eines Abschnitts zwischen den angrenzenden Finnen. Details bezüglich dieser Ausführungsform, die denjenigen der zuvor beschriebenen Ausführungsform ähnlich sind, werden hierin nicht wiederholt.
  • Das Hinzufügen des verbleibenden Abschnitts des Gateversiegelungsabstandselements 72 auf dem verbleibenden Abschnitt der Isolierungsregion 62 zwischen den angrenzenden Finnen kann das epitaktische Volumen der Source/Drainregionen 80 weiter einschränken und kann weiter die Wahrscheinlichkeit, dass angrenzende Source/Drainregionen 80 miteinander verschmelzen, verglichen mit der Ausführungsform ohne den Abschnitt des Gateversiegelungsabstandselements 72 zwischen den Finnen reduzieren. Je dicker das Material (z. B. 62 und 72) ist, das die Finnen umgibt, und in der Nähe der Öffnung der Aussparung ist, die gebildet wird, wenn die Halbleiterfinne 64 zurückgeätzt wird, desto eingeschränkter ist das epitaktische Volumen der Source-/Drainregionen 80, und daher wird die Wahrscheinlichkeit, dass die Source-/Drainregionen 80 des angrenzenden SRAM-Transistors miteinander verschmelzen, weiter reduziert.
  • 18 ist eine Schnittdarstellung eines Zwischenstadiums in der Herstellung von FinFETs gemäß einem Ausführungsbeispiel. 18 veranschaulicht Schnitt C-C von 1. Diese Ausführungsform ist den in den 16 und 17 vorstehend beschriebenen Ausführungsformen ähnlich, außer dass diese Ausführungsform zwei Finnen auf der Kronenstruktur 58 umfasst. Details bezüglich dieser Ausführungsform, die denjenigen der zuvor beschriebenen Ausführungsform ähnlich sind, werden hierin nicht wiederholt.
  • Bei einigen Ausführungsformen kann die Struktur in 18 für einen n-Metalloxidhalbleiter-(NMOS)-Transistor in einer SRAM-Vorrichtung verwendet werden. Beispielsweise kann die Vorrichtung in 18 als ein Pulldown-Transistor in der SRAM-Vorrichtung verwendet werden. Bei dieser Ausführungsform können die Source-/Drainregionen 80 SiC, SiP, SiCP oder dergleichen umfassen. Ähnlich den vorhergehenden Ausführungsformen verbleibt ein Abschnitt der Isolierungsregionen 62 in der Nähe der Öffnung der Aussparung, die gebildet wird, wenn die Halbleiterfinne 64 zurückgeätzt wird. Diese verbleibende Isolierungsregion 62 unterstützt dabei, die Luftspalte 82 zwischen angrenzenden Halbleiterfinnen 64 zu bilden. Bei dieser Ausführungsform wird die Pufferschicht als Pufferschicht 96 bezeichnet, während in vorhergehenden Ausführungsformen die Pufferschicht in den Source-/Drainregionen 80 umfasst war. Ähnlich den vorhergehenden Ausführungsformen umfasst die Pufferschicht 96 ähnliche Dotierstoffe wie die Source-/Drainregion 80, aber mit niedrigerer Dotierkonzentration.
  • Obwohl nicht gezeigt, kann diese Ausführungsform auch den verbleibenden Abschnitt des Gateversiegelungsabstandselements 72 auf dem verbleibenden Abschnitt der Isolierungsregion 62 zwischen den angrenzenden Finnen (siehe 17) umfassen.
  • Ausführungsformen können Vorteile erreichen. Beispielsweise ist die vorliegende Offenbarung eine Halbleitervorrichtung und ein Verfahren zu deren Bildung, um einen einfachen und kosteneffektiven Verfahrensablauf bereitzustellen und epitaktische Source/Drain in einem FinFET mit weniger Fehlern (wie Dislokationen) zumindest in der Nähe einer Kanalregion des FinFETs zur Vorrichtungsverbesserung zu erreichen. Außerdem kann dieser einfache und kosteneffektive Prozessablauf eine bessere Isolierung zwischen angrenzenden Finnen durch Reduzieren des Verlustes zwischen angrenzenden Finnen erreichen und kann auch den Kontaktwiderstand zur Source-/Drainregion reduzieren. Insbesondere umfassen Ausführungsformen wie diejenigen, die nachstehend offenbart werden, einen Prozessablauf, der eine FinFET-Kronenstruktur mit etwas von dem Isolierungsmaterial der Isolierungsregion (z. B. flache Grabenisolation-(STI)-Region) verwendet, das auf einer oberen Fläche der Krone zwischen angrenzenden Finnen verbleibt. Dieses verbleibende Isolierungsmaterial unterdrückt die Erzeugung von Dislokationen, da es den Betrag an epitaktischem Volumen zwischen angrenzenden Finnen reduziert. Weiter bewirkt die Isolierungsregion, dass ein Luftspalt zwischen der oberen Fläche der Kronenstruktur und der epitaktischen Source-/Drainregion gebildet wird, der die Dielektrizitätskonstante (k-Wert) reduziert, was die Streukapazität zwischen den angrenzenden Finnen reduzieren kann. Diese reduzierte Streukapazität kann eine bessere Wechselstrom-(AC)-Leistung für die Vorrichtung ermöglichen. Weiter kann eine obere Fläche der epitaktischen Source/Drain-Struktur eine nicht planare (z. B. wellenförmig verlaufende) obere Fläche aufweisen, welche die Kontaktfläche für die darüber liegenden Kontakte erhöhen kann. Diese erhöhte Kontaktfläche kann den Kontaktwiderstand zur Source-/Drainregion reduzieren.
  • Eine Ausführungsform ist eine Struktur, die eine erste Finne über einem Substrat umfasst, eine zweite Finne über dem Substrat, wobei die zweite Finne an die erste Finne angrenzt, eine Isolierungsregion, welche die erste Finne und die zweite Finne umgibt, eine Gatestruktur entlang Seitenwänden und über oberen Flächen der ersten Finne und der zweiten Finne, wobei die Gatestruktur Kanalregionen in der ersten Finne und der zweiten Finne definiert, eine Source-/Drainregion auf der ersten Finne und der zweiten Finne angrenzend an die Gatestruktur und einen Luftspalt, der die Source-/Drainregion von einer oberen Fläche des Substrats trennt.
  • Eine weitere Ausführungsform ist ein Verfahren umfassend das Bilden eines angehobenen Abschnitts eines Substrats, das Bilden von Finnen auf dem angehobenen Abschnitt des Substrats, das Bilden einer Isolierungsregion, welche die Finnen umgibt, wobei ein erster Abschnitt der Isolierungsregion sich auf einer oberen Fläche des angehobenen Abschnitts des Substrats zwischen angrenzenden Finnen befindet, das Bilden einer Gatestruktur über den Finnen und das Bilden von Source-/Drainregionen auf gegenüberliegenden Seiten der Gatestruktur, wobei mindestens eine von den Source-/Drainregionen mit einem Luftspalt aufweist, der die mindestens eine Source-/Drainregion von dem ersten Abschnitt der Isolierungsregion trennt.
  • Eine weitere Ausführungsform ist ein Verfahren umfassend das Bilden einer ersten Finne über einem Substrat, das Bilden einer Isolierungsregion, welche die erste Finne umgibt, das Bilden einer ersten Gatestruktur über der ersten Finne, das Aussparen der ersten Finne außerhalb der ersten Gatestruktur, um eine obere Fläche unter einer oberen Fläche der Isolierungsregion zu haben, und das epitaktische Wachsen einer ersten Source-/Drainregion von der ausgesparten ersten Finne außerhalb der ersten Gatestruktur, wobei die Isolierungsregion das epitaktische Wachsen der ersten Source-/Drainregion einschränkt.
  • Das vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Struktur, umfassend: eine erste Finne über einem Substrat eine zweite Finne über dem Substrat, wobei die zweite Finne an die erste Finne angrenzt; eine Isolierungsregion, welche die erste Finne und die zweite Finne umgibt; eine Gatestruktur entlang Seitenwänden und über oberen Flächen der ersten Finne und der zweiten Finne, wobei die Gatestruktur die Kanalregionen in der ersten Finne und der zweiten Finne definiert; eine Source-/Drainregion auf der ersten Finne und der zweiten Finne angrenzend an die Gatestruktur; und einen Luftspalt, der die Source-/Drainregion von einer oberen Fläche des Substrats trennt.
  2. Struktur nach Anspruch 1, wobei sich die erste Finne und die zweite Finne von einem angehobenen Abschnitt des Substrats erstrecken und sich der Luftspalt zwischen einer oberen Fläche des angehobenen Abschnitts des Substrats und der Source-/Drainregion befindet.
  3. Struktur nach Anspruch 2, wobei sich ein Abschnitt der Isolierungsregion zwischen der oberen Fläche des angehobenen Abschnitts des Substrats und dem Luftspalt befindet.
  4. Struktur nach Anspruch 3, weiter umfassend ein Gateversiegelungsabstandselement an Seitenwänden der Gatestruktur, wobei sich ein Abschnitt des Gateversiegelungsabstandselements zwischen dem Abschnitt der Isolierungsregion und dem Luftspalt befindet.
  5. Struktur nach einem der vorstehenden Ansprüche, wobei die Source-/Drainregion eine im Wesentlichen planare obere Fläche aufweist.
  6. Struktur nach einem der Ansprüche 1 bis 4, wobei die Source-/Drainregion eine nicht planare obere Fläche aufweist.
  7. Struktur nach einem der vorstehenden Ansprüche, wobei die Source-/Drainregion eine epitaktische Source-/Drainregion ist.
  8. Struktur nach einem der vorstehenden Ansprüche, wobei die Source-/Drainregion weiter umfasst: eine Pufferschicht auf der ersten Finne und der zweiten Finne, wobei die Pufferschicht eine erste Dotierkonzentration aufweist; eine Stressorschicht auf der Pufferschicht, wobei die Stressorschicht eine zweite Dotierkonzentration aufweist und die zweite Dotierkonzentration größer ist als die erste Dotierkonzentration; und eine Verkappungsschicht auf der Stressorschicht, wobei die Verkappungsschicht eine dritte Dotierkonzentration aufweist und die dritte Dotierkonzentration kleiner als die zweite Dotierkonzentration ist.
  9. Verfahren, umfassend: Bilden eines angehobenen Abschnitts eines Substrats; Bilden von Finnen auf dem angehobenen Abschnitt des Substrats; Bilden einer Isolierungsregion, welche die Finnen umgibt, wobei sich ein erster Abschnitt der Isolierungsregion auf einer oberen Fläche des angehobenen Abschnitts des Substrats zwischen angrenzenden Finnen befindet; Bilden einer Gatestruktur über den Finnen; und Bilden von Source-/Drainregionen auf gegenüberliegenden Seiten der Gatestruktur, wobei mindestens eine von den Source-/Drainregionen einen Luftspalt aufweist, der die mindestens eine Source-/Drainregion von dem ersten Abschnitt der Isolierungsregion trennt.
  10. Verfahren nach Anspruch 9, weiter umfassend: Bilden eines Gateversiegelungsabstandselements auf Seitenwänden der Gatestruktur, wobei sich ein erster Abschnitt des Gateversiegelungsabstandselements zwischen dem ersten Abschnitt der Isolierungsregion und dem Luftspalt befindet.
  11. Verfahren nach Anspruch 9 oder 10, wobei die mindestens eine Source-/Drainregion eine im Wesentlichen planare obere Fläche aufweist.
  12. Verfahren nach Anspruch 9 oder 10, wobei die mindestens eine Source-/Drainregion eine nicht planare obere Fläche aufweist.
  13. Verfahren nach einem der Ansprüche 9 bis 12, wobei das Bilden der Source-/Drainregionen weiter umfasst: Aussparen der Finnen außerhalb der Gatestruktur, um obere Flächen unter einer oberen Fläche der Isolierungsregion zu haben; und epitaktisches Wachsen der Source-/Drainregionen von den ausgesparten Finnen auf gegenüberliegenden Seiten der Gatestrukturen.
  14. Verfahren nach Anspruch 13, wobei das epitaktische Wachsen der Source-/Drainregionen von den Finnen weiter umfasst: epitaktisches Wachsen einer Pufferschicht auf den Finnen, wobei die Pufferschicht eine erste Dotierkonzentration aufweist; epitaktisches Wachsen einer Stressorschicht auf der Pufferschicht, wobei die Stressorschicht eine zweite Dotierkonzentration aufweist und die zweite Dotierkonzentration größer ist als die erste Dotierkonzentration; und epitaktisches Wachsen einer Verkappungsschicht auf der Stressorschicht, wobei die Verkappungsschicht eine dritte Dotierkonzentration aufweist und die dritte Dotierkonzentration kleiner als die zweite Dotierkonzentration ist.
  15. Verfahren, umfassend: Bilden einer ersten Finne über einem Substrat; Bilden einer Isolierungsregion, welche die erste Finne umgibt; Bilden einer ersten Gatestruktur über der ersten Finne; Aussparen der ersten Finne außerhalb der ersten Gatestruktur, um eine obere Fläche unter einer oberen Fläche der Isolierungsregion zu haben; und epitaktisches Wachsen einer ersten Source-/Drainregion von der ausgesparten ersten Finne außerhalb der ersten Gatestruktur, wobei die Isolierungsregion das epitaktische Wachsen der ersten Source-/Drainregion einschränkt.
  16. Verfahren nach Anspruch 15, weiter umfassend: Bilden eines Gateversiegelungsabstandselements auf Seitenwänden der ersten Gatestruktur, wobei sich ein erster Abschnitt des Gateversiegelungsabstandselements auf der Isolierungsregion befindet und der erste Abschnitt des Gateversiegelungsabstandselements eine obere Fläche über einer oberen Fläche der ausgesparten ersten Finne aufweist.
  17. Verfahren nach Anspruch 15 oder 16, weiter umfassend: Bilden einer zweiten Finne über dem Substrat, wobei die zweite Finne an die erste Finne angrenzt und die Isolierungsregion die zweite Finne umgibt; Bilden einer zweiten Gatestruktur über der zweiten Finne; Aussparen der zweiten Finne außerhalb der zweiten Gatestruktur, um eine obere Fläche unter einer oberen Fläche der Isolierungsregion zu haben; und epitaktisches Wachsen einer zweiten Source-/Drainregion von der ausgesparten zweiten Finne außerhalb der zweiten Gatestruktur.
  18. Verfahren nach Anspruch 17, wobei die Isolierungsregion das epitaktische Wachsen der zweiten Source-/Drainregion einschränkt, sodass die zweite Source-/Drainregion nicht mit der ersten Source-/Drainregion verschmilzt.
  19. Verfahren nach Anspruch 17, wobei die erste Source-/Drainregion und die zweite Source-/Drainregion miteinander verschmelzen, um eine durchgehende Source-/Drainregion zu bilden, wobei die Isolierungsregion einen Luftspalt zwischen einer oberen Fläche der Isolierungsregion und der durchgehenden Source-/Drainregion bildet.
  20. Verfahren nach Anspruch 19, weiter umfassend: Bilden eines Gateversiegelungsabstandselements auf Seitenwänden der ersten Gatestruktur und der zweiten Gatestruktur, wobei ein erster Abschnitt des Gateversiegelungsabstandselements sich auf der Isolierungsregion befindet und der erste Abschnitt des Gateversiegelungsabstandselements sich zwischen dem Luftspalt und der Isolierungsregion befindet.
DE102016102679.4A 2015-09-15 2016-02-16 Fets und verfahren zum bilden von fets Pending DE102016102679A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562218894P 2015-09-15 2015-09-15
US62/218,894 2015-09-15
US15/002,077 2016-01-20
US15/002,077 US9831116B2 (en) 2015-09-15 2016-01-20 FETS and methods of forming FETs

Publications (1)

Publication Number Publication Date
DE102016102679A1 true DE102016102679A1 (de) 2017-03-16

Family

ID=58160656

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016102679.4A Pending DE102016102679A1 (de) 2015-09-15 2016-02-16 Fets und verfahren zum bilden von fets

Country Status (2)

Country Link
US (1) US20230343635A1 (de)
DE (1) DE102016102679A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017117795B4 (de) 2016-11-29 2022-10-06 Taiwan Semiconductor Manufacturing Co. Ltd. Fets und verfahren zu deren herstellung

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831116B2 (en) * 2015-09-15 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETs

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017117795B4 (de) 2016-11-29 2022-10-06 Taiwan Semiconductor Manufacturing Co. Ltd. Fets und verfahren zu deren herstellung

Also Published As

Publication number Publication date
US20230343635A1 (en) 2023-10-26

Similar Documents

Publication Publication Date Title
DE102017117795B4 (de) Fets und verfahren zu deren herstellung
DE102017123950B4 (de) Finfet-bauelement und verfahren zur herstellung desselben
US11855142B2 (en) Supportive layer in source/drains of FinFET devices
DE102015110636A1 (de) ET-Strukturen und Bildungsverfahren
DE102018109911A1 (de) Finnen-basierte Streifen-Zellenstruktur zur Verbesserung der Speicherleistung
DE102020107101B3 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102016115986A1 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102017127554B3 (de) Halbleiterfabrikationsverfahren mit Vermeidung von Gatehöhenverlust in Planarisierungsprozessen
DE102017117793B4 (de) Verfahren zur Herstellung von Multi-Gate-Transistoren und resultierende Strukturen
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102017124637A1 (de) Herstellungsverfahren für ein Halbleiter-Bauelement und ein Halbleiter-Bauelement
DE102020115611A1 (de) Halbleitervorrichtung und verfahren
DE102020124625A1 (de) Transistoren mit nanostrukturen
DE102019109857A1 (de) Halbleiter-bauelement und herstellungsverfahren
DE102019116328A1 (de) Halbleiterbauelement und verfahren
DE102018108176A1 (de) Asymmetrische Source- und Drain-Strukturen in Halbleitervorrichtungen
DE102019118375A1 (de) FinFET-Vorrichtung und Verfahren zum Bilden derselbigen
DE102021101178A1 (de) Integrierte-schaltkreis-struktur mit rückseitiger dielektrischer schicht mit luftspalt
DE102017126881B4 (de) FinFET-Strukturen und Verfahren zu ihrer Ausbildung
DE102019124222A1 (de) Reduzieren von Wannendotierstoffverlust in FinFETs durch Co-Implantation
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren
DE102020120265A1 (de) Bilden von Isolationsregionen zum Trennen von Finnen und Gate-Stapeln
DE102020113099A1 (de) Ferroelektrische direktzugriffsspeichervorrichtung mit einem dreidimensionalen ferroelektrischen kondensator
DE102017127658B4 (de) Halbleitervorrichtung und verfahren
DE102022100570A1 (de) Halbleitervorrichtungen mit parasitären kanalstrukturen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication